KR20120089835A - 스퍼터링 타겟, 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

스퍼터링 타겟, 반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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KR20120089835A
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사토시 세키
타츠야 토노기
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히타치 덴센 가부시키가이샤
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Abstract

<과제>
Cu 배선층에 포함되는 Cu의, 주위로의 확산을 억제하면서 밀착성 및 동작 특성에 우수한 반도체 장치 및 그 제조 방법, 및 그 반도체 장치의 제조에 사용하는 스퍼터링 타겟을 제공한다.
<해결 수단>
실시형태에 따른 스퍼터링 타겟은, 1.5원자% 이상 5.0원자% 이하의 Mn과, (Mg의 원자%)/(Mn의 원자%)로 표시되는 비율이 0.3 이상 2.1 이하의 Mg와, 10wtppm 이하의 C와, 2wtppm 이하의 O2를 포함하는 Cu 합금을 사용하여 형성된다.

Description

스퍼터링 타겟, 반도체 장치 및 반도체 장치의 제조 방법{SPUTTERING TARGET, SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 스퍼터링 타겟, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
종래의 기술로서, Mg를 0.1~5원자%, 나아가 Mn 및 Al 중의 1종 또는 2종의 합계 0.1~11원자%를 함유하고, 필요에 따라 P를 0.001~0.1원자%를 함유하는 스퍼터링 타겟재가 알려져 있다(예를 들면, 특허문헌 1 참조).
이 스퍼터링 타겟재는, 평판 디스플레이의 유리 기판 표면에 구리 합금 배선막을 형성하는 스퍼터링법에 사용되고, 이 스퍼터링법에 의해 형성된 구리 합금 배선막은, 유리 기판상의 위치에 있어서의 비저항의 편차가 감소한다.
특허문헌 1: 일본 특허출원공개 제 2010-53445 호 공보
하지만, 특허문헌 1의 스퍼터링 타겟재는, 기재된 구리 합금막의 평가는, 유리 기판 상에 구리 합금이 형성된 시료에서만, 비저항분포, 밀착성, 힐록(Hillock)발생 유무의 평가가 이루어지고 있다. 즉, 유리 기판 상에 Si 반도체층을 형성한 상태에서의 특성 평가가 이루어져 있지 않아, 소스 전극 및 드레인 전극을 형성한 상태에서의 사용 가능성은 불분명하다.
따라서, 본 발명은, Cu 배선층에 포함되는 Cu의 주위로의 확산을 억제하면서 밀착성 및 동작 특성에 우수한 반도체 장치 및 그 제조 방법, 및 그 반도체 장치의 제조에 사용하는 스퍼터링 타겟을 제공하는 것을 목적으로 한다.
본 발명은, 상기 목적을 달성하기 위하여, 1.5원자% 이상 5.0원자% 이하의 Mn과, (Mg의 원자%)/(Mn의 원자%)로 표시되는 비율이 0.3 이상 2.1 이하의 Mg와, 10wtppm 이하의 C와, 2wtppm 이하의 O2를 포함하는 Cu 합금을 사용하여 형성된 스퍼터링 타겟을 제공한다.
본 발명은, 상기 목적을 달성하기 위하여, 상기 스퍼터링 타겟을 사용한 반도체 장치의 제조 방법을 제공한다.
본 발명은, 상기 목적을 달성하기 위하여, 기판 상에 게이트 전극막을 형성하는 공정과, 게이트 전극막 상에 게이트 절연막을 형성하는 공정과, 게이트 절연막 상에 반도체막을 형성하는 공정과, 상기 스퍼터링 타겟을 사용한 스퍼터링법에 의해 반도체막 상에 Cu 합금막을 형성하는 공정과, Cu 합금막 상에 소스 전극 및 드레인 전극을 형성하는 공정을 포함하는 반도체 장치의 제조 방법을 제공한다.
상기 반도체 장치의 제조 방법은, 반도체막이 비정질 실리콘막(amorphous silicon layer)이고, 반도체막을 형성하는 공정이 비정질 실리콘막의 표면에 실리콘 산화막을 형성하는 공정을 포함하는 것이 바람직하다.
상기 반도체 장치의 제조 방법은, 실리콘 산화막의 막두께가 1㎚ 이상 2㎚ 이하이고, (Mg의 원자%)/(Mn의 원자%)로 표시되는 비율이 0.3 이상 0.7 이하인 것이 바람직하다.
상기 반도체 장치의 제조 방법은, 실리콘 산화막의 막두께가 2㎚ 초과 3㎚ 이하이고, (Mg의 원자%)/(Mn의 원자%)로 표시되는 비율이 0.7 초과 1.5 이하인 것이 바람직하다.
상기 반도체 장치의 제조 방법은, 실리콘 산화막의 막두께가 3㎚ 초과 4㎚ 이하이고, (Mg의 원자%)/(Mn의 원자%)로 표시되는 비율이 1.5 초과 2.1 이하인 것이 바람직하다.
상기 반도체 장치의 제조 방법은, 가열 처리를 진행하는 것에 의해, Cu 합금막과 산화막의 경계에 확산 배리어층을 형성하는 공정을 포함하는 것이 바람직하다.
본 발명은, 상기 목적을 달성하기 위하여, 기판과; 기판 상에 형성된 게이트 전극막과; 게이트 전극막 상에 형성된 게이트 절연막과; 게이트 절연막 상에 형성된 비정질 실리콘막과; 비정질 실리콘막 상에 형성된 실리콘 산화막과; 실리콘 산화막 상에 형성되고, 1.5원자% 이상 5.0원자% 이하의 Mn과, (Mg의 원자%)/(Mn의 원자%)로 표시되는 비율이 0.3 이상 2.1 이하의 Mg를 포함하는 Cu 합금막과; Cu 합금막 상에 형성된 소스 전극 및 드레인 전극을 구비한 반도체 장치를 제공한다.
본 발명에 의하면, Cu 배선층에 포함되는 Cu의 주위로의 확산을 억제하면서 밀착성 및 동작 특성에 우수한 반도체 장치 및 그 제조 방법, 및 그 반도체 장치의 제조에 사용하는 스퍼터링 타겟을 제공할 수 있다.
도 1은 밀착성 평가를 하기 위해 제작한 시료의 주요부분의 단면도이다.
도 2에 있어서, (a)는 동작 특성 평가를 하기 위해 제작한 TFT 소자의 주요부분의 단면도, (b)는 비교예 7에 따른 TFT 소자의 주요부분의 단면도이다.
도 3은 TFT 소자의 동작 특성 측정 방법을 나타내는 개략도이다.
도 4는 측정한 VG-Id를 나타내는 그래프이다.
[실시형태의 요약] 실시형태에 따른 스퍼터링 타겟은, 1.5원자% 이상 5.0원자% 이하의 Mn과, (Mg의 원자%)/(Mn의 원자%)로 표시되는 비율이 0.3 이상 2.1 이하의 Mg와, 10wtppm 이하의 C와, 2wtppm 이하의 O2를 포함하는 Cu 합금을 사용하여 형성된다.
또한, 실시형태에 따른 반도체 장치의 제조 방법은 상기 스퍼터링 타겟을 사용하여 진행된다.
또한, 실시형태에 따른 반도체 장치는, 기판과; 기판 상에 형성된 게이트 전극막과; 게이트 전극막 상에 형성된 게이트 절연막과; 게이트 절연막 상에 형성된 비정질 실리콘막과; 비정질 실리콘막 상에 형성된 실리콘 산화막과; 실리콘 산화막 상에 형성되고, 1.5원자% 이상 5.0원자% 이하의 Mn과, (Mg의 원자%)/(Mn의 원자%)로 표시되는 비율이 0.3 이상 2.1 이하의 Mg를 포함하는 Cu 합금막과; Cu 합금막 상에 형성된 소스 전극 및 드레인 전극을 구비한다.
(실시형태의 효과) 본 실시형태에 의하면, Cu 배선층에 포함되는 Cu의 주위로의 확산을 억제하면서 밀착성 및 동작 특성에 우수한 반도체 장치 및 그 제조 방법, 및 그 반도체 장치의 제조에 사용하는 스퍼터링 타겟을 제공할 수 있다.
이하, 본 실시형태의 실시예에 대해 설명한다.
[실시예 1] (스퍼터링 타겟의 제조 방법)
도 1은 밀착성 평가를 하기 위해 제작한 시료의 주요부분의 단면도이다. 우선, 조성이 상이한 복수의 스퍼터링 타겟을 제작하였다. 제작한 스퍼터링 타겟의 조성은, 이하의 표 1과 같다.
Figure pat00001
또, 실시예 1~실시예 12는, 스퍼터링 타겟이, 1.5원자% 이상 5.0원자% 이하의 Mn과, (Mg의 원자%)/(Mn의 원자%)로 표시되는 비율이 0.3 이상 2.1 이하의 Mg와, 10wtppm 이하의 C와, 2wtppm 이하의 O2를 포함하는 Cu 합금을 사용하여 제작되는 것을 조건으로 하고 있다. 비교예 1~비교예 6은, 스퍼터링 타겟이 상기 조건과 상이한 조건으로 제작되어 있다.
스퍼터링 타겟의 제조 방법은, 우선 소정의 배합으로 되도록, 순도 99.99질량%의 무산소 구리(순 Cu)와, Mn 및 Mg를 배합하여 Cu-Mn-Mg 합금을 제작한다(모합금(mother alloy) 제작 공정). 그 다음, Ar 가스 분위기 중에서 이 모합금을 알루미나 도가니(alumina crucible) 내에서 용해하여 용탕으로 한다(용탕 제작 공정). 그 다음, 이 용탕을 주형에 주입하여 스퍼터링 타겟의 모재(母材)(잉곳)를 제작한다(주조 공정). 그 다음, 이 모재에 압연롤을 사용한 열간 압연 가공을 시행한다(열간 압연 공정). 그 다음, 열간 압연 가공이 시행된 모재에, 압연롤을 사용한 냉간 압연 가공을 시행한다(냉간 압연 공정). 그 다음, 냉간 압연 가공이 시행된 모재에 열처리를 시행한다(열처리 공정). 그 다음, 열처리가 진행된 모재가 목적으로 하는 사이즈가 되도록 절삭 가공을 시행한다(절삭 공정). 상기의 제조 공정에 의해, φ100㎜×5㎜의 원반 형상의 스퍼터링 타겟을 제작하였다.
이어서, 상기 스퍼터링 타겟을 사용하여 형성된 Cu 합금막을 구비하는 복수의 시료(1)를 제작하였다. 이하, 시료(1)의 구성에 대해 설명한다.
(시료(1)의 구성 개요)
시료(1)는, 도 1에 나타내는 바와 같이, 유리 기판(10)과, 유리 기판(10) 상에 형성된 게이트 절연막(11)과, 게이트 절연막(11) 상에 형성된 비정질 실리콘(이하, a-Si로 기재함)막(12)과, a-Si 막(12) 상에 형성된 n+a-Si 막(13)과, n+a-Si 막(13) 상에 형성된 Si 산화막(14)과, Si 산화막(14) 상에 형성된 Cu 합금막(15)과, Cu 합금막(15) 상에 형성된 순 Cu 막(16)을 구비하고 있다. 이 Cu 합금막(15) 및 순 Cu 막(16)은 Cu 배선층을 형성하고 있다.
유리 기판(10)은, 예를 들면 액정 모니터, 플라스마 디스플레이, 유기 EL(Electro-Luminescence) 디스플레이, 무기 EL 디스플레이 등의 평판 디스플레이에 사용되는 유리 기판이다. 이 유리 기판(10)의 두께는 700㎛이다.
게이트 절연막(11)은, CVD(Chemical Vapor Deposition)법에 의해 형성된 SiN(질화 실리콘)막이다. 이 게이트 절연막(11)의 막두께는 350㎚이다.
a-Si 막(12)은 CVD법에 의해 형성된다. 이 a-Si 막(12)의 막두께는 180㎚이다.
n+a-Si 막(13)은 플라스마 CVD법에 의해 형성된다. 구체적으로는, 예를 들면 실란 가스(SiH4), P의 도핑 원소를 포함하는 PH3 가스, 및 H2의 밸런스 가스를 챔버 내에 주입하여, 플라스마 CVD법에 의한 플라스마를 발생시켜 유리 기판(10) 상에 P 도프 a-Si:H(비정질 수소화 실리콘)를 형성시키는 것에 의해, n+a-Si 막(13)이 형성된다.
Si 산화막(14)은, 산소 플라스마를 n+a-Si 막(13)에 조사하는 것에 의해 형성된다. 산소 플라스마의 조사 시간은 60초이다. 이 Si 산화막(14)의 막두께는 1㎚이다.
Cu 합금막(15)은 표 1에 나타낸 스퍼터링 타겟을 사용한 스퍼터링법에 의해 형성된다. 이 Cu 합금막(15)의 막두께는 50㎚이다.
구체적으로는, 이하의 조건에 의해 스퍼터링법을 진행하였다.
DC전력: 600W
방전 가스 종류: Ar
가스압: 0.5Pa
유리 기판의 가열 온도: 실온(가열 없음)
순 Cu 막(16)은, 순도가 99.99질량%의 순 Cu로 제작된 스퍼터링 타겟을 사용한 스퍼터링법에 의해 형성된다. 이 순 Cu 막(16)의 막두께는 300㎚이다. 또, 스퍼터링법은, 이하에 나타내는 각 Cu 합금막이, 스퍼터링법에 사용한 스퍼터링 타겟과 동일한 조성으로 되도록 진행되는 것으로 한다.
구체적으로는, 이하의 조건에 의해 스퍼터링법을 진행하였다.
DC전력: 600W
방전 가스 종류: Ar
가스압: 0.5Pa
유리 기판의 가열 온도: 실온(가열 없음)
[시료(1)의 밀착성 평가]
상기 스퍼터링 타겟을 사용하여 제작된 복수 시료(1)의 밀착성 평가를 하였다. 밀착성 평가의 결과는 하기 표 2와 같다. 또, 시료(1)의 밀착성 평가는, 산소 플라스마의 조사 시간을 변화하여 형성된, 막두께가 상이한 Si 산화막(14)을 구비하는 시료(1)별로 진행하였다. 이 Si 산화막(14)의 막두께는 1㎚(조사 시간 60초), 1.5㎚(조사 시간 90초), 2㎚(조사 시간 120초), 2.5㎚(조사 시간 200초), 3㎚(조사 시간 300초), 3.5㎚(조사 시간 500초) 및 4㎚(조사 시간 900초)의 7종류이다. 또한, 이하에 나타내는 Si 산화막(14) 및 후술하는 Si 산화막(25)의 막두께 측정은, 분광 타원해석법(Spectroscopic Ellipsometry)을 이용하여 진행하였다.
Figure pat00002
밀착성 평가 방법은 JIS-K5600에 준거하여 진행하였다. 우선, 시료(1)의 순 Cu 막(16)에 커터로 2㎟의 칸(셀)을 5×5로 25개 긋는다. 이어서, 점착 테이프(3M 컴퍼니 제조의 #3305)를 순 Cu 막(16)에 부착하고 박리하여, Cu 배선층과 a-Si 막(23)의 밀착성을 평가하였다. 즉, Cu 배선층은 순 Cu 막(16) 및 Cu 합금막(15)으로 구성되고, 또한 Si 산화막(14)은 a-Si 막(12)의 일부에 의해 형성되어 있으므로, 밀착성 평가로서는, Cu 배선층과 a-Si 막(23)에 대한 밀착성 평가는 그 결과가 같다.
밀착성 평가의 기준은, 전혀 박리되지 않은 경우를 ◎, 1칸 미만의 박리의 경우를 ○, 1칸 이상 5칸 미만의 박리의 경우를 △, 5칸 이상의 박리의 경우를 ×로 하였다. 이어서, 표 1의 조성을 갖는 스퍼터링 타겟을 사용하여 반도체 소자로서의 TFT(Thin Film Transistor) 소자를 형성하고, 그 TFT 소자의 동작 특성 평가에 대해 설명한다.
(TFT 소자의 구성 개요)
도 2(a)는 동작 특성 평가를 하기 위해 제작한 TFT 소자의 주요부분의 단면도이고, 도 2(b)는 비교예 7에 따른 TFT 소자의 주요부분의 단면도이다. 우선, 동작 특성 평가를 하기 위해 제작한 TFT 소자(2)의 구성에 대해 설명한다. 이하에서는, 주로 시료(1)와 상이한 부분에 대해 설명한다.
TFT 소자(2)는, 도 2(a)에 나타내는 바와 같이, 유리 기판(20)과, 게이트 전극막(21)과, 게이트 절연막(22)과, 반도체막으로서의 a-Si 막(23)과, n+a-Si 막(24)과, Si 산화막(25)과, 확산 배리어층(26)과, Cu 합금막(27)과, 소스 전극막(28)과, 드레인 전극막(29)과, 보호막(30)을 구비하여 구성되어 있다. 이 TFT 소자(2)의 Cu 합금막(27)의 형성에 사용하는 스퍼터링 타겟의 조성을 변화하여 표 2에 나타내는 실시예 1~실시예 12 및 비교예 1~비교예 6의 TFT 소자(2)를 제작하였다.
비교예 7에 따른 TFT 소자(4)는, 도 2(b)에 나타내는 바와 같이, 유리 기판(40)과, 게이트 전극막(41)과, 게이트 절연막(42)과, a-Si 막(43)과, n+a-Si 막(44)과, Mo 배리어막(45)과, 소스 전극막(46)과, 드레인 전극막(47)과, 보호막(48)을 구비하여 구성되어 있다. 이 TFT 소자(4)는, Si 산화막(25), 확산 배리어층(26) 및 Cu 합금막(27) 대신에 Mo 배리어막(45)을 구비하고 있다. 이하, TFT 소자(2) 및 TFT 소자(4)의 제조 방법에 대해 설명한다.
(TFT 소자(2)의 제조 방법)
우선, 스퍼터링법에 의해 유리 기판(20) 상에 게이트 전극막(21)을 형성한다. 이 유리 기판(20)은 시료(1)의 유리 기판(10)과 동일한 유리 기판이다. 또한, 게이트 전극막(21)은 크롬(Cr)막이다. 이 게이트 전극막(21)의 막두께는 300㎚이다. 또, 실시예 및 비교예에 따른 TFT 소자의 제조를 간략화하기 위해, 게이트 전극막, 게이트 절연막, a-Si 막 및 n+a-Si 막의 패터닝은 생략하고 있다. 또한, TFT 소자(2)는, 표 2에 나타내는 바와 같이, 스퍼터링 타겟의 조성, 및 Si 산화막의 막두께 종류에 따라 복수의 TFT 소자(2)가 제작된다.
다음으로, CVD법에 의해 게이트 전극막(21) 상에 게이트 절연막(22)을 형성한다. 이 게이트 절연막(22)은, 시료(1)의 게이트 절연막(11)과 동일한 조성 및 막두께가 되도록 형성된다.
다음으로, CVD법에 의해 게이트 절연막(22) 상에 a-Si 막(23)을 형성한다. 이 a-Si 막(23)은, 시료(1)의 a-Si 막(12)과 동일한 조성 및 막두께가 되도록 형성된다.
n+a-Si 막(24)은, 시료(1)에 있어서의 n+a-Si 막(13)의 형성시와 동일 조건에 의한 플라스마 CVD법에 의해 형성된다. 이 n+a-Si 막(24)은, 시료(1)의 n+a-Si 막(13)과 동일한 조성 및 막두께가 되도록 형성된다.
다음으로, n+a-Si 막(24)의 표면에 산소 플라스마를 조사하여 Si 산화막(25)을 형성한다. Si 산화막(25)은, 산소 플라스마의 조사 시간에 따라 표 2에 나타내는 7종류의 막두께가 되도록 형성된다.
다음으로, 표 1에 나타내는 조성을 구비하는 스퍼터링 타겟을 사용한 스퍼터링법에 의해, Cu 합금막(27)을 형성한다. Cu 합금막(27)은 시료(1)의 Cu 합금막(15)과 동일한 막두께가 되도록 형성된다.
구체적으로는, 이하의 조건에 의해 스퍼터링법을 진행하였다.
DC전력: 600W
방전 가스 종류: Ar
가스압: 0.5Pa
유리 기판의 가열 온도: 실온(가열 없음)
다음으로, 순 Cu로 제작된 스퍼터링 타겟을 사용한 스퍼터링법에 의해, Cu 합금막(27) 상에 순 Cu 막을 형성한다. 상기 순 Cu 막은 시료(1)의 순 Cu 막(16)과 동일한 조성 및 막두께가 되도록 형성된다.
구체적으로는, 이하의 조건에 의해 스퍼터링법을 진행하였다.
DC전력: 600W
방전 가스 종류: Ar
가스압: 0.5Pa
유리 기판의 가열 온도: 실온(가열 없음)
다음으로, 포토리소그래피법에 의해 소스 전극막 및 드레인 전극막을 형성하기 위한 레지스트 패턴을 순 Cu 막 상에 형성하고, 습식 에칭법에 의해, 이 레지스트 패턴을 마스크로 하여 순 Cu 막, Cu 합금막(27)을 패터닝한다. 이어서, 건식 에칭에 의해, Si 산화막(25) 및 n+a-Si 막(24), 및 a-Si 막(23)의 일부를 패터닝한다.
패터닝된 순 Cu 막은, 일측이 소스 전극막(28)이 되고, 타측이 드레인 전극막(29)이 된다.
다음으로, CVD법에 의해 a-Si 막(23), 소스 전극막(28) 및 드레인 전극막(29) 상에 보호막(30)을 형성하고, 이어서 진공 중에서 300℃로 30분간의 가열 처리를 진행한다. 이 가열 처리에 의해, Cu 합금막(27)과 Si 산화막(25)의 경계에 확산 배리어층(26)이 형성되고, TFT 소자(2)를 얻는다. 이 보호막(30)은 Si 산화막이다. 또한, 보호막(30)의 막두께는 500㎚이다.
또, 확산 배리어층(26)은, 가열 처리에 의해, Mn이 Cu 합금막(27)과 Si 산화막(25)의 경계에 집적되어 형성된다. 이 Mn의 집적에 의해, Cu 합금막(27)에 포함되는 Mg의 Si 산화막(25)으로의 확산이 억제된다. 따라서, 확산 배리어층(26)은, Mg의 Si 산화막(25)으로의 확산을 억제하기 때문에, Cu의 확산을 억제하면서 Si 산화막(25)의 소실을 억제한다.
또한, TFT 소자(2)의 채널 영역(31)은, 도 2(a)에 나타내는 바와 같이, 소스 전극막(28)과 드레인 전극막(29) 사이의 a-Si 막(23)에 형성된다. 이 채널 영역(31)은, 채널길이(L)가 10㎛이고, 채널길이와 거의 직교하는 채널폭은 100㎛이다.
(비교예 7의 TFT 소자(4)의 제조 방법)
우선, 스퍼터링법에 의해 유리 기판(40) 상에 게이트 전극막(41)을 형성한다. 이 유리 기판(40)은, TFT 소자(2)의 유리 기판(20)과 동일 유리 기판이다. 또한, 게이트 전극막(41)은, 실시예의 게이트 전극막(21)과 동일한 조성 및 막두께가 되도록 형성된다.
다음으로, CVD법에 의해 게이트 전극막(41) 상에 게이트 절연막(42)을 형성한다. 이 게이트 절연막(42)은, TFT 소자(2)의 게이트 절연막(22)과 동일한 조성 및 막두께가 되도록 형성된다.
다음으로, CVD법에 의해 게이트 절연막(42) 상에 a-Si 막(43)을 형성한다. 이 a-Si 막(43)은, TFT 소자(2)의 a-Si 막(23)과 동일한 조성 및 막두께가 되도록 형성된다.
n+a-Si 막(44)은, TFT 소자(2)의 n+a-Si 막(24)의 형성시와 동일 조건에 의한 플라스마 CVD법에 의해 형성된다. 이 n+a-Si 막(44)은, TFT 소자(2)의 n+a-Si 막(24)과 동일한 조성 및 막두께가 되도록 형성된다.
다음으로, 스퍼터링법에 의해 n+a-Si 막(44) 상에 Mo(몰리브덴)을 증착시켜, Mo 배리어막(45)을 형성한다. 이 Mo 배리어막(45)은 막두께가 30㎚이다.
구체적으로는, 이하의 조건에 의해 스퍼터링법을 진행하였다.
DC전력: 600W
방전 가스 종류: Ar
가스압: 0.5Pa
유리 기판의 가열 온도: 실온(가열 없음)
다음으로, 순 Cu로 제작된 스퍼터링 타겟을 사용한 스퍼터링법에 의해, Mo 배리어막(45) 상에 순 Cu 막을 형성한다. 이 순 Cu 막은, TFT 소자(2)의 순 Cu 막(소스 전극막(28) 및 드레인 전극막(29))과 동일한 조성 및 막두께가 되도록 형성된다.
다음으로, 포토리소그래피법에 의해, 소스 전극막 및 드레인 전극막을 형성하기 위한 레지스트 패턴을 순 Cu 막 상에 형성하고, 습식 에칭법에 의해, 이 레지스트 패턴을 마스크로 하여 순 Cu 막을 패터닝한다. 이어서, 건식 에칭에 의해, n+a-Si 막(44), 및 a-Si 막(43)의 일부를 패터닝한다.
패터닝된 순 Cu 막은, 일측이 소스 전극막(46), 타측이 드레인 전극막(47)이 된다.
다음으로, CVD법에 의해, a-Si 막(43), 소스 전극막(46) 및 드레인 전극막(47) 상에 보호막(48)을 형성하고, 이어서 진공 중에서 300℃로 30분간의 가열 처리를 하고, 비교예 7의 TFT 소자(4)를 얻는다. 이 보호막(48)은 TFT 소자(2)의 보호막(30)의 조성 및 막두께가 되도록 형성된다.
또한, TFT 소자(4)의 채널 영역(49)은, 도 2(b)에 나타내는 바와 같이, 소스 전극막(46)과 드레인 전극막(47) 사이의 a-Si 막(43)에 형성된다. 이 채널 영역(49)은, 채널길이(L)가 10㎛이고, 채널길이와 거의 직교하는 채널폭은 100㎛이다.
또, TFT 소자(2) 및 TFT 소자(4)의 게이트 전극막, 소스 전극막 및 드레인 전극막은, 측정 프로브를 접촉시키는 전극 패드(미도시)가 마련되어 있다.
[동작 특성 평가]
도 3은 TFT 소자의 동작 특성 측정 방법을 나타내는 개략도이다. 이하에서는, 동작 특성으로서 후술하는 캐리어의 이동도를 측정하는 것이다. TFT 소자(2)의 동작 특성을 측정하기 위해, 도 3에 나타내는 바와 같이, 전류계(51), 전류계(53) 및 전류계(54)와, 전원(52) 및 전원(55)이 접속되어 있다.
구체적으로는, TFT 소자(2)의 소스 전극막(28)은 접지되어 있다. 또한, 이 소스 전극막(28)에는, 소스 전극막(28)에 입력하는 전류를 측정하는 전류계(51)가 접속되어 있다. 드레인 전극막(29)은, 전압(VDS)을 공급하는 전원(55)이 접속되어 있다. 이 전원(55)은, 드레인 전극막(29)측의 단자에는 드레인 전극막(29)에도 접속되는 전류계(54)가 접속되고, 드레인 전극막(29)측과 반대측의 단자는 접지되어 있다. 또한, 게이트 전극막(21)에는, 일측이 게이트 전압(VG)을 공급하는 전원(52)에 접속되고, 타측이 게이트 전극막(21)에 접속되는 전류계(53)가 접속되어 있다.
동작 특성 측정 방법은, 우선, 소스 전극막(28) 및 드레인 전극막(29) 사이에, 전원(55)으로부터 일정 전압(VDS)을 공급하고, 나아가, 전원(52)으로부터 게이트 전극막(21)에 게이트 전압(VG)을 공급한다. 이 게이트 전압(VG)의 공급에 의해, TFT 소자(2)의 구조로부터 결정되는 임계 전압(Vth) 이상의 전압이 된 시점에서, a-Si 막(23)에 채널 영역(31)이 형성되고, 소스 전극막(28)에서 드레인 전극막(29)으로 전류(50)(Id)가 흐른다.
이 동작 특성 측정에서는, 게이트 전극막(21)의 패터닝을 생략한 간이 구조이지만, 소스 전극막(28)과 드레인 전극막(29) 사이의 전류(50)는, 일부 게이트 절연막(22)을 거쳐 게이트 전극막(21)에, 누설 전류로서 흐르기 때문에, 이 누설 전류가, 무시할 수 있을 만큼 작아질 정도로 큰 전압(VDS)을 공급하여 누설 전류분의 오차가 작은 영역에서 측정하였다.
또한, 이 전압(VDS)을 공급한 경우의 포화 영역에서는, 하기에 나타내는 식 (1)이 성립되고, 또한, 이로부터 도출되는 식 (2)로 포화 이동도(μ)를 구했다.
Figure pat00003
Figure pat00004
여기서, 포화 이동도(이동도: μΩ㎝)는, 식 (2)로부터 얻어진 VG-Id의 플롯을 VG-√Id로서 다시 플롯하고, 이 VG-√Id의 직선부분의 경사로부터 구했다.
이 포화 이동도(μ)란, 소스 전극에서 드레인 전극으로의 전류의 전도율을 나타내고, 액정을 구동시키는 투명전극으로의 충/방전 속도에 관계되고, μ가 클수록 고속동작이 가능해진다.
도 4는, 측정한 VG-Id를 나타내는 그래프이다. 도 4는 종축이 전류 Id(A)이고, 횡축이 게이트 전압 VG(V)이다. 도 4에 나타내는 바와 같이, 실시예 및 비교예 모두의 TFT 소자(2)에 있어서도, 전형적인 TFT 소자의 동작 특성이 얻어졌다.
이 동작 특성 평가의 결과를 표 2에 나타낸다. 평가 기준은, 도 2(b)에 나타내는, 비교예 7의 TFT 소자(4)의 이동도 특성 0.7μΩ㎝에 대하여, 90% 미만인 0.63μΩ㎝ 미만인 경우에는 ×, 90% 이상 100% 미만인 0.63μΩ㎝ 이상 0.7μΩ㎝ 미만인 경우에는 △, 100% 이상 110% 미만인 0.7μΩ㎝ 이상 0.77μΩ㎝미만인 경우에는 ○, 110% 이상인 0.77μΩ㎝ 이상인 경우에는 ◎로 하였다.
표 2로부터 밀착성 및 이동도 모두의 평가가 양호(◎인지 ○인지의 평가)인 Cu 합금막(27)의 조성은, Si 산화막(25)의 막두께로 구분하면, Si 산화막(25)의 막두께가 1㎚ 이상 2㎚ 이하인 경우에는, 실시예 1, 2, 5, 6, 9, 10에서, 비율(Mg원자%/Mn원자%)이 0.3 이상 0.7 이하로 된다.
또한, Si 산화막(25)의 막두께가 2㎚ 초과 3㎚ 이하인 경우에는, 실시예 3, 7, 11에서, 비율(Mg원자%/Mn원자%)이 0.7 초과 1.5 이하로 된다.
또한, Si 산화막(25)의 막두께가 3㎚ 초과 4㎚ 이하인 경우에는, 실시예 4, 8, 12에서, 비율(Mg원자%/Mn원자%)이 1.5 초과 2.1 이하로 되어 있다.
한편, 비율(Mg원자%/Mn원자%)이, 0.3보다 낮은 비교예 1, 3, 5에서는, Mg 양이 Mn 양에 비해 적고, Si 산화막(25)의 잔존량이 많기 때문에, 밀착성은 양호하지만, Si 산화막(25)의 기생 저항 성분이 높기 때문에, 이동도가 평가 기준인 0.7μΩ㎝보다 낮은 값으로 된 것으로 생각된다.
또한, 비율(Mg원자%/Mn원자%)이, 0.3보다 높은 비교예 2, 4, 6에서는, Mg 양이 Mn 양에 비해 많고，Mg가 Si 산화막(25)을 소실시키는 것에 의해, 밀착성이 불량해지고, 또한 Cu의 확산 억제가 곤란해져, 이동도가 낮은 값으로 된 것으로 생각된다.
[이상(異常) 방전 회수의 검증]
이하에 나타내는 표 3은, 실시예 13 및 실시예 14에 따른 스퍼터링 타겟과, 비교예 7 및 비교예 8에 따른 스퍼터링 타겟을 이용한 스퍼터링에 의해 발생한 이상 방전의 회수를 측정한 결과를 나타내는 것이다. 또, 제작한 스퍼터링 타겟은, φ100㎜×5㎜의 원반형상을 구비한다.
Figure pat00005
실시예 13에 따른 스퍼터링 타겟은, 실시예 1의 조성(Mn: 1.5원자%, Mg 0.5원자%)을 베이스로 하여, C를 3.0wtppm, O2를 1.2wtppm 포함하도록 제작되어 있다. 실시예 13에 있어서의 비율(Mg원자%/Mn원자%)은 0.33이다.
실시예 14에 따른 스퍼터링 타겟은, 실시예 12의 조성(Mn: 5원자%, Mg 10원자%)을 베이스로 하여, C를 9.5wtppm, O2를 1.8wtppm 포함하도록 제작되어 있다. 실시예 14에 있어서의 비율(Mg원자%/Mn원자%)은 2.00이다.
비교예 7에 따른 스퍼터링 타겟은, 실시예 12의 조성(Mn: 5원자%, Mg 10원자%)을 베이스로 하여, C를 11wtppm, O2를 2.5wtppm 포함하도록 제작되어 있다. 비교예 7에 있어서의 비율(Mg원자%/Mn원자%)은 2.00이다.
비교예 8에 따른 스퍼터링 타겟은, 실시예 12의 조성(Mn: 5원자%, Mg 10원자%)을 베이스로 하여, C를 20wtppm, O2를 4wtppm 포함하도록 제작되어 있다. 비교예 8에 있어서의 비율(Mg원자%/Mn원자%)은 2.00이다.
또, 비교예 7 및 비교예 8에서는, 스퍼터링 타겟의 모합금을 제조할 때, 탈산 처리를 하지 않은 Mn 원료(Mn 박편(flake))를, 다른 원료와 함께 카본 도가니에 넣고, 이 카본 도가니 내에서 용해하여 용탕으로 하였다. 이 제조 공정에 의해 제작된 모합금은, 실시예의 제조 공정에 의해 제작된 모합금에 비해, 탄소농도 및 산소농도가 증가한다.
C와 O2를 함유하는 스퍼터링 타겟에 대해 전자현미경관찰과 EDX(에너지 분산형 X선 분석장치: Energy Dispersive X-ray microanalyzer) 분석을 결과, C는 스퍼터링 타겟 내에서 Mn과의 화합물상(化合物相)을 형성하고, O2는 스퍼터링 타겟 내에서 Mg와 결합하여 MgO의 이물상(異物相)을 형성하는 것을 알았다.
여기서, 스퍼터링에 있어서의 정상(正常) 방전시에는, 전류와 전압이 정상(定常)상태로 되는 글로우(glow) 방전 상태가 발생한다. 또한, 스퍼터링 타겟이 이물상을 포함할 때, 스퍼터링 중의 이상 방전에 의해 아크가 발생하고, 전류와 전압이 변동한다. 이 발생한 아크가, 막을 형성하는 기판 상에 파티클(particle) 등의 방전 이물을 발생시키는 원인이 된다. 여기서, 실시예 13, 실시예 14, 비교예 7 및 비교예 8의 이상 방전 회수를 스퍼터링 장치의 검출 장치 시스템(아크 모니터)에 의해 측정하였다.
측정 방법은, 스퍼터링시의 기판 전극과 캐소드 전극(스퍼터링 타겟측) 사이에 인가하는 전류와 전압을 측정하고, 아크의 발생을 판정하여 카운트하는 방법으로 하였다. 또한, 측정 조건은 아래와 같다.
DC전력: 600W
방전 가스 종류: Ar
가스압: 0.5Pa
기판의 가열 온도: 실온(가열 없음)
시간: 2h
표 3에 나타내는 바와 같이, 실시예 13 및 실시예 14에서는, 이상 방전 회수는 0회이고, 비교예 7에서는 2회, 비교예 8에서는 7회였다. 이 측정에 사용한 스퍼터링 타겟의 지름은 100㎜이고, 실제로 스퍼터링법에 사용되는 수m 오더의 스퍼터링 타겟에서는, 상기 회수보다 증가할 것으로 예상된다. 따라서, 스퍼터링 타겟은 10wtppm 이하의 C와, 2wtppm 이하의 O2를 포함하고 있는 것이 바람직하다.
(실시예의 효과)
이상의 결과로, 본 실시예에 의하면, 1.5원자% 이상 5.0원자% 이하의 Mn과, (Mg의 원자%)/(Mn의 원자%)로 표시되는 비율이 0.3 이상 2.1 이하의 Mg와, 10wtppm 이하의 C와, 2wtppm 이하의 O2를 포함하는 Cu 합금을 사용하여 형성된 스퍼터링 타겟을 사용하여 형성한 Cu 합금막(27)의 조성과; Si 산화막(25)의 막두께를 선택하는 것에 의해, 밀착성과 이동도 특성을 양립시킨 배선층을 구비하는 반도체 장치를 형성할 수 있다.
또한, 본 실시예에 따른 TFT 소자(2)에 의하면, 종래의 액정 패널용 TFT 소자에서 사용되고 있는 Mo나 Ti를 이용한 배리어층의 형성 대신에, a-Si 막(23)의 표면 산화 처리에 의한 Si 산화막(25)의 형성과, 가열 처리에 의한 확산 배리어층(26)의 형성을 진행하므로, 액정 패널의 제조 비용의 대폭적인 절감을 달성할 수 있다.
또한, 본 실시예로 의하면, 종래의 액정 패널용 TFT 소자에서 사용되는 Al 배선층보다 낮은 저항의 Cu 배선층을 형성하므로, 액정 패널의 대형화와 고화질화를 위한 설계 비용의 절감도 가능해진다.
또한, 본 실시예에 의하면, 소스 전극막(28) 및 드레인 전극막(29)의 패터닝 공정에 있어서, 순 Cu 막 및 Cu 합금막(27) 등 동종 금속 적층막의 에칭을 진행하므로, 1종류의 에칭액에 의한 에칭이 가능하고, 순 Cu 막 및 Mo막을 에칭하는 비교예 7의 경우에 비해, 에칭 비용을 줄일 수 있다.
또한, 본 실시예에 따른 스퍼터링 타겟에 의하면, 10wtppm 이하의 C와, 2wtppm 이하의 O2를 포함하므로, 10wtppm 초과의 C, 및 2wtppm 초과의 O2를 포함하는 경우에 비해, 아크의 발생을 억제할 수 있고, 아크에 기인하는 파티클 등 방전 이물의 발생을 억제할 수 있다. 따라서, 본 실시예의 스퍼터링 타겟을 사용하는 것에 의해, 반도체 장치의 수율을 향상시킬 수 있다.
또, 상기 스퍼터링 타겟은 소량의 P를 함유하고 있어도 좋다. 이 P는, TFT 소자의 이동도 특성, 배선막의 밀착성과 비저항을 손상시키지 않고, 또한 힐록(Hillock), 보이드 등의 막결함 발생의 요인이 되지도 않고, 스퍼터링 타겟의 모재 가공을 쉽게 한다. 또한 P는, 예를 들어 0.1원자% 이상 1원자% 이하인 것이 바람직하다.
또한, 상기 Si 산화막의 형성은 산소 플라스마를 이용했지만, 이에 한정되지 않고, 오존이나 수분 등의 산소를 포함하는 분위기 중에서의 가열 처리 등의 방법이어도 좋다.
이상으로, 본 발명의 실시형태 및 그 실시예를 설명했지만, 상기 기재한 실시형태 및 실시예는 특허청구범위의 발명을 한정하는 것이 아니다. 또한, 실시형태 및 실시예에서 설명한 특징의 조합 모두가, 발명의 과제를 해결하기 위한 수단에 꼭 필수적인 것은 아닌 점에 유의하기 바란다.
1: 시료
2: TFT 소자
4: TFT 소자
10: 유리 기판
11: 게이트 절연막
12: a-Si 막
13: n+a-Si 막
14: Si 산화막
15: Cu 합금막
16: 순 Cu 막
20: 유리 기판
21: 게이트 전극막
22: 게이트 절연막
23: a-Si 막
24: n+a-Si 막
25: Si 산화막
26: 확산 배리어층
27: Cu 합금막
28: 소스 전극막
29: 드레인 전극막
30: 보호막
31: 채널 영역
40: 유리 기판
41: 게이트 전극막
42: 게이트 절연막
43: a-Si 막
44: n+a-Si 막
45: Mo 배리어막
46: 소스 전극막
47: 드레인 전극막
48: 보호막
49: 채널 영역
50: 전류
51: 전류계
52: 전원
53: 전류계
54: 전류계
55: 전원

Claims (9)

1.5원자% 이상 5.0원자% 이하의 Mn과, (Mg의 원자%)/(Mn의 원자%)로 표시되는 비율이 0.3 이상 2.1 이하의 Mg와, 10wtppm 이하의 C와, 2wtppm 이하의 O2를 포함하는 Cu 합금을 사용하여 형성된 스퍼터링 타겟.
제 1항에 따른 스퍼터링 타겟을 사용한 반도체 장치의 제조 방법.
제 2항에 있어서,
기판 상에 게이트 전극막을 형성하는 공정과,
상기 게이트 전극막 상에 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막 상에 반도체막을 형성하는 공정과,
상기 스퍼터링 타겟을 사용한 스퍼터링법에 의해, 상기 반도체막 상에 Cu 합금막을 형성하는 공정과,
상기 Cu 합금막 상에 소스 전극 및 드레인 전극을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
제 3항에 있어서,
상기 반도체막이 비정질 실리콘막이고,
상기 반도체막을 형성하는 공정이, 상기 비정질 실리콘막의 표면에 실리콘 산화막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
제 4항에 있어서,
상기 실리콘 산화막의 막두께가 1㎚ 이상 2㎚ 이하이고,
상기 (Mg의 원자%)/(Mn의 원자%)로 표시되는 비율이 0.3 이상 0.7 이하인 반도체 장치의 제조 방법.
제 4항에 있어서,
상기 실리콘 산화막의 막두께가 2㎚ 초과 3㎚ 이하이고,
상기 (Mg의 원자%)/(Mn의 원자%)로 표시되는 비율이 0.7 초과 1.5 이하인 반도체 장치의 제조 방법.
제 4항에 있어서,
상기 실리콘 산화막의 막두께가 3㎚ 초과 4㎚ 이하이고,
상기 (Mg의 원자%)/(Mn의 원자%)로 표시되는 비율이 1.5 초과 2.1 이하인 반도체 장치의 제조 방법.
제 5항 내지 제 7항 중의 어느 한 항에 있어서,
가열 처리를 진행하는 것에 의해, 상기 Cu 합금막과 상기 산화막의 경계에 확산 배리어층을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
기판과;
상기 기판 상에 형성된 게이트 전극막과;
상기 게이트 전극막 상에 형성된 게이트 절연막과;
상기 게이트 절연막 상에 형성된 비정질 실리콘막과;
상기 비정질 실리콘막 상에 형성된 실리콘 산화막과;
상기 실리콘 산화막 상에 형성되고, 1.5원자% 이상 5.0원자% 이하의 Mn과, (Mg의 원자%)/(Mn의 원자%)로 표시되는 비율이 0.3 이상 2.1 이하의 Mg를 포함하는 Cu 합금막과;
상기 Cu 합금막 상에 형성된 소스 전극 및 드레인 전극을 구비한 반도체 장치.
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