KR20110002986A - Method for generating contacts in semiconductor device - Google Patents

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Abstract

PURPOSE: A method for generating the contact of a semiconductor device is provided to reduce time required to generate contacts by generating the contacts using a single contact in a full-stack via expecting region. CONSTITUTION: Single contacts are repeatedly arranged in one direction. The arrangement gap of the single contacts is set with a pre-set width(D1) which is defined based on a design rule. The location of a contact(46) is determined by applying an additional spacing distance(D2) to the pre-set width. The contact is repeatedly arranged. Single contacts are formed in a crossing direction crossing with respect to the one direction.

Description

반도체 장치의 컨택 생성 방법{Method for generating contacts in semiconductor device}Method for generating contacts in semiconductor device

본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 풀-스택 비아 컨택이 예상되는 영역에 어레이 컨택 대신 싱글 컨택을 생성하는 반도체 장치의 컨택 생성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a contact generation method of a semiconductor device for generating a single contact instead of an array contact in a region where a full-stack via contact is expected.

일반적으로 반도체 장치는 외부로부터 전원전압 및 접지전압을 공급받는다. 외부로부터 공급되는 전원전압 및 접지전압은 반도체 장치 내에 형성된 배선을 통하여 반도체 장치 내부로 안내된다.In general, a semiconductor device receives a power supply voltage and a ground voltage from an external source. The power supply voltage and the ground voltage supplied from the outside are guided into the semiconductor device through wirings formed in the semiconductor device.

반도체 장치는 전원전압 및 접지전압의 안내를 위하여 다층으로 구성된 배선과 배선들 간을 전기적으로 연결하는 비아 컨택을 구비한다.The semiconductor device includes a plurality of wirings and via contacts electrically connecting the wirings to guide the power supply voltage and the ground voltage.

배선들 간의 비아 컨택은 서로 다른 층에 위치하는 두 배선 간을 전기적으로 연결하기 위한 구성 요소이며, 비아 컨택의 수가 많으면 많을수록 전원에 포함되어 전달되는 노이즈가 감소되는 효과가 발생될 수 있다. 그러므로, 하나의 컨택 영역 에 많은 수의 비아 컨택을 형성하는 것이 일반적이다.The via contact between the wires is a component for electrically connecting two wires located on different layers, and the larger the number of via contacts, the more the noise included in the power source may be reduced. Therefore, it is common to form a large number of via contacts in one contact region.

따라서, 반도체 장치를 레이아웃할 때 전체적인 소자들을 배치하면서 다수의 전원용 배선을 포함하는 전원 메시(Mesh)를 배치하고, 동종의 전원을 인가하는 배선이 교차되는 부분에 컨택이 생성된다.Therefore, when laying out the semiconductor device, a contact mesh is formed at a portion where a power mesh including a plurality of power supply wirings is disposed while the entire devices are arranged, and wirings for applying the same power supply cross each other.

최근 반도체 장치의 소자 기술이 향상되고 집적도가 높아짐에 따라서, 전원을 전달하는 메탈 재질의 배선은 다층의 구조로 형성되고 있다. 상술한 다층 구조의 배선과 배선을 상호 연결하기 위한 방식으로, 난-스택 비아 컨택(Non-stacked via contact) 혹은 세미 스택 비아 컨택(Semi-stacked via contact)이 적용되고 있다.In recent years, as the device technology of semiconductor devices has been improved and the degree of integration has been increased, metal wires for transmitting power have a multi-layered structure. A non-stacked via contact or a semi-stacked via contact has been applied as a method for interconnecting the above-described multilayer structure and the wiring.

이와 같이 난-스택 비아 컨택 혹은 세미 스택 비아 컨택이 적용되는 이유는 풀-스택 컨택(fullstacked via contact)으로 형성되는 경우 발생되는 문제점 때문이다.The reason why the non-stack via contact or the semi-stack via contact is applied is because of a problem that occurs when formed as a full-stacked via contact.

풀-스택 컨택은 스택 비아홀 형성시 과도 식각 공정 중에 막질이 취약한 골 부분의 접합 자국으로 식각제가 침투될 수 있다. 그러므로 접합 자국이 식각제에 의하여 개방(open)될 수 있고 잔류되는 식각제가 반도체 기판을 손상시킬수 있다. 결국, 풀-스택 컨택은 상술한 이유에 의하여 접합 누설 전류 특성을 저하시키고 접합 컨택 저항 특성의 저하시킬 수 있다.The full-stack contact may infiltrate the etchant into the joint marks of the bone-poor membrane during the over-etching process when forming the stack via hole. Therefore, the junction marks may be opened by the etchant and the remaining etchant may damage the semiconductor substrate. As a result, the full-stack contact can degrade the junction leakage current characteristic and the junction contact resistance characteristic for the reasons described above.

또한, 플-스택 컨택은 하부 금속 배선 표면의 개방된 접합 자국으로 인하여 이 부분에 상부 금속 배선이 양호하게 컨택되지 않아서 컨택 저항이 증가 하는 문제가 있다. In addition, the full-stack contact has a problem in that the contact resistance is increased because the upper metal wiring is not well contacted at this portion due to the open joint marks on the lower metal wiring surface.

따라서, 기존에 동종 전원 배선 간에 컨택을 생성하고자 할 때 풀-스택 비아 컨택을 피하기 위한 디자인이 적용된다. 즉, 동종 전원을 위한 배선들 즉 메탈 라인1 과 메탈 라인 2가 서로 교차하는 부분에 컨택을 생성하고자 할 때, 컨택을 생성할 부분에 하부 컨택이나 상부 컨택이 존재하는 경우, 그 부분을 제외하고 어레이 콘택(또는 피셀(P-Cell) 컨택이라고도 함)을 생성하는 방법을 사용하였다.Accordingly, a design for avoiding full-stack via contact is applied when conventionally attempting to create a contact between homogeneous power wirings. That is, when a contact for the same power source, that is, when a contact is to be made in a portion where the metal line 1 and the metal line 2 intersect each other, the lower contact or the upper contact exists in the portion to create the contact, except for the portion A method of creating array contacts (also known as P-Cell contacts) was used.

그러나, 이와 같이 상술한 방법의 디자인은 전원 메시가 완벽하게 형성되지 않을 뿐만 아니라, 그 후에 매뉴얼로 컨택을 형성해야하는 부분도 적잖게 발생하기 때문에 디자인에 많은 시간이 소요되었다.However, the design of the method described above has been time consuming because the power mesh is not perfectly formed, and there is a small number of manual contact formation thereafter.

그리고 충분하지 않은 양의 전원 메시는 회로 유닛들에게 충분한 양의 전원전압(VDD)과 접지전압(VSS)을 공급하지 못하므로, 결국 반도체 장치의Insufficient amount of power supply mesh cannot supply sufficient power supply voltage (VDD) and ground voltage (VSS) to the circuit units.

전체 성능이 저하되는 문제점이 발생할 수 있다.Problems that can degrade overall performance can occur.

본 발명은 풀-스택 비아 컨택이 발생되는 것으로 예상되는 영역에 대하여 싱글 컨택을 이용하여 컨택을 형성할 수 있는 반도체 메모리 장치의 컨택 생성 방법을 제공한다.The present invention provides a contact creation method of a semiconductor memory device capable of forming a contact using a single contact to a region where a full-stack via contact is expected to occur.

본 발명에 따른 반도체 장치의 컨택 생성 방법은, 풀-스택 비아 컨택이 발생되는 것으로 예상되는 영역에, 일 방향에 대하여 디자인 룰 상에 정의된 너비만큼 이격시켜서 싱글 컨택을 반복적으로 형성하는 단계, 및 상기 싱글 컨택을 반복적으로 형성하는 중 상기 풀-스택 비아 컨택이 형성되는 위치에 대응하여 상기 디자인 룰 상에 정의된 추가 이격 거리만큼 더 이격시켜서 상기 싱글 컨택을 형성하는 단계;를 포함함을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a contact in a semiconductor device, the method comprising: repeatedly forming a single contact in a region where a full-stack via contact is expected to be generated by a width defined on a design rule with respect to one direction, and Forming the single contact by further separating the single contact by an additional distance defined in the design rule corresponding to the position at which the full-stack via contact is formed. do.

그리고, 상기 싱글 컨택은 상기 일 방향과 교차되는 방향으로 더 형성될 수 있다.The single contact may be further formed in a direction crossing the one direction.

또한, 상기 싱글 컨택은 어레이 컨택의 형성과 병행되어 형성될 수 있다.In addition, the single contact may be formed in parallel with the formation of the array contact.

따라서, 본 발명에 의하면 풀-스택 비아 컨택이 발생되는 것으로 예상되는 영역에 대하여 싱글 컨택을 이용하여 컨택을 형성하므로, 전원 메시가 충분하게 형 성될 수 있는 디자인 룰이 제공되는 효과가 있다.Therefore, according to the present invention, since a contact is formed using a single contact in an area in which a full-stack via contact is expected to occur, there is an effect of providing a design rule that can sufficiently form a power mesh.

그러므로, 컨택 생성을 위한 디자인에 소요되는 시간을 절감할 수 있으며, 충분한 양의 전원 메시를 형성할 수 있음에 따라서 회로 유닛들에게 충분한 양의 전원전압(VDD)과 접지전압(VSS)이 공급될 수 있다. 결국, 반도체 장치의 전체 성능을 개선시키는 이점이 있다.Therefore, it is possible to reduce the time required for design for contact creation and to form a sufficient amount of power mesh so that a sufficient amount of supply voltage VDD and ground voltage VSS can be supplied to the circuit units. Can be. As a result, there is an advantage of improving the overall performance of the semiconductor device.

본 발명에서 두 층간 메탈 라인이 교차되는 영역 중 어레이 컨택이 형성될 수 있는 영역은 기존과 동일한 방법으로 어레이 컨택을 이용하여 컨택을 생성한다. 그리고, 어레이 컨택을 이용하여 컨택을 형성할 수 없는 영역 즉, 풀-스택 비아 컨택이 발생될 수 있는 영역은 싱글 컨택을 이용하여 컨택을 형성한다.In the present invention, the region where the array contact can be formed among the regions where the metal lines intersect the two layers is created by using the array contact in the same manner as before. In addition, a region in which a contact cannot be formed using an array contact, that is, a region in which a full-stack via contact may be generated, forms a contact using a single contact.

이때 싱글 컨택을 이용하여 컨택을 형성하는 것은 일 방향에 대하여 디자인 룰 상에 정의된 너비만큼 싱글 컨택을 이격시켜서 반복적으로 형성하고, 상글 컨택을 반복적으로 형성하는 중 상기 풀-스택 비아 컨택이 형성되는 위치에 대응하여 상기 디자인 룰 상에 정의된 추가 이격 거리만큼 더 이격시켜서 상기 싱글 컨택을 형성한다.In this case, forming a contact using a single contact may be repeatedly formed by spaced apart a single contact by a width defined on a design rule with respect to one direction, and the full-stack via contact may be formed while repeatedly forming a shimmer contact. The single contact is further spaced apart by an additional separation distance defined on the design rule corresponding to the position.

상술한 바의 과정에 의하여 본 발명이 실시될 수 있으며, 이에 대하여 첨부 도면들을 참조하여 보다 상세히 설명한다.The present invention can be implemented by the above-described process, which will be described in more detail with reference to the accompanying drawings.

본 발명에서 컨택을 형성하기 위한 인스턴스로서 어레이 컨택과 싱글 컨택이 정의된다.In the present invention, array contacts and single contacts are defined as instances for forming contacts.

도 1에서 하부 층의 메탈라인(10)과 상부 층의 메탈라인(12)이 서로 교차하도록 배치되며, 하부 층의 메탈 라인(10)과 상부 층의 메탈 라인(12)은 전원전압 VDD와 접지전압 VSS 등의 전압을 전달하도록 메시로 배치된 것이다. 여기에서 하부 층의 메탈 라인(10)은 M1 레이어에 형성되는 배선이라 정의하고, 상부 층의 메탈 라인(12)은 M2 레이어에 형성되는 배선이라 정의한다.In FIG. 1, the metal line 10 of the lower layer and the metal line 12 of the upper layer intersect each other, and the metal line 10 of the lower layer and the metal line 12 of the upper layer are connected to the power supply voltage VDD and ground. It is arranged in a mesh to transmit a voltage such as voltage VSS. Here, the metal line 10 of the lower layer is defined as a wiring formed in the M1 layer, and the metal line 12 of the upper layer is defined as a wiring formed in the M2 layer.

전원 메시를 위한 컨택(14)은 동종 전원을 전달하는 메탈 라인이 교차되는 위치에 형성된다.The contacts 14 for the power mesh are formed at the intersections of the metal lines carrying the same power.

컨택(14)은 하부 컨택이나 상부 컨택이 없는 경우 어레이 컨택을 이용하여 큰 영역에 생성할 수 있다. 그러나, 풀-스택이 예상되는 경우 본 발명의 실시예에 따른 알고리즘으로써 싱글 컨택을 이용하여 컨택(14)이 형성될 수 있다.The contact 14 may be created in a large area by using an array contact when there is no lower contact or an upper contact. However, if full-stack is expected, the contact 14 can be formed using a single contact as an algorithm according to an embodiment of the invention.

어레이 컨택은 도 2a와 같이 예시될 수 있고, 싱글 컨택은 도 2b와 같이 형성될 수 있다. 즉, 어레이 컨택은 큰 영역에 분포된 다수 개의 싱글 컨택이 셀화된 형상을 갖는다.The array contact may be illustrated as in FIG. 2A, and the single contact may be formed as in FIG. 2B. That is, the array contact has a shape in which a plurality of single contacts distributed in a large area are cellized.

M1 레이어와 M2 레이어 간의 비아 컨택이 형성되어야 할 컨택(14)은 도 3과 같은 A 영역과 도 4와 같은 B 영역이 예시될 수 있다.A contact 14 in which a via contact between the M1 layer and the M2 layer is to be formed may be exemplified as an A region as shown in FIG. 3 and a B region as shown in FIG. 4.

도 3과 같이 예시된 A 영역의 컨택(14)은 동종 전원이 크로스되는 위치에 스택 에러 즉 풀-스택이 발생하는 요소가 존재하지 않는다.As illustrated in FIG. 3, there is no element in which a stack error, that is, a full stack, is present at a location where the same power source is crossed.

그러나, 도 4와 같이 예시된 B 영역의 컨택(14)은 동종 전원이 크로스되는 위치에 풀-스택이 발생하는 요소가 존재한다.However, in the contact region 14 of the region B illustrated in FIG. 4, there is an element in which a full stack occurs at a position where the same power source crosses.

즉, 본 발명에 의하면 도 3과 같은 영역에 대하여 도 2a의 어레이 컨택을 이 용한 컨택을 생성하고, 도 4와 같은 영역에 대하여 도 2b의 싱글 컨택을 이용한 컨택을 생성한다. 이는 도 3의 영역에는 어레이 컨택을 형성할 영역을 확보하기 쉽고, 도 4의 영역에는 M1 레이어 하부의 하위 컨택(42)과 M2 레이어 상부의 상위 컨택(44)이 존재하여 어레이 컨택을 이용하여 컨택을 형성할 경우 풀-스택이 발생될 확률이 높다. 도 3에서 부호 32는 M1 레이어의 하위 컨택이며, 34는 M1 레이어와 M2 레이어 간의 비아 컨택이다. That is, according to the present invention, a contact using the array contact of FIG. 2A is generated in the region shown in FIG. 3, and a contact using the single contact of FIG. 2B is generated in the region shown in FIG. 4. It is easy to secure an area for forming an array contact in the region of FIG. 3, and the lower contact 42 below the M1 layer and the upper contact 44 above the M2 layer exist in the region of FIG. 4 to use the array contact. If you form, the probability of full-stack is high. In FIG. 3, reference numeral 32 is a lower contact of the M1 layer, and 34 is a via contact between the M1 layer and the M2 layer.

상술한 도 4와 같은 영역에 대하여 본 발명에 따른 실시예가 적용되어 컨택을 생성한다.An embodiment according to the present invention is applied to the region as shown in FIG. 4 to generate a contact.

본 발명에 따른 실시예에 의하여 먼저, 동종 전원을 갖는 이종 메탈 라인(M1 레이어-M2 레이어)간 겹치는 부분을 찾고, 겹치는 부분의 하위 컨택(42)과 상위 컨택(44)이 존재하는가 확인한다. According to the embodiment of the present invention, first, the overlapping portions between the dissimilar metal lines (M1 layer to M2 layers) having the same power source are found, and it is checked whether the lower contact 42 and the upper contact 44 of the overlapping portions exist.

그 후, 싱글 컨택을 이용한 컨택 생성을 실시한다.After that, a contact is generated using a single contact.

구체적으로, 도 5를 참조하여 설명하면, 소정 위치에 기준을 정하고, 일 방향으로 싱글 컨택을 단위 인스턴트로 하여 하나씩 반복하여 배치한다. 이때 단위 인스턴트인 싱글 컨택의 배치 간격은 디자인 룰에서 미리 정해진 너비(D1)를 갖도록 한다.Specifically, referring to FIG. 5, a reference is set at a predetermined position, and a single contact is united in one direction and arranged one by one. In this case, the arrangement interval of the single contact, which is a unit instant, may have a predetermined width D1 in the design rule.

반복적으로 싱글 컨택을 배치하는 과정에서 풀-스택이 발생되는 것으로 예상되는 위치에 대해서 세미-스택이 유도될 수 있도록 디자인 룰에서 정의된 너비(D1)에 추가 이격 거리(D2)를 더 적용하여 컨택(46)의 위치를 정한다.In addition to applying the additional separation distance (D2) to the width (D1) defined in the design rule, the semi-stack can be derived for the position where the full-stack is expected to occur during the repeated placement of the contact. Determine the position of (46).

그 후, 반복적으로 다시 디자인 룰에서 미리 정해진 너비(D1)를 갖도록 이격 하여 컨택(46)을 반복적으로 배치한다.Thereafter, the contact 46 is repeatedly arranged to be spaced apart to have a predetermined width D1 again in the design rule.

그리고, 상부의 복수의 열에 대해서도 상술한 방법을 적용하여 본 발명에 따른 싱글 컨택을 이용한 컨택 생성을 수행하여 영역 B의 컨택 생성을 완성한다.In addition, the above-described method is also applied to the plurality of rows of the upper part to complete the contact generation using the single contact according to the present invention to complete the contact generation in the region B. FIG.

결과적으로, 도 6과 같은 배치 관계를 갖는 컨택들이 형성될 수 있다.As a result, contacts having an arrangement relationship as shown in FIG. 6 may be formed.

본 발명은 영역 별로 선택적으로 인스턴스를 어레이 컨택을 적용할 것인지 아니면 싱글 컨택을 적용할 것인지 판단할 수 있다. 만약, 싱글 컨택을 전 영역에 대하여 적용하는 경우 데이터베이스의 용량 증가를 유발할 수 있기 때문에 캐드(CAD) 툴의 속도가 저하되는 요인으로 작용할 수 있다.The present invention can determine whether to apply an array contact or a single contact selectively for each region. If a single contact is applied to the entire area, it may cause an increase in the capacity of the database, which may cause the CAD tool to slow down.

따라서, 컨택을 형성하기 위한 인스턴스는 어레이 컨택과 싱글 컨택을 선택적으로 이용하도록 설정됨이 바람직하다.Therefore, the instance for forming the contact is preferably set to selectively use the array contact and the single contact.

따라서, 본 발명에 의하면 풀-스택을 회피하고자 매뉴얼로 컨택을 생성하는 것에 따른 문제점이 예방될 수 있다. 즉, 컨택 생성 시간이 절감될 수 있고, 매뉴얼의 경우 발생될 수 있는 컨택 누락을 예방할 수 있다.Therefore, according to the present invention, a problem of manually creating a contact to avoid a full stack can be prevented. That is, contact creation time can be reduced, and in the case of a manual, contact loss that can occur can be prevented.

도 1은 본 발명에 따른 실시예가 작용되는 배선들을 나타내는 레이아웃도.1 is a layout diagram showing wirings to which an embodiment according to the present invention operates.

도 2a는 어레이 컨택의 일예를 나타내는 레이아웃도.2A is a layout diagram illustrating one example of an array contact.

도 2b는 싱글 컨택의 일예를 나타내는 레이아웃도.2B is a layout diagram illustrating an example of a single contact.

도 3은 도 1의 영역 A의 컨택을 나타내는 레이아웃도.3 is a layout diagram illustrating a contact of area A of FIG. 1;

도 4는 도 1의 영역 B의 컨택을 나타내는 레이아웃도.4 is a layout diagram illustrating a contact of area B of FIG. 1;

도 5는 본 발명에 따라 컨택을 생성하는 방법을 설명하는 레이아웃도.5 is a layout diagram illustrating a method for creating a contact in accordance with the present invention.

도 6은 도 5에 의하여 결과적으로 생성되는 컨택을 나타내는 레이아웃도.FIG. 6 is a layout diagram illustrating a contact resulting from FIG. 5. FIG.

Claims (3)

풀-스택 비아 컨택이 발생되는 것으로 예상되는 영역에, 일 방향에 대하여 디자인 룰 상에 정의된 너비만큼 이격시켜서 싱글 컨택을 반복적으로 형성하는 단계, 및Repeatedly forming a single contact in an area where a full-stack via contact is expected to occur, spaced apart by a width defined on a design rule with respect to one direction, and 상기 싱글 컨택을 반복적으로 형성하는 중 상기 풀-스택 비아 컨택이 형성되는 위치에 대응하여 상기 디자인 룰 상에 정의된 추가 이격 거리만큼 더 이격시켜서 상기 싱글 컨택을 형성하는 단계;를 포함함을 특징으로 하는 반도체 장치의 컨택 생성 방법.Forming the single contact by further separating the single contact by an additional distance defined in the design rule corresponding to the position at which the full-stack via contact is formed. A method for generating a contact of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 싱글 컨택은 상기 일 방향과 교차되는 방향으로 더 형성되는 반도체 장치의 컨택 생성 방법.And the single contact is further formed in a direction crossing the one direction. 제 1 항에 있어서,The method of claim 1, 상기 싱글 컨택은 어레이 컨택의 형성과 병행되는 반도체 장치의 컨택 생성 방법.Wherein the single contact is in parallel with the formation of an array contact.
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