KR20100127745A - 3차원 6각형 매트릭스 메모리 어레이와 이를 제조하는 방법 - Google Patents

3차원 6각형 매트릭스 메모리 어레이와 이를 제조하는 방법 Download PDF

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쌘디스크 3디 엘엘씨
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Abstract

비휘발성 메모리 장치는 실질적으로 6각형 패턴으로 배열되는 복수의 비휘발성 메모리 셀을 포함한다. 휘발성 메모리 셀은 자기 조립 층의 사용에 의해 또는 3중 또는 4중 노출 리소그래피를 이용하여 패터닝될 수 있는 필러 형상 비휘발성 메모리 셀이 될 수 있다. 비트 라인은 60도 각도로 워드 라인과 교차한다. 메모리 장치는 3차원 어레이가 될 수 있다.

Description

3차원 6각형 매트릭스 메모리 어레이와 이를 제조하는 방법{THREE-DIMENSIONAL HEXAGONAL MATRIX MEMORY ARRAY AND METHOD OF MANUFACTURING THE SAME}
본 출원은, 전체 내용이 본 명세서에 참조로 포함되어 있는, 2007년 12월 27일 출원된 미국 출원 번호 제 12/005,346호의 우선권을 주장한다.
본 발명은, 일반적으로 반도체 분야에 관한 것이고, 보다 구체적으로는 메모리 장치의 분야에 관한 것이다.
종래의 리소그래피 시스템으로 지지되지 않는 하프-피치 접근 공정 노드로, 이중 노출 또는 이중 패터닝과 같은 기술이 종래의 리소그래피 장치의 역량을 더 짧은 하프-피치로 확장하는 데 사용되었다. 그 이름이 암시하듯이, 이중 노출은 2개의 상이한 마스크를 사용하여 단일 코팅 레지스트를 두번 노출하는 단계를 포함한다. 함께 붙어있는 구조는 비-접촉 리소그래피 방법의 결과인 원하지 않는 과다 노출에 대항하기 위하여 분리하여 노출된다.
종래의 메모리 어레이 레이아웃은 직사각형이다. 메모리 어레이의 메모리 셀은 직사각형(데카르트 좌표) 그리드로 레이아웃 된다. 표준 직사각형 레이아웃은 어레이를 구성하는 논리적 방법이기 때문에 그리고 종래의 반도체 공정이 직사각형 레이아웃으로 설계되었기 때문에 사용된다.
그러나, 직사각형 레이아웃의 하프-피치는 이중 노출 기술로 효과적으로 감소될 수 없다. 예를 들어, 비트와 워드 라인이 이중 노출을 사용하여 2의 계수로 감소될 수 있으면, 메모리 셀의 레이아웃의 공간은 이중 노출을 사용하여 1.4의 계수로 감소될 수 있을 뿐이다.
본 발명의 일 실시예는 비휘발성 메모리 장치에 관한 것이다. 비휘발성 메모리 장치는 실질적으로 6각형 패턴으로 배치되는 복수의 비휘발성 메모리 셀을 포함한다.
본 발명의 다른 실시예는 복수의 워드 라인, 복수의 비트 라인을 포함하는 비휘발성 메모리 장치 및 복수의 비휘발성 메모리 셀을 포함하는 비휘발성 메모리 셀 어레이에 관한 것이다. 복수의 워드 라인은 상기 메모리 셀 어레이에서 약 60도의 각도로 상기 복수의 비트 라인과 교차한다. 상기 비휘발성 메모리 셀 어레이 내의 상기 복수의 비휘발성 메모리 셀은 실질적으로 평행 사변형 형상인 복수의 서브어레이에 배열된다.
본 발명의 다른 실시예는 자기 조립 물질을 사용하여 장치를 제조하는 방법에 관한 것이다. 자기 조립 물질 층은 하나 이상의 장치 층 위에 형성된다. 자기 조립 물질은 하나 이상의 장치 층의 제 1 표면을 노출하는 복수의 개구를 형성한다. 하드 마스크 물질층은 하드 마스크 물질이 상기 자기 조립 물질 내의 복수의 개구를 충전하도록 상기 자기 조립 물질 층 위에 형성된다. 하드 마스크 물질은 상기 하드 마스크 물질 패턴이 상기 복수의 개구 안에 남아있고 상기 자기 조립 물질 층의 상면이 노출되도록 제거된다. 남은 자기 조립 물질 층이 제거된다. 하나 이상의 장치 층은 상기 하드 마스크 패턴을 복수의 필러 형상 장치를 형성하도록 마스크로 사용하여 에칭된다.
본 발명은, 3차원 6각형 매트릭스 메모리 어레이와 이를 제조하는 방법을 제공하는 효과를 갖는다.
도 1은, 실시예에 따른 메모리 셀 서브어레이를 나타낸 평면도.
도 2는, 6각형 패턴을 나타낸 도면.
도 3은, 일 실시예에 따른 도 1의 메모리 셀 서브어레이의 비트 라인과 워드 라인을 나타낸 평면도.
도 4a, 4b, 4c, 및 4d는, 일 실시예에 따른 메모리 서브어레이의 어레이를 나타낸 평면도.
도 5는, 실시예에 따른 메모리 서브어레이를 나타낸 사시도.
도 6은, 일 실시예에 따른 메모리 셀 어레이의 3중 노출 공정을 나타낸 도면.
도 7은, 일 실시예에 따른 비트 라인과 워드 라인의 2중 노출 공정을 나타낸 도면.
도 8은, 일 실시예에 따른 메모리 셀 어레이의 4중 노출 공정을 나타낸 도면.
도 9는, 일 실시예에 따른 메모리 셀 어레이의 자동 조립 중합체 공정을 나타낸 도면.
도 10은, 일 실시예에 따른 메모리 셀 어레이의 자동 조립 중합체 공정을 나타낸 흐름도.
6각형 메모리 서브어레이 구조체
도 1을 참조하면, 제 1 실시예에 따른 메모리 셀 서브어레이(100)의 평면도가 도시된다. 메모리 셀 서브어레이(100)는 단일 다이 위에 형성될 수 있는 더 크 메모리 어레이(도시되지 않음)의 부분이다. 메모리 셀 서브어레이(100)의 서브어레이 경계(105)는 실질적으로 평행사변형이다. 즉, 서브어레이(100)는 하나의 비정방형 코너를 갖는 적어도 두 개의 평행한 면을 구비한 (바람직하게는 두 세트의 평행한 면을 구비한) 4면 형상을 갖는다. "실질적으로" 평행사변형 형상이라는 단어는 경계에서의 작은 돌출 또는 함몰 및/또는 비-직선 경계선과 같은 평행 사변형 형상에서 작은 변형을 포함한다. 바람직하게, 비정방형 코너에서 두 인접 면 사이의 각도는 20 내지 80이다. 일 실시예에서, 평행사변형은 각각 거의 약 60도인 한 세트의 마주보는 각을 갖는다. 메모리 셀 서브어레이(100)는 메모리 셀(102)로 채워진다. 메모리 셀(102)은 바람직하게 직렬로 배치된 저항 스위칭 소자 및 필러 형상 전류 조종 소자를 각각 포함하는 비휘발성 메모리 셀이다. 그러나, 다른 타입의 휘발성 또는 비휘발성 메모리 셀이 또한 사용될 수 있다. 셀은 유전체 물질(107)로 둘러싸인다. 유전체 물질(107)은 예를 들어 이산화 규소와 같은 절연체이다. 질화 규소 등과 같이 다른 절연 물질이 또한 사용될 수 있다. 필러 형상 전류 조종 소자는 바람직하게 다이오드이다. 예를 들어, 실질적으로 필러 형상 다이오드 타입이 전체에서 참조로 포함되는 미국 특허 제 6,951,780호에서 설명된다.
직사각형과 같이 다른 다이오드 형상과 트랜지스터와 같이 다른 조종 소자가 또한 사용될 수 있다. 셀은 여러 타입의 OTP(one-time programmable) 또는 재기록 가능한 셀이 될 수 있다. 셀에서 저항 스위칭 소자의 예는 안티 퓨즈, 퓨즈, 폴리실리콘 메모리 효과 셀, 금속 산화물 메모리, 스위치 가능 복합 금속 산화물, 그라핀 층, 카본 나노튜브 메모리, 상 변환 물질 메모리, 전도 브리지 소자, 또는 스위치가능 중합체 메모리를 포함한다. 다른 구성에서, 다이오드 자체는 조종 소자와 저항 스위칭 소자를 모두 포함할 수 있다. 이 경우, 셀은 다이오드만 포함하거나, 안티 퓨즈와 같은 제 2 저항 스위칭 소자와 다이오드의 조합을 포함할 수 있다. 메모리 셀(102)은 일반적으로 사웁와 하부 전도체 사이에 배치된 필러 형상 안에 있다. 일반적인 형상의 필러는 필러가 달걀 모양, 직사각형, 또는 다른 다각형 형상과 같은 비-원형 단면 형상을 가질 수 있지만 일반적으로 원통형이다. 예를 들어, 필러는 타원 원통형, 사선 원통형, 일반화된 원통형, 프리즘, 또는 6각형 프리즘을 포함할 수 있다. 메모리 셀의 일반적인 형상의 기하학적 설명은 제한이 없고, 당업자는 메모리 셀이 임의의 특정 형상 또는 구조에 제한되지 않는다는 것을 인정할 것이다.
메모리 셀(102)은 서브 어레이 경계(105)에 의해 포함되는 실질적으로 6각형 패턴으로 배치된다. 6각형 패턴은 동일 평면 안에서, 약 한 점 어레이에 대칭인 세 축을 갖는다. 세 축은 실질적으로 60도로 서로 떨어진다. 그러므로, 메모리 셀(102)은 6각형 타일링, 양 모서리가 면처리된 6각형 타일링, 또는 모든 모서리가 면처리된 6각형 타일링으로도 알려진 6각형 그리드 상에 배치된다.
도 2는 6각형 패턴을 나타낸 도면이다. 6각형 패턴은 중앙의 비휘발성 메모리 셀(240) 주위의 6각형 레이아웃 안에 배치되는 6개의 다른 비휘발성 메모리 셀(250)에 의해 둘러싸인 중앙 비휘발성 메모리 셀(240)을 갖는 7개의 비휘발성 메모리 셀의 반복 패턴으로 구성된다. 6각형 패턴은 대칭하는 3개의 축을 갖는다: 제 1 축(210), 제 2 축(220), 및 제 3 축(230). 제 1 축(210), 제 2 축(220), 및 제 3 축(230)은 서로 실질적으로 60도 떨어진다.
도 1을 다시 참조하여, 메모리 셀 서브 어레이의 상세도가 설명된다. 상세도는 제 1 메모리 셀(110), 제 2 메모리 셀(120), 및 제 3 메모리 셀(130)을 도시한다. 제 1 메모리 셀(110)과 제 2 메모리 셀(120)은 제 1 거리(140) 이격된다. 제 2 메모리 셀(120)과 제 3 메모리 셀(130)은 제 2 거리(150) 이격된다. 제 1 메모리 셀(110)과 제 3 메모리 셀(130)은 제 3 거리(160) 이격된다. 제 1 거리(140), 제 2 거리(150), 및 제 3 거리(160)는 거의 동일하다. 그러므로, 임의의 세 인접하는 메모리 셀은 서로로부터 등거리에 있고 도일 평면에 배치된다. 제 1 메모리 셀(110)과 제 2 메모리 셀(120), 제 2 메모리 셀(120)과 제 3 메모리 셀(130), 및 제 1 메모리 셀(110)과 제 3 메모리 셀(130) 사이의 하프 피치는 약 22nm이다. 그러나, 하프 피치는 22nm에 제한되지 않고, 예를 들어 약 5nm 내지 약 65nm일 수 있다(예를 들어, 10nm, 32nm, 또는 45nm). 유리하게, 메모리 셀의 6각형 패킹은 표준 직사각형 메모리 레이아웃을 사용하는 동일한 수의 셀에 의해 일반적으로 사용되는 영역의 약 87% 만 차지한다.
이제, 도 3을 참조하면, 일 실시예에 따르는 도 1의 메모리 셀 서브어레이의 비트 라인과 워드 라인 레이아웃을 나타낸 평면도가 도시된다. 메모리 셀은 각각 비트 라인(310) 및 워드 라인(320)과 관련된다. 비트 라인(310)은 하나 이상의 비트 라인 드라이버(330)에 의해 구동된다. 워드 라인(320)은 하나 이상의 워드 라인 드라이버(340)에 의해 구동된다.
비트 라인(310)과 워드 라인(320)의 추적은 전술된 6각형 패턴/그리드를 따른다. 그러므로 평면 사시도의 경우 워드 라인(320)이 비트 라인(310)으로부터 약 60도이다. 그러므로, 워드 라인은 약 60도의 각도로 비트 라인과 교차한다. 실시예 메모리 셀(370)은 필러 형상 셀이 도면의 페이지 안으로 연장하는 경우 비트 라인과 워드 라인의 교차점 상에 묘사된다. 비트 라인(310)과 워드 라인(320)은 일반적으로 메모리 장치의 상이한 층 상에 있다. 또한, 비트 라인(310) 및/또는 워드 라인(320)은 메모리 셀의 3차원 어레이에서 메모리 셀의 상이한 층 또는 레벨 사이에 공유될 수 있다. 비트 라인과 워드 라인의 하프 피치가 메모리 셀의 하프 피치보다 약 0.87배라는 것 또한 알아야 한다.
이제 도 4a를 참조하면, 일 실시예에 따른 메모리 서브어레이의 어레이의 평면도가 도시된다. 4 이상의 서브어레이와 같은 복수의 서브어레이는 다이(400)와 같은 기판 위로 구축될 수 있다. 기판은 실리콘 또는 합성 반도체 기판과 같은 반도체 기판이거나, 유리, 세라믹, 플라스틱, 금속 등의 기판과 같은 비-반도체 기판을 포함할 수 있다. 다이(400)는 집적 회로 에지(405)를 구비한다. 레이아웃을 최적화하도록 제 1 서브어레이(410)와 제 2 서브어레이(415, 2가지 타입의 서브어레이가 사용된다. 제 1 서브어레이(410)와 제 2 서브어레이(415) 레이아웃의 예가 도 4b에 도시된다. 제 1 서브어레이(410)는 1 세트의 60도 맞꼭지각을 가진 평행사변형과 같은 형상이 된다. 제 2 서브어레이(415)는 1 세트의 60도 맞꼭지각을 가진 평행사변형과 같은 형상이 되지만; 제 2 서브어레이(415)의 레이아웃은 제 1 서브어레이(410)와 좌우 대칭 형상이다. 그러므로, 제 1 서브어레이(410)의 두 면(즉 도 4b의 수직 면)과 제 2 서브어레이(415)의 두 면은 서로 평행이다. 일 서브어레이의 비-평행 면(즉, 대각면)은 다른 서브어레이의 대응 면으로부터 약 120도 떨어져 연장된다. 그러므로, 인접한 서브어레이는 인접 서브어레이의 평행 면(즉, 도 4B의 수직 면)에 평행하게 연장하는 거울 평면에 대한 실질적으로 서로의 거울의 비치는 상을 형성한다.
제 1 서브어레이(410) 및 제 2 서브어레이(415)는 한 레벨의 복수의 비휘발성 메모리 셀과 연관된 상기 메모리 셀을 연결하는 복수의 비트 라인 및 워드 라인으로 구성된다. 제 1 서브어레이(410)의 비트 라인과 제 2 서브어레이(415)의 비트 라인은 평행하다. 제 1 서브어레이(410)의 워드 라인과 제 2 서브어레이(415)의 워드 라인은 약 120도 이격된 각각의 방향에서 연장한다. 워드 라인과 비트 라인은 역전되어, 인접 어레이의 워드 라인은 평행이고 인접 어레이의 비트 라인은 약 120도 떨어지는 방향으로 연장한다.
제 1 서브어레이(410)의 워드 라인과 제 2 서브 어레이(415)의 워드 라인은 복수의 워드 라인 드라이버 회로(420)에 의해 구동된다. 복수의 워드 라인 드라이버 회로(420) 레이아웃의 예는 도 4C에 도시된다, 복수의 워드 라인 드라이버 회로(420)는 메모리 셀의 타입에 매칭된 워드 라인 드라이버이다. 예를 들어, 워드 라인 드라이버는 전압 강제 타입이 될 수 있다. 또한, 워드 라인 드라이버는 여기 전체에서 참조로 포함되는 미국 특허 제 6,856,572호에 보다 상세히 설명된 바와 같이 듀얼 사용 장치를 가질 수 있다. 복수의 워드 라인 드라이버 회로(420)는 서브어레이 사이에서 및, 서브어레이 안의 메모리 셀 레벨 사이에서 공유될 수 있다. 일 실시예에서, 하프 워드 라인은 서브어레이의 좌측으로부터 구동되고 다른 하프는 서브어레이의 우측으로부터 구동된다.
제 1 서브어레이(410)의 비트 라인과 제 2 서브어레이(415)의 비트 라인은 제 1 복수의 비트 라인 드라이버 회로(430)에 의해 그리고 제 2 복수의 비트 라인 드라이버 회로(435)에 의해 구동된다. 제 1 복수의 비트 라인 드라이버 회로(430) 및 제 2 복수의 비트 라인 드라이버 회로(435) 레이아웃의 예는 도 4d에 도시된다. 제 1 복수의 비트 라인 드라이버 회로(430)는 제 1 서브어레이(410)의 비-평행 에지를 매칭하도록 교차된다. 제 2 복수의 비트 라인 드라이버 회로(435)는 제 2 서브어레이(415)의 비-평행 에지를 매칭하도록 교차된다. 교차하기는 회로의 레이아웃이 계단같아 보이는 것을 의미하는데; 즉, 회로가 약 60도의 각도로 동일한 서브어레이의 인접 에지로부터 연장하는 서브어레이의 비스듬한 에지와 같이 편향된 경로를 따르는 블록으로 나뉘어진다. 비트 라인 드라이버 회로는 집적 회로 에지(405)로 메모리 서브어레이의 경사 에지로부터 변환되도록 교차된다. 제 1 복수의 비트 라인 드라이버 회로(430)와 제 2 복수의 비트 라인 드라이버 회로(435)는 메모리 셀의 타입에 매치되는 비트 라인 드라이버이다. 예를 들어, 비트 라인 드라이버는 전류 감지 타입이 될 수 있다. 또한, 비트 라인 드라이버는 분리된 판독과 기록라인을 가질 수 있거나 양 방향이 될 수있다. 제 1 복수의 비트 라인 드라이버 회로(430)와 제 2 복수의 비트 라인 드라이버 회로(435)는 서브어레이 사이에서, 및 서브 어레이 내의 메모리 셀 레벨 사이에서 공유될 수 있다.
복수의 제 1 서브어레이(410)와 제 2 서브어레이(415)는 직사각형 어레이의 윤곽이 집적 회로 에지(405)를 따르도록 실질적으로 직사각형 어레이 내의 다이(400)와 같은 기판 위로 구축된다. 복수의 워드 라인 구동회로(420)는 바람직하게 예를 들어 실리콘 웨이퍼와 같은 기판의 표면에서 또는 표면 상에서 서브어레이 아래와 같은, 비휘발성 메모리 셀의 서브어레이와 상이한 레벨 상에 배치된다. 각 워드 라인 드라이버 회로(420)는 바람직하게 각각의 서브어레이의 평행(즉, 수직) 면의 돌출부에 걸쳐있는 영역을 차지한다. 바람직하게, 워드 라인 드라이버 회로의 중심부는 인접하여 겹치는 메모리 서브어레이 사이의 공간에 노출되지만, 워드 라인 드라이버 회로의 에지 부분은 도 4a에 도시된 바와 같이 겹치는 메모리 서브어레이 아래 직접적으로 배치된다. 그러나, 다른 적절한 레이아웃 구성 또한 사용될 수 있다. 복수의 워드 라인 드라이버 회로(420)는 수직 워드 라인 커넥터에 의해 서브어레이의 우드라인에 연결된다. 수직 워드 라인 커넥터는, 컨덕터 충전 비어스 또는 지어스(conductor filled vias or zias)로 또한 알려져 있다. 지어스(zias)는 복수 레벨의 서브어레이가 동일한 복수의 워드 라인 드라이버 회로에 연결되는 것을 허용한다. 워드 지어스는 또한 서브 어레이 사이에서 공유될 수 있다.
비트 라인 구동회로는 또한 예를 들어 실리콘 웨이퍼와 같은 기판의 표면에서 또는 표면 상에서 서브어레이 아래와 같은, 비휘발성 메모리 셀의 서브어레이와 상이한 레벨 상에 배치된다. 각각의 비트 라인 드라이버 회로는 바람직하게 겹치는 서브어레이 위로 대각선 면의 돌출부를 걸치는 영역을 차지한다. 제 1 복수의 비트 라인 드라이버 회로(430)는 각각의 제 1 서브어레이(410) 아래에 배치되는 반면에, 제 2 복수의 비트 라인 드라이버 회로(435)는 제 2 서브어레이(415) 아래에 배치된다. 바람직하게, 비트 라인 드라이버 회로(430,435)의 중심부는 인접하여 겹치는 메모리 서브어레이(410,415) 사이의 공간에 노출되지만, 비트 라인 드라이버 회로의 에지 부분은 도 4a에 도시된 바와 같이 겹치는 메모리 서브어레이 아래 직접적으로 배치된다. 그러나, 다른 적절한 레이아웃 구성이 또한 사용될 수 있다. 제 1 복수의 비트 라인 드라이버 회로(430)와 제 2 복수의 비트 라인 드라이버 회로(435)는 지어스와 같은 수직 워드 라인 커넥터에 의해 서브어레이의 비트 라인에 연결된다. 지어스는 복수 레벨의 서브어레이가 동일한 복수의 비트 라인 드라이버 회로에 연결되는 것을 허용한다. 비트 지어스는 또한 서브 어레이 사이에서 공유될 수 있다. 드라이버는 바람직하게 각 서브어레이의 사면 모두에 배치되고, 각각의 서브어레이의 반대 면 상에 실질적으로 동일한 수의 드라이버를 갖는다.
이제, 도 5를 참조하면, 실시예에 따른 메모리 서브어레이의 사시도가 메모리 서브어레이의 어레이의 3차원 면을 도시하는 것이 보인다. 서브어레이(500)의 3차원 어레이는 다이(510) 상에 묘사된다. 서브어레이(500)의 3차원 어레이는 제 1 레벨에 제 1 메모리 서브어레이(520)를 가지고 제 2 레벨에 제 2 메모리 서브어레이(525)를 갖는다. 제 1 메모리 서브어레이(520)는 제 2 메모리 서브어레이(525) 위에 직접적으로 배치된다. 제 1 메모리 서브어레이 레벨(520)은 실질적으로 평행사변형과 같은 형상이 된다. 제 1 메모리 서브어레이(520)는 다이 에지(515)에 대하여 거의 수직으로 연장하는 2개의 맞서는 면을 갖는다. 제 1 메모리 서브어레이(520)의 다른 두 면은 다이 에지(515)에 대하여 약 30도의 각도로와 같이 비-평행으로 연장한다. 제 2 메모리 서브어레이(525)는 제 1 메모리 서브어레이(520)에 유사한 형상이 된다.
제 1 메모리 서브어레이(520)와 제 2 메모리 서브어레이(525) 모두는 6각형 패턴안에 구성되는 복수의 메모리 셀을 포함한다. 예시적인 메모리 셀(530)이 도시된다. 제 1 메모리 서브어레이(520)와 제 2 메모리 서브어레이(525)의 메모리 셀은 비트 라인(540)과 워드 라인(550)와 연관된다. 비트 라인(540)과 워드 라인(550)은 개별 메모리 셀에 연결된다. 도 5에 도시된 구성 대신, 선택적으로 비트 라인은 각 서브어레이 아래 배치되고, 워드 라인은 각 서브어레이 위에 배치될 수 있다. 워드 라인은 각 서브어레이의 경사면에 실질적으로 평행하게 연장하고 비트 라인은 각 서브어레이의 다른 면에 실질적으로 평행하게 연장한다. 비트 라인(540)은 비트 라인 지어스와 같은 수직 비트 라인 연결(545)에 연결된다. 바람직한 실시예에서, 서브어레이(520)로부터의 비트 라인은 서브어레이(525) 상의 비트 라인에 연결된 비트 라인 지어스로부터 분리된 비트 라인 지어스를 갖는다. 도 5는 서브어레이(520,525) 내의 비트 라인(540)에 연결된 분리 비트 라인 지어스를 도시한다. 이 케이스에서, 도 5에 도시된 각 블록(즉 계단 부분)(560)은 적어도 2개의 비트 라인 드라이버를 포함한다. 그러나, 각 비트 라인 드라이버는 분리 블록에 배치될 수 있다. 바람직하게, 워드 라인(550) 사이에서 워드 라인 지어스(555)를 공유하는 서브어레이의 수직 그룹에서, 비트 라인(540)은 셀을 유일하게 어드레스하도록 지어스(545)를 공유하지 않는다. 그러나, 동일 레벨 상의 인접 서브어레이로부터의 비트 라인(540)은 여전히 비트 라인 지어스(545)를 공유할 수 있다. 전술된 바와 같이, 워드 라인(550)은 워드 라인 지어스와 같은 수직 워드 라인 연결(555)에 연결된다. 바람직한 실시예에서, 워드 라인 지어스는, 예를 들어 전체 내용이 본 명세서에 참조로 포함되는 미국 특허 제 7,177,169호에 설명된 바와 같이, 공유된다. 이들 워드 라인 지어스는 제 1 메모리 서브어레이(520)와 제 2 메모리 서브 어레이(525) 면을 따라, 그리고 동일 레벨의 인접 서브어레이 사이의 공간에서 연장한다. 비트 라인 지어스는 인접 서브어레이의 경사면 사이에서 연장하고, 워드 라인 지어스는 인접 서브어레이의 다른 면 사이에서 연장한다. 전술한 바와 같이, 워드 라인과 비트 라인은 역전될 수 있고, 이에 따라 워드 라인과 비트 라인 지어스 표시(zia designation)는 원할 경우 또한 역전될 수 있다.
수직 비트 라인 연결(545)은 비트 라인 드라이버(560)에 의해 구동된다. 수직 워드 라인 연결(555)은 워드 라인 드라이버(570)에 의해 구동된다. 비트 라인 드라이버(560)와 워드 라인 드라이버(570)는 도 4a에 관하여 위에서 보다 상세히 설명된 바와 같이 제 1 메모리 서브어레이(520) 및 제 2 메모리 서브어레이(525)의 적어도 부분적으로 아래에 배치될 수 있다. 대안적으로, 비트 라인 드라이버는 제 1 메모리 서브어레이 아래에 배치되지 않고 워드 라인 드라이버만 제 1 메모리 서브어레이 아래에 배치될 수 있다.
유리하게, 비트 라인 드라이버 회로와 워드 라인 드라이버 회로를 메모리 서브어레이와 상이한 레벨에 배치하는 것에 의해, 메모리 서브어레이는 보다 타이트하게 함께 패키징될 수 있고, 그에 의해 메모리 장치에 요구되는 다이 공간을 감소시킬 수 있다. 또한, 집적 회로 에지와 평행이 되는 메모리 서브어레이의 경사, 비-평행 에지를 변환하는 것에 의해, 외부 장치는 보다 용이하게 다이와 인터페이스할 수 있다.
3중 노출을 사용하여 서브어레이 형성하기
본 발명의 제 2 실시예에 따라 3중 노출을 사용하는 단일 메모리 레벨의 제조 방법이 상세히 설명될 것이다. 상기 방법은 바람직하게 제 1 실시예에서 설명된 비휘발성 메모리 어레이를 형성하기 위해 사용되지만. 상기 방법은 로직, 디스플레이, 광기전, 자기 데이터 저장 등의 장치와 같은 다른 장치와 함께, 임의의 다른 휘발성 또는 비휘발성 메모리 어레이를 형성하기 위하여 사용될 수 있다. 또한, 제 1 실시예의 어레이는 종래의 단일 노출 포토리소그래피에 의한 것과 같이 3중 노출 이외의 방법을 사용하여 형성될 수 있다. 추가 메모리 레벨이 각각 모노리식으로 형성된 그 아래 위에 쌓아질 수 있다. 본 실시예에서, 다결정 반도체 다이오드가 메모리 셀로 사용될 것이다. 대안적으로, 메모리 셀은 안티퓨즈, 퓨즈, 다이오드와 직렬로 배열된 안티 퓨즈, 폴리실리콘 메모리 효과 셀, 금속 산화물 메모리, 스위칭 가능 착물 금속 산화물, 카본 나노 튜브 메모리, 상 변화 물질 메모리, 전도성 브리지 소자, 또는 스위치 가능 중합체 메모리가 될 수 있다.
메모리 장치의 형성은 기판에서 시작한다. 이 기판은 단결정 실리콘, 실리콘-게르마늄 또는 실리콘-게르마늄-탄소를 포함하는 IV-IV 화합물, III-V 화합물, II-VII 화합물, 이러한 기판 위의 에피택셜 층, 또는 임의의 다른 반도체 물질 또는 금속, 유리, 세라믹, 플라스틱 등과 같은 비반도체 물질과 같이 기술 분야에 알려진 임의의 반도체 기판이 될 수 있다. 기판은 그 안 또는 위에 조립된 집적 회로를 포함할 수 있다.
절연 층은 기판 위에 형성된다. 절연 층은 실리콘 산화물, 실리콘 질화물, 고 유전체 필름, Si-C-O-H 필름, 또는 임의의 다른 적절한 절연 물질이 될 수 있다.
다음에, 워드 라인은 기판과 절연 층 위에 형성된다. 접착 층이 절연 층과 워드 라인 층 사이에서 워드 라인 층이 절연 층에 접착되는 것을 돕도록 포함될 수 있다. 위에 놓인 워드 라인 층이 텅스텐이면, 질화 티타늄이 접착 층으로 바람직하다, 선택적으로, 워드 라인 대신 비트 라인이 먼저 형성될 수 있다.
증착될 다음 층은 워드 라인 층이다. 워드 라인 층은 텅스텐, 또는 탄탈륨, 티타늄, 구리, 코발트 또는 그 합금을 포함하는 다른 물질과 같이 기술 분야에 알려진 임의의 전도성 물질을 포함할 수 있다.
도 7을 참조하면, 실시예에 따른 비트 라인과 워드 라인의 이중 노출 공정을 나타내는 도면이 도시된다. 워드 라인을 형성할 모든 층이 증착되면, 층은 패터닝된다. 바람직하게 워드 라인은 이중 노출을 사용하여 패터닝되고 임의의 적절한 마스킹 및 에칭 공정을 사용하여 에칭된다. 그러나 단일 노출 패터닝 공정, 또는 이중 패터닝 공정, 또는 보충 패터닝 공정이 또한 대신 사용될 수 있다. 포토레지스트 층이 워드 라인 층 위에 증착된다. 양 또는 음 포토레지스트 층이 사용될 수 있다. 바람직하게, 음의 레지스트는 이미징된 영역이 렌더링된 불용성일 때 사용된다. 포토레지스트 층은 워드 라인 드라이버(750)에 의해 구동될 제 1 세트의 워드 라인(710)을 에칭하는 데 사용될 제 1 노출 영역을 형성하도록 제 1 마스크를 사용하여 노출된다. 음의 포토레지스트가 사용되면, 노출된 영역은 렌더링된 불용성이다. 그 다음, 포토레지스트 층은 제 1 세트의 워드 라인(710)에 인접하는 제 2 세트의 워드 라인(720)을 에칭하는 데 사용될 제 2 노출 영역을 형성하도록 제 2 마스크를 사용하여 다시 노출된다. 다른 구조 또한 워드 라인을 따라 패터닝될 수 있다. 포토레지스트가 현상되고 패터닝된 후, 층이 마스크로 패터닝된 포토레지스트를 사용하여 에칭된다. 포토레지스트는 그 다음 표준 공정 기술을 사용하여 제거된다. 워드 라인은 상감(Damascene) 방법에 의해 대신 형성될 수 있다.
다음 유전체 물질이 워드 라인 사이에 및 위에 증착된다. 유전체 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 옥시질화물(silicon oxynitride)과 같은 임의의 전기적 절연 물질이 될 수 있다. 바람직한 실시예에서, 실리콘 이산화물이 유전체 물질로 사용된다.
마지막으로, 워드 라인의 상부 위의 과다 유전체 물질이 제거되어 유전체에 물질에 의해 분리된 워드 라인의 상부를 노출하고 실질적으로 평면 표면을 남겨놓는다. 평면 표면을 형성하기 위한 이 유전체 과다 충전의 제거는 CMP 또는 에칭 백과 같이 기술분야에 알려져 있는 임의의 공정으로 수행될 수 있다. 유리하게 사용될 수 있는 에칭 백 기술은 Raghuram 등의 2004년 6월 30일 출원된 미국 특허 출원 번호 제 10/883417호 "Nonselective Unpatterned Etchback to Expose Buried Patterned Features"에 설명되고, 이는 미국 특허 번호 제 7,307,013호로 등록되고 본 명세서에 참조로 포함되어 있다. 이 단계에서, 복수의 실질적으로 평행인 워드 라인이 기판 위에 형성된다.
다음으로, 수직 필러가 완성된 워드 라인 위에 형성될 것이다. 바람직하게, 배리어 층이 워드 라인의 평탄화 후 제 1 층으로 증착된다. 질화 텅스텐, 질환 탄탈륨, 질화 티타늄, 또는 이들 물질의 화합물을 포함하는 임의의 적절한 물질이 베리어 층에 사용될 수 있다. 바람직한 실시예에서, 질화 티타늄이 베리어 층으로 사용된다. 질화 티타늄이 베리어 층으로 사용되는 경우, 전술된 접착 층과 동일한 방법으로 증착될 수 있다.
다음으로, 필러 안으로 패터닝 될 반도체 물질의 박막 층(또는 복수의 층)이 증착된다. 반도체 물질은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 또는 다른 적절한 반도체 또는 반도체 합금이 될 수 있다. 간단히, 본 상세한 설명은 실리콘과 같은 반도체 물질로 불리지만, 당업자는 임의의 다른 적절한 물질을 대신 선택할 수 있는 것으로 이해될 것이다.
일 실시예에서, 필러는 반도체 접합 다이오드를 포함한다. 접합 다이오드라는 단어가 두 열 전극을 갖는 비-저항 전도의 특성을 가진 반도체 장치로 여기서 일컬어 질 것이고, 하나의 전극에서 p-타입이고 다른쪽에서 n-타입인 반도체 물질로 만들어진다. 실시예는 p-n 다이오드와 n-p 다이오드를 포함하고, 이들은 접촉에서 제너 다이오드, p-i-n 다이오드와 같이 n-타입 반도체 물질과 p-타입 반도체 물질을 구비하고, 그 안에 진성(도핑되지 않은) 반도체 물질이 p-타입 반도체 물질과 n-타입 반도체 물질 사이에 끼워진다.
먼저, 크게 도핑된 하부 영역은 임의의 증착에 의해 형성될 수 있고 기술 분야에 알려진 도핑 방법이 될 수 있다. 이 실리콘은 증착될 수 있고 그 다음 도핑될 수 있지만, 실리콘의 증착 동안, 예를 들어 인과 같은 n-타입 도펀트 원자를 제공하는 도너 가스를 흐르게 하는 것에 의해 바람직하게 본래 장소에 도핑된다. 크게 도핑된 영역은 두께가 약 100 내지 약 800A이다.
다음 진성 층이 기술분야에 알려진 방법으로 형성될 수 있다. 진성 층은 실리콘, 게르마늄, 또는 임의의 실리콘 또는 게르마늄 합금이 될 수 있고, 두께가 약 1100 내지 3300A, 바람직하게 약 2000A이다.
진성 층과 아래 놓인 배리어 층을 따라 막 증착된 크게 도핑된 영역이 필러를 형성하도록 패터닝 및 에칭될 것이다. 필러는 각 필러가 워드 라인의 상부에 형성되도록, 아래의 워드 라인과 거의 같은 폭 및 거의 동일한 피치를 가져야한다. 일부 정렬 불량은 허용될 수 있다. P-타입 다이오드 영역이 이번에 또는 이하에서 보다 상세히 설명되는 패터닝 단계 다음에 형성될 수 있다.
필러는 임의의 적절한 마스킹 및 에칭 공정을 사용하여 형성될 수 있다. 이제 도 6을 참조하면, 실시예에 따른 메모리 셀 어레이의 3중 노출 과정을 나타내는 도면이 도시된다. 먼저, 제 2 포토레지스트 층이 반도체 층과 같은 필러 물질의 표면 위로 형성된다. 포토레지스트는 음의 포토레지스트 또는 양의 포토레지스트가 될 수 있다. 음의 포토레지스트를 사용하는 실시예 공정이 도 6을 참조하여 이제 설명된다. 서브어레이 영역(605)에서, 포토레지스트 층의 제 1 노출이 포토레지스트 층 안에 제 1 노출 영역(640)을 형성하도록 제 1 마스크를 사용하여 수행된다. 그 다음, 포토레지스트 층의 제 2 노출이 포토레지스트 층 내에 제 2 노출 영역(650)을 형성하도록 제 2 마스크를 사용하여 수행된다. 마지막으로 포토 레지스트 층의 제 3 노출이 각각의 인접하는 제 1 영역(640), 제 2 영역(650), 제 3 노출 영역(660)이 서로로부터 대략 등거리에 있도록, 포토레지스트 층 내에 제 3 노출 영역(660)을 형성하기 위해 제 3 마스크를 사용하여 수행된다. 제 1, 제 2, 제 3 노출은 이제 실질적으로 6각형 패턴으로 배열되는 복수의 필러 형상 장치를 형성하는데 사용될 수 있는 포토레지스트 안에 6각형 패턴(610)을 생성하였다. 6각형 패턴(610)은 중심 필러 주위의 6각형 레이아웃 안에 배치되는 6개의 다른 필러에 의해 둘러싸이는 중심 필러를 갖는 7개의 필러의 반복 패턴을 포함한다. 포토레지스트 형산 후, 필러 층이 마스크와 같은 패터닝된 포토레지스트를 사용하여 에칭된다. 필러는 바람직하게 원통형이지만 여기 설명되는 바와 같이 다른 형상을 가질 수 있다.
대안적으로, 예를 들어, 실리콘 이산화물, 실리콘 질화물, 텅스텐, 또는 텅스텐 산화물과 같은 몇몇 다른 물질의 하드 마스크가 상부에 반사방지 코팅(BARC) 하부를 갖는 반도체 층 스택의 상부에 형성되고, 다음으로 패터닝 및 에칭될 수 있다. 이와 유사하게, 유전체 반사방지 코팅(DARC)이 하드 마스크로 사용될 수 있다. 반도체 층은 포토레지스트 층의 제거 전이나 후에 마스크로 하드 마스크를 사용하여 패터닝된다.
대안적으로, 양의 포토레지스트가 필러를 패터닝하는 데 사용될 수 있다. 포토레지스트의 제 1, 제 2, 및 제 3 노출은 6각형 패턴으로서 대표 필러(640,650,660)을 위한 위치에 양의 포토레지스트를 노출한다. 포토레지스트는 그 다음 현상되고 6각형 패턴 내의 대표 필러(640,650,660)를 위한 위치에 홀을 형성한다. 임의의 적절한 이미지 역전 공정이 그 다음 홀 안에 에칭 저항 형성을 생성하도록 사용된다. 예를 들어, 하드 마스크 물질 또는 필러 물질이 포토레지스트 층 위로 및 포토레지스트 층의 홀 안에 형성된다. 하드 마스크 물질 또는 필러 물질이 그 다음 포토레지스트 층의 홀 안에서만 남아있도록 평탄화된다. 예를 들어, 하드 마스크 층은 CMP 또는 에칭백에 의해 평탄화되어도 좋고, 필러 물질은 포토레지스트 층의 홀 안에만 있도록 포토레지스트 위로 필러 물질 슬러리를 스핀 코팅에 의해 형성할 수 있다. 절연 하드 마스크 물질(예를 들어, 실리콘 산화물, 텅스텐 산화물, 또는 실리콘 질화물) 또는 전도성 하드 마스크 물질(예를 들어, 텅스텐)과 같은 하드 마스크 물질이 포토레지스트 내의 홀을 충전하기 위해 사용되면, 하드 마스크 형상은 아래 놓인 반도체 층을 패터닝(즉, 에칭)하는 마스크로 사용된다. 상기 실시예 공정에서와 같이, 반도체 층은 패터닝된 포토레지스트 층의 제거 전 또는 후에 마스크로 하드마스크를 사용하여 패터닝된다. 2007년 9월 28일에 출원되고 여기 전체에서 참조로 포함되는 T. Chen 등의 미국 특허 출원 번호 제 11/864,205호에 설명되는 실리콘 포함 스핀-온 코팅과 같이 유기 필러 물질과 같은 필러 물질이 사용되면, 하드 마스크 층이 필러 물질과 아래 놓인 반도체 층 사이에 배치될 수 있다. 필러 물질 형상이 하드 마스크 층을 형상으로 패터닝하는 마스크로 사용된다. 하드마스크 형상은 그 다음 아래 놓인 반도체 층을 패터닝하는 마스크로 사용된다.
반도체 층이 패터닝된 후, 유전체 물질이 반도체 필러들 사이에 및 그 위에 증착되어 그들 사이에 갭을 충전한다. 유전체 물질이 실리콘 산화물, 실리콘 질화물, 또는 실리콘 옥시질화물과 같은 임의의 알려진 전기적 절연 물질이 될 수 있다. 바람직한 실시예에서, 실리콘 이산화물이 절연 물질로 사용된다.
다음에, 필러의 상부 상의 유전체 물질이 제거되어 유전체 물질에 의해 분리된 필러의 상부를 노출시키고 실질적으로 평면 표면을 남긴다. 유전체 과다 충전의 제거는 CMP(chemical mechanical polishing) 또는 에칭 백과 같이 기술 분야에 알려진 임의의 공정에 의해 수행될 수 있다. CMP 또는 에칭백 후, 이온 주입이 수행되어 다이오드의 크게 도핑된 p-타입 상부 영역을 형성한다. p-타입 도펀트는 바람직하게 붕소 또는 BCl3이다. 이 주입 단계는 다이오드의 형성을 완료한다. 막 형성된 다이오드에서 크게 도핑된 하부 영역은 n-타입인 반면, 상부의 크게 도핑된 영역은 p-타입이다.
마지막으로, 비트 라인이 워드 라인과 같은 방식으로, 예를 들어 바람직하게 티타늄 질화물의 접착 층과 바람직하게 텅스텐의 비트 라인 층을 증착하는 것에 의해 형성된다. 다시 도 7을 참조하면, 비트 라인 층과 접착 층은 이중 노출을 사용하여 패터닝되고 임의의 적절한 마스킹 및 에칭 공정을 사용하여 에칭된다. 그런데, 단일 노출 방법이 대신 사용될 수 있다. 일 실시예에서, 제 3 포토레지스트 층이 비트 라인 층 상에 증착된다. 포토레지스트 층은 비트 라인 드라이버(760)에 의해 구동될 제 1 세트의 비트 라인(730)을 에칭하는 데 사용될 제 1 노출 영역을 형성하기 위해 제 1 마스크를 사용하여 노출된다. 음의 포토레지스트가 사용되면, 노출된 영역은 렌더링된 불용성 물질이다. 그 다음, 포토레지스트 층이 제 1 세트의 비트 라인(730)에 인접하는 제 2 세트의 비트 라인(740)을 에칭하는 데 사용될 제 2 노출 영역을 형성하기 위해 제 2 마스크를 사용하여 다시 노출된다. 다른 구조가 또한 비트 라인을 따라 패터닝될 수 있다. 포토레지스트가 현상된 후, 전도 층이 마스크로 포토레지스트 패턴을 사용하여 에칭되고 그 다음 포토레지스트 패턴이 표준 공정 기술을 사용하여 제거된다. 위에 나타낸 바와 같이, 비트 라인과 워드 라인의 형성 순서는 역전될 수 있다.
다음 유전체 물질이 비트 라인 위와 사이에 증착된다. 유전체 물질이 실리콘 산화물, 실리콘 질화물, 또는 실리콘 옥시질화물과 같은 임의의 알려진 전기적 절연 물질이 될 수 있다. 바람직한 실시예에서, 실리콘 산화물이 이 유전체 물질로 사용된다. 비트 라인은 약 60도의 각도로 워드 라인과 교차한다. 유리하게, 3중 노출은 더 작은 하프 피치를 가진 장치가 형성되도록 하고 이는 이중 노출된 라인의 감소된 계측 팩터의 충분한 사용을 허용한다. 또한, 6각형으로 패키징된 메모리 셀은 더 작은 다이 영역을 필요로 한다. 또한, 더 작은 하프 피치를 가진 장치는 더 작은 다이 크기를 사용한다. 6각형 구성에서 셀의 어레이를 형성하기 위해 3중 노출을 사용하는 것은 어레이 패턴이 종래의 단일 노출 타입 포토리소그래피에 의해 형성된 직사각형 어레이 구성과 비교하여 1.73의 팩터로 덜하게 되도록 한다.
제 1 메모리 레벨의 형성이 설명되었다. 추가 메모리 레벨이 모노리식 3차원 메모리 어레이를 형성하도록 이 제 1 메모리 레벨 위에 형성될 수 있다. 일부 실시예에서, 전도체가 메모리 레벨 사이에서 공유될 수 있는데, 즉, 하나의 레벨을 위한 상부 어레이 라인이 다음 메모리 레벨의 하부 어레이 라인으로 작용하도록 한다. 다른 실시예에서, 레벨 사이의 유전체가 그 표면이 평탄화된 제 1 메모리 레벨 위에 형성되고, 제 2 메모리 레벨의 구축은 공유된 전도체가 없는 이 평탄화된 레벨 사이의 유전체 위에서 사용된다.
모노리식 3차원 메모리 어레이는 복수의 메모리 레벨이 웨이퍼와 같이 간섭하는 기판이 없는 단일 기판 위에 형성되는 것이다. 하나의 메모리 레벨을 형성하는 층이 존재하는 레벨 또는 레벨들의 층 위로 직접 성장되거나 증착된다. 반대로, 쌓인 메모리들은 Leedy의 미국 특허 번호 제 5,915,167호, "Three dimensional structure memory”에서와 같이 분리 기판 위의 메모리 레벨을 형성하고 서로의 꼭대기에 있는 메모리 레벨을 접착하는 것에 의해 구축되었다. 기판은 본딩 전에 메모리 레벨로부터 제거되거나 가늘어져도 되지만, 메모리 레벨이 분리 기판 위에 처음으로 형성되듯이, 이러한 메모리들은 진짜 모노리식 3차원 메모리 어레이가 아니다.
기판 위에 형성된 모노리식 3차원 메모리 어레이는 적어도 기판 위의 제 1 높이에 형성된 제 1 메모리 레벨과 제 1 높이와 상이한 제 2 높이에서 형성된 제 2 메모리 레벨을 포함한다. 3, 4, 8, 또는 실제 임의의 숫자의 메모리 레벨이 이러한 멀티 레벨 어레이 내의 기판 위에 형성될 수 있다.
전도체가 상감(Damascene) 제조를 사용하여 형성되는 유사한 어레이를 형성하는 다른 방법이 2006년5월 31일에 출원되고 여기 참조로 포함되는 Radigan 등의 미국 특허 출원 번호 제 11/444,936호, "Conductive Hard Mask to Protect Patterned Features During Trench Etch”에 설명된다. Radigan 등의 방법은 본 발명에 따른 어레이를 형성하기 위해 대신 사용될 수 있다.
4중 노출을 사용하여 서브어레이 형성하기
대안적으로, 제 3 실시예에서, 필러는 4번 노출을 사용하여 직사각형 그리드 안에 형성된다. 이제 도 8을 참조하면, 일 실시예에 따른 메모리 셀 어레이의 4중 노출 공정을 나타낸 도면이 도시된다. 제 1 포토레지스트 층이 이전 실시예의 반도체 층과 같이, 필러 물질의 표면 위에 형성된다. 포토레지스트는 음의 포토레지스트 또는 양의 포토레지스트가 될 수 있다. 직사각형 서브어레이 영역(810)에서, 실시예 음의 포토레지스트 층의 제 1 노출이 포토레지스트 층 내에 제 1 노출 영역(820)을 형성하기 위해 제 1 마스크를 사용하여 수행된다. 다음으로, 포토레지스트 층의 제 2 노출은 포토레지스트 층의 제 2 노출 영역(830)을 형성하기 위해 제 2 마스크를 사용하여 수행된다. 포토레지스트 층의 제 3 노출은 포토레지스트 층의 제 3 노출 영역(840)을 형성하기 위해 제 3 마스크를 사용하여 수행된다. 마지막으로, 포토레지스트 층의 제 4 노출은 포토레지스트 층 내에 제 4 노출된 영역(850)을 형성하기 위해 제 4 마스크를 사용하여 수행되어, 임의의 세트의 인접하는 제 1(820), 제 2(830), 제 3(840), 및 제 4노출 영역(850)은 실질적으로 직사각형 또는 정사각형 패턴을 형성한다. 제 1, 제 2, 제 3 및 제 4 노출은 포토레지스트의 현상 및 패터닝 후 포토레지스트 층 안에 그리드 패턴(805)을 생성한다. 제 1, 제 2, 제 3 및 제 4 마스크는 제 2, 제 3, 및 제 4 노출에 대한 노출이 적당한 양으로 리소그래피 툴 안에서 마스크의 위치를 이동한 후 만들어지는 경우 공유된 마스크가 대신할 수 있다. 포토레지스트 패턴은 그 다음 실질적으로 그리드 패턴으로 배열된 복수의 필러 형상 장치의 형성에 사용된다. 포토레지스트 현상 후, 필러 층이 에칭된다. 결과적으로, 워드 라인과 비트 라인은 그리드 안에 정렬된다(즉, 약 90도 떨어져 교차함).
비트 라인 층과 워드 라인 층(필러 층의 임의의 일면 상의)은 이중 노출을 사용하여 형성된다. 워드 라인 형성 동안, 워드 층 물질의 상부 상의 포토레지스트는 제 1 세트의 워드 라인(890)을 이미지화하는 제 1 마스크를 사용하여 노출된다. 포토레지스트는 제 1 세트의 워드 라인(890)에 인접한 제 2 세트의 워드 라인(880)을 이미지화하는 제 2 마스크를 사용하여 다시 노출된다. 마찬가지로, 비트 라인 형성 동안, 비트 층 물질의 상부 상의 포토레지스트는 제 1 세트의 비트 라인(860)을 이미지화하는 제 3 마스크를 사용하여 노출된다. 포토레지스트는 제 1 세트의 비트 라인(860)에 인접한 제 2 세트의 비트 라인(870)을 이미지화하는 제 4 마스크를 사용하여 다시 노출된다.
유리하게, 4중 노출은 더 작은 하프 피치를 가진 장치가 형성되도록 하고 이는 이중 노출된 라인의 감소된 계측 팩터의 충분한 사용을 허용한다. 또한, 더 작은 하프 피치를 가진 장치는 더 작은 다이 크기를 사용한다.
자기 조립 중합체를 사용하여 서브어레이 형성하기
대안적으로, 제 4 실시예에서, 제 1 실시예에서 설명된 장치와 같은 필러 장치 또는 다른 장치가 포토레지스트 대신 자기 조립 물질을 사용하여 형성된다. 자기 조립은 물질을 규칙적인 패턴으로 자연 조직화 하는 것이다. 자기 조립 물질은 양호하게 한정된 잠상을 형성하는 데 적절하다. 그러나, 포토레지스트와 달리, 자기 조립 물질은 리소그래픽 수단에 의해 달성 불가능한 차원에서 규칙적인 패턴을 자발적으로 형성할 수 있다. 자기 조립 물질의 예는 전체 내용이 본 명세서에 참조로 포함되는, Black 등의 "Polymer self assembly in semiconductor microelectronics," IBM J. Res. & Dev., Vol. 51 No. 5, Sep. 2007,에 의해 설명된다.
도 9는 제 4 실시예에 따른 메모리 셀 어레이의 자기 조립 중합체 공정을 도시한 도면이고, 도 10은 제 4 실시예에 따른 메모리 셀 어레이의 자기 조립 중합체 공정을 나타낸 흐름도이다. 형성 동작(1010)에서, 폴리스티렌(PS)와 폴리메틸메타크릴레이트(PMMA):(PS:PMMA) 또는 폴리스티렌(PS)과 폴리(에틸렌 산화물):PS-b-(PEO+PMS) 같이 이중 블록 공중합체와 같은 자기 조립 물질의 층은 필러 물질의 표면 위에 형성된다. 서브어레이 경계(905)는 자기 조립 물질 또는 층(910)으로 충전된다. 예를 들어, 경계는 전술된 평행사변형 형상을 가질 수 있다. 경계는 아래 놓인 층의 그루브의 벽 또는 자기 조립 물질이 증착되는 층의 에지를 포함할 수 있다.
조립 동작(1020)에서, 자기 조립 층은 6각형 패턴 내의 홀의 어레이를 형성한다. 전자기장은 6각형 패턴의 형성을 돕기 위해 사용될 수 있다. 자기 조립 물질(910) 내의 홀(902)은 모든 방향으로 필러 층을 통해 나아가지만; 짧은 에칭이 홀(902)이 모든 방향으로 자기 조립 물질(910)을 통해 필러 층으로 확장하는 것을 강화하는데 필요할 수도 있다.
도 10을 다시 참조하면, 하드 마스크 동작(1030)에서, 텅스텐 산화물, 실리콘 산화물, 실리콘 질화물 등과 같은 하드 마스크는 자기 조립 물질의 표면 위로 및 자기 조립 물질의 홀 안으로 증착된다. 에칭 동작(1040)에서 등방성 백 에칭이 자기 조립 물질의 홀 안에 하드 마스크 물질을 남기는 자기 조립 물질을 커버하는 하드 마스크 물질을 제거하는 데 사용된다. 대안적으로, CMP가 과다 하드 마스크 물질 제거에 사용될 수 있다. 하드 마스크 디스크 또는 실린더는 이제 자기 조립 물질의 홀 안에 남는다. 자기 조립 층의 홀 내의 하드 마스크 패턴을 형성하는 대안적인 공정은, 전체 내용이 본 명세서에 참조로 포함되고 2007년 9월 28일에 출원된 T. Chen 등의 미국 특허 출원 번호 제 11/864,205호에 보다 상세히 설명된 바와 같이, 홀 내의 실리콘 포함 물질을 스핀온 증착하고, 실리콘 함유 물질과 자기 조립 층 사이에서 큰 에칭 속도 비로 건식 에칭에 의해 자기 조립 층을 에칭해버린다.
클린업 동작(1050)에서, 자기 조립 물질이 필러 물질의 표면에서 제거된다. 이제, 6각형 패턴 내의 복수의 하드 마스크 디스크가 필러 물질의 상부 위에 남는다. 필러 에칭 동작(1060)에서, 필러 물질이 하드 마스크 디스크를 사용하여 에칭되고 그에 의해 필러 형상 장치를 형성한다. 하드 마스크 디스크는 에칭 단계 후 제거되거나 최종 장치 안에 남겨질 수 있다.
자기 조립 물질은 또한 직사각형 그리드를 형성하도록 설계될 수 있다. 자기 조립 물질 그 자체는 아래 놓인 포토레지스트를 노출하기 위한 마스크로 사용될 수 있다. 또한, 워드 라인(또는, 첫 번째로 형성된 비트 라인과 같은 어떠한 전도체 층)은 전류를 가지거나 워드 라인을 갖는 라인에 홀 형성을 증진하도록 부가된 전하를 가질 수 있다. 또한, 워드 라인과 비트 라인은 자기 조립 물질을 사용하여 형성될 수 있다.
유리하게, 필러 형상을 형성하도록 자기 조립 물질을 사용하는 것은 더 작은 하프-피치를 가진 장치가 형성되는 것을 허용하고 이는 이중 노출된 라인의 감소된 계측 팩터의 충분한 사용을 허용한다. 또한, 더 작은 하프 피치를 가진 장치는 더 작은 다이 크기를 사용한다.
3중 노출, 4중 노출, 및 자기 조립 물질의 사용은 일반적으로 메모리 장치 또는 반도체 장치에 제한되지 않는다. 예를 들어, 전술된 방법은 LCD 내의 LED, 하드 디스크 드라이브 상의 자기 저장 소자, 또는 필러-같은 형상으로 형성되는 임의의 다른 장치를 생성하는 데 사용될 수 있다. 그러므로, 사용된 기판은 유리, 금속, 세라믹, 또는 플라스틱 또한 될 수 있다. 기판 항목은 다른 기판 상부 위에 형성된 박막 물질을 또한 포함할 수 있다.
본 발명은 위에 제시된 실시예에 대하여 폭넓게 설명되지만, 본 발명이 이들 실시예에 제한될 필요는 없다. 예를 들어, 본 발명은 워드 라인 및/또는 비트 라인은 분할된 워드 라인 어레이와 같이 레벨 사이에서 공유되는 복수 레벨로 구성되는 3차원 메모리 어레이에 적용될 수도 있고: 각각 참조로 본 명세서에 포함되는 (1) 둘 다 여기에 양도된 Mark G. Johnson 등의 2000년 3월 7일 등록된 미국 특허번호 제 6,034,882호, 2001년 2월 6일에 등록된 미국 특허번호 제 6,185,122호에 설명된 메모리; (2) 여기 양도된 N. Johan Knall의 2000년 4월 28일 출원된 미국 특허 출원 번호 제 09/560,626호에 설명된 메모리 어레이; (3)여기 양도된 N. Johan Knall과 Mark G. Johnson의 2001년 3월 21일에 출원된 미국 특허 출원 번호 제 09/814,727호에 설명된 메모리 어레이; 2001년 6월 29일에 출원된 Kleveland 등의 미국 특허 출원번호 제 09/897,705호, "Three-Dimensional Memory Array Incorporating Serial Chain Diode Stack"에 설명된 메모리; 위에 참조된 미국 특허 제 7,177,169호에 설명된 메모리; 및 Cleeves 의 2002년 6월 27일에 출원된 미국 특허 출원 번호 제 10/185,508호, "Three Dimensional Memory"에 설명된 메모리를 포함하지만 여기에 제한되지는 않는다.
여기 사용된 바와 같이, 수동 소자 메모리 어레이는 각각 연관된 X-라인 및 연관된 Y-라인 사이에 연결되는 복수의 2-단자 메모리 셀을 포함한다. 이러한 메모리 어레이는 2-차원(평면) 어레이가 되어도 좋고, 메모리 셀의 하나 이상의 평면을 갖는 3차원 어레이가 될 수 있다. 각각의 이러한 메모리 셀은 역방향 전류(즉, 캐소드에서 애노드로)가 전방향 전류보다 더 낮은 비-선형 전도성을 갖는다. 프로그래밍 레벨보다 더 큰 애노드에서 캐소드로의 전압의 부가는 메모리 셀의 전도율을 변화시킨다. 전도율은 메모리 셀이 퓨즈 기술을 통합하는 경우 감소되거나 메모리 셀이 안티퓨즈 기술을 통합하는 경우 증가할 수 있다. 수동 소자 메모리 어레이는 1회 프로그램 가능(즉 한번 기록) 메모리 어레이일 필요는 없다. 메모리 셀은 적절한 전기 펄스의 적용 후, 전도율이 감소되거나 증가하는 재프로그램 가능 메모리 물질을 통합한다.
이러한 수동 소자 메모리 셀은 일반적으로 전류 조향 다이오드와 같은 전류 조종 소자 및 그 상태를 변경할 수 있는 다른 컴포넌트(예를 들어, 퓨즈, 안티퓨즈, 커패시터, 저항 소자 등)를 갖는 것으로 보여질 수도 있다. 다른 구성에서, 메모리 소자는 안티 퓨즈 소자에 의해 n-영역과 분리되는 p+영역을 갖는 다이오드-같은 구조체이다. 안티퓨즈 소자가 프로그램되는 경우, p+ 영역이 n-영역에 전기적으로 연결되고 다이오드를 형성한다, 메모리 소자의 프로그래밍 소자는 메모리 소자가 선택될 때 전류 흐름 또는 전압 강하는 감지하는 것에 의해 판독될 수 있다. 유기 PEMA 실시예에서, 메모리 소자는 그 전도율이 전자가 층으로 주입되는 바에 따라 변화하는 유기 물질 층에 의해 캐소드 영역으로부터 분리된 애노드 영역을 갖는 다이오드-같은 구조체이다.
바람직하게, 메모리 셀은 본 명세서에 참조로 포함되는 Johnson 등의 미국 특허 번호 제 6,034,882호, Zhang의 미국 특허 번호 제 5,835,396호, Knall의 미국 특허 출원 번호 제 09/560,626호, 및 Johnson의 미국 특허 출원 번호 제 09/638,428호에 설명된 바와 같이 반도체 물질로 구성된다. 특히, 안티 퓨즈 메모리 셀이 사용될 수 있다. MRAM 및 유기 수동 소자 어레이와 같은 지원 회로 위에 쌓일 수 있는 다른 타입의 메모리 어레이 또한 사용될 수 있다. MRAM(magnetoresistive random access memory)은 MTJ(magnetic tunnel junction)와 같은 자기 메모리 소자에 기초한다. MRAM 기술은 여기 참조로 포함되는 ISSCC 2001 Visual Supplement의 Advanced Technologies/7.6, 2001년 2월 6일, 페이지 94-95, 2001 IEEE International Solid-State Circuits Conference, 및 ISSCC 2001/Session 7/Technology Directions의 Digest of Technical Papers의 404-405에서 공개된, Peter K. Naji 등의 "A 2556 kb 3.0V ITIMTJ Nonvolatile Magnetoresistive RAM"에 설명된다. 임의의 수동 소자 메모리 셀은 다이오드-같은 특유 전도성을 갖는 하나 이상의 층 및 전기장의 부가로 전도율을 변화시키는 하나 이상의 유기 물질을 포함하는 유기 물질의 층을 통합한다. Gudensen 등의 미국 특허 번호 제 6,055,180호는 유기 수동 소자 어레이를 설명하고 또한 여기 참조로 포함된다. 상변환 물질과 비결정질 고체와 같은 물질을 포함하는 메모리 셀 또한 사용될 수 있다. 모두 여기 참조로 포함되는 Wolstenholme 등의 미국 특허 번호 제 5,751,012호 및 Ovshinsky 등의 미국 특허 번호 제 4,646,266호를 참조한다. 본 명세서에 참조로 포함되는 Herner 등의 미국 특허 출원 번호 제 11/287,452호에 보다 상세히 설명되듯이, 전이 금속 산화물과 Sen, Rahul 등의 미국 특허 공개 번호 제 20050269553호에 설명된 바와 같이 형성되는 카본 나노튜브 층, 또는 그라핀의 몇 개의 전자 층을 포함하는 스위칭 가능 저항 물질을 포함하는 메모리 셀 또한 사용될 수 있다.
여기 개시된 기술에 기초하여, 당업자 중 하나는 본 발명을 용이하게 실행할 것이 기대된다. 여기 제공된 여러 실시예의 설명은 충분한 통찰을 제공하는 것으로 믿어지고 본 발명의 상세한 설명은 본 발명의 당업자가 실행할 수 있는 것으로 믿어진다. 임의의 지원 회로(예를 들어, 디코더, 감지회로, 멀티플렉서, 입/출력 버퍼 등)가 명확하게 설명되지 않았다 하더라도, 이러한 회로는 잘 알려져 있고, 특이한 이익 없이 본 발명의 실행의 문맥에서 이러한 회로의 특정 변형에 의해 지원될 것이다. 또한, 여기 개시된 것으로 장비된 기술 분야의 당업자 중 하나는 과도한 실험 없이 잘 알려진 회로 기술을 사용하여 여기 설명되지 않았으나 추론되는 여러 제어 회로를 실행하는 것을 포함하여 본 발명의 실행이 가능할 것이다. 그러나, 1회 기록 안티-퓨즈 수동 소자 메모리 셀의 3차원 메모리 어레이를 위한 층 디코더 회로, 비어스 조건, 및 비어스 회로의 추가 상세는 2001년 6월 29일 출원된 Roy E. Scheuerlein의 미국 특허 출원 번호 제 09/897,771호, "Method and Apparatus for Biasing Selected and Unselected Array Lines When Writing a Memory Array", 및 Kleveland 등의 2001년 6월 29일 출원된 미국 특허 출원 번호 제 09/897,705호, "Three-Dimensional Memory Array Incorporating Serial Chain Diode Stack"에 설명되고, 이 둘은 전체 내용이 본 명세서에 참조로 포함된다.
상기 상세한 설명에서, 어레이 라인은 일반적으로 메모리 어레이의 두 레벨에 의해 공유된다(즉 메모리 평면). 대안적으로, 메모리 어레이는 다른 평면과 공유되지 않은 각 평면을 위해 두 전도체를 가지고 제조될 수 있다. 유전체 층이 이러한 메모리 레벨 각각을 분리하는 데 사용될 수 있다. 워드 라인은 열 라인 또는 X-라인으로 일컬어져도 좋고, 비트 라인은 행 라인 또는 Y-라인으로 불릴 수 있다. "워드" 라인과 "비트" 라인의 구분은 기술 분야의 당업자들에게 특정 사양을 실행할 수도 있다. 메모리 어레이 판독시, 실시자가 워드 라인이 "구동되고" 비트 라인이 "감지되는" 것으로 가정된다. 또한, 메모리 조직(예를 들어, 데이터 버스 폭, 동작 동안 동시 판독 비트의 수 등)이 데이터 "워드" 대신 데이터 "비트"와 더 많이 정렬된 일 세트의 두 어레이 라인을 보이는 것과 일부 관련이 있을 수도 있다. 어느 사양도 본 상세한 설명에서 의도될 필요는 없다.
X-라인(예를 들어, 수평으로 도시될 수도 있음) 및 Y-라인(예를 들어, 수직으로 도시될 수도 있음)의 방향성은 어레이에서 두 그룹의 교차하는 라인의 설명의 용이성을 위해만 편리할 뿐이다. X-라인이 일반적으로 Y-라인에 직각인 반면에, 이러한 것은 이러한 용어법에 의해 합축될 필요는 없다. 또한, 메모리 어레이의 워드와 비트 조직 또한 용이하게 역전되어 비트 라인으로 조직된 X-라인과 워드 라인으로 조직된 Y-라인을 가질 수 있다. 추가 실시예에서, 어레이의 일부는 주어진 워드의 상이한 출력 비트에 상응할 수 있다. 이러한 여러 어레이 조직과 구성은 기술 분야에 잘 알려져 있고 이러한 폭 넓은 변형을 포함하고자 한다. 설명된 실시예는 전압으로 구동되는 선택된 워드 라인과 판독 모드에서 감지되는 선택된 비트 라인 및 워드 라인에 연결된 메모리 셀 애노드 단자와 비트 라인에 연결된 캐소드 단자를 언급하였지만 다른 실시예가 명확하게 고려된다. 예를 들어, 3차원(즉, 멀티-레벨) 메모리 어레이에서, 인접 메모리 평면은 유사하게 연결되거나(예를 들어 전술된 Johnson의 미국 특허 번호 제 6,034,882호에 설명된 바와 같은 백-투-백 다이오드 스택 메모리 어레이), 인접 평면 내의 메모리 셀의 방향성을 역전하여(예를 들어, 전술된 Kleveland의 미국 특허 출원 번호 제 09/897,705호에 설명된 바와 같이 직렬 체인 다이오드 스택 메모리 어레이), 애노드 단자가 비트 라인에 연결되고 캐소드 단자가 워드 라인에 연결된다. 결과적으로, X-라인, 워드 라인, 및 행 라인의 및 Y-라인, 비트 라인 및 열 라인의 여기서의 명칭은 여러 실시예의 설명이지만 한정적으로 볼 수 없고 보다 일반적으로 보아야 한다. 예를 들어, 비트 라인보다 워드 라인의 전류 감지시, 감지 회로는 비트 라인보다 워드 라인과 결합되거나, 워드 라인과 비트 라인 모두를 위해 사용될 수 있다. 예를 들어, 직렬 체인 다이오드 스택 상의 메모리 어레이의 여러 어레이 라인을 위한 X-라인과 Y-라인 명칭은 메모리 셀의 단자(즉, 애노드 또는 캐소드)가 백-투-백 다이오드 스택과 같이 특정 라인에 결합되는 것을 의미할 필요는 없다. X-라인은 하나의 결합된 메모리 평면 내의 메모리 셀의 애노드 단자에 결합되고 인접 메모리 평면 내의 메모리 셀의 캐소드 단자에 연결될 수 있다.
메모리 어레이를 통합하는 집적 회로는 일반적으로 어레이를 종종 서브어레이로도 알려진 다수의 더 작은 어레이로 세분한다. 여기 사용된 바와 같이, 어레이는 일반적으로, 디코더, 드라이버, 감지 증폭기, 및 입출력 회로에 의해 손상되지 않은 접촉하는 워드 및 비트 라인을 갖는 접촉 그룹의 메모리셀이다. 메모리 어레이를 포함하는 집적 회로는 하나의 어레이, 하나 이상의 어레이, 또는 다수의 어레이를 포함할 수 있다. 본 명세서에 사용된 바와 같이, 집적 회로 메모리 어레이는 함께 패키징된 또는 아주 근접한, 또는 함께 다이에 접착된 하나 이상의 집적 회로 장치보다는 모노리식하게 집적된 회로 구조체이다.
전술한 상세한 설명은 본 발명의 여러 가능한 실시예를 중 일부만 설명하였다. 이 이유에서, 이 상세한 설명은 실례로 의도되었고 제한의 방식이 아니다. 여기 개시된 실시예의 변경이 본 발명의 범위와 내용에서 벗어나지 않고 여기 제시된 설명을 기초로 이루어질 수 있다. 모든 균등물을 포함하는 다음 청구범위만 본 발명의 범위를 한정한다.

Claims (20)

  1. 비휘발성 메모리 장치에 있어서,
    실질적으로 6각형 패턴으로 배치되는 복수의 비휘발성 메모리 셀을 포함하는, 비휘발성 메모리 장치.
  2. 제 1항에 있어서, 상기 복수의 비휘발성 메모리 셀은 복수의 필러 형상 전류 조종 소자를 포함하고,
    상기 실질적으로 6각형 패턴은 중앙의 비휘발성 메모리 셀 주위의 6각형 레이아웃 안에 배치된 6개의 다른 비휘발성 메모리 셀로 둘러싸인 중앙 비휘발성 메모리 셀을 갖는 7개의 비휘발성 메모리 셀의 반복 패턴을 포함하는, 비휘발성 메모리 장치.
  3. 제 1항에 있어서, 상기 장치는,
    제 1 비휘발성 메모리 셀과,
    제 2 비휘발성 메모리 셀과,
    제 3 비휘발성 메모리 셀을
    포함하고, 상기 제 1 비휘발성 메모리 셀, 상기 제 2 비휘발성 메모리 셀, 및 상기 제 3 비휘발성 메모리 셀은 서로 등거리에 있고 동일 평면에 위치한, 비휘발성 메모리 장치.
  4. 제 3항에 있어서, 상기 제 1 비휘발성 메모리 셀, 상기 제 2 비휘발성 메모리 셀, 및 상기 제 3 비휘발성 메모리 셀은 약 32nm 미만의 셀 하프 피치를 갖는, 비휘발성 메모리 장치.
  5. 제 1항에 있어서, 상기 장치는 비휘발성 메모리 셀의 모노리식, 3차원 어레이를 포함하는, 비휘발성 메모리 장치.
  6. 제 1항에 있어서, 각각의 비휘발성 메모리 셀은, 안티퓨즈, 퓨즈, 다이오드 및 직렬로 배열된 안티 퓨즈, 폴리실리콘 메모리 이펙트 셀, 금속 산화물 메모리, 스위치 가능 착물 금속 산화물, 카본 나노튜브 메모리, 그라핀 스위치 가능 저항 물질, 상 변화 물질 메모리, 전도 브리지 소자, 또는 스위치 가능 중합체 메모리 중 적어도 하나로부터 선택된 1회 프로그램 가능 또는 재기록 가능 셀을 포함하는, 비휘발성 메모리 장치.
  7. 제 1항에 있어서,
    하나 이상의 비트 라인과,
    하나 이상의 워드 라인을
    포함하고,
    상기 하나 이상의 비트 라인과 상기 하나 이상의 워드 라인은 2개의 서로 다른 평면에 위치하고, 상기 하나 이상의 워드 라인은 약 60도의 각도로 상기 하나 이상의 비트 라인과 교차하는, 비휘발성 메모리 장치.
  8. 제 1항에 있어서, 상기 비휘발성 메모리 셀은 실질적으로 평행사변형 형상이고 비-사각 모서리를 갖는 복수의 서브 어레이에 배열된, 비휘발성 메모리 장치.
  9. 비휘발성 메모리 장치에 있어서,
    복수의 워드 라인과,
    복수의 비트 라인과,
    복수의 비휘발성 메모리 셀을 포함하는 비휘발성 메모리 셀 어레이를
    포함하고,
    상기 복수의 워드 라인은 상기 메모리 셀 어레이에서 약 60도의 각도로 상기 복수의 비트 라인과 교차하고,
    상기 비휘발성 메모리 셀 어레이에서 상기 복수의 비휘발성 메모리 셀은 실질적으로 평행 사변형 형상인 복수의 서브 어레이에 배열되는, 비휘발성 메모리 장치.
  10. 제 9항에 있어서, 상기 복수의 서브 어레이의 각 서브어레이에서, 상기 복수의 워드 라인은 상기 서브 어레이의 제 1 및 제 2 면에 실질적으로 평행하게 연장하고, 상기 복수의 비트 라인은 상기 서브 어레이의 제 3 및 제 4 면에 실질적으로 평행하게 연장하는, 비휘발성 메모리 장치.
  11. 제 10항에 있어서, 인접 서브 어레이의 각 제 3 면은 서로 약 120도의 각도로 연장하여 인접 서브 어레이가 상기 인접 서브 어레이의 상기 제 1 및 제 2 면에 평행하게 연장하는 거울 평면에 대하여 서로 실질적인 거울상을 형성하는, 비휘발성 메모리 장치.
  12. 제 10항에 있어서, 상기 비휘발성 메모리 셀 어레이는 비휘발성 메모리 셀의 모노리식, 3차원 어레이를 포함하는, 비휘발성 메모리 장치.
  13. 제 12항에 있어서,
    복수의 비트 라인 드라이버 회로로서, 상기 복수의 비트 라인 드라이버 회로는 상기 복수의 비휘발성 메모리 셀과 다른 레벨에 위치하고, 각각의 상기 비트 라인 드라이버 회로는 각각의 서브어레이의 제 3 및 제 4 면의 돌출부를 걸치는 스태거 영역(staggered area)을 점유하는, 상기 복수의 비트 라인 드라이버 회로와,
    복수의 워드 라인 드라이버 회로로서, 상기 복수의 워드 라인 드라이버 회로는 상기 복수의 비휘발성 메모리 셀과 다른 레벨에 위치하고, 각각의 상기 워드 라인 드라이버 회로는 각각의 서브어레이의 제 1 및 제 2 면의 돌출부를 걸치는 영역을 점유하는, 상기 복수의 워드 라인 드라이버 회로와,
    상기 복수의 비트 라인 드라이버 회로를 상기 복수의 비트 라인에 연결하는 복수의 수직 비트 라인 연결과,
    상기 복수의 워드 라인 드라이버 회로를 상기 복수의 워드 라인에 연결하는 복수의 수직 워드 라인 연결을
    더 포함하는, 비휘발성 메모리 장치.
  14. 제 13항에 있어서, 상기 복수의 수직 비트 라인 연결 중 적어도 하나는 제 1 서브어레이의 제 1 면과 인접한 제 2 서브어레이의 제 2 면 사이에서 수직으로 연장하고, 상기 복수의 상기 수직 워드 라인 연결 중 적어도 하나는 제 1 서브 어레이의 제 3 면과 인접한 제 3 서브어레이의 제 4 면 사이에서 수직으로 연장하는, 비휘발성 메모리 장치.
  15. 제 9항에 있어서, 상기 복수의 서브 어레이는 다이(die) 위에 실질적으로 직사각형 형상으로 배열되는, 비휘발성 메모리 장치.
  16. 제 9항에 있어서, 상기 복수의 비휘발성 메모리 셀은 상기 복수의 서브어레이의 각 서브어레이에서 실질적으로 6각형 패턴으로 배열된, 비휘발성 메모리 장치.
  17. 장치를 제조하는 방법에 있어서,
    적어도 하나의 장치 층 위에 자기 조립 물질 층을 형성하는 단계로서, 상기 자기 조립 물질은 상기 적어도 하나의 장치 층의 제 1 표면을 노출하는 복수의 개구를 형성하는, 적어도 하나의 장치 층 위에 자기 조립 물질 층을 형성하는 단계와,
    상기 자기 조립 물질 층 위에 하드 마스크 물질 층을 형성하여 상기 하드 마스크 물질이 상기 복수의 개구를 충전하는 단계와,
    상기 하드 마스크 물질을 제거하여 상기 하드 마스크 물질 패턴이 상기 복수의 개구 안에 남고 상기 자기 조립 물질 층의 상부 표면이 노출되는 단계와,
    상기 자기 조립 물질 층을 제거하는 단계와,
    복수의 필러 형상 장치를 형성하기 위해 상기 하드 마스크 물질 패턴을 마스크로 사용하여 적어도 하나의 장치 층을 에칭하는 단계를
    포함하는, 장치 제조 방법.
  18. 제 17항에 있어서, 적어도 하나의 상기 장치 층은 메모리 셀 물질의 적어도 하나의 층을 포함하고, 상기 복수의 필러 형상 장치는 복수의 필러 형상 비휘발성 메모리 장치를 포함하는, 장치 제조 방법.
  19. 제 17항에 있어서,
    상기 하드 마스크 물질을 제거하는 단계는 상기 하드 마스크 물질을 등방성으로 에칭하는 단계를 포함하고,
    상기 자기 조립 물질은 폴리스티렌과 폴리메틸메타크릴레이트 이중 블록 공중합체를 포함하는, 장치 제조 방법.
  20. 제 17항에 있어서, 상기 자기 조립 물질은 자기 조립에 의해 실질적으로 6각형 패턴으로 복수의 개구를 형성하고, 상기 복수의 필러 형상 장치는 실질적으로 6각형 패턴으로 배열되는, 장치 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140138121A (ko) * 2012-03-21 2014-12-03 샌디스크 테크놀로지스, 인코포레이티드 콤팩트한 3차원 수직 nand 및 이의 제조 방법
KR20160114446A (ko) * 2015-03-24 2016-10-05 삼성전자주식회사 하드마스크 조성물 및 이를 이용한 패턴 형성방법
US9627202B2 (en) 2014-08-11 2017-04-18 Samsung Electronics Co., Ltd. Methods for forming fine patterns of semiconductor device

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5315645B2 (ja) 2007-08-30 2013-10-16 セイコーエプソン株式会社 パターン層と白色ベタ塗り層とを長尺シートに記録するインクジェット記録方法
JP4709868B2 (ja) * 2008-03-17 2011-06-29 株式会社東芝 半導体記憶装置
US7732235B2 (en) 2008-06-30 2010-06-08 Sandisk 3D Llc Method for fabricating high density pillar structures by double patterning using positive photoresist
KR101539699B1 (ko) 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
EP2494586A2 (en) 2009-10-26 2012-09-05 Sandisk 3D LLC Apparatus and methods of forming memory lines and structures using double sidewall patterning for four times half pitch relief patterning
US8268732B2 (en) 2009-11-19 2012-09-18 Micron Technology, Inc. Methods of utilizing block copolymers to form patterns
US7902869B1 (en) 2010-04-30 2011-03-08 Hewlett-Packard Development Company, L.P. Extensible three dimensional circuit
US8187936B2 (en) 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
TWI539453B (zh) 2010-09-14 2016-06-21 半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
TWI574259B (zh) 2010-09-29 2017-03-11 半導體能源研究所股份有限公司 半導體記憶體裝置和其驅動方法
TWI664631B (zh) 2010-10-05 2019-07-01 日商半導體能源研究所股份有限公司 半導體記憶體裝置及其驅動方法
KR20120053799A (ko) * 2010-11-18 2012-05-29 삼성전자주식회사 반도체 장치 및 반도체 장치의 형성 방법
US8780614B2 (en) 2011-02-02 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8975680B2 (en) 2011-02-17 2015-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method manufacturing semiconductor memory device
US8465906B2 (en) * 2011-04-06 2013-06-18 Sandisk Technologies Inc. Method and mask for enhancing the resolution of patterning 2-row holes
US8445347B2 (en) 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
KR20130043533A (ko) * 2011-10-20 2013-04-30 삼성전자주식회사 도전성 버퍼 패턴을 갖는 비-휘발성 메모리소자 및 그 형성 방법
JP6100559B2 (ja) 2012-03-05 2017-03-22 株式会社半導体エネルギー研究所 半導体記憶装置
KR101919420B1 (ko) 2012-10-08 2019-02-08 삼성전자주식회사 그래핀 스위칭 소자를 이용한 메모리 어레이
US9088020B1 (en) 2012-12-07 2015-07-21 Integrated Photovoltaics, Inc. Structures with sacrificial template
US8946023B2 (en) 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
US9515080B2 (en) 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9449982B2 (en) 2013-03-12 2016-09-20 Sandisk Technologies Llc Method of making a vertical NAND device using a sacrificial layer with air gap and sequential etching of multilayer stacks
US8982626B2 (en) * 2013-06-05 2015-03-17 Sandisk Technologies Inc. Program and read operations for 3D non-volatile memory based on memory hole diameter
US9327472B1 (en) 2013-07-19 2016-05-03 Integrated Photovoltaics, Inc. Composite substrate
JP2015141726A (ja) 2014-01-28 2015-08-03 株式会社東芝 半導体記憶装置
CN106104790B (zh) * 2014-03-06 2020-07-24 东芝存储器株式会社 磁阻存储器件
US9666590B2 (en) 2014-09-24 2017-05-30 Sandisk Technologies Llc High stack 3D memory and method of making
CN105514110B (zh) * 2014-10-15 2018-01-05 国家纳米科学中心 一种基于单根多壁碳管的非易失性存储器及其制备方法
US9812461B2 (en) 2015-03-17 2017-11-07 Sandisk Technologies Llc Honeycomb cell structure three-dimensional non-volatile memory device
US9627403B2 (en) 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
KR102291456B1 (ko) * 2015-08-13 2021-08-23 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법 및 프로그램 검증 방법
US11437094B2 (en) 2015-08-13 2022-09-06 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage device, and operation method of storage device
US9502471B1 (en) 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
US9853043B2 (en) 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
KR20170027493A (ko) * 2015-09-02 2017-03-10 에스케이하이닉스 주식회사 반도체 장치의 레이아웃 구조
TWI580013B (zh) * 2015-12-23 2017-04-21 旺宏電子股份有限公司 記憶體裝置
US9530790B1 (en) 2015-12-24 2016-12-27 Sandisk Technologies Llc Three-dimensional memory device containing CMOS devices over memory stack structures
US9613702B1 (en) 2015-12-31 2017-04-04 Macronix International Co., Ltd. NAND flash memory device with oblique architecture and memory cell array
US9673213B1 (en) 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
US9595535B1 (en) 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
US9721663B1 (en) 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
US9917138B1 (en) 2016-09-14 2018-03-13 Toshiba Memory Corporation Semiconductor device and semiconductor memory device
US9881929B1 (en) 2016-10-27 2018-01-30 Sandisk Technologies Llc Multi-tier memory stack structure containing non-overlapping support pillar structures and method of making thereof
US10056399B2 (en) 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
US20180331117A1 (en) 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
CN107219579B (zh) * 2017-07-10 2020-04-28 扬州大学 多倍频沟槽型周期栅阵制备方法
CN107356997B (zh) * 2017-07-10 2020-04-28 扬州大学 多倍频栅条型周期栅阵制备方法
CN107658311B (zh) * 2017-08-28 2018-12-14 长江存储科技有限责任公司 三维存储器
US10453798B2 (en) 2017-09-27 2019-10-22 Sandisk Technologies Llc Three-dimensional memory device with gated contact via structures and method of making thereof
US10283493B1 (en) 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10825516B2 (en) * 2018-02-27 2020-11-03 Nantero, Inc. Resistive change element cells sharing selection devices
US10381322B1 (en) 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
CN109233283B (zh) * 2018-08-01 2021-04-16 中国科学院上海硅酸盐研究所 一种可用作应变传感器的三维石墨烯复合材料及其制备方法
CN109378313B (zh) * 2018-09-23 2020-10-30 复旦大学 一种低功耗三维非易失性存储器及其制备方法
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
JP2020155585A (ja) 2019-03-20 2020-09-24 キオクシア株式会社 不揮発性記憶装置
KR102284263B1 (ko) * 2019-10-29 2021-07-30 주식회사 키 파운드리 이-퓨즈 셀 및 이를 포함하는 비휘발성 메모리 장치
JP2022553435A (ja) * 2019-12-18 2022-12-22 マイクロン テクノロジー，インク． 垂直３ｄメモリデバイス及びそれを製造するための方法
US12039242B2 (en) * 2020-08-31 2024-07-16 Taiwan Semiconductor Manufacturing Company Ltd. Structure and method of non-rectangular cell in semiconductor device
US11849578B2 (en) 2021-07-29 2023-12-19 Sandisk Technologies Llc Three-dimensional memory device with a columnar memory opening arrangement and method of making thereof
CN117156868A (zh) * 2022-05-18 2023-12-01 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4151602A (en) * 1975-04-02 1979-04-24 U.S. Philips Corporation Magnetic bubble multilayer arrangement
US4646266A (en) * 1984-09-28 1987-02-24 Energy Conversion Devices, Inc. Programmable semiconductor structures and methods for using the same
JP2974252B2 (ja) * 1989-08-19 1999-11-10 富士通株式会社 半導体記憶装置
JP2877462B2 (ja) 1990-07-23 1999-03-31 株式会社東芝 不揮発性半導体記憶装置
US6042998A (en) * 1993-09-30 2000-03-28 The University Of New Mexico Method and apparatus for extending spatial frequencies in photolithography images
US5742086A (en) * 1994-11-02 1998-04-21 Lsi Logic Corporation Hexagonal DRAM array
US6407434B1 (en) * 1994-11-02 2002-06-18 Lsi Logic Corporation Hexagonal architecture
US5751012A (en) * 1995-06-07 1998-05-12 Micron Technology, Inc. Polysilicon pillar diode for use in a non-volatile memory cell
US5835396A (en) * 1996-10-17 1998-11-10 Zhang; Guobiao Three-dimensional read-only memory
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
NO972803D0 (no) * 1997-06-17 1997-06-17 Opticom As Elektrisk adresserbar logisk innretning, fremgangsmåte til elektrisk adressering av samme og anvendelse av innretning og fremgangsmåte
US6097621A (en) * 1998-05-04 2000-08-01 Texas Instruments Incorporated Memory cell array architecture for random access memory device
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US7157314B2 (en) * 1998-11-16 2007-01-02 Sandisk Corporation Vertically stacked field programmable nonvolatile memory and method of fabrication
DE19937742B4 (de) * 1999-08-10 2008-04-10 Infineon Technologies Ag Übertragung eines Musters hoher Strukturdichte durch multiple Belichtung weniger dichter Teilmuster
US6631085B2 (en) * 2000-04-28 2003-10-07 Matrix Semiconductor, Inc. Three-dimensional memory array incorporating serial chain diode stack
US6420215B1 (en) * 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6856572B2 (en) * 2000-04-28 2005-02-15 Matrix Semiconductor, Inc. Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
DE10027912A1 (de) * 2000-05-31 2001-12-13 Infineon Technologies Ag Speicherzellenanordnung
JP4226205B2 (ja) 2000-08-11 2009-02-18 富士雄 舛岡 半導体記憶装置の製造方法
KR100821456B1 (ko) 2000-08-14 2008-04-11 샌디스크 쓰리디 엘엘씨 밀집한 어레이 및 전하 저장 장치와, 그 제조 방법
JP2002084019A (ja) * 2000-09-08 2002-03-22 Canon Inc 磁気デバイス及び固体磁気メモリ
US6618295B2 (en) * 2001-03-21 2003-09-09 Matrix Semiconductor, Inc. Method and apparatus for biasing selected and unselected array lines when writing a memory array
JP2003188353A (ja) * 2001-12-18 2003-07-04 Mitsubishi Electric Corp 磁性体記憶装置
US7081377B2 (en) * 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US7149155B2 (en) * 2002-09-20 2006-12-12 Hewlett-Packard Development Company, L.P. Channeled dielectric re-recordable data storage medium
JP2004193282A (ja) * 2002-12-10 2004-07-08 Renesas Technology Corp 不揮発性半導体記憶装置
AU2003296988A1 (en) 2002-12-19 2004-07-29 Matrix Semiconductor, Inc An improved method for making high-density nonvolatile memory
US6879505B2 (en) * 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7504051B2 (en) * 2003-09-08 2009-03-17 Nantero, Inc. Applicator liquid for use in electronic manufacturing processes
US6951780B1 (en) * 2003-12-18 2005-10-04 Matrix Semiconductor, Inc. Selective oxidation of silicon in diode, TFT, and monolithic three dimensional memory arrays
US7307013B2 (en) * 2004-06-30 2007-12-11 Sandisk 3D Llc Nonselective unpatterned etchback to expose buried patterned features
JP2006120719A (ja) * 2004-10-19 2006-05-11 Fujitsu Ltd 不揮発性半導体記憶装置及びその製造方法
JP2006269763A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 集積回路装置の製造方法
JP2006324501A (ja) 2005-05-19 2006-11-30 Toshiba Corp 相変化メモリおよびその製造方法
US7816659B2 (en) * 2005-11-23 2010-10-19 Sandisk 3D Llc Devices having reversible resistivity-switching metal oxide or nitride layer with added metal
JP2007266494A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 半導体記憶装置
US7575984B2 (en) * 2006-05-31 2009-08-18 Sandisk 3D Llc Conductive hard mask to protect patterned features during trench etch
US7817454B2 (en) * 2007-04-03 2010-10-19 Micron Technology, Inc. Variable resistance memory with lattice array using enclosing transistors
US7642572B2 (en) * 2007-04-13 2010-01-05 Qimonda Ag Integrated circuit having a memory cell array and method of forming an integrated circuit
US7682942B2 (en) 2007-09-28 2010-03-23 Sandisk 3D Llc Method for reducing pillar structure dimensions of a semiconductor device
US7887999B2 (en) 2007-12-27 2011-02-15 Sandisk 3D Llc Method of making a pillar pattern using triple or quadruple exposure
JP5430890B2 (ja) 2008-07-25 2014-03-05 株式会社東芝 半導体記憶装置
US8284601B2 (en) 2009-04-01 2012-10-09 Samsung Electronics Co., Ltd. Semiconductor memory device comprising three-dimensional memory cell array
JP2011035237A (ja) 2009-08-04 2011-02-17 Toshiba Corp 半導体装置の製造方法及び半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140138121A (ko) * 2012-03-21 2014-12-03 샌디스크 테크놀로지스, 인코포레이티드 콤팩트한 3차원 수직 nand 및 이의 제조 방법
US9627202B2 (en) 2014-08-11 2017-04-18 Samsung Electronics Co., Ltd. Methods for forming fine patterns of semiconductor device
KR20160114446A (ko) * 2015-03-24 2016-10-05 삼성전자주식회사 하드마스크 조성물 및 이를 이용한 패턴 형성방법

Also Published As

Publication number Publication date
US8107270B2 (en) 2012-01-31
US20090168480A1 (en) 2009-07-02
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US7746680B2 (en) 2010-06-29
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