KR20080098415A - Plasma display device and plasma display panel drive method - Google Patents

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KR20080098415A
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다츠노리 오하라
다카시 사사키
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히다찌 플라즈마 디스플레이 가부시키가이샤
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Abstract

Provided is a technique for preventing generation of a non-lit cell (erroneous display) caused by a discharge delay at a portion having a large voltage drop of scan pulse at the farther side from a scan drive circuit under the affect of a voltage drop of a scan pulse by discharge current in an address operation in a PDP device. The PDP device has a configuration including an address drive circuit formed by a plurality of blocks corresponding to address electrode groups. Upon address discharge during an address operation, drive for applying an address pulse is performed for a scan electrode scan pulse firstly at a block of the address electrode group existing at the farther side from the scan drive circuit.

Description

플라스마 디스플레이 장치 및 플라스마 디스플레이 패널 구동 방법{PLASMA DISPLAY DEVICE AND PLASMA DISPLAY PANEL DRIVE METHOD}Plasma display device and plasma display panel driving method {PLASMA DISPLAY DEVICE AND PLASMA DISPLAY PANEL DRIVE METHOD}

본 발명은 플라스마 디스플레이 패널(PDP)의 구동 방법 및 그 표시 장치(플라스마 디스플레이 장치: PDP 장치)의 기술에 관한 것으로서, 특히, 주사 전극과 어드레스 전극에서의 어드레스 동작에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of driving a plasma display panel (PDP) and a display device (plasma display device: PDP device), and more particularly, to address operations in a scan electrode and an address electrode.

현재, 고휘도, 박형(薄型), 대화면 표시 가능한 평면형 디스플레이로서 PDP 장치가 실용화되고 있고, 표시 품위의 향상과 함께 동작 성능 전반에 대해서 개선이 진행되고 있다. 또한, 1,920×1,080 화소를 갖는, 소위 풀(full) HD 디스플레이의 개발이 행해지고 있다.At present, PDP devices have been put into practical use as flat-panel displays capable of displaying high brightness, thin shapes, and large screens. Improvements in display quality and overall operation performance have been made. In addition, development of a so-called full HD display having 1,920 × 1,080 pixels has been performed.

종래의 PDP 장치는 어드레스 동작으로서, PDP의 주사 전극(Y로 나타냄)과 어드레스 전극(A로 나타냄) 사이(Y-A)에서 방전(어드레스 방전)을 발생시켜 방전(점등) 대상의 표시 셀을 선택한 후, 서스테인 동작으로서, 당해 선택 셀의 주사 전극(Y)과 유지 전극(X로 나타냄) 사이(Y-X)에서 방전(유지 전극)을 발생시켜, 셀의 점등(발광)에 의한 소정의 표시를 행하는 것이다. 더 상세하게 설명하면, 상기 어드레스 방전은 주사 전극과 그것에 교차하는 복수의 어드레스 전극의 교점에 위치하는 셀 그룹 중 방전 대상 셀에 대하여, 기입 펄스로서, 주사 전극에 대한 주사 펄스와 어드레스 전극에 대한 어드레스 펄스를 동시에 인가함으로써 이루어진다. 상기 유지 방전은 유지 펄스로서, 주사 전극 및 유지 전극에 대한, 번갈아 반전하는 주기적인 펄스를 인가함으로써 이루어진다.In the conventional PDP apparatus, as an address operation, a discharge (address discharge) is generated between the scan electrode (denoted by Y) and the address electrode (denoted by A) of the PDP (YA) to select a display cell to be discharged (lighted). As a sustain operation, a discharge (hold electrode) is generated between the scan electrode Y and the sustain electrode (represented by X) of the selected cell (YX) to perform a predetermined display by lighting (light emission) of the cell. . In more detail, the address discharge is a write pulse for the discharge target cell among the group of cells located at the intersection of the scan electrode and the plurality of address electrodes crossing the scan electrode, and the scan pulse for the scan electrode and the address for the address electrode. By applying pulses simultaneously. The sustain discharge is performed by applying alternating periodic pulses to the scan electrode and the sustain electrode as sustain pulses.

어드레스 동작(기입 방전 동작)에서의 방전 전류에 의한 주사 펄스의 전압 강하의 저감에 관계되는 종래 기술예로서 이하가 있다. 일본국 특허 제2953342호 공보(특허문헌 1)에는, 기입 방전의 피크 전류의 증가를 저감하여 안정적인 기입 방전을 가능하게 하기 위해, 단(單)주사 펄스에 대하여, 어드레스 전극(데이터 전극) 그룹의 블록의 각각에, 서로 시간을 어긋나게 한 어드레스 펄스(데이터 펄스)를 인가하는 기술이 기재되어 있다.As a prior art example related to the reduction of the voltage drop of the scan pulse by the discharge current in the address operation (write discharge operation), there are the following. In Japanese Patent No. 2953342 (Patent Document 1), in order to reduce the increase in the peak current of the write discharge and enable stable write discharge, the address electrode (data electrode) group is applied to the short scan pulse. Techniques for applying address pulses (data pulses) in which time is shifted from each other are described in each block.

또한, 일본국 공개특허2000-276107호 공보(특허문헌 2)에는, 어드레스 전극에 대하여 1개 내지 복수개 걸러 타이밍이 상이한 제 1 및 제 2 구동 펄스를 부여하는 기술이 기재되어 있다.In addition, Japanese Patent Laid-Open No. 2000-276107 (Patent Document 2) describes a technique of applying first and second drive pulses having different timings from one to a plurality of address electrodes.

특허문헌 1: 일본국 특허 제2953342호 공보Patent Document 1: Japanese Patent No. 2953342

특허문헌 2: 일본국 공개특허2000-276107호 공보Patent Document 2: Japanese Unexamined Patent Publication No. 2000-276107

종래의 어드레스 동작에서는, 방전 전류에 의한 주사 펄스의 전압 효과나 불필요 복사가 발생한다. 특히, 풀 HD 플라스마 디스플레이 패널 및 장치에서는, 주사 전극(Y) 수가 증가하기 때문에, 주사 펄스 폭을 좁게 할 필요가 있고, 또한, 어드레스 전극(A) 수가 증가하기 때문에, 방전이 일어나는 셀이 증가하여, 주사 펄스에서의 전압 강하의 영향이 생긴다. 단주사 펄스에 대하여 동일한 타이밍에서 복수의 어드레스 펄스가 인가되면, 어드레스 방전 전류가 크게 발생한다.In the conventional address operation, the voltage effect of the scan pulse and unnecessary radiation are generated by the discharge current. In particular, in the Full HD plasma display panel and the device, since the number of scan electrodes Y increases, it is necessary to narrow the scan pulse width, and because the number of address electrodes A increases, the cells in which discharge occurs increases. The influence of the voltage drop on the scan pulse is caused. When a plurality of address pulses are applied to the single scan pulse at the same timing, the address discharge current is largely generated.

주사 전극의 라인(주사 라인)에 대한 복수의 셀의 어드레스 방전의 발생의 타이밍은 엄밀하게는 동시에는 이루어지지 않고, 주사 펄스에서의 전압 강하의 영향은 주사 구동 회로로부터 먼 위치일수록 크다. 이것은 상세하게는 이하와 같다. 주사 전극으로부터 먼 쪽에서는 전극이 지닌 임피던스가 크기 때문에, 주사 펄스, 어드레스 펄스가 함께 인가되어 방전할 때의 방전 전류에 의해 생기는 전압 강하가 주사 구동 회로로부터 멀어질수록 크다. 동시에, 이 임피던스에 의해, 주사 펄스의 전파(傳播) 지연이 생기고, 셀까지의 거리가 길수록, 이 전파 지연도 커진다. 또한, 일반적인 기술로서 어드레스 구동 회로로부터 복수의 어드레스 펄스가 동시에 출력·인가된 경우, 어떤 주사 라인 상의 각 셀에 대한 각 어드레스 펄스가 동시에 인가되게 된다. 이러한 경우, 상기 주사 펄스의 전파 지연에 의해, 어떤 주사 라인 상의 복수의 셀에서 주사 구동 회로로부터 먼 셀일수록, 어드레스 펄스에 대하여 주사 펄스가 느린 타이밍에서 인가되게 되고, 어드레스 방전의 발생이 지연된다.The timing of the generation of the address discharge of the plurality of cells with respect to the line (scan line) of the scan electrode is not precisely made at the same time, and the influence of the voltage drop on the scan pulse is greater at a position far from the scan drive circuit. This is as follows in detail. Since the impedance of the electrode is larger on the far side from the scan electrode, the voltage drop caused by the discharge current when the scan pulse and the address pulse are applied and discharged is larger as the distance from the scan drive circuit increases. At the same time, this impedance causes a propagation delay of the scan pulse, and the longer the distance to the cell, the larger the propagation delay. As a general technique, when a plurality of address pulses are output and applied simultaneously from an address driving circuit, each address pulse for each cell on a certain scan line is simultaneously applied. In this case, due to the propagation delay of the scan pulses, the cells farther from the scan driving circuit in a plurality of cells on a certain scan line, the scan pulses are applied to the address pulses at a slower timing, and the occurrence of the address discharge is delayed.

상기 어드레스 방전 전류에 의한 주사 펄스의 전압 강하의 문제에 관하여, 종래 기술예로서, 상기 특허문헌 1, 2의 기술과 같이, 단주사 펄스에 대하여 복수의 어드레스 펄스의 인가 타이밍을 어긋나게 하는 기술이 있다. 특히, 이 인가 타이밍의 어긋남 법으로서, 주사 라인 상의 주사 구동 회로로부터 가까운 쪽으로부터 차례로 어드레스 펄스를 인가하는 구성을 생각할 수 있다(상세하게는 후술하는 종래 기술예(도 20)의 설명을 참조한다). 이 경우, 상술한 바와 같이, 주사 펄스의 방전 전류에 의한 전압 강하와 주사 펄스의 지연이 영향을 미쳐, 주사 구동 회로로부터 먼 쪽의 셀에서는, 충분히 전하 형성 시간이 마련되지 않고, 어드레스 방전의 발생이 지연된다. 그에 따라 비점등 셀(표시 오류)이 생기게 되는 문제가 있다.Regarding the problem of the voltage drop of the scan pulse due to the address discharge current, as a prior art example, there is a technique of shifting the application timing of a plurality of address pulses to a single scan pulse, as in the technique of Patent Documents 1 and 2 above. . In particular, as a method of shifting the application timing, a configuration in which address pulses are sequentially applied from the one closest to the scan driving circuit on the scan line can be considered (see the description of the prior art example (FIG. 20) described later in detail). . In this case, as described above, the voltage drop due to the discharge current of the scan pulse and the delay of the scan pulse affect, and in the cell far from the scan driving circuit, the charge formation time is not sufficiently provided, and address discharge is generated. This is delayed. As a result, there is a problem that a non-lighting cell (display error) occurs.

상기 특허문헌 1의 기술에서는, 선택된 주사 전극에 대하여 인가하는 복수의 어드레스 펄스의 인가의 타이밍을 어긋나게 함으로써 대처하도록 하고 있다. 그러나, 이 기술에서는, 인가 개시 시각을 차례로 어긋나게 한 어드레스 펄스를 인가하는 것을 기재하고 있지만, 복수의 펄스의 인가 방향(순서) 등의 상세에 대해서는 명시하고 있지 않다. 또한, 주사 전극에서의 주사 구동 회로로부터의 거리에 의한 임피던스의 차이(내지 주사 펄스의 전파 지연 시간) 및 그 영향에 대해서 고려되어 있지 않아, 상기 문제에 충분히 대처할 수 없다. 이 기술의 어드레스 펄스의 인가 방향(순서)에 관하여, 예를 들어 실시예(도 1 등)에 기재되어 있는 바와 같이, 간단하게, 주사 구동 회로로부터 가까운 쪽부터 먼저 어드레스 펄스를 인가하는 구성으로 한 경우, 주사 구동 회로로부터 먼 쪽에서는 방전 지연에 의한 비점등 셀이 생기게 되는 문제가 있다. 상기 특허문헌 2의 기술에 대해서도 동일한 문제를 지적할 수 있다.The technique of the said patent document 1 is made to cope by shifting the timing of application of the some address pulse applied to the selected scan electrode. However, this technique describes the application of address pulses in which the application start time is shifted in sequence, but details such as the application direction (order) of the plurality of pulses are not specified. In addition, the difference in impedance (propagation delay time of the scan pulse) and its effect due to the distance from the scan driving circuit in the scan electrode is not taken into consideration, and the above problem cannot be sufficiently addressed. As to the application direction (sequence) of the address pulse of this technique, for example, as described in the embodiment (Fig. 1, etc.), it is simply configured to apply the address pulse first from the side closest to the scan driving circuit. In this case, there is a problem that a non-lighting cell is caused by the discharge delay on the side farther from the scan driving circuit. The same problem can also be pointed out about the technique of the said patent document 2.

본 발명은 이상과 같은 문제를 감안하여 이루어진 것으로서, PDP 장치 및 구동 방법의 기술에 있어서, 어드레스 동작에서의 방전 전류에 의한 주사 펄스의 전압 강하나 불필요 복사의 영향에 의한, 주사 구동 회로로부터 먼 쪽에 있는 주사 펄스의 전압 강하가 큰 개소(箇所)에서의 방전 지연에 의한 비점등 셀(표시 오류)의 발생을 방지할 수 있는 기술을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and in the description of the PDP apparatus and the driving method, the present invention is far from the scan driving circuit due to the voltage drop of the scan pulse due to the discharge current in the address operation or the influence of unnecessary radiation. It is an object of the present invention to provide a technique capable of preventing the occurrence of a non-lighting cell (display error) due to a discharge delay in a location where the voltage drop of the scan pulse is large.

본 발명에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다. 상기 목적을 달성하기 위해, 본 발명의 PDP 장치는, 제 1 방향으로 연장되는 복수의 주사 전극(Y) 및 유지 전극(X)과, 제 2 방향으로 연장되는 복수의 어드레스 전극(A)을 구비하고, 그들의 교차 부분에 대응하여 표시 셀이 행렬 형상으로 구성되는 PDP와, PDP의 대응하는 전극을 구동하는 각 구동 회로를 갖고, 어드레스 동작 및 기간으로서, PDP의 표시 영역에서의 발광 대상의 표시 셀에 대하여, 주사 구동 회로로부터 주사 전극에 대한 주사 펄스와, 어드레스 구동 회로로부터 어드레스 전극에 대한 어드레스 펄스를, 거의 동일한 타이밍에서 인가함으로써 어드레스 방전을 발생시켜 발광 대상 셀을 선택한 후, 서스테인 동작 및 기간으로서 주사 전극(Y)과 유지 전극(X) 사이에 펄스 인가에 의해 유지 방전을 발생시켜 소정의 표시를 행하는 것으로서, 이하에 나타낸 기술적 수단을 구비하는 것을 특징으로 한다.Among the inventions disclosed in the present invention, an outline of typical ones will be briefly described as follows. In order to achieve the above object, the PDP apparatus of the present invention includes a plurality of scan electrodes Y and sustain electrodes X extending in the first direction, and a plurality of address electrodes A extending in the second direction. And display circuits in the form of matrixes corresponding to the intersections thereof, and respective driving circuits for driving the corresponding electrodes of the PDPs, and display cells for light emission in the display area of the PDP as address operations and periods. In response to the scanning pulse for the scan electrode from the scan driving circuit and the address pulse for the address electrode from the address driving circuit at approximately the same timing, the address discharge is generated to select the light emitting target cell. The sustain discharge is generated by applying a pulse between the scan electrode Y and the sustain electrode X to perform a predetermined display, which is shown below. It is characterized by including the technical means which came out.

본 PDP 장치 및 구동 방법에서는, 주요한 해결 수단으로서, 어드레스 동작 시에서의 방전 전류에 의한 주사 펄스의 전압 강하나 불필요 복사를 저감하기 위해, 주사 펄스가 인가되는 주사 전극(Y)에 대하여, 복수의 어드레스 펄스의 인가의 타이밍을 어긋나게 하는 것이고, 주사 전극(Y)의 라인 상(즉, 제 1 방향)에서 주사 구동 회로로부터 먼 쪽의 위치부터 먼저, 가까운 쪽의 위치일수록 나중이 되도록, 복수의 어드레스 펄스의 인가를 행한다. 환언하면, 주사 라인 상에서 주사 펄스가 전파 지연되는 먼 쪽의 어드레스 전극으로부터 가까운 쪽의 어드레스 전극으로 차례로 타이밍을 어긋나게 한 어드레스 펄스를 인가하는 것이다.In the PDP apparatus and the driving method, as a main solution, a plurality of addresses are provided for the scan electrodes Y to which the scan pulses are applied in order to reduce the voltage drop or unnecessary radiation of the scan pulses due to the discharge current during the address operation. The plurality of address pulses are to shift the timing of the application of the pulse, so that the position closer to the closer side is first from the position farther from the scan driving circuit on the line of the scan electrode Y (that is, the first direction). Is applied. In other words, an address pulse whose timing is shifted is sequentially applied from the far address electrode to which the scan pulse propagates the delay from the far address electrode on the scan line.

또한, 본 PDP 장치에서는, 어드레스 구동 회로는 전체의 복수의 어드레스 전극(A) 중 복수의 어드레스 전극(A)에 의한 그룹의 각각의 구동에 대응한, 복수의 분할된 블록에 의해 구성된다. 복수의 어드레스 펄스의 인가 타이밍을 어긋나게 하는 방식으로서, 주사 구동 회로로부터 먼 쪽의 위치에 존재하는 어드레스 전극(A)의 그룹의 구동에 대응한 어드레스 구동 회로의 블록부터 먼저, 어드레스 펄스를 인가한다.In the present PDP apparatus, the address driving circuit is constituted by a plurality of divided blocks corresponding to the respective driving of the group by the plurality of address electrodes A among the plurality of address electrodes A as a whole. As a method of shifting the application timing of a plurality of address pulses, address pulses are first applied from a block of the address drive circuit corresponding to the drive of the group of address electrodes A present at a position far from the scan drive circuit.

상기 구성에 의해, 본 발명에서는, 주사 구동 회로로부터 먼 쪽에 있는 주사 펄스의 전압 강하가 큰 개소에서도, 어드레스 기간의 방전 지연에 의한 비점등 셀의 발생을 방지하는 것을 실현한다.According to the above configuration, the present invention realizes that the occurrence of the non-lighting cell due to the discharge delay in the address period is realized even at a large voltage drop of the scan pulse far from the scan driving circuit.

[효과][effect]

본 발명에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다. 본 발명에 의하면, PDP 장치 및 구동 방법의 기술에서, 어드레스 동작에서의 방전 전류에 의한 주사 펄스의 전압 강하나 불필요 복사의 영향에 의한, 주사 구동 회로로부터 먼 쪽에 있는 주사 펄스의 전압 강하가 큰 개소에서의 방전 지연에 의한 비점등 셀(표시 오류)의 발생을 방지할 수 있다.Among the inventions disclosed in the present invention, the effects obtained by the representative ones are briefly described as follows. According to the present invention, in the technique of the PDP apparatus and the driving method, the voltage drop of the scan pulse farther from the scan drive circuit due to the influence of the voltage drop of the scan pulse due to the discharge current in the address operation or the unnecessary radiation is large. It is possible to prevent the occurrence of a non-lighting cell (display error) due to the discharge delay of.

도 1은 본 발명의 일 실시예에서의 PDP 장치의 전체의 구성을 나타내는 도면.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a diagram showing the overall configuration of a PDP apparatus in an embodiment of the present invention.

도 2는 본 발명의 일 실시예의 PDP 장치에서의, PDP의 구조의 일례를 나타내는 분해 사시도.2 is an exploded perspective view showing an example of the structure of a PDP in the PDP apparatus according to the embodiment of the present invention.

도 3은 본 발명의 일 실시예의 PDP 장치에서의, PDP 표시 영역의 화상을 표시할 때의 필드 구성 및 구동 방식의 개념을 모식적으로 나타내는 도면.3 is a diagram schematically showing the concept of a field configuration and a driving method when displaying an image of a PDP display area in a PDP apparatus according to an embodiment of the present invention.

도 4는 본 발명의 일 실시예의 PDP 장치에서의, PDP의 구동 파형의 일례를 나타내는 도면.4 is a diagram showing an example of a drive waveform of a PDP in the PDP apparatus according to the embodiment of the present invention.

도 5는 본 발명의 일 실시예의 PDP 장치에서의, 어드레스 방전의 개념 및 상세로서, 리셋 기간의 직후의 상태를 나타내는 PDP 단면도.Fig. 5 is a sectional view of the PDP showing the state immediately after the reset period as a concept and details of the address discharge in the PDP apparatus according to the embodiment of the present invention.

도 6은 본 발명의 일 실시예의 PDP 장치에서의, 어드레스 방전의 개념 및 상세로서, 어드레스 방전에 의한 벽전하 형성의 상태를 나타내는 PDP 단면도.Fig. 6 is a sectional view of the PDP showing the concept and details of address discharge in the PDP apparatus according to the embodiment of the present invention, showing the state of wall charge formation due to the address discharge;

도 7은 본 발명의 일 실시예의 PDP 장치에서의, 어드레스 방전 전류에 의한 주사 펄스의 전압 강하의 개념을 나타내는 도면.Fig. 7 is a diagram showing the concept of the voltage drop of the scan pulse due to the address discharge current in the PDP apparatus according to the embodiment of the present invention.

도 8은 본 발명의 실시예 1에서의 PDP 장치의 전체의 구성을 나타내는 도면.Fig. 8 is a diagram showing the overall configuration of a PDP apparatus according to the first embodiment of the present invention.

도 9는 본 발명의 일 실시예의 PDP 장치에서의, 어드레스 동작 타이밍의 구성으로서, 주사 펄스, 어드레스 펄스, 및 어드레스 방전 전류의 출력 파형을 나타내는 타이밍도.Fig. 9 is a timing chart showing output waveforms of scan pulses, address pulses, and address discharge currents as the configuration of the address operation timing in the PDP apparatus according to the embodiment of the present invention.

도 10은 본 발명의 실시예 1의 PDP 장치에서의, 구동 방식 및 타이밍의 구성예(제 1 구성)로서, 주사 펄스 및 어드레스 펄스의 출력 파형을 나타내는 타이밍도.Fig. 10 is a timing diagram showing output waveforms of scan pulses and address pulses as a configuration example (first configuration) of a driving method and timing in the PDP apparatus according to the first embodiment of the present invention.

도 11은 본 발명의 실시예 1의 PDP 장치에서의, 어드레스 펄스의 인가 타이밍의 어긋남을 발생시키는, 어드레스 구동 회로의 구성예를 나타내는 도면.Fig. 11 is a diagram showing an example of the configuration of an address driving circuit which causes a shift in the timing of applying an address pulse in the PDP apparatus according to the first embodiment of the present invention.

도 12는 본 발명의 실시예 1의 PDP 장치에서의, 구동 방식 및 타이밍의 구성 예(제 2 구성)로서, 주사 펄스 및 어드레스 펄스의 출력 파형을 나타내는 타이밍도.Fig. 12 is a timing diagram showing output waveforms of scan pulses and address pulses as a configuration example (second configuration) of a driving method and timing in the PDP apparatus according to the first embodiment of the present invention.

도 13은 본 발명의 실시예 1의 PDP 장치에서의, 구동 방식 및 타이밍의 구성예(제 3 구성)로서, 주사 펄스 및 어드레스 펄스의 출력 파형을 나타내는 타이밍도.Fig. 13 is a timing diagram showing output waveforms of scan pulses and address pulses as a configuration example (third configuration) of a driving method and timing in the PDP apparatus according to the first embodiment of the present invention.

도 14는 본 발명의 실시예 2에서의 PDP 장치의 전체의 구성(제 2 구성)을 나타내는 도면.Fig. 14 is a diagram showing the overall configuration (second configuration) of the PDP apparatus according to the second embodiment of the present invention.

도 15는 본 발명의 실시예 2의 PDP 장치에서의, 구동 방식 및 타이밍의 구성예(제 4 구성)로서, 주사 펄스 및 어드레스 펄스의 출력 파형을 나타내는 타이밍도.Fig. 15 is a timing diagram showing output waveforms of scan pulses and address pulses as a configuration example (fourth configuration) of a drive method and timing in the PDP apparatus according to the second embodiment of the present invention.

도 16은 본 발명의 실시예 2에서의 PDP 장치의 전체의 구성(제 3 구성)을 나타내는 도면.Fig. 16 is a diagram showing the entire configuration (third configuration) of the PDP apparatus according to the second embodiment of the present invention.

도 17은 본 발명의 실시예 2에서의 PDP 장치의 전체의 구성(제 4 구성)을 나타내는 도면.Fig. 17 is a diagram showing the overall configuration (fourth configuration) of the PDP apparatus according to the second embodiment of the present invention.

도 18은 본 발명의 실시예 2의 PDP 장치에서의, 구동 방식 및 타이밍의 구성예(제 5 구성)로서, 주사 펄스 및 어드레스 펄스의 출력 파형을 나타내는 타이밍도.Fig. 18 is a timing diagram showing output waveforms of scan pulses and address pulses as a configuration example (fifth configuration) of a driving method and timing in the PDP apparatus according to the second embodiment of the present invention.

도 19는 본 발명의 실시예 2의 PDP 장치에서의, 구동 방식 및 타이밍의 구성예(제 6 구성)로서, 주사 펄스 및 어드레스 펄스의 출력 파형을 나타내는 타이밍도.Fig. 19 is a timing diagram showing output waveforms of scan pulses and address pulses as a configuration example (sixth configuration) of a driving method and timing in the PDP apparatus according to the second embodiment of the present invention.

도 20은 종래 기술예의 PDP 장치에서의, 어드레스 동작 타이밍의 구성으로서, 주사 펄스, 어드레스 펄스, 및 어드레스 방전 전류의 출력 파형을 나타내는 타이밍도.20 is a timing diagram showing output waveforms of a scan pulse, an address pulse, and an address discharge current as a configuration of an address operation timing in the PDP apparatus of the prior art.

이하, 본 발명의 실시예를 도면에 의거하여 상세하게 설명한다. 또한, 실시예를 설명하기 위한 전체 도면에서, 동일부에는 원칙적으로 동일한 부호를 부여하여, 그 반복적인 설명은 생략한다. 도 20은 본 실시예와 비교하기 위해 종래 기술예를 설명하기 위한 것이다.EMBODIMENT OF THE INVENTION Hereinafter, the Example of this invention is described in detail based on drawing. In addition, in the whole figure for demonstrating an Example, the same code | symbol is attached | subjected to the same part in principle, and the repeated description is abbreviate | omitted. 20 is for explaining a prior art example for comparison with the present embodiment.

본 실시예의 PDP 장치 및 그 PDP 구동 방법에서는, 특징으로서, 주사 라인 상의 복수의 셀의 어드레스 방전의 타이밍에 관하여, Y구동 회로로부터 먼 위치에 있는 셀의 어드레스 전극부터 먼저 어드레스 펄스를 인가함으로써, 주사 펄스 인가 기간 내에 확실하게 어드레스 방전을 발생시키는 것이다.In the PDP device and the PDP driving method of the present embodiment, as a feature, scanning is performed by first applying an address pulse from an address electrode of a cell located at a position far from the Y driving circuit with respect to timing of address discharge of a plurality of cells on the scan line. The address discharge is surely generated within the pulse application period.

<PDP 장치><PDP Device>

우선, 도 1에 있어서, 본 실시예의 PDP 장치(PDP 모듈)(100)의 전체의 구성을 설명한다. 본 PDP 장치(100)는 주로, AC형의 PDP(10)와, 그 구동 및 제어를 위한 회로부를 구비하는 구성이다. PDP 모듈은 섀시(chassis)부(도시 생략)에 대하여, PDP(10)가 부착되어 유지되고, 회로부가 IC 등으로 구성되며, PDP(10)와 회로부가 전기적으로 접속되는 구성이다. 또한, PDP 모듈이 외부 하우징에 수용됨으로써, PDP 장치(제품 세트)가 구성된다.First, in FIG. 1, the structure of the whole PDP apparatus (PDP module) 100 of a present Example is demonstrated. The PDP device 100 is mainly configured to include an AC PDP 10 and a circuit section for driving and controlling the same. The PDP module has a structure in which the PDP 10 is attached to and retained with respect to a chassis portion (not shown), the circuit portion is constituted by an IC or the like, and the PDP 10 and the circuit portion are electrically connected. In addition, the PDP module is housed in the outer housing, whereby a PDP device (product set) is constructed.

PDP(10)의 유지 전극(X)(11), 주사 전극(Y)(12), 어드레스 전극(A)(15)은 각 각 대응하는, X구동 회로(101), Y구동 회로(102), 어드레스 구동 회로(105)에 대하여 접속되어 있고, 대응하는 구동 신호(전압 파형)에 의해 구동된다. 각 구동 회로(101, 102, 105)는 제어 회로(110)에 접속되어 제어 신호에 의해 제어된다. 또한, 데이터 검출 회로(111)는 대표 데이터(입력 영상 신호)로부터 표시 라인마다의 점등 대상 셀을 검출하여, 그 데이터 정보를 제어 회로(110)로 전송하고 있다. 제어 회로(110)는 데이터 검출 회로(111)로부터의 데이터 정보를 기초로 제어 신호나 표시 데이터 등을 생성, 출력한다. 구동 회로 측으로부터의 PDP(10)의 구동에 따라, 주사 전극(Y)(12)과 그 양쪽에 위치하는 유지 전극(X)(11) 사이(Y-X)에서, 표시를 위해 선택적으로 반복 방전이 행해진다.The sustain electrodes (X) 11, the scan electrodes (Y) 12, and the address electrodes (A) 15 of the PDP 10 respectively correspond to the X drive circuit 101 and the Y drive circuit 102. It is connected to the address drive circuit 105, and is driven by the corresponding drive signal (voltage waveform). Each drive circuit 101, 102, 105 is connected to a control circuit 110 and controlled by a control signal. The data detection circuit 111 also detects a target cell to be lit for each display line from the representative data (input video signal) and transmits the data information to the control circuit 110. The control circuit 110 generates and outputs a control signal, display data, and the like based on the data information from the data detection circuit 111. According to the drive of the PDP 10 from the driving circuit side, between the scan electrodes (Y) 12 and the sustain electrodes (X) 11 located on both sides (YX), a repetitive discharge is selectively selected for display. Is done.

a, b, c는 PDP(10)의 주사 전극(Y)(12)의 라인(주사 라인)에서의 위치의 예를 나타내고 있다. a는 Y구동 회로(102)로부터 가까운 위치, b는 중간 정도의 위치, c는 먼 위치이다.a, b, and c show an example of the position in the line (scan line) of the scan electrode (Y) 12 of the PDP 10. a is a position close to the Y drive circuit 102, b is an intermediate position, and c is a distant position.

<PDP><PDP>

다음으로, 도 2에 있어서, PDP(10)의 구조의 일례((X, Y, A) 3전극 구조, X, Y 교호(交互) 배치(소위 ALIS 구성), 및 스트라이프 형상 리브 구성)를 설명한다. PDP(10)는 주로 유리제(製)의 전면(前面)판(1) 측의 전면부(201)와 배면(背面)판(2) 측의 배면부(202)가 조합되어 구성된다.Next, in FIG. 2, an example of the structure of the PDP 10 ((X, Y, A) three-electrode structure, X, Y alternating arrangement (so-called ALIS configuration), and stripe rib configuration) will be described. do. The PDP 10 is mainly configured by combining the front part 201 of the glass front plate 1 side and the back part 202 of the back plate 2 side.

전면부(201)에서, 전면판(1)에는, 반복 방전을 행하기 위한 복수의 유지 전극(X)(11) 및 주사 전극(Y)(12)이 제 1 방향(횡 방향)으로 평행하게 연장되어, 제 2 방향(종 방향)으로 번갈아 반복적으로 배치되어 있다. 이들 전극 그룹(11, 12) 은 제 1 유전체층(13)으로 덮여 있고, 또한 제 1 유전체층(13)의 표면은 MgO 등의 보호층(14)으로 덮여 있다. 유지 전극(11) 및 주사 전극(12)은 예를 들어, 각각, 직선 형상으로 금속제인 버스 전극과, 버스 전극에 전기적으로 접속되어 인접 전극 사이에서 방전 갭을 형성하는 투명 전극으로 구성된다.In the front part 201, the front plate 1 has a plurality of sustain electrodes (X) 11 and scan electrodes (Y) 12 for performing repetitive discharge in parallel in the first direction (lateral direction). It extends and is arrange | positioned repeatedly in a 2nd direction (vertical direction) alternately. These electrode groups 11 and 12 are covered with the first dielectric layer 13, and the surface of the first dielectric layer 13 is covered with a protective layer 14 such as MgO. The sustain electrode 11 and the scan electrode 12 are each composed of, for example, a bus electrode made of metal in a straight line shape, and a transparent electrode electrically connected to the bus electrode to form a discharge gap between adjacent electrodes.

배면부(201)에서, 배면판(2)에는, 복수의 어드레스 전극(15)이 유지 전극(11) 및 주사 전극(12)과 수직인 제 2 방향으로 평행하게 연장되어 배치되어 있다. 또한, 어드레스 전극(15) 그룹은 제 2 유전체층(16)으로 덮여 있다. 어드레스 전극(15)의 양쪽에는, 제 2 방향으로 연장되는 격벽(隔璧)(세로 리브)(17)이 배치되어 있고, 표시 영역의 열 방향의 셀을 구분하고 있다. 또한, 어드레스 전극(15) 상의 제 2 유전체층(16) 상면(上面) 및 격벽(17) 측면에는, 자외선에 의해 여기(勵起)되어 적색(R), 녹색(G), 청색(B)의 가시광을 발생하는 각 색의 형광체(18)가 열마다 구별하여 도포되어 있다.In the back portion 201, a plurality of address electrodes 15 are arranged in the back plate 2 so as to extend in parallel in a second direction perpendicular to the sustain electrode 11 and the scan electrode 12. In addition, the group of address electrodes 15 is covered with the second dielectric layer 16. On both sides of the address electrode 15, partition walls (vertical ribs) 17 extending in the second direction are arranged, and cells in the column direction of the display area are divided. In addition, the upper surface of the second dielectric layer 16 on the address electrode 15 and the sidewalls of the partition wall 17 are excited by ultraviolet rays to form red (R), green (G), and blue (B) layers. Phosphors 18 of each color for generating visible light are coated for each column.

이들 전면판(1) 측의 전면부(201)와 배면판(2) 측의 배면부(202)를, 보호층(14)과 격벽(17) 상면부가 접하도록 접합시켜, 방전 공간에 Ne-Xe 등의 방전 가스를 밀봉함으로써, PDP(10)가 구성된다. 유지 전극(X)(11)과 주사 전극(Y)(12)의 세트에 대응하여 표시 라인(행)이 구성되고, 또한 어드레스 전극(A)(15)이 교차하여 격벽(17)에 의해 구획되는 영역에 대응하여 셀(표시 셀)이 구성된다. R, G, B의 셀의 세트에 의해 화소가 구성된다.The front part 201 on the front plate 1 side and the back part 202 on the back plate 2 side are joined so that the protective layer 14 and the upper surface of the partition wall 17 contact each other, and Ne-Xe is discharged to the discharge space. The PDP 10 is configured by sealing discharge gas such as the like. The display lines (rows) are formed corresponding to the set of the sustain electrodes (X) 11 and the scan electrodes (Y) 12, and the address electrodes (A) 15 intersect each other and are partitioned by the partition wall 17. Cells (display cells) are formed corresponding to the regions to be formed. A pixel is constituted by a set of cells of R, G, and B.

또한, PDP(10)는 상기 구성예 외에도, (X, Y)의 행의 순차 배열에 의한 노멀(normal) 구성이나, 가로 리브도 설치한 박스 형상 리브 구성 등, 각종 구성이 가능하고, 본 발명 및 실시예의 특징은 이들에 대해서도 적용할 수 있다.In addition to the above configuration example, the PDP 10 can be configured in various ways such as a normal configuration by sequential arrangement of rows of (X, Y), a box-shaped rib configuration in which horizontal ribs are also provided, and the present invention. And the features of the embodiments can be applied to these as well.

<필드><Field>

다음으로, 도 3에 있어서, PDP(10)의 표시 영역의 화상(필드 내지 프레임)의 표시에서의 구성 및 구동 방식을 설명한다. 하나의 필드(20)는 1/60초로 표시된다. 하나의 필드(20)는 분할된 복수(본 예에서는 「#1」~「#10」의 10개)의 서브필드(SF)(30)에 의해 구성된다. 각 SF(30)는 리셋 기간(TR)(31)과, 어드레스 기간(TA)(32)과, 서스테인 기간(TS)(33)으로 이루어진다. 필드(20)의 각 SF(30)는 TS(33)의 길이(유지 방전 횟수)에 의한 가중치가 부여되어 있고, 각 SF(30)의 점등 ON/OFF의 조합에 의해, 계조(階調)가 표현된다. 도 3에 나타낸 방식은 「어드레스·표시 분리 방식」의 일례이다. 즉, TA(32)의 어드레스 동작의 방전에 의해 SF(30) 내의 점등 ON/OFF의 셀을 선택하고, 그 셀을 다음의 TS(33)의 서스테인 동작의 방전에 의해 점등 ON/OFF함으로써 표시하는 방식이다.Next, in FIG. 3, the structure and drive system in display of the image (field-frame) of the display area of the PDP 10 are demonstrated. One field 20 is displayed as 1/60 second. One field 20 is constituted by subfields (SF) 30 of a plurality of divided (10 pieces of "# 1" to "# 10" in this example). Each SF 30 includes a reset period (TR) 31, an address period (TA) 32, and a sustain period (TS) 33. Each SF 30 in the field 20 is weighted according to the length (number of sustain discharges) of the TS 33, and the gray level is determined by a combination of lighting ON / OFF of each SF 30. Is expressed. The system shown in FIG. 3 is an example of an "address display separation system." That is, a cell is turned ON / OFF in the SF 30 by the discharge of the address operation of the TA 32, and the cell is displayed by lighting ON / OFF by the discharge of the sustain operation of the next TS 33. That's the way it is.

TR(31)에서는, 그 직전의 TS(33)에서 형성된 전하를 제거하는 동시에, 이어서, TA(32)에서의 방전(어드레스 방전)을 원조(援助)·준비할 목적에서 셀 내의 전하의 재배치·조정의 동작(리셋 동작)을 행한다. TA(32)에서는, 발광시킬 셀(점등 대상 셀)을 선택 결정하는 방전(어드레스 방전)을 행한다. 이어서, TS(33)에서는, 직전의 TA(32)에서 선택된 셀에서 주사 전극(Y)(12)과 유지 전극(X)(11) 사이(Y-X)에서 반복 방전을 발생시킴으로써 당해 셀을 발광시킨다.In the TR 31, the charges formed in the immediately preceding TS 33 are removed, followed by rearrangement of the charges in the cell for the purpose of assisting and preparing the discharge (address discharge) in the TA 32. The adjustment operation (reset operation) is performed. In the TA 32, a discharge (address discharge) for selecting and determining a cell (lighting target cell) to emit light is performed. Next, the TS 33 emits light by generating a repeated discharge between the scan electrode (Y) 12 and the sustain electrode (X) 11 (YX) in the cell selected in the immediately preceding TA 32. .

또한, TA(32)의 방전의 방식으로서는, 발광 대상 셀 내에 전하를 형성하는 방식(기입 어드레스 방식)과, 비발광 대상 셀의 전하를 소거하는 방식(소거 어드레 스 방식)을 갖지만, 본 실시예에서는 전자의 방식을 사용한다. 또한, TA(32)에서 나타낸 프레임 중의 사선은 주사의 방식으로서 PDP(10) 표시 영역에서의 상측의 주사 전극(12)의 라인(주사 라인)으로부터 하측으로 차례로 주사 펄스를 인가하는 것을 나타내고 있지만, 주사 리인의 홀수 행째와 짝수 행째를 전후반으로 나누어 주사 펄스를 인가하는 경우도 있다. 상기 구동 방식은 표준적인 구성이고, 각 기간(31, 32, 33)의 구분 등, 상세하게는 각종 구성이 가능하다.The TA 32 discharge system includes a method of forming charges in a light emitting target cell (write address method) and a method of erasing charges in a non-light emitting target cell (erase address method). Uses the former method. Incidentally, the diagonal lines in the frame indicated by the TA 32 indicate scanning pulses are sequentially applied downward from the line (scanning line) of the upper scanning electrode 12 in the display area of the PDP 10 as a scanning method. In some cases, scan pulses may be applied by dividing the odd rows and even rows of the scan line into front and rear halves. The drive method is a standard configuration, and various configurations are possible in detail, such as division of each of the periods 31, 32, and 33.

<구동 파형><Drive waveform>

다음으로, 도 4에 있어서, PDP(10)의 구동 파형의 일례를 설명한다. 도 4의 (a) 내지 (c)는 각각 SF(30)의 TR(31)로부터 TS(33)에서의, 유지 전극(X)(11), 주사 전극(Y)(12), 및 어드레스 전극(A)(15)에 인가하는 구동 파형(Vx, Vy, Va)을 나타내고 있다.Next, in FIG. 4, an example of the drive waveform of the PDP 10 is demonstrated. 4A to 4C show sustain electrodes (X) 11, scan electrodes (Y) 12, and address electrodes in the TS 33 from the TR 31 of the SF 30, respectively. The driving waveforms Vx, Vy, and Va applied to (A) 15 are shown.

우선, TR(31)에서, (a)의 Vx, (b)의 Vy에서, 전체 셀에 전하를 형성하는 파형으로서, Y기입 둔파(鈍波)(51)와 X전압(41)이 인가된다. 또한, 이어서, 셀 내에 형성된 전하를 필요량 남겨 소거하는 파형으로서, Y보충 둔파(52)와 X보상 전압(42)이 인가된다.First, in the TR 31, at the Vx of (a) and the Vy of (b), the Y written obtuse wave 51 and the X voltage 41 are applied as waveforms for forming charges in all the cells. . Further, the Y supplementary obtuse wave 52 and the X compensation voltage 42 are applied as waveforms for erasing a necessary amount of charge formed in the cell.

다음의 TA(32)에서, (a)의 Vx, (b)의 Vy에서, 행 방향의 표시하는 셀을 결정하는 방전(어드레스 방전)을 발생시키기 위한 파형으로서, 예를 들어 홀수 행의 주사 펄스(53), 및 본 방전에 의해 벽전하를 형성하기 위한 X전압(43)이 인가된다. 이 주사 펄스(53)는 행(주사 라인)마다 타이밍을 어긋나게 하여 차례로 인가된다. 또한, (c)의 Va에서, 주사 펄스(53)에 맞춰, 어드레스 펄스(60)가 인가된다.In the following TA 32, waveforms for generating discharges (address discharges) for determining cells to be displayed in the row direction at Vx in (a) and Vy in (b), for example, odd-numbered row scan pulses. 53, and the X voltage 43 for forming wall charges by the main discharge is applied. The scan pulses 53 are sequentially applied with shifted timing for each row (scanning line). In addition, in Va of (c), the address pulse 60 is applied in accordance with the scan pulse 53.

이어서, TS(33)에서, (a)의 Vx, (b)의 Vy에서, 유지 펄스(44, 45, 54, 55)가 인가된다. 예를 들어, Vx의 제 1 마이너스 극성의 유지 펄스(44)와 Vy의 제 1 플러스 극성의 유지 펄스(54)가 인가되고, 이어서, Vx의 제 2 플러스 극성의 유지 펄스(45)와 Vy의 제 2 마이너스 극성의 유지 펄스(55)가 인가되며, 이후 동일하게 극성을 번갈아 반전시키면서 반복 인가된다.Then, in the TS 33, at the Vx of (a) and Vy of (b), sustain pulses 44, 45, 54, 55 are applied. For example, a sustain pulse 44 of a first negative polarity of Vx and a sustain pulse 54 of a first plus polarity of Vy are applied, followed by a sustain pulse 45 of a second plus polarity of Vx and a Vy of The sustain pulse 55 of the second negative polarity is applied, and then repeatedly applied with the same polarity alternately.

(c)의 Va에서, 어드레스 전극(A)(15)에 인가되는 파형으로서, 방전시키기를 원하는 셀(점등 대상 셀)에서는, 주사 펄스(53)에 맞춰 어드레스 펄스(60)가 인가됨으로써, 주사 전극(Y)(12)과 어드레스 전극(A)(15) 사이(Y-A)에서 방전(어드레스 방전)이 생기고, 대응하는 유지 전극(X)(11)과의 사이(Y-X)에서의 벽전하의 형성으로 발전한다.In Va of (c), as a waveform applied to the address electrodes (A) 15, in the cells (lighting target cells) desired to be discharged, the address pulses 60 are applied in accordance with the scan pulses 53, thereby scanning them. Discharge (address discharge) occurs between the electrode (Y) 12 and the address electrode (A) 15 (YA), and the wall charge between the corresponding sustain electrode (X) 11 (YX) Develop into formation.

<어드레스 방전><Address discharge>

다음으로, 도 5, 도 6에 있어서, TA(32)에서의 어드레스 방전의 개념 및 상세를 설명한다. 도 5, 도 6에서는, PDP(10)의 셀 부분의 제 2 방향의 단면을 나타내고 있다.5 and 6, the concept and details of the address discharge in the TA 32 will be described. In FIG. 5, FIG. 6, the cross section of the cell part of the PDP 10 of the 2nd direction is shown.

도 5에 있어서, TR(31)의 리셋 동작의 직후에서 전면판(1) 측의 전극(11, 12) 근방에는 벽전하가 형성되어 있지 않고, 방전 공간(S)에는 약간의 전하가 잔류하고 있는 상태이다. 방전 공간(S)에는, 가스 분자(600), 플러스 이온(601), 전자(602)가 존재한다. 도 5 중의 A로 나타낸 바와 같이, 전자(602)가 가스 분자(600)에 충돌하면, 가스 분자(600)를 전리(電離)하여, 새로운 플러스 이온(601)과 전자(602)를 발생시킨다. 새로운 전자(602)는 전계에 의해 가속되어 상술한 A 와 동일한 C로 나타내는 전리를 발생시킨다. 또한, B로 나타낸 바와 같이 플러스 이온(601)이 MgO 등의 보호층(14)에 충돌하면, 새롭게 전자(602)를 발생시킨다. 이와 같이 반복적으로 A와 B와 같은 프로세스가 행해짐으로써, 한꺼번에 가스 분자(600)의 전리가 행해져, 방전(어드레스 방전)이 생긴다.In Fig. 5, immediately after the reset operation of the TR 31, wall charges are not formed in the vicinity of the electrodes 11 and 12 on the front plate 1 side, and some charge remains in the discharge space S. It is in a state. In the discharge space S, gas molecules 600, plus ions 601, and electrons 602 exist. As shown by A in FIG. 5, when the electrons 602 collide with the gas molecules 600, the gas molecules 600 are ionized to generate new positive ions 601 and electrons 602. The new electron 602 is accelerated by the electric field to generate an ion represented by C equal to A described above. As indicated by B, when positive ions collide with the protective layer 14 such as MgO, electrons 602 are newly generated. By repeatedly performing processes such as A and B in this manner, ionization of the gas molecules 600 is performed all at once, resulting in discharge (address discharge).

도 6에 있어서, 어드레스 방전에 의한 벽전하가 형성된 상태이다. 어드레스 방전 후에는, 주사 전극(Y)(12)에 마이너스의 전압이 인가되고 있기 때문에 플러스 이온(601)이 근방의 보호층(14)에 축적되고, 유지 전극(X)(11)에는 플러스의 전압이 인가되고 있기 때문에 전자(602)가 근방의 보호층(14)에 축적된다. 전극(11, 12) 근방의 보호층(14)에 축적된 플러스 이온(601)과 전자(602)는 전계를 발생시킨다. 이 플러스 이온(601)과 전자(602)에 의한 전계와, 주사 전극(Y)(12)과 유지 전극(X)(11)에 의한 전계가 동일해짐으로써, 전하의 이동이 종료되어, 다음의 서스테인 동작에 필요한 벽전하가 형성된다. 이와 같이 어드레스 방전 후에는 어떤 일정 이상의 전하 형성 시간을 마련하는 것이 필요하다.In Fig. 6, wall charges due to address discharge are formed. After the address discharge, since a negative voltage is applied to the scan electrodes (Y) 12, positive ions 601 are accumulated in the protective layer 14 in the vicinity, and the positive electrodes 601 are positive in the sustain electrodes (X) 11. Since a voltage is applied, electrons 602 are accumulated in the nearby protective layer 14. The positive ions 601 and the electrons 602 accumulated in the protective layer 14 near the electrodes 11 and 12 generate an electric field. The electric field by the positive ions 601 and the electrons 602 and the electric fields by the scan electrodes (Y) 12 and the sustain electrodes (X) 11 become the same, so that the transfer of charge is terminated, The wall charges necessary for the sustain operation are formed. Thus, after the address discharge, it is necessary to provide a certain constant charge formation time.

<주사 펄스의 전압 강하><Voltage drop of scan pulse>

다음으로, 도 7에 있어서, 어드레스 동작 시의 어드레스 방전 전류에 의한 주사 펄스의 전압 강하를 설명한다. 상기 도 1의 a, b, c로 나타낸 주사 라인 상의 위치의 예를 사용한다. 도 7의 (a), (b), (c)에서의 각 주사 펄스(53){53a, 53b, 53c}는 주사 라인 상의 a, b, c의 위치에서의, 전압 강하를 포함한 주사 펄스(53)의 파형을 나타내고 있다.Next, in FIG. 7, the voltage drop of the scan pulse due to the address discharge current during the address operation will be described. An example of the position on the scan line shown by a, b, and c of FIG. 1 is used. Each scan pulse 53 (53a, 53b, 53c) in FIGS. 7A, 7B, and 7C includes a scan pulse including a voltage drop at positions a, b, and c on the scan line. 53) is shown.

어드레스 방전 시, 주사 라인 상의 주사 펄스(53)는 방전 전류(어드레스 방 전 전류)에 의해, 주사 라인 상의 위치(a, b, c)에 따른 크기의 전압 강하(및 그 파형)(57){57a, 57b, 57c}를 야기한다. 이는 Y구동 회로(102)로부터 먼 위치(예를 들어, c)일수록, 주사 라인의 도체(導體) 길이가 길어져 그 배선 저항이 증가하기 때문이다. Y구동 회로(102)로부터 먼 위치(예를 들어, c)의 셀에서는, 이 전압 강하(57)(예를 들어, 57c)에 의해, 어드레스 동작 시에 주사 전극(Y)(12)과 어드레스 전극(A)(15) 사이(Y-A)의 전계가 약해짐에 따라 전하의 활동이 약해지고, 어드레스 방전이 지연된다.In the address discharge, the scan pulse 53 on the scan line is caused by the discharge current (address discharge current) to decrease the voltage drop (and its waveform) 57 with the magnitude corresponding to the position (a, b, c) on the scan line. 57a, 57b, 57c}. This is because the farther the position (for example, c) from the Y drive circuit 102 is, the longer the conductor length of the scan line is and the wiring resistance thereof increases. In a cell at a position far away from the Y drive circuit 102 (e.g., c), the voltage drop 57 (e.g., 57c) causes the scan electrode (Y) 12 and the address to be addressed during the address operation. As the electric field between the electrodes (A) 15 (YA) is weakened, the activity of electric charges is weakened, and address discharge is delayed.

이와 같이 하여 생기는 전압 강하(57)의 영향을 저감하기 위해, 본 실시예에서는, 어드레스 방전 전류를 시간적으로 분산시키도록, 각 어드레스 전극(15)에 대한 어드레스 펄스(60)의 인가의 타이밍을 어긋나게 하는 방식을 채용한다. 그러나, 종래 기술예로서, Y구동 회로(102)로부터 가까운 위치로부터 차례로 어드레스 펄스(60)를 인가하는 구성으로 한 경우, 그 인가 타이밍이 상대적으로 느린 위치(예를 들어, c)의 셀에서는, 방전 개시 타이밍도 느려지기 때문에, 소정의 주사 펄스 시간 내에 충분한 전하 형성 시간을 취하지 않고, 어드레스 방전 후의 전하 형성이 불충분해져, 유지 방전하지 않는 셀(즉, 점등 대상임에도 비점등의 셀)이 생긴다는 문제가 있다.In order to reduce the influence of the voltage drop 57 generated in this way, in this embodiment, the timing of the application of the address pulses 60 to the address electrodes 15 is shifted so as to disperse the address discharge current in time. Adopt the method. However, in the prior art example, when the address pulse 60 is sequentially applied from the position closest to the Y drive circuit 102, in the cell at the position where the application timing is relatively slow (for example, c), Since the discharge start timing is also slowed down, the charge formation after the address discharge becomes insufficient without taking sufficient charge formation time within a predetermined scan pulse time, resulting in a cell which does not sustain discharge (i.e., a cell that is not lit). there is a problem.

(실시예 1)(Example 1)

이상의 기본 구성 등을 근거로 하여, 도 8 내지 도 13 및 도 20 등을 참조하면서, 본 발명의 실시예 1을 설명한다. 실시예 1에서는, 특징으로서, 어드레스 구동 회로(105)가 복수의 블록으로 분할되어 있는 구성에서, 블록 단위로 어드레스 펄스의 인가 타이밍을 어긋나게 하는 것이다.Based on the above basic structure etc., Example 1 of this invention is demonstrated, referring FIGS. 8-13, 20, etc. In the first embodiment, as a feature, in the configuration in which the address driving circuit 105 is divided into a plurality of blocks, the application timing of the address pulses is shifted in units of blocks.

<어드레스 구동 회로 구성 (1)><Address drive circuit configuration (1)>

우선, 도 8에 있어서, 실시예 1의 PDP 장치(100)의 구성을 설명한다. 실시예 1에서는, 도 1 등의 기본 구성에 더하여, 어드레스 구동 회로(105)는 복수의 블록(B로 나타냄)(90)으로 분할되어 구성되어 있고, 각각의 블록(90)으로부터 대응하는 어드레스 전극(15) 그룹을 구동한다. 본 예에서는, 어드레스 구동 회로(105)는 4개의 블록(B1~B4)(90)으로 구성되어 있다. 예를 들어, PDP(10)의 어드레스 전극(15)의 총수를 M이라고 하면, 1번째의 블록(B1)(90)에서는, M개의 어드레스 전극(15) 중 1번째의 그룹인, 1번째로부터 약 M/4번째까지의 어드레스 전극(15) 그룹의 구동을 담당한다. Y구동 회로(102)에 대한 주사 라인 상의 위치로서, 1번째의 블록(B1)(90)에 대응한 어드레스 전극(15) 그룹은 가까이에 있고, 4번째의 블록(B4)(90)에 대응한 어드레스 전극(15) 그룹은 멀리 있다.First, in FIG. 8, the structure of the PDP apparatus 100 of Example 1 is demonstrated. In the first embodiment, in addition to the basic configuration of FIG. 1 or the like, the address driving circuit 105 is divided into a plurality of blocks (denoted by B) 90, and the corresponding address electrodes from each block 90 are formed. (15) Drive the group. In this example, the address drive circuit 105 is composed of four blocks B1 to B4 90. For example, if the total number of the address electrodes 15 of the PDP 10 is M, in the first block B1 (90), from the first, which is the first group of the M address electrodes 15, It is responsible for driving the group of address electrodes 15 up to about M / 4th. As a position on the scanning line with respect to the Y drive circuit 102, the group of address electrodes 15 corresponding to the first block B1 (90) is near and corresponds to the fourth block (B4) 90. One group of address electrodes 15 is far away.

<어드레스 동작 타이밍-종래 기술예><Address operation timing-conventional technique example>

본 발명 및 그 실시예의 특징을 종래 기술예와 비교하여 알기 쉽게 나타내기 위해, 도 20을 참조하여 종래 기술예의 어드레스 동작의 타이밍에 대해서 간단하게 설명한다. 도 20에 있어서, (a)~(c)는 a의 위치, (d)~(f)는 b의 위치, (g)~(i)는 c의 위치에서의 각 파형이다. (a), (d), (g)는 도 7과 동일한 주사 펄스(53){53a, 53b, 53c}이고, (b), (e), (h)는 어드레스 펄스(60){60a, 60b, 60c}이며, (c), (f), (i)는 어드레스 방전 전류(70){70a, 70b, 70c}이다. 또한, 실선으로 나타낸 71은 어드레스 방전 전류(70)의 확률적인 발생 타이밍 중 하나의 케이스를 나타낸 다.In order to clearly show the characteristics of the present invention and its embodiments compared with the prior art example, the timing of the address operation of the prior art example will be briefly described with reference to FIG. In FIG. 20, (a)-(c) is a position of a, (d)-(f) is a position of b, (g)-(i) is each waveform in the position of c. (a), (d), and (g) are the same scan pulses 53 (53a, 53b, 53c) as shown in FIG. 7, and (b), (e), and (h) are the address pulses 60 (60a, 60b, 60c}, and (c), (f), and (i) are address discharge currents 70 (70a, 70b, 70c). In addition, 71 indicated by a solid line represents one case of the probabilistic generation timing of the address discharge current 70.

도 20에 나타낸 것은 도 8과 동일하게 어드레스 구동 회로(105)가 복수의 블록(90)으로 구성되는 경우에서, 종래의 일반적인 기술로서, Y구동 회로(102)로부터 가까운 블록(예: B1)(90)으로부터 어드레스 펄스(60)의 순차 인가를 행하는 예이다. 이와 같이, 종래 기술예에서, 어드레스 펄스의 인가 타이밍을 어긋나게 하는 방식을 가장 간단하게 구성한 경우, Y구동 회로(102)로부터 가까운 쪽부터 먼저, 먼 쪽일수록 나중이 되도록, 복수의 어드레스 펄스(60)를 어긋나게 한 타이밍에서 인가하는 구성으로 된다. 대표적인 위치(a, b, c)에 따른 3종류의 파형만 나타내고 있지만, 더 다수의 종류의 파형으로 구성되는 경우에도 사고방식은 동일하다. 인접하는 어드레스 펄스(60) 사이의 시간의 어긋남을 t로 나타내고 있다.As shown in FIG. 8, in the case where the address driving circuit 105 is composed of a plurality of blocks 90 as in FIG. 8, the conventional technology is a block close to the Y driving circuit 102 (e.g., B1) ( 90 is an example of sequentially applying the address pulse 60. As described above, in the prior art example, when the method of shifting the application timing of the address pulses is most simply configured, the plurality of address pulses 60 are formed so as to become later from the side closer to the Y drive circuit 102 first and farther. The configuration is applied at a timing at which? Is shifted. Although only three types of waveforms according to typical positions (a, b, c) are shown, the thinking is the same even when composed of more types of waveforms. The time shift between adjacent address pulses 60 is represented by t.

어드레스 방전을 행하기 위해서는, 주사 펄스(53)와 어드레스 펄스(60)의 세트가 인가된 때로부터, 방전 형성 시간(80), 통계 지연 시간(81), 전하 형성 시간(82)이 필요하다. 방전 형성 시간(80)은 어드레스 펄스(60)의 인가 개시(상승)로부터 방전이 형성될 때까지의 시간이다. 통계 지연 시간(81)은 셀 내의 전하의 존재량에 의한 통계적인 지연 시간이다. 전하 형성 시간(82)은 방전 후에 전하의 이동이 정지되고, 도 6에 나타낸 바와 같은 벽전하가 형성될 때까지의 시간이다. 이들 시간(80, 81, 82)은 위치(a~c)에 관계없이 거의 일정하다고 생각할 수 있다.In order to perform the address discharge, the discharge formation time 80, the statistical delay time 81, and the charge formation time 82 are required from the time when the set of the scan pulse 53 and the address pulse 60 are applied. The discharge formation time 80 is a time from the start of the application of the address pulse 60 (rising) until the discharge is formed. The statistical delay time 81 is a statistical delay time by the amount of charge present in the cell. The charge formation time 82 is a time until the transfer of charge is stopped after discharge and the wall charge as shown in FIG. 6 is formed. These times 80, 81, and 82 can be considered to be almost constant regardless of the positions a to c.

또한, 주사 펄스(53)에 전압 강하(57)의 영향이 존재할 경우에는, 방전 지연 시간(83)이 또한 발생한다. 예를 들어, Y구동 회로(102)로부터 먼 c의 위치의 주사 펄스(53c)는 전압 강하(57c)가 크기 때문에, 전압 강하(57c)의 영향에 의한 큰 방전 지연 시간(83)이 발생한다. 또한, a의 위치에서는 방전 지연 시간(83)이 작기 때문에 무시하고 있다. 또한, c의 위치에서는, Y구동 회로(102)로부터 먼 블록(B4)(90)에 대응하기 때문에, 그 블록(B4)(90)으로부터의 어드레스 펄스(60c)는 주사 펄스(53c)에 대하여 지연되어 인가된다. 따라서, 소정의 주사 펄스(53)의 인가 기간 내(상승까지)에서의 전하 형성 시간(82)이 짧아져(전하 형성 시간(82c)), 충분한 벽전하가 형성되지 않는다. 이에 따라, 특히 Y구동 회로(102)로부터 먼 위치(예: c)에서의 비점등 셀의 발생으로 이어진다.In addition, when the influence of the voltage drop 57 is present on the scan pulse 53, the discharge delay time 83 also occurs. For example, since the voltage drop 57c has a large voltage drop 57c at the position c located away from the Y drive circuit 102, a large discharge delay time 83 due to the influence of the voltage drop 57c occurs. . In addition, since the discharge delay time 83 is small at the position a, it is ignored. In addition, since the position c corresponds to the block B4 (90) far from the Y drive circuit 102, the address pulse 60c from the block B4 (90) is compared with the scan pulse 53c. It is delayed and applied. Therefore, the charge formation time 82 within the application period of the predetermined scan pulse 53 (up to an increase) becomes short (charge formation time 82c), so that sufficient wall charges are not formed. This leads to the generation of a non-lighting cell, especially at a position distant from the Y drive circuit 102 (e.g. c).

<어드레스 동작 타이밍-실시예><Address Operation Timing-Embodiment>

한편, 도 9에 있어서, 본 실시예에서의 주요한 특징인 어드레스 동작의 타이밍을 설명한다. 도 8과 같이 어드레스 구동 회로(105)가 복수의 분할된 블록(B1~B4)(90)으로 구성될 경우에서, Y구동 회로(102)로부터 먼 블록(B4)(90)부터 먼저, 가까운 블록(B1)(90)일수록 나중이 되도록, 복수의 어드레스 펄스(60)의 순차 인가를 행하는 구성예이다. 즉, 본 예에서는, 어드레스 구동 회로(105)의 블록(90)에서, B4, B3, B2, B1의 차례로 일정하게 타이밍을 어긋나게 하여 어드레스 펄스(60)를 출력·인가하는 것이다. 이것은 임피던스의 차이에 의한 전압 강하의 영향과 주사 라인 상의 주사 펄스(53)의 전파 지연을 고려한 타이밍에서 각 어드레스 펄스(60)를 인가하는 것이기도 하다.9, the timing of the address operation, which is a major feature in the present embodiment, will be described. In the case where the address driving circuit 105 is composed of a plurality of divided blocks B1 to B4 90 as shown in FIG. 8, the first block closest to the first block B4 and 90 far from the Y driving circuit 102 is shown. (B1) 90 is a configuration example in which plural address pulses 60 are sequentially applied so as to be later. That is, in this example, in the block 90 of the address drive circuit 105, the address pulse 60 is outputted and applied with constant timing shifted in the order of B4, B3, B2, and B1. This is also the application of each address pulse 60 at a timing that takes into account the effect of the voltage drop due to the difference in impedance and the propagation delay of the scan pulse 53 on the scan line.

예를 들어, Y구동 회로(102)로부터 먼 c의 위치에서의 주사 펄스(53c)는 전압 강하(57c)가 크기 때문에, 전압 강하(57c)의 영향에 의한 방전 지연 시간(83)이 크다. 그러나, c의 위치에 대응하는 먼 블록(B4)(90)부터 먼저 차례로 어드레스 펄스(60)가 인가됨으로써, 주사 펄스(53c)와 동시에(지연 없이), 어드레스 펄스(60c)가 인가되기 때문에, 소정의 주사 펄스(53)의 인가 기간 내에서 전하 형성 시간(82)이 충분히 취해져, 벽전하의 형성을 행할 수 있다. 또한, 한편, Y구동 회로(102)로부터 가까운 a의 위치에 대응하는 블록(B1)(90)으로부터 인가하는 어드레스 펄스(60a)는 주사 펄스(53a)에 대하여 지연되어 인가되지만, 방전 지연 시간(83)이 적은 만큼, 전하 형성 시간(82)을 충분히 취하기 때문에, 문제없다.For example, since the scan pulse 53c at the position c far from the Y drive circuit 102 has a large voltage drop 57c, the discharge delay time 83 due to the influence of the voltage drop 57c is large. However, since the address pulse 60 is applied in order from the far block (B4) 90 corresponding to the position of c first, the address pulse 60c is applied simultaneously with the scan pulse 53c (without delay), The charge formation time 82 is sufficiently taken within the application period of the predetermined scan pulse 53, whereby wall charges can be formed. On the other hand, although the address pulse 60a applied from the block B1 90 corresponding to the position of a close to the Y drive circuit 102 is applied with a delay with respect to the scan pulse 53a, the discharge delay time ( Since the number 83) is small enough, the charge formation time 82 is sufficiently taken, so there is no problem.

이와 같이, Y구동 회로(102)로부터 먼 위치의 어드레스 전극(15)에 대응하는 블록(B4)(90)으로부터 가까운 위치의 어드레스 전극(15)에 대응하는 블록(B1)(90)으로 차례로 타이밍을 어긋나게 하여 어드레스 펄스(60)를 인가하는 것이 특징이고, 소정의 주사 펄스(53)의 인가 기간 내에 확실하게 어드레스 방전을 발생시키는 것이 실현된다. 도 9와 같은 타이밍 구성에 의해 복수의 어드레스 펄스(60)의 인가의 타이밍을 어긋나게 한 경우, 도 20과 같은 종래 기술예와는 상이하게, 상술한 어드레스 방전 지연에 의한 비점등 셀의 발생을 방지할 수 있다.Thus, timing is sequentially performed from the block B4 90 corresponding to the address electrode 15 at a position far from the Y drive circuit 102 to the block B1 90 corresponding to the address electrode 15 at a position close to the Y driving circuit 102. It is characterized by applying the address pulse 60 by shifting the gap, and reliably generating the address discharge within the application period of the predetermined scan pulse 53. When the timing of the application of the plurality of address pulses 60 is shifted by the timing configuration as shown in Fig. 9, unlike the prior art example as shown in Fig. 20, the occurrence of the non-lighting cell due to the above-described address discharge delay is prevented. can do.

<타이밍 구성(1)><Timing configuration (1)>

다음으로, 도 10에 있어서, 실시예 1에서의 구동 방식 및 타이밍의 구성예(제 1 구성)를 설명한다. 도 10 등은 도 9에 대응하고 있고, 도 9의 구성을 기본으로 하여 더 나아가 어드레스 펄스(60)의 상세를 설계한 예이다. 또한, 간단하게 하기 위해 전체 셀을 선택할 경우의 파형을 예시하고 있다.Next, in FIG. 10, the structural example (1st structure) of the drive system and timing in Example 1 is demonstrated. FIG. 10 and the like correspond to FIG. 9, and are examples of further designing the details of the address pulse 60 based on the configuration of FIG. 9. In addition, the waveform in the case of selecting all the cells for the sake of simplicity is illustrated.

도 10의 (a)~(c)의 주사 펄스(53){53-1, 53-2, 53-n}는 SF(30)의 TA(32)에서, Y구동 회로(102)로부터, PDP(10)의 표시 영역의 복수의 행의 주사 라인에 대하 여 행마다 타이밍을 어긋나게 하여 순차 인가되는 주사 펄스(53)의 예를 나타낸다. 예를 들어, (a)의 주사 펄스(53-1)는 제 1 행의 주사 라인에 대한 기간(y1)에서의 인가에 대응한다. (b)의 주사 펄스(53-2)는 이어서 제 2 행의 주사 라인에 대한 기간(y2)에서의 인가에 대응한다. (c)의 주사 펄스(53-n)는 최후의 n번째의 행의 주사 라인에 대한 기간(yn)에서의 인가에 대응한다. 또한, 각 기간(y1~yn)은 일정하다. 이들 주사 펄스(53)에는, 상술한 전압 강하(57)가 생긴다.Scan pulses 53 (53-1, 53-2, 53-n) of FIGS. 10A to 10C show the PDP from the Y drive circuit 102 in the TA 32 of the SF 30. An example of the scanning pulses 53 which are sequentially applied with the timing shifted for each row with respect to the scanning lines of the plurality of rows in the display area of (10) is shown. For example, the scan pulse 53-1 in (a) corresponds to the application in the period y1 for the scan line in the first row. The scan pulse 53-2 in (b) then corresponds to the application in the period y2 for the scan line in the second row. The scan pulse 53-n in (c) corresponds to the application in the period yn for the scan line of the last n-th row. In addition, each period y1-yn is constant. These scan pulses 53 generate the above-described voltage drop 57.

또한, 행에서의 방전시키기를 원하는 셀(점등 대상 셀)에서는, (a)~(c)의 주사 펄스(53)의 타이밍에 맞춰, (d)~(f)의 어드레스 펄스(61)가 대응하는 어드레스 구동 회로(105)의 블록(90)으로부터 인가된다. (d)~(f)의 어드레스 펄스(61){61-c, 61-b, 61-a}는 PDP(10)의 표시 영역의 복수의 어드레스 전극(15)에 대하여, Y구동 회로(102)로부터의 위치(c, b, a)에 따라, 어드레스 구동 회로(105)의 블록(B1~B4)(90)으로부터, 블록(90)마다 타이밍을 어긋나게 하여 순차 인가되는 어드레스 펄스(60)의 예를 나타내고 있다. 예를 들어, (d)의 어드레스 펄스(61-c)는 Y구동 회로(102)로부터 먼 c의 위치의 어드레스 전극(15)에 대응하는 블록(B4)(90)으로부터의 인가에 대응한다. (b)의 어드레스 펄스(61-b)는 중간 정도의 b의 위치의 어드레스 전극(15)에 대응하는 블록(B3 내지 B2)(90)으로부터의 인가에 대응한다. (c)의 어드레스 펄스(61-a)는 가까운 a의 위치의 어드레스 전극(15)에 대응하는 블록(B1)(90)으로부터의 인가에 대응한다. 3종류의 어드레스 펄스(61){61-c, 61-b, 61-a}에서, 그 인접하는 인가 타이밍의 일정한 어긋남(지연)을 t로 나타내고 있다.In the cells (lighting target cells) which want to be discharged in a row, the address pulses 61 of (d) to (f) correspond to the timing of the scan pulses 53 of (a) to (c). Is applied from the block 90 of the address driving circuit 105. The address pulses 61 (61-c, 61-b, 61-a) of (d) to (f) are Y drive circuits 102 with respect to the plurality of address electrodes 15 in the display area of the PDP 10. From the blocks B1 to B4 and 90 of the address driving circuit 105, the timing pulses are shifted for each block 90 and sequentially applied to the address pulses 60, respectively. An example is shown. For example, the address pulse 61-c of (d) corresponds to the application from the block (B4) 90 corresponding to the address electrode 15 at the position of c far from the Y drive circuit 102. The address pulse 61-b in (b) corresponds to the application from blocks B3 to B2 90 corresponding to the address electrode 15 at the position of intermediate b. The address pulse 61-a in (c) corresponds to the application from the block B1 90 corresponding to the address electrode 15 at the position a near a. In three types of address pulses 61 (61-c, 61-b, 61-a), a constant shift (delay) of the adjacent application timings is denoted by t.

제 1 구성에서는, 각 주사 펄스(53)의 인가 기간(y1~yn)에 대한 각 어드레스 펄스(61)의 인가 기간·펄스 폭(Wc~Wa)은 일정하고, 어드레스 펄스(61)의 인가 기간의 쪽이 약간 짧다. 먼 c의 위치의 어드레스 펄스(61-c)의 상승(인가 개시)은 주사 펄스(53)의 하강(인가 개시)과 동시이다. 또한, 가까운 a의 위치의 어드레스 펄스(61-a)의 하강(인가 종료)은 주사 펄스(53)의 상승(인가 종료)과 동시이다.In the first configuration, the application period and pulse widths Wc to Wa of the address pulses 61 with respect to the application periods y1 to yn of the respective scan pulses 53 are constant, and the application period of the address pulses 61 is constant. Is slightly shorter. The rise (start of application) of the address pulse 61-c at the position of distant c coincides with the fall (start of application) of the scan pulse 53. Further, the falling (end of application) of the address pulse 61-a at the position of the close a is simultaneous with the rise (end of application) of the scan pulse 53.

특히, 도 10의 제 1 구성은 회로 구성이 용이하고, 주사 펄스(53)의 상승(인가 종료)까지 각 위치(a~c)의 모든 어드레스 펄스(61)의 인가 단위 시간이 종료되기(하강하기) 때문에, 기입 오류의 우려가 없다.In particular, the first configuration of FIG. 10 is easy to configure the circuit, and the application unit time of all the address pulses 61 at each position a to c is terminated (falling) until the scanning pulse 53 rises (ends application). There is no fear of writing error.

<어드레스 펄스의 타이밍의 지연을 발생시키는 구성예><Configuration Example of Delaying Timing of Address Pulse>

본 PDP 장치(100)에서, 복수의 어드레스 펄스(60)의 인가의 타이밍을 조금씩 어긋나게 하는 것(환언하면, 나중의 펄스를 지연시키는 것)에 대응한 구성예로서 이하가 있다.In this PDP apparatus 100, the following is an example of a structure corresponding to shifting the timing of application of the some address pulse 60 little by little (in other words, delaying a later pulse).

상기 인가 타이밍의 어긋남(지연) 및 그 구동 제어는 IC의 입출력의 전반 지연 시간을 이용할 수 있기 때문에, 인접하는 어드레스 펄스(60)의 인가 타이밍의 어긋남의 단위 시간(t)은 예를 들어, 최소 5nsec(나노초)이다. 즉, 복수의 블록(90)을 포함하는 어드레스 구동 회로(105)를 실장한 IC의 구성에서, IC의 입출력의 전반 지연 시간을 이용하여, 인접하는 블록(90)끼리에서 타이밍의 어긋남의 단위 시간(t)이 5nsec의 어드레스 펄스(60)를 출력한다.Since the deviation (delay) of the application timing and its driving control can utilize the propagation delay time of the input / output of the IC, the unit time t of the deviation of the application timing of the adjacent address pulses 60 is, for example, the minimum. 5 nsec (nanosecond). That is, in the configuration of the IC in which the address driving circuit 105 including the plurality of blocks 90 is mounted, the unit time of the timing deviation in adjacent blocks 90 using the propagation delay time of the input / output of the IC. (t) outputs an address pulse 60 of 5 nsec.

또한, 상기 인가 타이밍의 어긋남은 어드레스 구동 회로 등에서의, 클록에 의해 타이밍 제어를 행하는 소자에 의해 실현할 수 있다. 이 소자로서는, 예를 들 어 카운터나 시프트 레지스터를 사용한다.The deviation of the application timing can be realized by an element which performs timing control by a clock in an address driving circuit or the like. As this element, a counter or a shift register is used, for example.

또한, 상기 인가 타이밍의 어긋남은 어드레스 펄스 및 구동 제어 신호 등의 신호에 관계되는, 전송로의 배선 길이를 이용하여 실현할 수 있다.In addition, the deviation of the application timing can be realized by using the wiring length of the transmission path related to signals such as address pulses and drive control signals.

도 11에, PDP 장치(100)에서의 상기 어드레스 펄스(60)의 타이밍의 지연을 발생시키는 구성예를 나타내고 있다. 도 11에 있어서, PDP 장치(100)의 어드레스 구동 회로(105)는 도 8과 같이 4개의 블록(B1~B4)(90)으로 구성되어 있고, 각각, 제어 회로(110) 측으로부터의 입력 라인 상에, 어드레스 펄스(60)의 인가 타이밍의 지연량에 따른 수의 지연기(150)가 삽입, 배치된 구성이다. 1개의 지연기(150)가 인가 타이밍의 어긋남의 단위 시간(t=5[nsec])만큼의 지연의 발생에 대응하고 있다.11 shows a configuration example in which the timing delay of the address pulse 60 in the PDP apparatus 100 is generated. In FIG. 11, the address driving circuit 105 of the PDP apparatus 100 is composed of four blocks B1 to B4 90 as shown in FIG. 8, and each of the input lines from the control circuit 110 side. In this configuration, a number of delayers 150 are inserted and arranged in accordance with the delay amount of the application timing of the address pulse 60. One delay unit 150 corresponds to the occurrence of a delay by the unit time (t = 5 [nsec]) of the deviation of the application timing.

<타이밍 구성(2)><Timing configuration (2)>

다음으로, 도 12에 있어서, 어드레스 펄스(60)에 지연을 부여하기 위한 다른 구동 방식 및 타이밍의 구성예(제 2 구성)를 나타낸다. 도 12에 있어서, 도 10과는 약간 다른 파형의 어드레스 펄스(62){62-c, 62-b, 62-a}룰 갖는다.Next, in FIG. 12, the example of a structure (2nd structure) of the other drive system and timing for giving a delay to the address pulse 60 is shown. In FIG. 12, address pulses 62 (62-c, 62-b, 62-a) of slightly different waveforms from FIG. 10 are included.

제 2 구성에서, 복수의 어드레스 펄스(62)의 인가 개시 타이밍만을 지연시키고, 인가 종료 타이밍을 맞춘다. 먼 c의 위치에 대응한 어드레스 펄스(62-c)에 대하여, 중간 정도의 b의 위치에 대응한 어드레스 펄스(62-b)의 상승 측만을 지연(예를 들어, t)시키고, 동일한 어드레스 펄스(62-b)의 하강 측을, 어드레스 펄스(62-c)의 하강(및 주사 펄스(53)의 하강)과 동시에 하고 있다. 마찬가지로, 어드레스 펄스(62-c)에 대하여, 가까운 a의 위치에 대응한 어드레스 펄스(62-a)의 상승 측만 을 지연(예를 들어, 2t)시키고, 동일한 어드레스 펄스(62-a)의 하강 측을, 어드레스 펄스(62-c)의 하강(및 주사 펄스(53)의 상승)과 동시에 하고 있다. 가까운 a의 위치의 어드레스 펄스(62-a)의 인가 기간·펄스 폭(Wa')은 제 1 구성의 어드레스 펄스(61-a)의 펄스 폭(Wa)과 동일하다. 먼 c의 위치에 대응한 어드레스 펄스(62-c)의 인가 기간·펄스 폭(Wc')은 주사 펄스(53c)의 행 단위의 인가 기간·펄스 폭(y1 등)과 동일하다.In the second configuration, only the application start timing of the plurality of address pulses 62 is delayed and the application end timing is adjusted. With respect to the address pulse 62-c corresponding to the position of distant c, only the rising side of the address pulse 62-b corresponding to the position of intermediate b is delayed (for example, t), and the same address pulse The falling side of the 62-b is coincident with the falling of the address pulse 62-c (and the falling of the scan pulse 53). Similarly, with respect to the address pulse 62-c, only the rising side of the address pulse 62-a corresponding to the position of a close is delayed (for example, 2t), and the same address pulse 62-a falls. The side is simultaneously with the falling of the address pulse 62-c (and the rising of the scan pulse 53). The application period pulse width Wa 'of the address pulse 62-a at the position of a near is the same as the pulse width Wa of the address pulse 61-a of the first configuration. The application period pulse width Wc 'of the address pulse 62-c corresponding to the position of distant c is equal to the application period pulse width (y1 and the like) in units of rows of the scan pulse 53c.

특히, 도 12의 제 2 구성은 Y구동 회로(102)로부터 먼 위치(예를 들어: c)에 대응하는 블록(90)(예: B4)이 충분한 어드레스 펄스(62)의 인가 기간(예: Wc')을 취하기 때문에, 비점등 셀의 발생을 더 방지할 수 있다. 또한, 주사 펄스(53)의 상승까지 각 위치(a~c)의 모든 어드레스 펄스(62)의 인가가 종료되기 때문에, 기입 오류의 우려가 없다.In particular, the second configuration of FIG. 12 is a period of application (e.g., an address pulse 62) in which a block 90 (e.g., B4) corresponding to a position (e.g., c) far from the Y drive circuit 102 is sufficient. Wc '), it is possible to further prevent the occurrence of a non-lighting cell. In addition, since the application of all the address pulses 62 at the respective positions a to c is terminated until the scan pulse 53 rises, there is no fear of writing error.

<타이밍 구성(3)><Timing configuration (3)>

다음으로, 도 13에 있어서, 또 다른 구동 방식 및 타이밍 구성예(제 3 구성)를 나타낸다. 도 13에 있어서, 도 10과는 약간 다른 파형의 어드레스 펄스(63){63-c, 63-b, 63-a}를 갖는다.Next, still another drive system and timing configuration example (third configuration) are shown in FIG. In FIG. 13, there are address pulses 63 (63-c, 63-b, 63-a) of waveforms slightly different from FIG.

제 3 구성에서, 먼 c의 위치에 대응한 어드레스 펄스(63-c)의 인가 단위 기간·펄스 폭(Wc")에 대하여, 중간 정도의 b의 위치에 대응한 어드레스 펄스(63-b)의 펄스 폭(Wb") 및 가까운 a의 위치에 대응한 어드레스 펄스(63-a)의 펄스 폭(Wa")을, 서로 동일하게 한다. 어드레스 펄스(63-c)의 펄스 폭(Wc") 및 다른 펄스 폭(Wb", Wa")은 주사 펄스(53)의 행 단위의 인가 기간·펄스 폭(y1 등)과 동일 하다.In the third configuration, with respect to the application unit period pulse width Wc " of the address pulse 63-c corresponding to the position of distant c, the address pulse 63-b corresponding to the position of medium b is provided. The pulse width Wa " of the address pulse 63-a corresponding to the pulse width Wb " and the position of near a is made equal to each other. The pulse width Wc " of the address pulse 63-c and The other pulse widths Wb "and Wa" are the same as the application period and pulse width (y1 and the like) in units of rows of the scan pulse 53.

그리고, 어드레스 펄스(63) 사이의 지연(예를 들어, t)에 의해, 지연이 있는 어드레스 펄스(63-b, 63-a)의 하강(인가 종료)이 다음의 예를 들어, 제 2 주사 펄스(53-2)의 하강(인가 개시)보다 약간 지연되어도 관계없다는 예이다. 즉, 지연이 있는 어드레스 펄스(63-b, 63-a)의 인가 기간의 최후가 주사 펄스(53)의 인가 기간에 약간 겹쳐진다. 그러나, 상기한 바와 같이 어드레스 펄스(63)와 다음의 주사 펄스(53)에 의해 겹쳐지는 시간이 짧을 경우에는, 기입 오류 방전(어드레스 방전)이 생기지 않기 때문에, 특별히 문제는 없다.Then, due to the delay between the address pulses 63 (for example, t), the falling (application termination) of the delayed address pulses 63-b and 63-a is performed in the following example, for example, as a second scan. It is an example that it may delay slightly rather than the fall (start of application) of the pulse 53-2. That is, the end of the application period of the delayed address pulses 63-b and 63-a slightly overlaps the application period of the scan pulse 53. However, when the time overlapped by the address pulse 63 and the next scan pulse 53 is short as described above, there is no problem in particular because a write error discharge (address discharge) does not occur.

특히, 도 13의 제 3 구성에서는, 회로 구성이 용이하고, Y구동 회로(102)로부터 먼 위치(예: c)에 대응하는 블록(90)(예: B4)이 충분한 어드레스 펄스(63)의 인가 기간(예: Wc")을 취하기 때문에, 비점등 셀의 발생을 더 방지할 수 있다.In particular, in the third configuration of FIG. 13, the circuit configuration is easy, and the block 90 (for example, B4) corresponding to a position (for example, c) far from the Y drive circuit 102 is sufficient for the address pulse 63. Since the application period (for example, Wc ") is taken, generation of non-lighting cells can be further prevented.

(실시예 2)(Example 2)

다음으로, 도 14~도 19를 참조하면서 본 발명의 실시예 2를 설명한다. 실시예 2에서는, 실시예 1을 기본 구성으로 하여, 더 나아가 어드레스 구동 회로(105)가 상이한 구성, 및 그에 대응하는 구동 방식 및 타이밍의 구성예를 나타낸다.Next, Example 2 of this invention is described, referring FIGS. 14-19. In Embodiment 2, using Embodiment 1 as a basic configuration, the address drive circuit 105 further shows different configurations, and examples of configurations of drive schemes and timings corresponding thereto.

<어드레스 구동 회로 구성(2)><Address driving circuit configuration (2)>

도 14에 있어서, 실시예 2의 PDP 장치(100)의 구성, 특히 어드레스 구동 회로(105)의 제 2 구성을 설명한다. 실시예 2에서는, PDP(10)의 복수의 어드레스 전극(15)의 구동을 위해, 제 1 방향으로 복수로 분할된 어드레스 구동 회로(105)로 구성되고, 또한 각 어드레스 구동 회로(105)가 복수의 블록(90)으로 분할되어 구성 되며, 각 블록(90)으로부터 대응하는 어드레스 전극(15) 그룹의 구동을 행한다. 본 예에서는, 2개의 어드레스 구동 회로(105L, 105R)를 갖고, 그들 제 1 및 제 2 어드레스 구동 회로(105L, 105R)는 각각 2개의 블록(90)으로 구성되며, 전체는 합계 4개의 블록(B1~B4)(90)으로 구성된다. 2개의 어드레스 구동 회로(105L, 105R)는 PDP(10)의 표시 영역의 좌측 절반, 우측 절반의 어드레스 전극(15) 그룹의 구동에 대응한 것이고, 제 1 어드레스 구동 회로(105L)는 좌측 절반의 것을 구동하고, 제 2 어드레스 구동 회로(105R)는 우측 절반의 것을 구동한다.In FIG. 14, the structure of the PDP apparatus 100 of Embodiment 2, especially the 2nd structure of the address drive circuit 105 is demonstrated. In Embodiment 2, in order to drive the plurality of address electrodes 15 of the PDP 10, the address driving circuit 105 is divided into a plurality of parts in the first direction. The block 90 is divided into blocks 90 and the corresponding group of address electrodes 15 is driven from each block 90. In this example, there are two address driving circuits 105L and 105R, and the first and second address driving circuits 105L and 105R are each composed of two blocks 90, and a total of four blocks ( It consists of B1-B4) 90. The two address driving circuits 105L and 105R correspond to the driving of the group of address electrodes 15 on the left half and the right half of the display area of the PDP 10, and the first address driving circuit 105L is on the left half of the display region. The second address driving circuit 105R drives the right half.

또한, 도 14의 어드레스 구동 회로(105)의 구성은 도 8의 어드레스 구동 회로(105)의 구성을, PDP(10)의 제 1 방향의 길이의 연장(어드레스 전극(15) 수의 증가)에 따라, 복수 반복적으로 배치한 것으로 잡을 수도 있다.In addition, the configuration of the address driving circuit 105 of FIG. 14 causes the configuration of the address driving circuit 105 of FIG. 8 to be extended (increasing the number of address electrodes 15) in the length of the first direction of the PDP 10. Therefore, it can also be taken as what has been arrange | positioned repeatedly.

<타이밍 구성(4)><Timing configuration (4)>

다음으로, 도 15에 있어서, 실시예 2에서의 구동 방식 및 타이밍의 구성예(제 4 구성)를 설명한다. 도 15의 제 4 구성은 상술한 제 1 구성과 동일한 아이디어를, 도 14의 PDP 장치(100)의 제 2 구성에 대하여 적용한 것이다.Next, in FIG. 15, the structural example (fourth structure) of the drive system and timing in Example 2 is demonstrated. The fourth configuration in FIG. 15 applies the same idea as the first configuration described above to the second configuration of the PDP apparatus 100 in FIG. 14.

실시예 1과 마찬가지로, TA(32)에서, Y구동 회로(102)로부터, (a)~(c)의 주사 펄스(53){53-1, 53-2, 53-n}가 차례로 인가된다.As in the first embodiment, in the TA 32, the scan pulses 53 (53-1, 53-2, 53-n) of (a) to (c) are sequentially applied from the Y drive circuit 102. .

또한, 주사 라인 상의 점등 대상 셀에서는, 주사 펄스(53)에 맞춰, (d)~(g)의 어드레스 펄스(64){64-4, 64-3, 64-2, 64-1}가 대응하는 어드레스 구동 회로(105)의 블록(B1~B4)(9)으로부터 인가된다.In addition, in the cell to be lit on the scan line, the address pulses 64 (64-4, 64-3, 64-2, 64-1) of (d) to (g) correspond to the scan pulses 53. Is applied from blocks B1 to B4 (9) of the address drive circuit 105.

(d), (e)의 어드레스 펄스(64-4, 64-3)는 동일한 제 2 어드레스 구동 회 로(105R) 내에서의 다른 블록(B4, B3)(90)으로부터의 어드레스 펄스(64)를 나타내고 있다. 마찬가지로, (f), (g)의 어드레스 펄스(64-2, 64-1)도 동일한 제 1 어드레스 구동 회로(105L) 내에서의 다른 블록(B2, B1)(90)으로부터의 어드레스 펄스(64)를 나타내고 있다. 이들 어드레스 펄스(64)는 각각의 어드레스 구동 회로(105L, 105R)에서, Y구동 회로(102)로부터 먼 위치의 어드레스 전극(15)의 구동에 대응한 블록(90)부터 먼저, 타이밍을 어긋나게 하여 인가한다. 예를 들어, 각 어드레스 구동 회로(105L, 105R)의 우측의 블록(B2, B4)(90)끼리에서는, 그 어드레스 펄스(64-2, 64-4)의 인가 타이밍 및 펄스 폭(W2, W4)이 동일하다. 또한, 좌측의 블록(B1, B3)(90)끼리에서도, 어드레스 펄스(64-1, 64-3)의 인가 타이밍(지연) 및 펄스 폭(W1, W3)이 동일하다. 상기 구성에 의해, 실시예 1과 마찬가지로, 어드레스 방전 지연에 의한 비점등 셀의 발생을 방지할 수 있다.The address pulses 64-4 and 64-3 of (d) and (e) are address pulses 64 from other blocks B4 and B3 90 in the same second address drive circuit 105R. Indicates. Similarly, the address pulses 64-2 and 64-1 of (f) and (g) also have address pulses 64 from other blocks B2 and B1 90 in the same first address driving circuit 105L. ). These address pulses 64 first shift the timing from the block 90 corresponding to the drive of the address electrode 15 at a position far from the Y drive circuit 102 in each of the address drive circuits 105L and 105R. Is authorized. For example, in the blocks (B2, B4) 90 on the right side of each address driving circuit 105L, 105R, the application timing and pulse widths W2, W4 of the address pulses 64-2, 64-4. ) Is the same. The timing (delay) and pulse widths W1 and W3 of the address pulses 64-1 and 64-3 are also the same in the blocks B1 and B3 90 on the left side. By the above configuration, similarly to the first embodiment, generation of the non-lighting cell due to the address discharge delay can be prevented.

<어드레스 구동 회로 구성(3)><Address driving circuit configuration (3)>

다음으로, 도 16에 있어서, 실시예 2의 PDP 장치(100)의 다른 구성, 특히 어드레스 구동 회로(105)의 제 3 구성을 설명한다. 도 16의 제 3 구성에서, 상술한 바와는 상이한 형식으로 복수 구성된 각 어드레스 구동 회로(105) 내에서, Y구동 회로(102)로부터 먼 위치에 있는 어드레스 전극(15)의 구동에 대응한 블록(90)부터 먼저, 블록(90) 단위로 타이밍을 어긋나게 하여 어드레스 펄스(60)를 순차 인가한다.Next, in FIG. 16, another configuration of the PDP apparatus 100 of the second embodiment, in particular, a third configuration of the address driving circuit 105 will be described. In the third configuration of FIG. 16, a block corresponding to the drive of the address electrode 15 located at a position far from the Y drive circuit 102 in each of the address drive circuits 105 constituted in a different form from that described above ( First, the address pulses 60 are sequentially applied with the timing shifted in units of blocks 90.

본 예에서는, PDP(10)에 대하여 상하 개별의 2개의 어드레스 구동 회로(105O, 105E)를 갖고, 그들 제 1 및 제 2 어드레스 구동 회로(105O, 105E)는 각 각 4개의 블록(90)으로 구성되며, 전체는 합계 8개의 블록(B1~B8)(90)으로 구성된다. 제 1 어드레스 구동 회로(105O)는 PDP(10)의 표시 영역의 복수의 어드레스 전극(15) 중, 홀수 번째의 것을 구동하고, 제 2 어드레스 구동 회로(105E)는 짝수 번째의 것을 구동한다. 각 어드레스 구동 회로(105)는 제어 회로(110)로부터 거의 동일한 거리에서 접속되고, PDP(10)에 대하여 거의 대칭적인 구성이다.In the present example, the PDP 10 has two address drive circuits 105O and 105E that are separate up and down, and the first and second address drive circuits 105O and 105E are respectively divided into four blocks 90. The whole is comprised with eight blocks (B1-B8) 90 in total. The first address driver circuit 105O drives the odd numbered one of the plurality of address electrodes 15 in the display area of the PDP 10, and the second address driver circuit 105E drives the even numbered one. Each address driving circuit 105 is connected at approximately the same distance from the control circuit 110 and has a configuration substantially symmetrical with respect to the PDP 10.

도 16과 같이, 인접하는 어드레스 전극(15)을 상하 개별의 어드레스 구동 회로(105O, 105E)의 대응하는 블록(90)에 의해 구동하는 구성에서는, Y구동 회로(102)에 대하여 해당 인접 어드레스 전극(15) 및 대응 블록(90)(예: B1, B5)까지의 거리가 상하 블록(90)(B1, B5)에서 거의 차이가 생기지 않는다. 따라서, 상하의 어드레스 구동 회로(105)의 제 1 방향의 블록(90)에서 Y구동 회로(102)로부터 먼 쪽부터 먼저, 또한, 상하의 어드레스 구동 회로(105)의 대응 블록(90)끼리에서 동시에, 어드레스 펄스(60)를 인가한다. 이와 같이 해도, 상술한 구성과 동일한 효과를 얻을 수 있다.As shown in Fig. 16, in the configuration in which the adjacent address electrodes 15 are driven by the corresponding blocks 90 of the upper and lower individual address driving circuits 105O and 105E, the adjacent address electrodes with respect to the Y driving circuit 102 are shown. The distance to (15) and the corresponding block 90 (e.g., B1, B5) hardly occurs in the upper and lower blocks 90 (B1, B5). Therefore, in the block 90 in the first direction of the upper and lower address driving circuits 105, first from the side farther from the Y driving circuit 102, and simultaneously in the corresponding blocks 90 of the upper and lower address driving circuits 105, The address pulse 60 is applied. Even in this way, the same effects as in the above-described configuration can be obtained.

<어드레스 구동 회로 구성(4)><Address driving circuit configuration (4)>

다음으로, 도 17에 있어서, 실시예 2의 PDP 장치(100)의 다른 구성, 특히 어드레스 구동 회로(105)의 제 4 구성을 설명한다. 도 17의 제 4 구성에서, 상술한 것과는 상이한 형식으로 복수 구성된 각 어드레스 구동 회로(105) 내에서, 제 3 구성과 마찬가지로, Y구동 회로(102)로부터 먼 위치에 있는 어드레스 전극(15)의 구동에 대응한 블록(90)부터 먼저, 블록(90) 단위로 타이밍을 어긋나게 하여 어드레스 펄스(60)를 순차 인가한다.Next, in FIG. 17, another configuration of the PDP apparatus 100 of the second embodiment, in particular, a fourth configuration of the address driving circuit 105 will be described. In the fourth configuration of FIG. 17, in each address driving circuit 105 configured in a plurality of forms different from those described above, similarly to the third configuration, the address electrode 15 is driven at a position far from the Y driving circuit 102. First, the address pulse 60 is sequentially applied with the timing shifted in units of the block 90 from the block 90 corresponding to.

본 예에서는, PDP(10)에 대하여 상하 개별의 2개의 어드레스 구동 회로(105U, 105D)를 갖고, 그들 제 1 및 제 2 어드레스 구동 회로(105U, 105D)는 각각 4개의 블록(90)으로 구성되며, 전체는 합계 8개의 블록(B1~B8)(90)으로 구성된다. PDP(10)의 표시 영역의 복수의 어드레스 전극(15)은 상하의 영역으로 나누어져 구성되어 있고, 각각 다른 어드레스 구동 회로(105U, 105D)에 접속되어 있다. 제 1 어드레스 구동 회로(105U)는 표시 영역의 상측 절반 측의 주사 라인에 대응한 어드레스 전극(15) 그룹을 구동하고, 제 2 어드레스 구동 회로(105D)는 표시 영역의 하측 절반 측의 주사 라인에 대응한 어드레스 전극(15) 그룹을 구동한다. 도 17의 구성에서는, Y구동 회로(102)로부터 동일한 거리에 있는 상하의 어드레스 전극(15)을, 대응하는 상하의 어드레스 구동 회로(105U, 105D)의 블록(90)(예: B1, B5)에 의해 동시에 구동한다. 제 4 구성에서도, 상술한 구성과 동일한 효과를 얻을 수 있다.In the present example, the PDP 10 has two address drive circuits 105U and 105D, which are separated up and down, and the first and second address drive circuits 105U and 105D are each composed of four blocks 90. The whole is composed of eight blocks (B1 to B8) 90 in total. The plurality of address electrodes 15 in the display area of the PDP 10 are divided into upper and lower regions, and are connected to different address driving circuits 105U and 105D, respectively. The first address driving circuit 105U drives the group of address electrodes 15 corresponding to the scanning line on the upper half side of the display area, and the second address driving circuit 105D is connected to the scanning line on the lower half side of the display area. The corresponding group of address electrodes 15 is driven. In the configuration of FIG. 17, the upper and lower address electrodes 15 at the same distance from the Y driving circuit 102 are formed by blocks 90 (for example, B1 and B5) of the corresponding upper and lower address driving circuits 105U and 105D. Drive at the same time. Also in the fourth configuration, the same effects as in the above-described configuration can be obtained.

<타이밍 구성(5)><Timing configuration (5)>

다음으로, 도 18에 있어서, 상기 도 15의 구동 방식 및 타이밍의 구성예(제 4 구성)에 대하여, 복수의 어드레스 펄스(60)에 인가 타이밍의 어긋남을 부여하는 다른 구성예를 설명한다. 도 18의 구성예(제 5 구성)는 상술한 제 2 구성과 동일한 아이디어를, 도 16, 도 17 등의 복수의 어드레스 구동 회로(105)를 구비한 PDP 장치(100)의 구성에 대하여 적용한 것이다.Next, in FIG. 18, the structural example (fourth structure) of the drive method and timing of FIG. 15 is demonstrated about the other structural example which gives a shift of application timing to the some address pulse 60. FIG. The configuration example (fifth configuration) in FIG. 18 applies the same idea as the second configuration described above to the configuration of the PDP apparatus 100 including the plurality of address driving circuits 105 as shown in FIGS. 16 and 17. .

도 18에 있어서, (d), (e)의 어드레스 펄스(65){65-4, 65-3}는 예를 들어, 제 1 어드레스 구동 회로(105)에서의, Y구동 회로(102)에 대하여 먼 쪽의 블록(90) 과 가까운 쪽의 블록(90)의 것이다. 마찬가지로, (f), (g)의 어드레스 펄스(65){65-2, 65-1}는 예를 들어, 제 2 어드레스 구동 회로(105)에서의, 먼 쪽의 블록(90)과 가까운 쪽의 블록(90)의 것이다.In Fig. 18, the address pulses 65 (65-4, 65-3) of (d) and (e) are supplied to the Y driving circuit 102 in the first address driving circuit 105, for example. The block 90 on the far side and the block 90 on the near side. Similarly, the address pulses 65 (65-2, 65-1) of (f) and (g) are closer to the farther block 90 in the second address driving circuit 105, for example. Of block 90.

(d), (f)의 어드레스 펄스(65){65-4, 65-2}에 대하여, (e), (g)의 어드레스 펄스(65){65-3, 65-1}의 상승만을 지연시키고, (e), (g)의 어드레스 펄스(65){65-3, 65-1}의 하강을, (d), (f)의 어드레스 펄스(65){65-4, 65-2}의 하강(및 주사 펄스(53)의 상승)과 동시에 하고 있다. (d), (f)의 어드레스 펄스(65){65-4, 65-2}의 폭(W4', W2'), (e), (g)의 어드레스 펄스(65){65-3, 65-1}의 폭(W3', W1')은 각각 동일하다.With respect to the address pulse 65 {65-4, 65-2} of (d) and (f), only the rise of the address pulse 65 {65-3, 65-1} of (e) and (g) Delay, and the falling of the address pulses 65 (65-3, 65-1) of (e) and (g) is applied to the address pulses 65 (65-4, 65-2) of (d) and (f). } Is simultaneously dropped (and the rise of the scan pulse 53). (d), width (W4 ', W2') of address pulse 65 (65-4, 65-2) of (f), address pulse 65 (e), (g) (65-3, 65-1}, the widths W3 'and W1' are the same.

<타이밍 구성(6)><Timing configuration (6)>

다음으로, 도 19에 있어서, 복수의 어드레스 펄스(60)에 인가 타이밍의 어긋남(지연)을 부여하는 또 다른 구성예를 설명한다. 도 19의 구성예(제 6 구성)는 상술한 제 3 구성과 동일한 사고방식을, 도 16, 도 17 등의 PDP 장치(100)의 구성에 대하여 적용한 것이다.Next, in FIG. 19, the further structural example which gives a shift (delay) of application timing to the some address pulse 60 is demonstrated. The configuration example (sixth configuration) of FIG. 19 applies the same thinking method as the above-described third configuration to the configuration of the PDP apparatus 100 of FIGS. 16 and 17.

도 19에 있어서, (d), (e)의 어드레스 펄스(66){66-4, 66-3} 및 (f), (g)의 어드레스 펄스(66){66-2, 66-1}는 제 5 구성과 마찬가지로, 제 1 및 제 2 각 어드레스 구동 회로(105)의 먼 쪽과 가까운 쪽의 각 블록(90)의 것이다.19, address pulses 66 (66-4, 66-3) of (d) and (e) and address pulses 66 (66-2, 66-1) of (f) and (g). Is the same as that of each block 90 on the far side and near side of the first and second address drive circuits 105, as in the fifth configuration.

(d), (f)의 어드레스 펄스(66){66-4, 66-2}, 및 (e), (g)의 어드레스 펄스(66){66-3, 66-1}의 각 펄스 폭(W4"~W1")을 서로 동일하게 하고, (e), (g)의 어드레스 펄스(66){66-3, 66-1}의 하강이 다음의 예를 들어, 주사 펄스(53-2)의 하강 보다도 지연되는 예이다. 상술한 제 3 구성과 마찬가지로, 어드레스 펄스(66)의 인가 기간이 다음의 주사 펄스(53)의 인가 기간과 겹치는 타이밍이 짧을 경우에는, 특별히 문제는 없다.Pulse widths of the address pulses 66 (66-4, 66-2) of (d) and (f), and the address pulses 66 (66-3, 66-1) of (e) and (g). (W4 "to W1") are made equal to each other, and the falling of the address pulses 66 (66-3, 66-1) of (e) and (g) is the following example, for example, the scanning pulse 53-2. This is an example delayed rather than falling. Similarly to the third configuration described above, when the timing at which the application period of the address pulse 66 overlaps the application period of the next scan pulse 53 is short, there is no problem in particular.

이상 설명한 바와 같이, 각 실시예에 의하면, 어드레스 동작에서의 어드레스 방전 전류에 의한 주사 펄스(53)의 전압 강하나 불필요 복사의 영향에 관하여, 종래 기술예와는 상이하게 주사 라인 상의 위치의 영향을 고려한 구성으로 하고 있고, 특히 Y구동 회로(102)로부터 먼 쪽의 주사 펄스(53)의 전압 강하가 큰 개소(箇所)(예: c)에서의 어드레스 방전 지연에 의한 비점등 셀(표시 오류)의 발생을 방지할 수 있다. 이에 의해 PDP 표시 성능을 향상시킬 수 있다.As described above, according to each embodiment, the influence of the position on the scan line is considered differently from the conventional art regarding the influence of the voltage drop or unnecessary radiation of the scan pulse 53 due to the address discharge current in the address operation. In particular, the non-lighting cell (display error) caused by the address discharge delay at a location (for example, c) where the voltage drop of the scan pulse 53 far from the Y drive circuit 102 is large is large. It can prevent occurrence. Thereby, PDP display performance can be improved.

이상, 본 발명자에 의해 이루어진 발명을 실시예에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되지 않고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경할 수 있다. 상술한 구성은 어드레스 구동 회로(105)의 블록(90) 단위에서 어드레스 펄스(60)의 인가의 타이밍을 조금씩 어긋나게 하는(지연시키는) 것이지만, 블록(90) 단위가 아니라 1개 내지 복수개의 어드레스 전극(15) 단위에서 동일하게 제어하는 구성으로 할 수도 있다.As mentioned above, although the invention made by this inventor was demonstrated concretely based on the Example, this invention is not limited to the said Example, It can change variously in the range which does not deviate from the summary. The above-described configuration slightly shifts (delays) the timing of the application of the address pulse 60 in the block 90 unit of the address driving circuit 105, but one to a plurality of address electrodes rather than the block 90 unit. (15) It can also be set as the structure controlled similarly.

본 발명은 주사 전극과 어드레스 전극에 의해 어드레스 동작을 행하는 PDP 장치 등의 표시 장치에 이용할 수 있다.INDUSTRIAL APPLICABILITY The present invention can be used for a display device such as a PDP device which performs an address operation by a scan electrode and an address electrode.

Claims (13)

제 1 방향으로 거의 평행하게 연장되는 복수의 주사 전극 및 유지 전극과, 상기 제 1 방향으로 직교하는 제 2 방향으로 거의 평행하게 연장되는 복수의 어드레스 전극을 구비하고, 상기 주사 전극과 어드레스 전극의 교차 부분에 대응하여 표시 셀이 행렬 형상으로 구성되는 플라스마 디스플레이 패널과,A plurality of scan electrodes and sustain electrodes extending substantially parallel in a first direction, and a plurality of address electrodes extending substantially parallel in a second direction orthogonal to the first direction, the intersection of the scan electrode and the address electrode A plasma display panel in which display cells are configured in a matrix shape corresponding to the portion; 상기 복수의 주사 전극을 구동하는 주사 구동 회로와, 상기 복수의 유지 전극을 구동하는 유지 구동 회로와, 상기 복수의 어드레스 전극을 구동하는 어드레스 구동 회로를 갖고,A scan driving circuit for driving the plurality of scan electrodes, a sustain driving circuit for driving the plurality of sustain electrodes, and an address driving circuit for driving the plurality of address electrodes, 상기 플라스마 디스플레이 패널의 표시 영역에서의 발광 대상의 상기 표시 셀에 대하여, 상기 주사 구동 회로로부터의 상기 주사 전극에 대한 주사 펄스와 상기 어드레스 구동 회로로부터의 상기 어드레스 전극에 대한 어드레스 펄스를 거의 동일한 타이밍에서 인가함으로써 어드레스 방전을 발생시켜, 상기 표시 셀의 발광을 구동 제어하는 플라스마 디스플레이 장치로서,With respect to the display cell to be light-emitted in the display area of the plasma display panel, a scan pulse for the scan electrode from the scan driver circuit and an address pulse for the address electrode from the address driver circuit are approximately at the same timing. A plasma display apparatus which generates an address discharge by applying and drives driving control of light emission of the display cell. 상기 주사 펄스가 인가되는 상기 주사 전극에 대하여, 복수의 상기 어드레스 펄스의 인가의 타이밍을 어긋나게 하는 것이고,The timing of the application of the plurality of address pulses is shifted with respect to the scan electrode to which the scan pulse is applied, 상기 주사 전극의 라인 상에서 상기 주사 구동 회로로부터 먼 쪽의 위치부터 먼저, 가까운 쪽의 위치일수록 나중이 되도록, 상기 복수의 어드레스 펄스의 인가를 행하는 것을 특징으로 하는 플라스마 디스플레이 장치.And applying the plurality of address pulses so as to be later on the line of the scan electrode from the position farthest from the scan driving circuit, the position closer to the closer. 제 1 항에 있어서,The method of claim 1, 상기 어드레스 구동 회로는 상기 어드레스 전극 그룹의 각각의 구동에 대응한, 복수의 분할된 블록에 의해 구성되고,The address driving circuit is constituted by a plurality of divided blocks corresponding to driving of each of the address electrode groups, 상기 주사 구동 회로로부터 먼 쪽의 위치에 존재하는 상기 어드레스 전극의 그룹의 구동에 대응한 상기 어드레스 구동 회로의 블록부터 먼저, 상기 어드레스 펄스를 인가하는 것을 특징으로 하는 플라스마 디스플레이 장치.And the address pulse is first applied to a block of the address drive circuit corresponding to the drive of the group of address electrodes existing at a position far from the scan drive circuit. 제 1 항에 있어서,The method of claim 1, 상기 어드레스 구동 회로는 상기 플라스마 디스플레이 패널의 표시 영역에서의 상기 복수의 어드레스 전극의 홀수 번째와 짝수 번째로 나누어지는 제 1 및 제 2 그룹의 독립된 구동에 대응한, 제 1 및 제 2 어드레스 구동 회로에 의해 구성되고, 또한 이 제 1 및 제 2 어드레스 구동 회로는 각각, 상기 제 1 방향으로 분할되는 상기 어드레스 전극의 복수의 그룹의 구동에 대응한 복수의 분할된 블록에 의해 구성되고,The address driving circuit is provided to the first and second address driving circuits corresponding to the independent driving of the first and second groups divided into odd and even numbers of the plurality of address electrodes in the display area of the plasma display panel. The first and second address driving circuits are each constituted by a plurality of divided blocks corresponding to driving of a plurality of groups of the address electrodes divided in the first direction, 상기 주사 구동 회로로부터 먼 쪽의 위치에 존재하는 상기 어드레스 전극의 그룹의 구동에 대응한, 상기 제 1 및 제 2 어드레스 구동 회로의 블록부터 먼저, 또한 상기 제 1 및 제 2 어드레스 구동 회로의 대응하는 블록의 세트에서 동시에 이루어지도록, 상기 어드레스 펄스를 인가하는 것을 특징으로 하는 플라스마 디스플레이 장치.First from the blocks of the first and second address driving circuits corresponding to the driving of the group of address electrodes existing at positions far from the scan driving circuit, and also corresponding to the first and second address driving circuits. And applying said address pulses to be done simultaneously in a set of blocks. 제 1 항에 있어서,The method of claim 1, 상기 어드레스 구동 회로는 상기 플라스마 디스플레이 패널의 표시 영역에서의 상기 복수의 어드레스 전극의 상기 제 2 방향으로 상하로 분할된 제 1 및 제 2 그룹의 독립된 구동에 대응한, 제 1 및 제 2 어드레스 구동 회로에 의해 구성되고, 또한 이 제 1 및 제 2 어드레스 구동 회로는 각각, 상기 제 1 방향으로 분할되는 상기 어드레스 전극의 복수의 그룹의 구동에 대응한 복수의 분할된 블록에 의해 구성되고,The address driving circuit is a first and second address driving circuit corresponding to independent driving of first and second groups divided up and down in the second direction of the plurality of address electrodes in the display area of the plasma display panel. And the first and second address driving circuits are each constituted by a plurality of divided blocks corresponding to driving of a plurality of groups of the address electrodes divided in the first direction, 상기 주사 구동 회로로부터 먼 쪽의 위치에 존재하는 상기 어드레스 전극의 그룹의 구동에 대응한, 상기 제 1 및 제 2 어드레스 구동 회로의 블록부터 먼저, 또한 상기 제 1 및 제 2 어드레스 구동 회로의 대응하는 블록의 세트에서 동시에 이루어지도록, 상기 어드레스 펄스를 인가하는 것을 특징으로 하는 플라스마 디스플레이 장치.First from the blocks of the first and second address driving circuits corresponding to the driving of the group of address electrodes existing at positions far from the scan driving circuit, and also corresponding to the first and second address driving circuits. And applying said address pulses to be done simultaneously in a set of blocks. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 복수의 어드레스 펄스를 인가하는 타이밍의 어긋남 및 그 구동 제어는 상기 어드레스 구동 회로를 실장한 IC의 입출력의 전반(傳搬) 지연 시간을 이용하여 형성되는 것을 특징으로 하는 플라스마 디스플레이 장치.The timing deviation of the timing of applying the plurality of address pulses and the driving control thereof are formed by using the propagation delay time of the input / output of the IC in which the address driving circuit is mounted. 제 1 항에 있어서,The method of claim 1, 상기 복수의 어드레스 펄스의 인가 타이밍의 지연은 클록에 의해 타이밍 제 어를 행하는 소자에 의해 형성되는 것을 특징으로 하는 플라스마 디스플레이 장치.The delay of the timing of applying the plurality of address pulses is formed by an element which performs timing control by a clock. 제 1 항에 있어서,The method of claim 1, 상기 복수의 어드레스 펄스의 인가 타이밍의 지연은 전송로의 배선 길이에 의해 형성되는 것을 특징으로 하는 플라스마 디스플레이 장치.The delay of the application timing of the plurality of address pulses is formed by the wiring length of the transmission path. 제 1 항에 있어서,The method of claim 1, 상기 복수의 어드레스 펄스의 인가 타이밍의 지연은 그 지연량의 최소 시간을 5nsec로 하는 것을 특징으로 하는 플라스마 디스플레이 장치.The delay of the application timing of the plurality of address pulses is such that the minimum time of the delay amount is 5 nsec. 제 1 항에 있어서,The method of claim 1, 상기 어드레스 펄스의 폭은 상기 주사 펄스의 폭에 대하여 작고, 상기 위치에 관계없이 일정하고,The width of the address pulse is small with respect to the width of the scan pulse, and is constant regardless of the position, 상기 어드레스 펄스의 인가 개시 및 종료의 타이밍은 상기 주사 전극의 라인 상의 거리에 따라 일정량 지연시키는 것을 특징으로 하는 플라스마 디스플레이 장치.And the timing of application start and end of the address pulse is delayed by a predetermined amount according to the distance on the line of the scan electrode. 제 1 항에 있어서,The method of claim 1, 상기 어드레스 펄스의 폭은 상기 주사 펄스의 폭에 대하여 상기 가까운 쪽의 위치일수록 작아지고,The width of the address pulse becomes smaller as the position nearer to the width of the scan pulse, 상기 어드레스 펄스의 인가 개시의 타이밍은 상기 주사 전극의 라인 상의 거리에 따라 일정량 지연시키고, 종료의 타이밍은 상기 주사 펄스의 인가 종료의 타이밍에 맞추는 것을 특징으로 하는 플라스마 디스플레이 장치.The timing of application of the start of the address pulse is delayed by a predetermined amount in accordance with the distance on the line of the scan electrode, and the timing of termination is made in accordance with the timing of application of the end of the application of the scan pulse. 제 1 항에 있어서,The method of claim 1, 상기 어드레스 펄스의 폭은 상기 위치에 관계없이 상기 주사 펄스의 폭과 동일하고,The width of the address pulse is the same as the width of the scan pulse irrespective of the position, 상기 어드레스 펄스의 인가 개시 및 종료의 타이밍은 상기 주사 전극의 라인 상의 거리에 따라 일정량 지연시키는 것을 특징으로 하는 플라스마 디스플레이 장치.And the timing of application start and end of the address pulse is delayed by a predetermined amount according to the distance on the line of the scan electrode. 제 1 방향으로 거의 평행하게 연장되는 복수의 주사 전극 및 유지 전극과, 상기 제 1 방향과 직교하는 제 2 방향으로 거의 평행하게 연장되는 복수의 어드레스 전극을 구비하고, 상기 주사 전극과 어드레스 전극의 교차 부분에 대응하여 표시 셀이 행렬 형상으로 구성되는 플라스마 디스플레이 패널과,And a plurality of scan electrodes and sustain electrodes extending substantially parallel in a first direction, and a plurality of address electrodes extending substantially parallel in a second direction orthogonal to the first direction, wherein the scan electrodes and the address electrodes intersect. A plasma display panel in which display cells are configured in a matrix shape corresponding to the portion; 상기 복수의 주사 전극을 구동하는 주사 구동 회로와, 상기 복수의 유지 전극을 구동하는 유지 구동 회로와, 상기 복수의 어드레스 전극을 구동하는 어드레스 구동 회로를 갖고,A scan driving circuit for driving the plurality of scan electrodes, a sustain driving circuit for driving the plurality of sustain electrodes, and an address driving circuit for driving the plurality of address electrodes, 상기 플라스마 디스플레이 패널의 표시 영역에서의 발광 대상의 상기 표시 셀에 대하여, 상기 주사 구동 회로로부터의 상기 주사 전극에 대한 주사 펄스와 상 기 어드레스 구동 회로로부터의 상기 어드레스 전극에 대한 어드레스 펄스를 거의 동일한 타이밍에서 인가함으로써 어드레스 방전을 발생시켜, 상기 표시 셀의 발광을 구동 제어하는 플라스마 디스플레이 장치에서의 플라스마 디스플레이 패널 구동 방법으로서,Timing of the scan pulse for the scan electrode from the scan driver circuit and the address pulse for the address electrode from the address driver circuit are substantially the same with respect to the display cell of light emission target in the display area of the plasma display panel. A plasma display panel driving method in a plasma display device for driving address control of light emission of the display cells by generating an address discharge by 상기 주사 펄스가 인가되는 상기 주사 전극에 대하여, 복수의 상기 어드레스 펄스의 인가의 타이밍을 어긋나게 하는 것이고,The timing of the application of the plurality of address pulses is shifted with respect to the scan electrode to which the scan pulse is applied, 상기 주사 전극의 라인 상에서 상기 주사 구동 회로로부터 먼 쪽의 위치부터 먼저, 가까운 쪽의 위치일수록 나중이 되도록, 상기 복수의 어드레스 펄스의 인가를 행하는 것을 특징으로 하는 플라스마 디스플레이 패널 구동 방법.And a plurality of address pulses are applied so as to be later on a line of the scan electrode from a position far from the scan driving circuit to a position closer to a position closer to the scan electrode. 제 12 항에 있어서,The method of claim 12, 상기 어드레스 구동 회로는 상기 어드레스 전극 그룹의 각각의 구동에 대응한, 복수의 분할된 블록에 의해 구성되고,The address driving circuit is constituted by a plurality of divided blocks corresponding to driving of each of the address electrode groups, 상기 주사 구동 회로로부터 먼 쪽의 위치에 존재하는 상기 어드레스 전극의 그룹의 구동에 대응한 상기 어드레스 구동 회로의 블록부터 먼저, 상기 어드레스 펄스를 인가하는 것을 특징으로 하는 플라스마 디스플레이 패널 구동 방법.And applying the address pulses first from a block of the address drive circuit corresponding to the drive of the group of address electrodes existing at a position far from the scan drive circuit.
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