KR20060037566A

KR20060037566A - 보간 증폭기 방식을 이용하는 평판 표시 장치의 구동 방법및 소스 드라이버

Info

Publication number: KR20060037566A
Application number: KR1020040086560A
Authority: KR
Inventors: 김형태; 이우녕
Original assignee: 삼성전자주식회사
Priority date: 2004-10-28
Filing date: 2004-10-28
Publication date: 2006-05-03
Also published as: US9601076B2; US20060092119A1; KR100604915B1; US20090174645A1; US7511694B2

Abstract

보간 증폭기 방식을 이용하는 평판 표시 장치의 구동 방법 및 소스 드라이버가 개시된다. 상기 소스 드라이버에서는, 제1 레벨 선택부 및 제2 레벨 선택부 각각이 입력 영상 데이터의 상위 비트들을 이용하여 감마 전압 발생부에서 발생시킨 계조 전압들 중 제1 및 제2 레벨 전압을 선택하고, 출력 선택부가 나머지 하위 비트들에 따라 상기 제1 또는 제2 레벨 전압을 중복하여 다수의 분배된 출력들을 출력시킨다. 이에 따라, 증폭기는 상기 분배된 출력들을 수신하는 MOSFET들 각각의 소스단에 연결된 바이어스 회로들이 서로 독립적인 차동 증폭기 형태의 증폭 회로를 이용하여, 상기 분배된 출력들에 따라서 정확하게 균등 분할된 보간 전압들을 생성한다.

Description

보간 증폭기 방식을 이용하는 평판 표시 장치의 구동 방법 및 소스 드라이버{Driving method and source driver for flat panel display using interpolation amplifier scheme}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 일반적인 TFT-LCD 패널과 주변 회로를 나타내는 블록도이다.

도 2는 일반적인 픽셀 구조를 나타내는 도면이다.

도 3은 종래의 소스 드라이버를 나타내는 블록도이다.

도 4는 본 발명의 일실시예에 따른 소스 드라이버를 나타내는 블록도이다.

도 5는 도 4의 증폭기 입력 전압 선택부를 구체적으로 나타낸 일례이다.

도 6은 도 5의 증폭기 입력 전압 선택부를 적용할 때 도 4의 증폭기의 구체적인 회로도이다.

도 7은 도 6의 증폭기의 입출력 신호들을 나타내는 도면이다.

도 8은 도 4의 증폭기 입력 전압 선택부를 구체적으로 나타낸 다른례이다.

도 9는 도 8의 증폭기 입력 전압 선택부를 적용할 때 도 4의 증폭기의 구체적인 회로도이다.

도 10은 도 9의 증폭기의 입출력 신호들을 나타내는 도면이다.

본 발명은 평판 표시 장치에 관한 것으로, 특히 평판 표시 장치의 소스 라인(source line)을 구동하는 소스 드라이버(source driver)에 관한 것이다.

평판 표시 장치들(flat panel displays) 중 대표적인 것은 박막 트랜지스터(thin film transistor:TFT)-액정 표시 장치(liquid crystal display)(LCD) 방식으로 디스플레이한다. 이외에도, 평판 표시 장치에는 유기 EL(electro luminance) 방식, STN(Super Twisted Nematic)-LCD 방식, PDP(plasma display panel) 방식 등이 사용되고 있다.

이하, TFT-LCD는 현재 가장 널리 사용되고 있는 평판 표시장치들(flat panel displays) 중의 하나이므로, 이를 중심으로 설명한다. 도 1은 일반적인 TFT-LCD 패널과 주변 회로를 나타내는 블록도이다. LCD 패널(110)은 전계를 형성하기 위한 다수의 전극들을 구비하는 상판과 하판으로 구성되고, 상판과 하판 사이에는 액정층으로 이루어져 있으며, 이외에도 빛을 편광(polarizing)시키기 위하여 상판과 하판에 부착되는 편광판을 구비한다. TFT-LCD(100)에서 빛의 밝기는 액정 분자를 재배열시키기 위한 픽셀 전극에 계조(gray level)에 따른 전압을 인가함으로써 조절된다. LCD 패널의 하판에는 계조 전압이 픽셀 전극에 인가되도록 스위칭하기 위하여, 픽셀 전극에 연결된 박막 트랜지스터(TFT)와 같은 다수의 스위칭 소자들이 구비되어 있다. TFT와 같은 스위칭 소자들에 의하여 픽셀 단위로 빛의 밝기가 조절되고, 도 2와 같이 배열되는 컬러 필터 배열을 가지는 픽셀 어레이(array) 구조에 의하여 3 색, R(red), G(green), B(blue)가 표시된다.

TFT-LCD(100)는 LCD 패널(110)에 가로로 구비된 다수의 게이트 라인을 구동하기 위한 게이트 드라이버들(gate drivers)(120)과 LCD 패널(110)에 세로로 구비된 다수의 소스 라인을 구동하기 위한 소스 드라이버들(source drivers)(130)을 가진다. 상기 구동 회로들(120, 130)은 소정 콘트롤러(미도시)에 의하여 콘트롤 된다. 일반적으로, 상기 콘트롤러(미도시)는 상기 LCD 패널(110) 외부에 배치된다. 상기 구동 회로들(120, 130)은 일반적으로 LCD 패널(110) 외부에 배치되지만, COG(chip on glass) 타입의 경우 LCD 패널(110) 상에 배치될 수 있다.

도 3은 종래의 소스 드라이버(130)를 나타내는 블록도이다. 도 3을 참조하면, 종래의 소스 드라이버(130)는 감마 디코더(gamma decoder)(131) 및 버퍼(132)를 포함한다. 상기 감마 디코더(131)는 n 비트(6, 8, 10 비트 등) 영상 데이터를 수신하고, 2ⁿ 개의 아날로그 계조 전압들(gray voltage) 중 상기 영상 데이터의 디지털 값에 대응하는 어느 하나의 전압을 선택하여 출력한다. 상기 영상 데이터는 그래픽 카드 등 외부로부터 전송된 3색 신호, 즉, R(Red), G(Green), 또는 B(Blue) 디지털 데이터가 콘트롤러에서 LCD 패널(110)의 해상도에 맞게 처리된 디지털 데이터이다. 상기 감마 디코더(131)에서 출력되는 아날로그 영상신호는 버퍼(132)에서 버퍼링되어 소스 라인(S1, S2, S3, S4,...)으로 출력된다. 상기 버퍼(132)에서 출력되는 영상 신호는 LCD 패널(110) 상의 소스 라인과 해당 픽셀을 빠르게 충전시킨 다. 영상 신호를 전달받은 픽셀은 해당 계조 전압(gray voltage)에 비례하도록 액정 분자를 재배열시킴에 따라 빛의 밝기가 조절된다.

일반적으로 색재현성을 높이기 위하여, R, G, B 영상 데이터의 디지털 비트 수를 증가시키면, 이를 디코딩하는 상기 감마 디코더(131)의 회로를 위한 면적은 그 증가된 비트 수에 기하급수적으로 비례하여 증가한다. 이에 따라, 회로 면적을 줄이기 위하여 증폭기 보간 스킴(amplifier interpolation scheme)이 개발되어 왔다. 이러한 보간 스킴에서는, 디지털 영상 데이터의 상위 비트들에 의하여 대표 계조 전압들이 선택되고, 나머지 하위 비트들에 의하여 상기 선택된 대표 계조 전압들로부터 그 사이의 중간 값들이 생성된다. 보간 스킴에는 주로 면적을 반으로 줄일 수 있는 하프(half) 방식과 면적을 1/4로 줄일 수 있는 쿼터(quarter) 방식이 이용된다. 하프 방식은 상위 비트들에 의하여 선택된 대표 계조 전압들로부터 그 중간의 보간 전압이 생성되는 방식이고, 쿼터 방식은 상위 비트들에 의하여 선택된 대표 계조 전압들로부터 1/4 레벨 차이를 가지는 보간 전압들이 생성되는 방식이다.

그러나, 종래의 보간 스킴에서는, 보간에 사용되는 증폭기의 입력 전압들에 의하여 영향을 많이 받는다. 즉, 증폭기 입력 전압들의 차이가 작고, 또한, 계조 레벨에 따라 그 차이가 균일하여야 정상적으로 보간 전압들을 생성할 수 있다. 따라서, 종래의 보간 스킴에 따른 소스 드라이버는 주지된 바와 같은 감마 보정(gamma correction) 특성에서 나타나는 계조간 레벨 편차에 대응하여 안정적으로 균등 분할된 보간 전압들을 생성할 수 없다는 문제점이 있다.

따라서, 본 발명이 이루고자 하는 기술적인 과제는, 새로운 보간 스킴에 의하여 균등 분할된 보간 전압들을 정확하게 생성할 수 있는 평판 표시 장치 구동을 위한 소스 드라이버를 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적인 과제는, 균등 분할된 보간 전압들을 정확하게 생성하는 새로운 보간 스킴에 따른 평판 표시 장치 구동 방법을 제공하는 데 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 평판 표시 장치 구동을 위한 소스 드라이버는, 감마 디코더 및 증폭기를 구비하는 것을 특징으로 한다. 상기 감마 디코더는 제1 아날로그 계조 전압들 중 어느 하나를 선택하여 제1 레벨 전압으로서 생성하고 제2 아날로그 계조 전압들 중 어느 하나를 선택하여 제2 레벨 전압으로서 생성하며, 입력 영상 데이터에 응답하여 상기 선택된 레벨 전압들을 중복적으로 분배하여 다수의 분배된 출력들을 생성한다. 상기 증폭기는 상기 분배된 출력들의 다양한 형태에 따라서 그에 대응하는 보간 전압들을 생성한다. 여기서, 상기 증폭기에서 상기 분배된 출력들을 수신하는 MOSFET들 각각의 소스단은 서로 연결되지 않고 각각의 소스단에 연결된 바이어스 회로들이 서로 독립적으로 동작하는 것을 특징으로 한다.

상기의 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 평판 표시 장치 구동 방법은, 입력 영상 데이터의 상위 비트들의 논리 조합 수 만큼의 제1 아 날로그 계조 전압들을 생성하는 단계; 상기 입력 영상 데이터의 상위 비트들의 논리 조합 수 만큼의 제2 아날로그 계조 전압들을 생성하는 단계; 상기 제1 아날로그 계조 전압들 및 상기 제2 아날로그 계조 전압들 각각에서 상기 상위 비트들에 대응하는 제1 레벨 전압 및 제2 레벨 전압을 선택하는 단계; 상기 입력 영상 데이터의 나머지 하위 비트들의 논리 조합에 따라 상기 선택된 제1 레벨 전압 또는 제2 레벨 전압을 골고루 중복적으로 분배하여 다수의 분배된 출력들을 생성하는 단계; 및 상기 분배된 출력들의 다양한 형태에 따라서 그에 대응하는 보간 전압들을 생성하는 단계를 구비하고, 상기 보간 전압들을 생성하는 증폭기에서 상기 분배된 출력들을 수신하는 MOSFET들 각각의 소스단은 서로 연결되지 않고 각각의 소스단에 연결된 바이어스 회로들이 서로 독립적으로 동작하는 것을 특징으로 한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 4는 본 발명의 일실시예에 따른 소스 드라이버(source driver)(400)를 나타내는 블록도이다. 도 4를 참조하면, 상기 소스 드라이버(400)는 감마 디코더(gamma decoder)(410) 및 증폭기(420)를 구비한다. 도 4에는 하나의 소스 라인 출력을 위한 구조가 도시되었으나, 다수의 소스 라인들을 구동하기 위하여 상기 소스 드라이버(400)는 도 4와 같은 구조의 회로를 소스 라인들의 수만큼 구비할 수 있다.

상기 감마 디코더(410)는 n 비트(6, 8, 10 비트 등) 영상 데이터 D[n]~D[1]을 수신하고 아날로그 형태의 m 개의 분배된 출력들(distributed outputs)을 생성한다. 상기 영상 데이터 D[n]~D[1]는 그래픽 카드 등 외부로부터 전송된 3색 신호, 즉, R(Red), G(Green), 또는 B(Blue) 디지털 데이터가 콘트롤러(미도시)에서 LCD 패널의 해상도에 맞게 처리된 디지털 데이터이다. 상기 감마 디코더(410)에서 분배된 출력들에 따라서 상기 증폭기(420)는 그에 대응하는 아날로그의 보간 전압(interpolated voltage)(OUT)을 생성한다. 상기 감마 디코더(410)는 다양한 형태로 m 개의 분배된 출력들을 생성할 수 있고, 이에 따라 상기 증폭기(420)는 상기 다양한 형태로 출력되는 분배된 출력들에 적응하여 그에 대응하는 보간 전압들(OUT)을 생성한다. 상기 증폭기(420) 출력(OUT)은 LCD패널의 소스 라인을 구동하며, 이에 따라 상기 증폭기(420) 출력을 전달받은 픽셀은 해당 계조 전압(gray voltage)에 비례하도록 액정 분자를 재배열시킴에 따라 빛의 투과율을 조절한다.

도 4에서, 상기 감마 디코더(410)는 감마 전압 발생부(411) 및 증폭기 입력 전압 선택부(412)를 구비한다. 상기 감마 전압 발생부(411)는 제1 아날로그 계조 전압들 및 제2 아날로그 계조 전압들을 생성한다. 상기 제1 아날로그 계조 전압들은 상기 입력 영상 데이터 D[n]~D[1]의 상위 비트들의 수(k)에 따라 상기 상위 비트들의 논리 조합 수 만큼(2^k)으로 구성된다. 상기 제2 아날로그 계조 전압들도 상 기 상위 비트들의 논리 조합 수 만큼(2^k)으로 구성된다.

상기 증폭기 입력 전압 선택부(412)는 상기 상위 비트들에 응답하여 상기 제1 아날로그 계조 전압들 중 상기 상위 비트들의 디지털 값에 대응하는 하나의 레벨을 선택하고, 상기 제2 아날로그 계조 전압들 중 상기 상위 비트들의 디지털 값에 대응하는 하나의 레벨을 선택한다. 또한, 상기 증폭기 입력 전압 선택부(412)는 상기 입력 영상 데이터 D[n]~D[1]의 나머지 하위 비트들의 논리 조합에 따라 상기 선택된 2개의 레벨들을 중복적으로 분배하여 m 개의 분배된 출력들을 생성한다. 상기 증폭기 입력 전압 선택부(412)에 대해서는 도 5 및 도 8의 설명에서 좀더 자세히 기술된다.

이와 같이, n 비트 영상 데이터 D[n]~D[1]을 처리하는 상기 소스 드라이버(400)에 있어서, 상기 감마 디코더(410)는 2ⁿ 개의 아날로그 계조 전압들을 생성하지 않는다. 상기 감마 디코더(410)는 2*2^k 개의 아날로그 계조 전압들을 생성하며, 이는 2ⁿ 개 보다 작다. k는 영상 데이터 D[n]~D[1] 중 소정 상위 비트들의 수이다. 상기 증폭기 입력 전압 선택부(412)가 m 개의 분배된 출력들을 생성할 때, 아날로그 계조 전압들의 총수 2*2^k 개는 2ⁿ/m과 같다. 예를 들어, 상기 입력 영상 데이터가 10 비트이고 상기 상위 비트들의 수(k)를 7이라 하면, 상기 감마 전압 발생부(411)는 2*2⁷(256) 개의 아날로그 계조 전압들을 생성하고, 상기 증폭기 입력 전압 선택부(412)는 나머지 하위 비트들 3비트의 논리 조합으로 4개의 분배된 출력들을 생성한다. 즉, 상기 감마 전압 발생부(411)에서 생성되는 아날로그 계조 전압들 중 2개의 레벨들이 상기 상위 비트들에 의하여 대표 아날로그 전압들로서 선택되고, 상기 증폭기 입력 전압 선택부(412)에서 중복적으로 분배된 4개의 출력들은 상기 증폭기(420)에서 보간됨으로써, 상기 대표 아날로그 전압들 사이의 전압들이 생성될 수 있다. 상기 증폭기 입력 전압 선택부(412)는 도 5에서 기술하는 바와 같이, 5가지 형태로 4개의 분배된 출력들을 생성할 수 있고, 이에 따라 상기 증폭기(420)는 5가지 분배된 출력들에 대하여 해당 보간 전압들(OUT)을 생성한다. 따라서, 상기 증폭기(420)에서 생성되는 전체 보간 전압(OUT)은 2¹⁰가지로 나타날 수 있고, 이에 따라 LCD 패널의 각 픽셀에서 1024 계조가 표시될 수 있다.

이와 같은 보간 스킴에 따라, 상기 감마 디코더(410)의 게이트 수가 줄어들므로 회로 면적이 감소되고, 또한, 상기 감마 전압 발생부(411)에서 생성할 아날로그 계조 전압들의 수를 줄일 수 있다.

도 4의 증폭기 입력 전압 선택부(412)가 10비트의 입력 영상 데이터 D[9]~D[0]에 포함된 상위 7 비트 D[9]~D[3]과 하위 3비트 D[2]~D[0]을 이용하여 감마 전압 발생부(411)에서 생성되는 2*128 개의 아날로그 계조 전압들(L1~L256) 중 두개의 레벨들(V1, V2)을 선택하고, 선택된 두개의 레벨들(V1, V2)을 중복적으로 분배하여 4개의 분배된 출력들(A, B, C, D)을 생성할 때의 예가 도 5에 도시되어 있다. 도 5를 참조하면, 상기 증폭기 입력 전압 선택부(412)는 제1 레벨 선택부 (413), 제2 레벨 선택부(414), 및 출력 선택부(415)를 구비한다.

상기 제1 레벨 선택부(413)는 감마 전압 발생부(411)에서 생성된 제1 아날로그 계조 전압들(L1, L3, L5,..., L255) 중 상기 상위 7 비트들 D[9]~D[3]의 디지털 값에 대응하는 어느 하나를 선택하여 선택된 계조 전압을 제1 레벨 전압(V1)으로서 출력한다. 상기 제2 레벨 선택부(414)는 감마 전압 발생부(411)에서 생성된 제2 아날로그 계조 전압들(L2, L4, L6,..., L256) 중 상기 상위 7 비트들 D[9]~D[3]의 디지털 값에 대응하는 어느 하나를 선택하여 선택된 계조 전압을 제2 레벨 전압(V2)으로서 출력한다. 상기 제2 아날로그 계조 전압들(L2, L4, L6,..., L256) 각각은 상기 제1 아날로그 계조 전압들(L1, L3, L5,..., L255) 중 어느 두개의 사이에 있는 크기의 아날로그 전압이다.

상기 출력 선택부(415)는 상기 하위 3 비트들 D[2]~D[0]에 응답하여 상기 제1 또는 제2 레벨 전압(V2)을 중복하여 4개의 분배된 출력들(A, B, C, D)을 생성한다. 상기 4개의 분배된 출력들(A, B, C, D)은 도 7과 같이, 상기 하위 3 비트들 D[2]~D[0]의 논리 조합에 따라 5가지로 생성될 수 있다. 5가지 이외의 논리 조합들은 사용되지 않지만, 상기 5 가지 중 어느 하나와 같게 설정될 수도 있다. 예를 들어, 하위 3 비트들 D[2]~D[0]이 '000'일 때 상기 출력 선택부(415)는 'V1, V1, V1, V1'을 상기 4개의 분배된 출력들(A, B, C, D)로서 출력한다. 하위 3 비트들 D[2]~D[0]이 '001'일 때 상기 출력 선택부(415)는 'V1, V1, V1, V2'를 상기 4개의 분배된 출력들(A, B, C, D)로서 출력한다. 하위 3 비트들 D[2]~D[0]이 '010'일 때 상기 출력 선택부(415)는 'V1, V1, V2, V2'를 상기 4개의 분배된 출력들(A, B, C, D)로서 출력한다. 하위 3 비트들 D[2]~D[0]이 '011'일 때 상기 출력 선택부(415)는 'V1, V2, V2, V2'를 상기 4개의 분배된 출력들(A, B, C, D)로서 출력한다. 하위 3 비트들 D[2]~D[0]이 '100'일 때 상기 출력 선택부(415)는 'V2, V2, V2, V2'를 상기 4개의 분배된 출력들(A, B, C, D)로서 출력한다. 즉, 상기 출력 선택부(415)는 상기 제1 레벨 전압(V1)을 0부터 상기 분배된 출력들(A, B, C, D)의 수 4만큼까지 중복시키는 것에 대응하여, 반대로 상기 제2 레벨 전압(V2)을 상기 분배된 출력들(A, B, C, D)의 수 4만큼부터 0까지 중복시킨다.

도 5의 증폭기 입력 전압 선택부(412)를 적용할 때 도 4의 증폭기(420)의 구체적인 회로가 도 6에 도시되어 있다. 도 6을 참조하면, 상기 증폭기(420)는 차동 증폭기(differential amplifier) 구조의 증폭 회로(421) 및 버퍼링(buffering) 회로(422)를 구비한다.

상기 증폭 회로(421)는 P형의 제1 MOSFET(P1), P형의 제2 MOSFET(P2), N형들인 제3 MOSFET들(N1~N4), N형들인 제4 MOSFET들(N11~N14), 및 바이어스(biased) 회로들(CS1~CS4)를 구비한다. MOSFET는 'Metal-Oxide-Semiconductor Field Effect Transistor'이다.

상기 제1 MOSFET(P1)는 게이트단은 제1 노드(N1)에 접속되고, 소스/드레인단들 중 어느 한측은 제1 전원(VDD)에 접속되며 다른 한측은 상기 제1 노드(N1)에 접속된다. 상기 제2 MOSFET(P2)는 게이트단은 제1 노드(N1)에 접속되고, 소스/드레인단들 중 어느 한측은 제1 전원(VDD)에 접속되며 다른 한측은 상기 출력 노드(N2)에 접속된다. 상기 제3 MOSFET들(N1~N4)은 각각의 게이트단(gate terminal)은 상기 출 력 노드(N2)의 신호가 상기 버퍼링 회로(422)에 의하여 버퍼링된 신호를 수신하고, 드레인단(drain terminal)들은 모두 상기 제1 노드(N1)에 접속되며, 소스단(source terminal)들 각각은 서로 독립적인 바이어스 회로들(CS1~CS4) 각각에 접속된다. 상기 바이어스 회로들(CS1~CS4)은 MOSFET의 게이트단에 소정 전압을 인가하여 구성될 수 있고, 이들은 제2 전원(VSS)으로 흐르는 전류를 제한하는 전압 제어 전류 소스(voltage controlled-current source)로서 작용한다.

상기 제4 MOSFET들(N11~N14)은 각각의 게이트단은 증폭기 입력 전압 선택부(412)에서 분배된 출력들(A, B, C, D)을 수신하고, 드레인단들은 모두 상기 출력 노드(N2)에 접속되며, 소스단들 각각은 상기 제3 MOSFET들(N1~N4) 각각의 소스단에 하나씩 접속된다. 즉, 상기 증폭기(420)에서 상기 분배된 출력들(A, B, C, D)을 수신하는 MOSFET들(N11~N14) 각각의 소스단은 서로 연결되지 않는다. 이에 따라, 상기 분배된 출력들(A, B, C, D)을 수신하는 MOSFET들(N11~N14) 각각의 소스단에 연결된 바이어스 회로들이 서로 독립적으로 동작함으로써, MOSFET들(N11~N14) 각각의 소스단의 전압을 가변시킬 수 있는 영향이 최소화되도록 하였다.

상기 버퍼링 회로(422)는 P형의 MOSFET P9 및 N형의 MOSFET N19를 이용하여, 상기 출력 노드(N2)의 신호를 버퍼링하여 버퍼링된 신호를 상기 제3 MOSFET들(N1~N4)의 게이트단으로 출력하고, 상기 버퍼링된 신호를 상기 보간 전압(OUT)으로서 출력한다. 상기 MOSFET N19의 게이트단은 일정 전압 VB에 바이어스되고, 이는 상기 바이어스 회로들(CS1~CS4)과 유사하게 동작한다.

이와 같은 상기 증폭기(420)의 동작에 따라, 도 7과 같이, 상기 증폭기 입력 전압 선택부(412)에서 선택된 레벨들(V1, V2)에 대하여 하위 3 비트들 D[2]~D[0]의 디지털 값에 따라 V1, (3V1 + V2)/4, (V1 + V2)/2, (V1 + 3V2)/4 또는 V2에 대응하는 전압이 상기 보간 전압들(OUT)로서 생성될 수 있다.

도 4의 증폭기 입력 전압 선택부(412)가 10비트의 입력 영상 데이터 D[9]~D[0]에 포함된 상위 8 비트 D[9]~D[2]와 하위 2비트 D[1]~D[0]을 이용하여 감마 전압 발생부(411)에서 생성되는 2*256 개의 아날로그 계조 전압들(L1~L512) 중 두개의 레벨들(V1, V2)을 선택하고, 선택된 두개의 레벨들(V1, V2)을 중복적으로 분배하여 2개의 분배된 출력들(A, B)을 생성할 때의 예가 도 8에 도시되어 있다. 도 8을 참조하면, 상기 증폭기 입력 전압 선택부(412)는 제1 레벨 선택부(413), 제2 레벨 선택부(414), 및 출력 선택부(415)를 구비한다.

도 8에서, 상기 제1 레벨 선택부(413)는 감마 전압 발생부(411)에서 생성된 제1 아날로그 계조 전압들(L1, L3, L5,..., L511) 중 상기 상위 8 비트들 D[9]~D[2]의 디지털 값에 대응하는 어느 하나를 선택하여 선택된 계조 전압을 제1 레벨 전압(V1)으로서 출력한다. 상기 제2 레벨 선택부(414)는 감마 전압 발생부(411)에서 생성된 제2 아날로그 계조 전압들(L2, L4, L6,..., L512) 중 상기 상위 8 비트들 D[9]~D[2]의 디지털 값에 대응하는 어느 하나를 선택하여 선택된 계조 전압을 제2 레벨 전압(V2)으로서 출력한다. 상기 제2 아날로그 계조 전압들(L2, L4, L6,..., L512) 각각은 상기 제1 아날로그 계조 전압들(L1, L3, L5,..., L511) 중 어느 두개의 사이에 있는 크기의 아날로그 전압이다.

상기 출력 선택부(415)는 상기 하위 2 비트들 D[1]~D[0]에 응답하여 상기 제 1 또는 제2 레벨 전압(V2)을 중복하여 2개의 분배된 출력들(A, B)을 생성한다. 상기 2개의 분배된 출력들(A, B)은 도 10과 같이, 상기 하위 2 비트들 D[1]~D[0]의 논리 조합에 따라 3가지로 생성될 수 있다. 3가지 이외의 논리 조합은 사용되지 않지만, 상기 3 가지 중 어느 하나와 같게 설정될 수도 있다. 예를 들어, 하위 2 비트들 D[1]~D[0]이 '00'일 때 상기 출력 선택부(415)는 'V1, V1'을 상기 2개의 분배된 출력들(A, B)로서 출력한다. 하위 2 비트들 D[1]~D[0]이 '01'일 때 상기 출력 선택부(415)는 'V1, V2'를 상기 2개의 분배된 출력들(A, B)로서 출력한다. 하위 2 비트들 D[1]~D[0]이 '10'일 때 상기 출력 선택부(415)는 'V2, V2'를 상기 2개의 분배된 출력들(A, B)로서 출력한다. 즉, 상기 출력 선택부(415)는 상기 제1 레벨 전압(V1)을 0부터 상기 분배된 출력들(A, B)의 수 2만큼까지 중복시키는 것에 대응하여, 반대로 상기 제2 레벨 전압(V2)을 상기 분배된 출력들(A, B)의 수 2만큼부터 0까지 중복시킨다.

도 8의 증폭기 입력 전압 선택부(412)를 적용할 때 도 4의 증폭기(420)의 구체적인 회로가 도 9에 도시되어 있다. 도 9를 참조하면, 상기 증폭기(420)는 차동 증폭기(differential amplifier) 구조의 증폭 회로(421) 및 버퍼링 회로(422)를 구비한다.

상기 증폭 회로(421)는 P형의 제1 MOSFET(P11), P형의 제2 MOSFET(P12), N형들인 제3 MOSFET들(N21~N22), N형들인 제4 MOSFET들(N31~N32), 및 바이어스(biased) 회로들(CS11~CS12)을 구비한다.

상기 제1 MOSFET(P11)는 게이트단은 제1 노드(N1)에 접속되고, 소스/드레인 단들 중 어느 한측은 제1 전원(VDD)에 접속되며 다른 한측은 상기 제1 노드(N1)에 접속된다. 상기 제2 MOSFET(P12)는 게이트단은 제1 노드(N1)에 접속되고, 소스/드레인단들 중 어느 한측은 제1 전원(VDD)에 접속되며 다른 한측은 상기 출력 노드(N2)에 접속된다. 상기 제3 MOSFET들(N21~N22)은 각각의 게이트단은 상기 출력 노드(N2)의 신호가 상기 버퍼링 회로(422)에 의하여 버퍼링된 신호를 수신하고, 드레인단들은 모두 상기 제1 노드(N1)에 접속되며, 소스단들 각각은 서로 독립적인 바이어스 회로들(CS11~CS12) 각각에 접속된다.

상기 제4 MOSFET들(N31~N32)은 각각의 게이트단은 증폭기 입력 전압 선택부(412)에서 분배된 출력들(A, B)을 수신하고, 드레인단들은 모두 상기 출력 노드(N2)에 접속되며, 소스단들 각각은 상기 제3 MOSFET들(N1~N4) 각각의 소스단에 하나씩 접속된다. 이에 따라, 상기 분배된 출력들(A, B)을 수신하는 MOSFET들(N31~N32) 각각의 소스단에 연결된 바이어스 회로들이 서로 독립적으로 동작함으로써, MOSFET들(N31~N32) 각각의 소스단의 전압은 트랜지스터들의 불균일성 등에 의하여 가변될 수 있는 영향이 최소화된다.

상기 버퍼링 회로(422)는 P형의 MOSFET P19 및 N형의 MOSFET N39를 이용하여, 상기 출력 노드(N2)의 신호를 버퍼링하여 버퍼링된 신호를 상기 제3 MOSFET들(N21~N22)의 게이트단으로 출력하고, 상기 버퍼링된 신호를 상기 보간 전압(OUT)으로서 출력한다. 상기 MOSFET N39의 게이트단은 일정 전압 VB에 바이어스되고, 이는 상기 바이어스 회로들(CS11~CS12)과 같이 동작한다.

이와 같은 상기 증폭기(420)의 동작에 따라, 도 10과 같이, 상기 증폭기 입 력 전압 선택부(412)에서 선택된 레벨들(V1, V2)에 대하여 하위 2 비트들 D[1]~D[0]의 디지털 값에 따라 V1, (V1 + V2)/2, 또는 V2에 대응하는 전압이 상기 보간 전압들(OUT)로서 생성될 수 있다.

위에서 기술한 바와 같이, 본 발명의 실시예들에 따른 평판 표시 장치 구동을 위한 소스 드라이버(400)에서는, 제1 레벨 선택부(413) 및 제2 레벨 선택부(414) 각각이 입력 영상 데이터 D[n]~D[1]의 상위 비트들을 이용하여 감마 전압 발생부(411)에서 발생시킨 계조 전압들 중 제1 레벨 전압(V1) 및 제2 레벨 전압(V2)을 선택하고, 출력 선택부(415)가 나머지 하위 비트들에 따라 상기 제1 레벨 전압(V1) 또는 제2 레벨 전압(V2)을 중복하여 다수의 분배된 출력들(A, B,...)을 출력시킨다. 이에 따라, 증폭기(420)는 상기 분배된 출력들(A, B,...)을 수신하는 MOSFET들 각각의 소스단에 연결된 바이어스 회로들(CS1, CS2,...)이 서로 독립적인 차동 증폭기 형태의 증폭 회로(421)를 이용하여, 상기 분배된 출력들(A, B,...)에 따라서 정확하게 균등 분할된 보간 전압들(OUT)을 생성한다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 평판 표시 장치 구동을 위한 소스 드라버에서는, 증폭기 입력 MOSFET들이 독립적으로 동작하는 보간 스킴을 이용함으로써, 증폭기 입력 MOSFET들의 소스단 전압들 간의 영향이 없도록 하므로, 차이가 균일하지 않은 다양한 증폭기 입력들에 대해서도 정확하게 균등 분할된 보간 전압들을 생성할 수 있다. 따라서, 이러한 보간 스킴에 따라 감마 디코더의 게이트 수가 감소되어 소면적으로 소스 드라이버 집적회로 칩을 구현할 수 있을 뿐만 아니라, 고화질의 디스플레이 특성을 얻을 수 있는 효과가 있다.

Claims

제1 아날로그 계조 전압들 중 어느 하나를 선택하여 제1 레벨 전압으로서 생성하고 제2 아날로그 계조 전압들 중 어느 하나를 선택하여 제2 레벨 전압으로서 생성하며, 입력 영상 데이터에 응답하여 상기 선택된 레벨 전압들을 중복적으로 분배하여 다수의 분배된 출력들을 생성하는 감마 디코더; 및

상기 분배된 출력들의 다양한 형태에 따라서 그에 대응하는 보간 전압들을 생성하는 증폭기를 구비하고,

상기 증폭기에서 상기 분배된 출력들을 수신하는 MOSFET들 각각의 소스단은 서로 연결되지 않고 각각의 소스단에 연결된 바이어스 회로들이 서로 독립적으로 동작하는 것을 특징으로 하는 평판 표시 장치 구동을 위한 소스 드라이버.
제 1항에 있어서, 상기 감마 디코더는,

상기 입력 영상 데이터의 상위 비트들의 논리 조합 수 만큼의 상기 제1 아날로그 계조 전압들 및 상기 제2 아날로그 계조 전압들을 생성하는 감마 전압 발생부; 및

상기 상위 비트들에 응답하여 상기 레벨 전압들을 선택하고, 상기 입력 영상 데이터의 나머지 하위 비트들에 응답하여 상기 다수의 분배된 출력들을 생성하는 증폭기 입력 전압 선택부를 구비하는 것을 특징으로 하는 평판 표시 장치 구동을 위한 소스 드라이버.
제 2항에 있어서, 상기 증폭기 입력 전압 선택부는,

상기 상위 비트들에 응답하여 상기 제1 아날로그 계조 전압들 중 상기 제1 레벨 전압을 선택하는 제1 레벨 선택부;

상기 상위 비트들에 응답하여 상기 제2 아날로그 계조 전압들 중 상기 제2 레벨 전압을 선택하는 제2 레벨 선택부; 및

상기 하위 비트들에 응답하여 상기 제1 또는 제2 레벨 전압을 중복하여 상기 다수의 분배된 출력들을 생성하는 출력 선택부를 구비하는 것을 특징으로 하는 평판 표시 장치 구동을 위한 소스 드라이버.
제 3항에 있어서, 상기 출력 선택부는,

상기 제1 레벨 전압을 0부터 상기 다수의 분배된 출력들의 수 만큼까지 중복 시키는 것에 대응하여, 상기 제2 레벨 전압은 상기 다수의 분배된 출력들의 수 만큼부터 0까지 중복시키는 것을 특징으로 하는 평판 표시 장치 구동을 위한 소스 드라이버.
제 3항에 있어서, 상기 출력 선택부는,

상기 영상 데이터의 하위 2비트의 논리 조합을 이용하여 3가지 분배된 출력들 (V1, V1), (V1, V2), 또는 (V2, V2)(여기서, V1은 상기 제1 레벨 전압, V2는 상기 제2 레벨 전압)을 출력하는 것을 특징으로 하는 평판 표시 장치 구동을 위한 소스 드라이버.
제 3항에 있어서, 상기 출력 선택부는,

상기 영상 데이터의 하위 3비트의 논리 조합을 이용하여 5가지 분배된 출력들 (V1, V1, V1, V1), (V1, V1, V1, V2), (V1, V1, V2, V2), (V1, V2, V2, V2), 또는 (V2, V2, V2, V2)(여기서, V1은 상기 제1 레벨 전압, V2는 상기 제2 레벨 전압)을 출력하는 것을 특징으로 하는 평판 표시 장치 구동을 위한 소스 드라이버.
제 1항에 있어서, 상기 제2 아날로그 계조 전압들 각각은,

상기 제1 아날로그 계조 전압들 중 어느 두개의 사이에 있는 크기의 전압인 것을 특징으로 하는 평판 표시 장치 구동을 위한 소스 드라이버.
제 1항에 있어서, 상기 증폭기는,

게이트단은 제1 노드에 접속되고, 소스/드레인단들 중 어느 한측은 제1 전원에 접속되며 다른 한측은 상기 제1 노드에 접속된 제1 MOSFET;

게이트단은 제1 노드에 접속되고, 소스/드레인단들 중 어느 한측은 제1 전원에 접속되며 다른 한측은 상기 출력 노드에 접속된 제2 MOSFET;

각각의 게이트단은 상기 출력 노드의 신호가 버퍼링된 신호를 수신하고, 드레인단들은 모두 상기 제1 노드에 접속되며, 소스단들 각각은 서로 독립적인 바이어스 회로들 각각에 접속된 제3 MOSFET들;

각각의 게이트단은 상기 분배된 출력들을 수신하고, 드레인단들은 모두 상기 출력 노드에 접속되며, 소스단들 각각은 상기 제3 MOSFET들 각각의 소스단에 하나씩 접속된 제4 MOSFET들; 및

상기 출력 노드의 신호를 버퍼링하여 버퍼링된 신호를 상기 보간 전압으로서 출력하는 버퍼링 회로를 포함하는 것을 특징으로 하는 평판 표시 장치 구동을 위한 소스 드라이버.
제 1항에 있어서, 상기 선택된 레벨 전압들에 대하여,

상기 증폭기는 V1, (V1 + V2)/2, 또는 V2(여기서, V1은 상기 제1 레벨 전압, V2는 상기 제2 레벨 전압)에 대응하는 전압을 상기 보간 전압들로서 생성하는 것을 특징으로 하는 평판 표시 장치 구동을 위한 소스 드라이버.
제 1항에 있어서, 상기 선택된 레벨 전압들에 대하여,

상기 증폭기는 V1, (3V1 + V2)/4, (V1 + V2)/2, (V1 + 3V2)/4 또는 V2(여기서, V1은 상기 제1 레벨 전압, V2는 상기 제2 레벨 전압)에 대응하는 전압을 상기 보간 전압들로서 생성하는 것을 특징으로 하는 평판 표시 장치 구동을 위한 소스 드라이버.
입력 영상 데이터의 상위 비트들의 논리 조합 수 만큼의 제1 아날로그 계조 전압들을 생성하는 단계;

상기 입력 영상 데이터의 상위 비트들의 논리 조합 수 만큼의 제2 아날로그 계조 전압들을 생성하는 단계;

상기 제1 아날로그 계조 전압들 및 상기 제2 아날로그 계조 전압들 각각에서 상기 상위 비트들에 대응하는 제1 레벨 전압 및 제2 레벨 전압을 선택하는 단계;

상기 입력 영상 데이터의 나머지 하위 비트들의 논리 조합에 따라 상기 선택된 제1 레벨 전압 또는 제2 레벨 전압을 골고루 중복적으로 분배하여 다수의 분배된 출력들을 생성하는 단계; 및

상기 분배된 출력들의 다양한 형태에 따라서 그에 대응하는 보간 전압들을 생성하는 단계를 구비하고,

상기 보간 전압들을 생성하는 증폭기에서 상기 분배된 출력들을 수신하는 MOSFET들 각각의 소스단은 서로 연결되지 않고 각각의 소스단에 연결된 바이어스 회로들이 서로 독립적으로 동작하는 것을 특징으로 하는 평판 표시 장치 구동 방 법.
제 11항에 있어서, 상기 제1 레벨 전압이 0부터 상기 다수의 분배된 출력들의 수 만큼까지 중복되는 것에 대응하여, 상기 제2 레벨 전압이 상기 다수의 분배된 출력들의 수 만큼부터 0까지 중복되는 것을 특징으로 하는 평판 표시 장치 구동 방법.
제 11항에 있어서, 상기 영상 데이터의 하위 2비트의 논리 조합을 이용하여 3가지 분배된 출력들 (V1, V1), (V1, V2), 또는 (V2, V2)(여기서, V1은 상기 제1 레벨 전압, V2는 상기 제2 레벨 전압)이 생성되는 것을 특징으로 하는 평판 표시 장치 구동 방법.
제 11항에 있어서, 상기 영상 데이터의 하위 3비트의 논리 조합을 이용하여 5가지 분배된 출력들 (V1, V1, V1, V1), (V1, V1, V1, V2), (V1, V1, V2, V2), (V1, V2, V2, V2), 또는 (V2, V2, V2, V2)(여기서, V1은 상기 제1 레벨 전압, V2는 상기 제2 레벨 전압)을 출력하는 것을 특징으로 하는 평판 표시 장치 구동 방법.
제 11항에 있어서, 상기 제2 아날로그 계조 전압들 각각은,

상기 제1 아날로그 계조 전압들 중 어느 두개의 사이에 있는 크기의 전압인 것을 특징으로 하는 평판 표시 장치 구동 방법.
제 11항에 있어서, 상기 제1 레벨 전압 및 상기 제2 레벨 전압에 대하여, 상기 증폭기는 V1, (V1 + V2)/2, 또는 V2(여기서, V1은 상기 제1 레벨 전압, V2는 상기 제2 레벨 전압)에 대응하는 전압을 상기 보간 전압들로서 생성하는 것을 특징으로 하는 평판 표시 장치 구동 방법.
제 11항에 있어서, 상기 제1 레벨 전압 및 상기 제2 레벨 전압에 대하여, 상기 증폭기는 V1, (3V1 + V2)/4, (V1 + V2)/2, (V1 + 3V2)/4 또는 V2(여기서, V1은 상기 제1 레벨 전압, V2는 상기 제2 레벨 전압)에 대응하는 전압을 상기 보간 전압들로서 생성하는 것을 특징으로 하는 평판 표시 장치 구동 방법.