KR20050051340A - Apparatus and method for control of data error in atm module connected optical link - Google Patents

Abstract

본 발명은 광링크로 연결된 ATM 모듈의 데이터 오류 제어 장치 및 그 방법을 제공하기 위한 것으로, 망동기 클럭을 사용하여 광링크를 통한 인터페이스를 수행하는 제 1 광링크 인터페이스와; 상기 제 1 광링크 인터페이스에서 제공되는 데이터에서 클럭을 추출하여 기준 클럭으로 사용하여 광링크를 통한 인터페이스를 수행하는 제 2 광링크 인터페이스와; 상기 제 1 및 제 2 광링크 인터페이스와 각각 연결되어 ATM 셀데이터에 특정 패턴을 삽입하고, 수신시 특정 패턴이 삽입된 영역에 의해 데이터의 정상유무를 확인하여 ATM 셀데이터를 처리하는 제 1 및 제 2 데이터 오류 제어부를 포함하여 구성함으로써, 망동기 클럭을 별도로 공급할 수 없는 구조에서도 광링크로 연결된 ATM 모듈로 인해서 시스템에 비정상적인 데이터가 유입되는 것을 방지할 수 있게 되는 것이다.The present invention provides a data error control apparatus and method thereof for an ATM module connected by an optical link, comprising: a first optical link interface for performing an interface over an optical link using a network synchronizer clock; A second optical link interface for extracting a clock from data provided by the first optical link interface and using the clock as a reference clock to perform an interface through the optical link; First and second devices connected to the first and second optical link interfaces to insert a specific pattern into ATM cell data, and process ATM cell data by confirming whether data is normal by a region into which a specific pattern is inserted upon reception; By including the 2 data error control unit, even in a structure that can not supply a separate network clock, it is possible to prevent abnormal data flow into the system due to the ATM module connected by the optical link.

Description

광링크로 연결된 에이티엠 모듈의 데이터 오류 제어 장치 및 그 방법{Apparatus and method for control of data error in ATM module connected optical link}Apparatus and method for control of data error in ATM module connected optical link}

본 발명은 광링크로 연결된 ATM(Asynchronous Transfer Mode, 비동기 전송 방식) 모듈의 데이터 오류 제어에 관한 것으로, 특히 망동기 클럭을 별도로 공급할 수 없는 구조에서도 광링크로 연결된 ATM 모듈로 인해서 시스템에 비정상적인 데이터가 유입되는 것을 방지하기에 적당하도록 한 광 링크로 연결된 ATM 모듈의 데이터 오류 제어 장치 및 그 방법에 관한 것이다.The present invention relates to data error control of an Asynchronous Transfer Mode (Asynchronous Transfer Mode) module connected by an optical link. In particular, even in a structure in which a network clock can not be supplied separately, abnormal data is stored in the system due to an ATM module connected by an optical link. An apparatus and a method for controlling data error of an ATM module connected by an optical link, which is suitable for preventing an inflow.

일반적으로 ATM은 디지털 데이터를 53 바이트의 셀 또는 패킷으로 나누어, 디지털 신호 기술을 사용한 매체를 통하여 전송하는 전용접속(dedicated connection) 스위칭 기술이다.In general, ATM is a dedicated connection switching technology that divides digital data into 53 bytes of cells or packets and transmits them through a medium using digital signal technology.

하나의 셀은 개별적으로 다른 셀 들과 관련하여 비동기적으로 처리되고 회선공유를 위한 멀티플렉싱을 하기 위해 큐(queue)에 들어가게 된다. ATM은 소프트웨어보다는 하드웨어로 더 쉽게 구현되도록 설계되었기 때문에 처리 속도를 빠르게 하는 것이 가능하다. SONET(Synchronous Optical Network, 동기식 광전송망) 그리고 몇 개의 다른 기술과 함께 ATM은 광대역 종합정보통신망의 핵심 기술이다 One cell is individually processed asynchronously with respect to the other cells and placed in a queue for multiplexing for circuit sharing. Because ATM is designed to be easier to implement in hardware than software, it is possible to speed up processing. Along with SONET (Synchronous Optical Network) and several other technologies, ATM is a key technology in broadband integrated telecommunication networks.

도 1은 종래 광링크로 연결된 ATM 모듈의 블록구성도이다.1 is a block diagram of an ATM module connected by a conventional optical link.

여기서 참조번호 10은 망동기 클럭을 사용하여 광링크를 통한 인터페이스를 수행하는 제 1 광링크 인터페이스이고, 20은 상기 제 1 광링크 인터페이스(10)로부터 제공되는 데이터에서 클럭을 추출하여 기준 클럭으로 사용하여 광링크를 통한 인터페이스를 수행하는 제 2 광링크 인터페이스이다.Here, reference numeral 10 is a first optical link interface for performing an interface through an optical link using a network synchronizer clock, and 20 is used as a reference clock by extracting a clock from data provided from the first optical link interface 10. And a second optical link interface for performing an interface over the optical link.

그래서 모듈 A에서는 망동기 클럭을 사용하고, 제 1 광링크 인터페이스(10)는 모듈 A에서의 망동기 클럭에 의해 동기되어 인터페이스를 수행한다.Thus, module A uses a synchronizer clock, and the first optical link interface 10 performs the interface in synchronization with the synchronizer clock in module A.

또한 모듈 B에서는 제 2 광링크 인터페이스를 통해 들어온 모듈 A의 데이터에서 복구 클럭(Recovered Clock)을 추출하여 모듈 B의 동작에 사용하게 된다.In addition, the module B extracts a recovered clock from the data of the module A received through the second optical link interface, and uses the recovered clock to operate the module B.

도 2는 도 1에서 제 1 광링크 인터페이스의 상세블록도이다.FIG. 2 is a detailed block diagram of the first optical link interface in FIG. 1.

여기서 참조번호 11은 입력된 데이터를 병/직렬 변환시키는 데이터 변환부이고, 12는 상기 데이터 변환부(11)를 통해 입력된 직렬 데이터를 처리하는 광 디바이스(Optical Device)이다.Here, reference numeral 11 is a data converter for parallel / serial conversion of input data, and 12 is an optical device for processing serial data input through the data converter 11.

그래서 모듈 A의 제 1 광링크 인터페이스(10)에서는 일단 전송해야 하는 데이터를 바이트(8bits) 단위로 구성하며, 데이터의 총 크기(Size)는 64바이트가 된다.Therefore, in the first optical link interface 10 of the module A, data to be transmitted once is configured in units of 8 bits, and the total size of the data is 64 bytes.

제 1 광링크 인터페이스(10)의 데이터 변환부(11)에서는 병렬의 송신 클럭(Tx Clock)과 송신 시작 비트(Tx Start 1 Bit)와 송신 데이터(Tx Data 8 Bits)를 입력받아 직렬로 변환시켜 광 디바이스(12)로 전송한다.The data converter 11 of the first optical link interface 10 receives a parallel transmission clock (Tx Clock), a transmission start bit (Tx Start 1 Bit) and transmission data (Tx Data 8 Bits), and converts them in series. Transmit to optical device 12.

또한 광 디바이스(12)로부터 처리되어 수신된 직렬 데이터를 병렬 데이터로 변환시켜 수신 클럭(Rx Clock), 수신 시작 비트(Rx Start 1 Bit), 수신 데이터(Rx Data 8 Bits)를 출력한다.In addition, the serial data received from the optical device 12 is converted into parallel data to output a reception clock (Rx Clock), a reception start bit (Rx Start 1 Bit), and reception data (Rx Data 8 Bits).

도 3은 도 2에서 시작비트와 데이터 간의 타이밍을 보인 타이밍도이다.FIG. 3 is a timing diagram illustrating timing between a start bit and data in FIG. 2.

그래서 데이터의 첫 부분을 알려주기 위하여, 데이터의 첫 번째 바이트 바로 전 클럭에 시작 비트(Start Bit)를 입력해준다.So to tell the first part of the data, we put a Start Bit on the clock just before the first byte of data.

도 3에서와 같이 두 번째의 시작 비트는 68번째에 발생한다. 그러므로 64 바이트의 데이터를 제외한 나머지 4 바이트는 아무 의미가 없는 더미(Dummy) 바이트로 규정한다. 이렇게 입력된 데이터는 직렬로 변환되어 광 디바이스(12)를 통해 모듈 B 로 전송된다.As shown in FIG. 3, the second start bit occurs at the 68th time. Therefore, four bytes except 64 bytes of data are defined as dummy bytes which have no meaning. The data thus input is converted in series and transmitted to the module B through the optical device 12.

모듈 B에서는 수신된 데이터에서 클럭을 추출해서 사용하며, 모듈 A에서 데이터를 송신할 때의 역의 과정을 진행하여 ATM 셀데이터를 수신한다.In module B, the clock is extracted from the received data, and the module A receives the ATM cell data by performing the reverse process of transmitting the data.

도 4는 도 1에서 제 2 광링크 인터페이스의 상세블록도이다.4 is a detailed block diagram of the second optical link interface of FIG. 1.

여기서 참조번호 21은 제 2 광링크 인터페이스 내에 있는 전압제어 발진부(Voltage Controlled Oscillator)이다.Reference numeral 21 is a voltage controlled oscillator in the second optical link interface.

그래서 모듈 B의 제 2 광링크 인터페이스(20) 내에 있는 전압제어 발진부(21)는 모듈 A의 제 1 인터페이스(10) 내의 광 디바이스(12)를 통해 전송된 클럭을 기준 클럭으로 수신하여 PLL(Phase Locked Loop) 클럭을 출력시키게 된다.Thus, the voltage controlled oscillator 21 in the second optical link interface 20 of the module B receives the clock transmitted through the optical device 12 in the first interface 10 of the module A as a reference clock to obtain a PLL (Phase). Locked Loop) clock is output.

그러나 이러한 종래의 기술은 다음과 같은 문제점이 있었다.However, this conventional technology has the following problems.

종래 기술에 의하면, 모듈 A는 망동기에서 직접 클럭을 수신하여 사용하지만, 모듈 B는 클럭을 광 디바이스에서 수신되는 것을 추출해서 사용한다. According to the prior art, module A receives and uses the clock directly from the network, while module B uses the clock received from the optical device.

따라서 모듈 A에서 모듈 B로 연결되는 광 케이블이나 광 디바이스에 문제가 발생했을 경우 시스템에 장애가 발생하는 문제점이 있었다. 즉, 도 4에서와 같이 모듈 B는 전압제어 발진기를 사용하기 때문에, 모듈 A 측에서의 장애로 인해 기준 클럭의 입력이 없게 되어 망동기와는 독립된 클럭을 사용하게 된다.Therefore, when a problem occurs in an optical cable or an optical device connected from module A to module B, a problem occurs in the system. That is, since the module B uses a voltage-controlled oscillator as shown in FIG. 4, there is no input of the reference clock due to a failure on the module A side, thereby using a clock independent of the network.

이 경우 모듈 B에서 모듈 A로 송신되는 데이터를 모듈 A에서 수신할 때 서로 클럭이 다르기 때문에 동기가 어긋나서 비정상적인 데이터로 인식할 확률이 높게 된다.In this case, when the module A receives the data transmitted from the module B to the module A, the clocks are different from each other, so the synchronization is shifted, and thus the probability of recognizing the abnormal data is high.

이는 모듈 A로 정상적이지 못한 데이터가 유입되어 시스템에 장애를 발생시킬 수 있는 위험성이 높아짐을 의미한다.This means that there is an increased risk of improper data entering Module A, which can cause a system failure.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 망동기 클럭을 별도로 공급할 수 없는 구조에서도 광링크로 연결된 ATM 모듈로 인해서 시스템에 비정상적인 데이터가 유입되는 것을 방지할 수 있는 광링크로 연결된 ATM 모듈의 데이터 오류 제어 장치 및 그 방법을 제공하는데 있다.Therefore, the present invention has been proposed to solve the above-mentioned general problems, and an object of the present invention is that abnormal data flows into the system due to an ATM module connected through an optical link even in a structure in which a network clock cannot be supplied separately. The present invention provides an apparatus and method for controlling data error of an ATM module connected by an optical link that can be prevented.

상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 의한 광링크로 연결된 ATM 모듈의 데이터 오류 제어 장치는,In order to achieve the above object, a data error control apparatus of an ATM module connected through an optical link according to an embodiment of the present invention,

망동기 클럭을 사용하여 광링크를 통한 인터페이스를 수행하는 제 1 광링크 인터페이스와; 상기 제 1 광링크 인터페이스에서 제공되는 데이터에서 클럭을 추출하여 기준 클럭으로 사용하여 광링크를 통한 인터페이스를 수행하는 제 2 광링크 인터페이스와; 상기 제 1 및 제 2 광링크 인터페이스와 각각 연결되어 ATM 셀데이터에 특정 패턴을 삽입하고, 수신시 특정 패턴이 삽입된 영역에 의해 데이터의 정상유무를 확인하여 ATM 셀데이터를 처리하는 제 1 및 제 2 데이터 오류 제어부를 포함하여 이루어짐을 그 기술적 구성상의 특징으로 한다.A first optical link interface for performing an interface over the optical link using a network synchronizer clock; A second optical link interface for extracting a clock from data provided by the first optical link interface and using the clock as a reference clock to perform an interface through the optical link; First and second devices connected to the first and second optical link interfaces to insert a specific pattern into ATM cell data, and process ATM cell data by confirming whether data is normal by a region into which a specific pattern is inserted upon reception; 2 includes a data error control unit.

상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 의한 광링크로 연결된 ATM 모듈의 데이터 오류 제어 방법은,In order to achieve the above object, a data error control method of an ATM module connected through an optical link according to an embodiment of the present invention,

ATM 셀데이터의 특정 필드에 특정 패턴을 삽입하는 제 1 단계와; 상기 제 1 단계 후 셀데이터를 수신하면 셀데이터의 특정 패턴을 검사하여 특정 패턴이 정상인지 판별하는 제 2 단계와; 상기 제 2 단계에서 특정 패턴이 정상이면 셀데이터를 보존하고, 특정 패턴이 비정상이면 셀데이터를 폐기시키는 제 3 단계를 포함하여 수행함을 그 기술적 구성상의 특징으로 한다.Inserting a specific pattern into a specific field of ATM cell data; A second step of determining whether a specific pattern is normal by examining a specific pattern of the cell data when receiving the cell data after the first step; In the second step, if the specific pattern is normal, the cell data is preserved, and if the specific pattern is abnormal, the third step of discarding the cell data is performed.

이하, 상기와 같은 본 발명, 광링크로 연결된 ATM 모듈의 데이터 오류 제어 장치 및 그 방법의 기술적 사상에 따른 일실시예를 도면을 참조하여 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention, an apparatus for data error control of an ATM module connected by an optical link, and a method thereof will be described with reference to the accompanying drawings.

도 5는 본 발명에 의한 광링크로 연결된 ATM 모듈의 데이터 오류 제어 장치의 블록구성도이다.5 is a block diagram of a data error control apparatus of an ATM module connected by an optical link according to the present invention.

이에 도시된 바와 같이, 망동기 클럭을 사용하여 광링크를 통한 인터페이스를 수행하는 제 1 광링크 인터페이스(10)와; 상기 제 1 광링크 인터페이스(10)에서 제공되는 데이터에서 클럭을 추출하여 기준 클럭으로 사용하여 광링크를 통한 인터페이스를 수행하는 제 2 광링크 인터페이스(20)와; 상기 제 1 및 제 2 광링크 인터페이스(10)(20)와 각각 연결되어 ATM 셀데이터에 특정 패턴을 삽입하고, 수신시 특정 패턴이 삽입된 영역에 의해 데이터의 정상유무를 확인하여 ATM 셀데이터를 처리하는 제 1 및 제 2 데이터 오류 제어부(30)(40)를 포함하여 구성된다.As shown therein, a first optical link interface 10 for performing an interface over an optical link using a network synchronizer clock; A second optical link interface 20 for extracting a clock from data provided by the first optical link interface 10 and performing an interface through an optical link by using the clock as a reference clock; It is connected to the first and second optical link interface 10, 20, respectively, inserts a specific pattern into ATM cell data, and upon receipt, checks whether the data is normal by the region into which the specific pattern is inserted. It comprises a first and second data error control unit 30, 40 for processing.

도 6은 도 5에서 데이터오류 제어부의 상세블록도이다.FIG. 6 is a detailed block diagram of a data error controller in FIG. 5.

이에 도시된 바와 같이, 상기 광링크 인터페이스(10)(20)와 연결되어 ATM 셀데이터의 송수신을 수행하는 셀데이터 송수신부(31)와; 상기 셀데이터 송수신부(31)를 통해 송수신된 셀데이터를 확인하여 데이터의 오류 여부를 확인하고 셀데이터의 처리를 제어하는 제어부(32)와; 상기 제어부(32)의 제어에 따라 셀데이터에 특정 패턴을 삽입하고, 정상 셀데이터는 보존하며 비정상 셀데이터는 폐기하는 셀데이터 처리부(33)를 포함하여 구성된다.As shown therein, a cell data transmission / reception unit 31 connected to the optical link interface 10 and 20 for transmitting and receiving ATM cell data; A control unit (32) which checks the cell data transmitted and received through the cell data transmission / reception unit (31) to determine whether data is in error and controls the processing of cell data; The cell data processor 33 inserts a specific pattern into the cell data under the control of the controller 32, preserves normal cell data, and discards abnormal cell data.

상기 셀데이터 처리부(33)에서 특정 패턴은, ATM 셀데이터에서 사용하지 않는 영역에 삽입한다.The cell data processor 33 inserts a specific pattern into an area not used in ATM cell data.

상기 셀데이터 처리부(33)에서 특정 패턴은, ATM 셀데이터의 4 바이트 내지 6 바이트 영역에 특정 패턴 필드를 구성하여 특정 패턴을 삽입한다.In the cell data processor 33, a specific pattern forms a specific pattern field in a 4 byte to 6 byte area of the ATM cell data and inserts the specific pattern.

도 7은 본 발명에 의한 광링크로 연결된 ATM 모듈의 데이터 오류 제어 방법을 보인 흐름도이다.7 is a flowchart illustrating a data error control method of an ATM module connected through an optical link according to the present invention.

이에 도시된 바와 같이, ATM 셀데이터의 특정 필드에 특정 패턴을 삽입하는 제 1 단계(ST10)와; 상기 제 1 단계 후 셀데이터를 수신하면 셀데이터의 특정 패턴을 검사하여 특정 패턴이 정상인지 판별하는 제 2 단계(ST20 ~ ST40)와; 상기 제 2 단계에서 특정 패턴이 정상이면 셀데이터를 보존하고, 특정 패턴이 비정상이면 셀데이터를 폐기시키는 제 3 단계(ST50)(ST60)를 포함하여 수행한다.As shown therein, a first step ST10 of inserting a specific pattern into a specific field of ATM cell data; A second step (ST20 to ST40) of determining whether a specific pattern is normal by examining a specific pattern of the cell data when receiving the cell data after the first step; In the second step, if the specific pattern is normal, cell data is preserved, and if the specific pattern is abnormal, a third step (ST50) (ST60) is discarded.

상기에서 제 1 단계(ST10)는, ATM 셀데이터에서 사용하지 않는 영역에 특정 패턴을 삽입한다.In the first step ST10, a specific pattern is inserted into an area not used in the ATM cell data.

상기에서 제 1 단계(ST10)는, ATM 셀데이터의 4 바이트 내지 6 바이트 영역에 특정 패턴 필드를 구성하여 특정 패턴을 삽입한다.In the first step ST10, a specific pattern field is inserted into a 4-byte to 6-byte area of ATM cell data to insert a specific pattern.

이와 같이 구성된 본 발명에 의한 광링크로 연결된 ATM 모듈의 데이터 오류 제어 장치 및 그 방법의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.The operation of the data error control apparatus and the method of the ATM module connected by the optical link according to the present invention configured as described above will be described in detail with reference to the accompanying drawings.

먼저 본 발명은 망동기 클럭을 별도로 공급할 수 없는 구조에서도 시스템에 비정상적인 데이터가 유입되는 것을 차단하고자 한다.First, the present invention intends to block abnormal data from flowing into the system even in a structure in which the network synchronizer clock cannot be separately supplied.

그래서 모듈 A와 모듈 B는 광링크 인터페이스(10)(20)와 전단에 데이터오류 제어부(30)(40)를 구성한다.Thus, the module A and the module B constitute a data error control unit 30 and 40 at the front end of the optical link interface 10 and 20.

그리고 광링크 인터페이스(10)(20)는 종래와 같이 동작한다. 즉, 모듈 A에서는 망동기 클럭을 사용하고, 제 1 광링크 인터페이스(10)는 모듈 A에서의 망동기 클럭에 의해 동기되어 인터페이스를 수행한다.And the optical link interface 10, 20 operates as usual. That is, the module A uses a synchronizer clock, and the first optical link interface 10 performs the interface in synchronization with the synchronizer clock in the module A. FIG.

또한 모듈 B에서는 제 2 광링크 인터페이스(20)를 통해 들어온 모듈 A의 데이터에서 데이터를 수신하고, 수신된 데이터로부터 복구 클럭을 추출하여 모듈 B의 동작에 사용하게 된다.In addition, the module B receives data from the data of the module A entered through the second optical link interface 20, extracts a recovery clock from the received data, and uses the module B in operation.

한편 데이터오류 제어부(30)(40)는 64 바이트의 ATM 셀데이터를 전송할 때 사용하지 않는 영역에 특정 패턴을 삽입하고, 수신할 때에는 특정 패턴이 삽입된 영역을 확인하여 데이터의 정상유무를 확인하여 폐기할 지를 결정하게 된다.Meanwhile, the data error control unit 30 or 40 inserts a specific pattern into an unused area when transmitting 64 bytes of ATM cell data, and when receiving, checks an area in which a specific pattern is inserted to check whether data is normal or not. Decide whether to discard.

도 8은 본 발명에서 사용하는 셀데이터 포맷을 보인 개념도로써, 모듈 A와 모듈 B 간에 통신하는 ATM 셀데이터의 포맷을 보인 것이다.8 is a conceptual diagram showing a cell data format used in the present invention, showing the format of ATM cell data communicating between module A and module B.

도 9는 본 발명의 적용에 의해 광링크 장래가 발생했을 경우의 처리 예를 보인 블록구성도이다.Fig. 9 is a block diagram showing an example of processing when an optical link future occurs by the application of the present invention.

이러한 본 발명의 동작을 좀더 상세히 설명하면 다음과 같다.Referring to the operation of the present invention in more detail as follows.

우선 데이터오류 제어부(30)(40)에서는 비정상 셀데이터가 유입되는 것을 차단하기 위해서 도 8에서와 같은 기존의 셀 포맷 중에서 4 내지 6번째 바이트 부분에 3바이트의 특정 패턴 필드(Specific Pattern Field)를 구성한다.First, in order to block the abnormal cell data from being introduced, the data error control unit 30 or 40 sets a specific pattern field of three bytes in the fourth to sixth byte parts of the existing cell format as shown in FIG. 8. Configure.

여기서 UDF(User Define Field) 바이트들은 그 외 다른 기능을 구현하기 위하여 구성된 필드이다.The UDF (User Define Field) bytes are fields configured to implement other functions.

그래서 데이터오류 제어부(30)(40)에서는 특정 패턴을 삽입하는 기능과 그 특정 패턴을 추출하여 셀데이터의 이상 유무를 판단하여 폐기를 할지 결정하는 기능을 수행하게 된다.Thus, the data error control unit 30 or 40 performs a function of inserting a specific pattern and a function of extracting the specific pattern to determine whether or not to discard the cell data.

모듈 A에서 모듈 B로 셀데이터를 전송하는 과정을 보면 다음과 같다.The process of transmitting cell data from module A to module B is as follows.

제 1 데이터오류 제어부(30)는 모듈 A에서 발생하는 셀데이터에 특정 패턴을 삽입하여 제 1 광링크 인터페이스(10)를 통해 전송한다.The first data error control unit 30 inserts a specific pattern into the cell data generated in the module A and transmits it through the first optical link interface 10.

즉, 데이터오류 제어부(30) 내의 제어부(32)의 제어에 의해 셀데이터 처리부(33)에서 ATM 셀 포맷 중 4 내지 6번째 바이트의 3바이트에 특정 패턴 필드를 구성하여 특정 패턴을 삽입한다. 그리고 셀데이터 송수신부(31)를 통해 특정 패턴이 삽입된 ATM 셀데이터는 제 1 광링크 인터페이스(10)를 통해 모듈 B의 제 2 광링크 인터페이스(20)로 전송된다.That is, under the control of the control unit 32 in the data error control unit 30, the cell data processing unit 33 inserts a specific pattern field into three bytes of the fourth to sixth bytes of the ATM cell format. In addition, ATM cell data having a specific pattern inserted through the cell data transceiver 31 is transmitted to the second optical link interface 20 of the module B through the first optical link interface 10.

제 1 광링크 인터페이스(10)는 입력되는 시작 비트와 데이터 바이트를 직렬 데이터로 변환하여 광 디바이스(12)와 연결된 광케이블을 통해서 셀데이터를 모듈 B로 송신하게 된다.The first optical link interface 10 converts input start bits and data bytes into serial data to transmit cell data to the module B through an optical cable connected to the optical device 12.

모듈 B에서는 광케이블로 수신되는 직렬 데이터를 제 2 광 인터페이스(20)에서 수신하고, 수신된 데이터에서 클럭을 추출하여 복구 클럭으로 사용하며, 이와 동시에 시작 비트와 데이터 바이트를 추출한다.In module B, the serial data received by the optical cable is received by the second optical interface 20, and the clock is extracted from the received data and used as a recovery clock. At the same time, the start bit and the data byte are extracted.

제 2 데이터오류 제어부(40)의 제어부(32)에서는 셀데이터 송수신부(31)를 통해 제 1 광링크 인터페이스(10)에서 전송한 ATM 셀데이터를 입력받고, ATM 셀데이터의 특정 패턴 필드를 검사하여 특정 패턴이 정상적으로 읽히는 지를 확인한다. 그래서 ATM 셀데이터의 특정 패턴이 정상적으로 읽히면 셀데이터 처리부(33)는 ATM 셀데이터를 보존하도록 처리하고 정상적으로 읽히지 않으면 ATM 셀데이터를 폐기하도록 처리한다. 역으로 모듈 B에서 모듈 A에서 ATM 셀데이터를 전송할 때에는 위와 반대의 과정을 수행하게 된다.The control unit 32 of the second data error control unit 40 receives ATM cell data transmitted from the first optical link interface 10 through the cell data transmission / reception unit 31 and checks a specific pattern field of the ATM cell data. Check if the specific pattern is read normally. Therefore, if a specific pattern of ATM cell data is read normally, the cell data processing unit 33 processes to preserve ATM cell data and discards ATM cell data if it is not read normally. Conversely, when transmitting ATM cell data from module A to module A, the reverse process is performed.

셀데이터의 오류는 물리적인 광 케이블이나 광 디바이스(12)가 정상적일 경우에는 발생할 확률이 아주 작거나 거의 없지만, 광 케이블이나 광 디바이스(12)가 불량일 경우에는 발생 빈도가 상당히 높아질 수 있다.Errors in cell data are very unlikely or rarely occurring when the physical optical cable or the optical device 12 is normal, but can occur significantly when the optical cable or the optical device 12 is bad.

즉, 모듈 A는 망동기에서 클럭을 직접 공급받고, 모듈 B는 모듈 A와 연결된 광케이블에서 클럭을 추출하고 전압제어 발진기(21)의 기준 클럭으로 입력하고 그 출력을 모듈 B의 클럭으로 사용하게 된다. 그러므로 모듈 A에서 모듈 B로 데이터를 공급하는 광케이블이 불량이거나 광 디바이스가 불량일 경우에는 모듈 A와 모듈 B의 클럭이 서로 다르게 된다. 이는 입력된 기준 클럭으로 비정상적인 발생으로 출력 클럭에 정상적인 PLL이 걸리지 않기 때문이다.That is, module A is directly supplied with the clock from the network, module B extracts the clock from the optical cable connected to the module A, inputs the reference clock of the voltage controlled oscillator 21 and uses the output as the clock of the module B. . Therefore, when the optical cable supplying data from the module A to the module B is bad or the optical device is bad, the clocks of the module A and the module B are different. This is because an abnormal occurrence with the input reference clock does not cause a normal PLL on the output clock.

이렇게 되면 모듈 B의 광 디바이스에 공급되는 클럭은 모듈 A의 광 디바이스에 공급되는 클럭과 다르게 되어 모듈 A의 광 디바이스 수신시 라인 코딩(Line Coding) 에러가 발생하여 데이터가 공급되지 않는 유휴(Idle) 상태에서도 셀데이터가 존재한다고 인식하게 된다.In this case, the clock supplied to the optical device of the module B is different from the clock supplied to the optical device of the module A such that a line coding error occurs when receiving the optical device of the module A, and thus no data is supplied. It is recognized that cell data exists even in the state.

이러한 현상을 데이터오류 제어부(30)(40)에서 보완하게 된다.This phenomenon is compensated for in the data error control unit 30 or 40.

이처럼 본 발명은 광링크로 연결된 ATM 모듈로 인해서 시스템에 비정상적인 데이터가 유입되는 것을 방지하게 되는 것이다.As such, the present invention prevents abnormal data from flowing into the system due to the ATM module connected by the optical link.

이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.Although the preferred embodiment of the present invention has been described above, the present invention may use various changes, modifications, and equivalents. It is clear that the present invention can be applied in the same manner by appropriately modifying the above embodiments. Accordingly, the above description does not limit the scope of the invention as defined by the limitations of the following claims.

이상에서 살펴본 바와 같이, 본 발명에 의한 광링크로 연결된 ATM 모듈의 데이터 오류 제어 장치 및 그 방법은 망동기 클럭을 별도로 공급할 수 없는 구조에서도 광링크로 연결된 ATM 모듈로 인해서 시스템에 비정상적인 데이터가 유입되는 것을 방지할 수 있는 효과가 있게 된다. As described above, the data error control apparatus and method of the ATM module connected by the optical link according to the present invention is an abnormal data flows into the system due to the ATM module connected by the optical link even in a structure that can not supply a network synchronizer clock separately The effect can be prevented.

또한 본 발명은 광링크에 장애가 발생하여 비정상적인 데이터가 시스템에 유입되는 것을 미연에 방지하여 기존에 광링크로만 연결된 모듈 간에 데이터 통신을 수행할 때 보다 시스템의 안정성을 향상시킬 수 있는 효과도 있게 된다.In addition, the present invention also prevents the abnormal occurrence of abnormal data flow into the system due to the failure of the optical link has the effect of improving the stability of the system than when performing data communication between the modules previously connected only to the optical link.

도 1은 종래 광링크로 연결된 ATM 모듈의 블록구성도이고,1 is a block diagram of an ATM module connected by a conventional optical link,

도 2는 도 1에서 제 1 광링크 인터페이스의 상세블록도이며,FIG. 2 is a detailed block diagram of the first optical link interface of FIG. 1;

도 3은 도 2에서 시작비트와 데이터 간의 타이밍을 보인 타이밍도이고,3 is a timing diagram illustrating timing between a start bit and data in FIG. 2;

도 4는 도 1에서 제 2 광링크 인터페이스의 상세블록도이며,4 is a detailed block diagram of the second optical link interface of FIG. 1;

도 5는 본 발명에 의한 광링크로 연결된 ATM 모듈의 데이터 오류 제어 장치의 블록구성도이고,5 is a block diagram of a data error control apparatus of an ATM module connected by an optical link according to the present invention;

도 6은 도 5에서 데이터오류 제어부의 상세블록도이며,6 is a detailed block diagram of a data error controller in FIG. 5;

도 7은 본 발명에 의한 광링크로 연결된 ATM 모듈의 데이터 오류 제어 방법을 보인 흐름도이고,7 is a flowchart illustrating a data error control method of an ATM module connected through an optical link according to the present invention;

도 8은 본 발명에서 사용하는 셀데이터 포맷을 보인 개념도이며,8 is a conceptual diagram illustrating a cell data format used in the present invention.

도 9는 본 발명의 적용에 의해 광링크 장래가 발생했을 경우의 처리 예를 보인 블록구성도이다.Fig. 9 is a block diagram showing an example of processing when an optical link future occurs by the application of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : 제 1 광링크 인터페이스 11 : 데이터 변환부 10: first optical link interface 11: data conversion unit

12 : 광 디바이스 20 : 제 2 광링크 인터페이스12 optical device 20 second optical link interface

21 : 전압제어 발진부 30 : 제 1 데이터오류 제어부21: voltage control oscillator 30: first data error control unit

31 : 셀데이터 송수신부 32 : 제어부31: cell data transmission and reception unit 32: control unit

33 : 셀데이터 처리부 40 : 제 2 데이터오류 제어부33: cell data processor 40: second data error controller

Claims (7)

망동기 클럭을 사용하여 광링크를 통한 인터페이스를 수행하는 제 1 광링크 인터페이스와;A first optical link interface for performing an interface over the optical link using a network synchronizer clock; 상기 제 1 광링크 인터페이스에서 제공되는 데이터에서 클럭을 추출하여 기준 클럭으로 사용하여 광링크를 통한 인터페이스를 수행하는 제 2 광링크 인터페이스와;A second optical link interface for extracting a clock from data provided by the first optical link interface and using the clock as a reference clock to perform an interface through the optical link; 상기 제 1 및 제 2 광링크 인터페이스와 각각 연결되어 ATM 셀데이터에 특정 패턴을 삽입하고, 수신시 특정 패턴이 삽입된 영역에 의해 데이터의 정상유무를 확인하여 ATM 셀데이터를 처리하는 제 1 및 제 2 데이터 오류 제어부를 포함하여 구성된 것을 특징으로 하는 광링크로 연결된 ATM 모듈의 데이터 오류 제어 장치.First and second devices connected to the first and second optical link interfaces to insert a specific pattern into ATM cell data, and process ATM cell data by confirming whether data is normal by a region into which a specific pattern is inserted upon reception; Data error control device of the ATM module connected by the optical link, characterized in that it comprises a data error control unit. 제 1 항에 있어서, 상기 데이터오류 제어부는,The method of claim 1, wherein the data error control unit, 상기 광링크 인터페이스와 연결되어 ATM 셀데이터의 송수신을 수행하는 셀데이터 송수신부와;A cell data transmission / reception unit connected to the optical link interface to transmit and receive ATM cell data; 상기 셀데이터 송수신부를 통해 송수신된 셀데이터를 확인하여 데이터의 오류 여부를 확인하고 셀데이터의 처리를 제어하는 제어부와;A control unit which checks the cell data transmitted / received through the cell data transmission / reception unit to check whether the data is in error and controls the processing of the cell data; 상기 제어부의 제어에 따라 셀데이터에 특정 패턴을 삽입하고, 정상 셀데이터는 보존하며 비정상 셀데이터는 폐기하는 셀데이터 처리부를 포함하여 구성된 것을 특징으로 하는 광링크로 연결된 ATM 모듈의 데이터 오류 제어 장치.And a cell data processing unit for inserting a specific pattern into cell data, preserving normal cell data, and discarding abnormal cell data under control of the controller. 제 2 항에 있어서, 상기 셀데이터 처리부에서 특정 패턴은,The method of claim 2, wherein the specific pattern in the cell data processing unit, ATM 셀데이터에서 사용하지 않는 영역에 삽입하는 것을 특징으로 하는 광링크로 연결된 ATM 모듈의 데이터 오류 제어 장치.An apparatus for data error control of an ATM module connected by an optical link, characterized in that it is inserted into an area not used in ATM cell data. 제 3 항에 있어서, 상기 셀데이터 처리부에서 특정 패턴은,The method of claim 3, wherein the specific pattern in the cell data processor, ATM 셀데이터의 4 바이트 내지 6 바이트 영역에 특정 패턴 필드를 구성하여 특정 패턴을 삽입하는 구성된 것을 특징으로 하는 광링크로 연결된 ATM 모듈의 데이터 오류 제어 장치.An apparatus for controlling data errors of an ATM module connected by an optical link, comprising: configuring a specific pattern field in a 4-byte to 6-byte area of ATM cell data to insert a specific pattern. ATM 셀데이터의 특정 필드에 특정 패턴을 삽입하는 제 1 단계와;Inserting a specific pattern into a specific field of ATM cell data; 상기 제 1 단계 후 셀데이터를 수신하면 셀데이터의 특정 패턴을 검사하여 특정 패턴이 정상인지 판별하는 제 2 단계와;A second step of determining whether a specific pattern is normal by examining a specific pattern of the cell data when receiving the cell data after the first step; 상기 제 2 단계에서 특정 패턴이 정상이면 셀데이터를 보존하고, 특정 패턴이 비정상이면 셀데이터를 폐기시키는 제 3 단계를 포함하여 수행하는 것을 특징으로 하는 광링크로 연결된 ATM 모듈의 데이터 오류 제어 방법.And a third step of preserving cell data if the specific pattern is normal and discarding the cell data if the specific pattern is abnormal in the second step. 제 5 항에 있어서, 상기 제 1 단계는,The method of claim 5, wherein the first step, ATM 셀데이터에서 사용하지 않는 영역에 특정 패턴을 삽입하는 것을 특징으로 하는 광링크로 연결된 ATM 모듈의 데이터 오류 제어 방법.A data error control method for an ATM module connected by an optical link, characterized by inserting a specific pattern into an area not used in ATM cell data. 제 6 항에 있어서, 상기 제 1 단계는,The method of claim 6, wherein the first step, ATM 셀데이터의 4 바이트 내지 6 바이트 영역에 특정 패턴 필드를 구성하여 특정 패턴을 삽입하는 것을 특징으로 하는 광링크로 연결된 ATM 모듈의 데이터 오류 제어 방법.A method for controlling data error of an ATM module connected by an optical link, comprising inserting a specific pattern by configuring a specific pattern field in a 4-byte to 6-byte area of ATM cell data.