KR20030030949A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 반도체 장치 Download PDF

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Abstract

비아홀의 저면에 단차가 없고, 또한 비아홀 직경이 작아져도, 신뢰성이 높은 개구 검사를 행할 수 있는 반도체 장치의 제조 방법을 제공한다. 제1 표면을 정의하는 기판의, 절연 재료로 이루어지는 표층부에 형성된 배선홈에 도전 재료로 이루어지는 배선이 매립되고, 상기 배선의 상면이 상기 제1 표면에 노출되며, 상기 배선이 도전성 부재에 전기적으로 접속되어 있다. 제1 표면의 법선에 평행한 시선에서 볼 때, 도전성 부재가 배선보다 큰 영역을 점유하고 있다. 제1 표면 위에, 절연 재료로 이루어지는 제1 막을 형성한다. 제1 막에 비아홀을 형성한다. 제1 표면의 법선에 평행한 시선에서 보았을 때, 배선과, 절연 재료로 이루어지는 표층부와의 경계가 비아홀 내를 통과한다. 비아홀의 저면을, 시료로부터의 2차 전자나 반사 전자의 강도 분포를 이용하여 화상 정보를 얻는 장치로 관찰하여, 비아홀의 저면의 상태의 좋고 나쁨을 판정한다.

Description

반도체 장치의 제조 방법 및 반도체 장치{SEMICONDUCTOR DEVICE MANUFACTURING METHOD CAPABLE OF RELIABLE INSPECTION FOR HOLE OPENING AND SEMICONDUCTOR DEVICES MANUFACTURED BY THE METHOD}
본 발명은, 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로, 특히 배선 위의 절연막에 형성하는 비아홀의 개구 검사를 행하는 반도체 장치의 제조 방법, 및 그 제조 방법으로 제작되는 반도체 장치에 관한 것이다.
층간 절연막에 비아홀을 형성할 때에, 비아홀이 층간 절연막의 기초 표면까지 도달했는지의 여부를 검사하는 몇 개의 개구 검사 방법이 알려져 있다.
도 14의 (a)에, 특개소60-109240호 공보에 개시된 개구 검사 방법으로 검사되는 비아홀부의 단면도를 도시한다. 기초가 되는 층간 절연막(500) 위에, 배선(501)이 형성되어 있다. 층간 절연막(500) 위에 형성된 상층의 층간 절연막(502)이 배선(501)을 피복한다. 층간 절연막(502)에 비아홀(503)이 형성되어 있다. 비아홀(503)은, 기판 표면의 법선에 평행한 시선에서 보았을 때, 배선(501)의 모서리가 비아홀(503)의 내부를 통과하도록 배치되어 있다.
주사형 전자 현미경(SEM)을 이용하여, 비아홀(503)의 저면을 관찰하면, 비아홀(503)이 배선(501)까지 도달하고 있는 경우에는, 배선(501)에 의해 형성되는 단차를 확인할 수 있다. 이에 대하여, 비아홀(503)이 배선(501)까지 도달하지 않은 경우에는, 배선(501)에 의한 단차를 확인할 수 없다.
이 때문에, 배선(501)에 의한 단차의 검출의 유무에 의해, 비아홀(503)의 개구 검사를 행할 수 있다.
도 14의 (b)에 도시한 바와 같이, 비아홀(506)을 갖는 층간 절연막(505) 위에 형성하는 배선(507)을, 비아홀(506)로부터 어긋나게 해 놓고, 비아홀(506)의 저면의 단차를 관찰함으로써, 비아홀(506)이 배치된 층과, 배선(507)이 배치된 층과의 위치 어긋남을 검출할 수 있다.
도 15에, 특개평4-12531호 공보에 개시된 개구 검사 방법으로 검사되는 비아홀부의 단면도를 도시한다.
도 15의 (a)에 도시한 바와 같이, 기초가 되는 층간 절연막(510) 위에, 배선(511)이 배치되어 있다. 층간 절연막(510) 위에 배치된 상층의 층간 절연막(512)이 배선(511)을 피복한다. 층간 절연막(512) 내, 배선(511)의 상방 부분이 솟아올라, 배선(511)의 중앙 근방에서 층간 절연막(512)이 두꺼워진다. 이 때문에, 배선(511)에 대응하는 위치에 비아홀(513)을 형성하면, 배선(511)의 상면에 잔사(514)가 남기 쉽다. 잔사(514)가 남으면, 배선(511)에 의한 단차의 검출이 곤란해진다.
도 15의 (b)에 도시한 바와 같이, 배선(511)을 2개 배열하면, 2개의 배선간의 층간 절연막(512)의 상면을 거의 평탄하게 할 수 있다. 이 2개의 배선 사이에, 적어도 1개의 배선에 위치하는 비아홀(513)을 형성하면, 배선(511)의 상면에 잔사가 남지 않아, 배선(511)에 의한 단차를 용이하게 검출할 수 있다.
도 16에, 특개평11-297777호 공보에 개시된 개구 검사 방법으로 검사되는 비아홀부의 단면도를 도시한다. 반도체 기판(520)의 표면 위에, 층간 절연막(521)이 형성되고, 그 표면 위에, 배선(522)이 형성되어 있다. 배선(522)은, 층간 절연막(521)에 형성된 비아홀(523) 내를 경유하여 반도체 기판(520)에 전기적으로 접속되어 있다.
층간 절연막(521) 위에 형성된 상층의 층간 절연막(524)이 배선(522)을 피복한다. 층간 절연막(524)에, 배선(522)의 상면의 일부를 노출시키는 비아홀(525)이 형성되어 있다. 비아홀(525)의 저면을 SEM으로 관찰하면, 배선(522)이 노출되어 있는 경우에는 밝게 보이고, 비아홀(525)이 배선(522)까지 도달하지 않은 경우에는 어둡게 보인다.
비아홀(525)의 바닥에 배선(522)이 노출되어 있는 경우에도, 배선(522)에 전자가 축적되면, 비아홀(525)의 바닥의 밝기가 저하되어, 비아홀(525)이 배선(522)까지 도달하지 않은 경우와 구별할 수 없게 된다. 도 16에 도시한 구조에서는, 배선(522)이 반도체 기판(520)에 접속되어 있기 때문에, 배선(522)에의 전자의 축적을 방지할 수 있다.
금속층을 반응성 이온 에칭(RIE)에 의해 패터닝하여 배선을 형성하는 종래방법에 비해, 반도체 집적 회로 장치의 고밀도 요구를 만족시키기 쉽고, 공정 삭감을 기대할 수 있는 다마신 기법이 주목받고 있다. 다마신 기법은, 배선 저항을 저감시키기 위한 구리 배선의 형성에 적합하다.
도 17의 (a)에, 다마신 기법으로 구리 배선을 형성하는 공정 도중의 비아홀부의 단면도를 도시한다. 기초가 되는 층간 절연막(530)의 표층부에 형성된 배선홈 내에, 구리 배선(532)이 매립되어 있다. 또한, 구리의 확산을 방지하기 위해, 배선홈의 내면이 탄탈(Ta) 등의 배리어 메탈층(531)으로 피복되어 있다.
층간 절연막(530) 위에, 질화실리콘(SiN)막(533), 산화 실리콘(SiO2)막(534), 저유전률 절연막(535), SiO2막(536) 및 SiN막(537)이 이 순서대로 적층되어 있다. 이 적층막에, 구리 배선(532)의 상면의 일부를 노출시키는 비아홀(538)이 형성되어 있다. 비아홀(538)과 중첩되도록, 저유전률 절연막(535)의 저면까지 도달하는 배선홈(539)이 형성되어 있다.
도 17의 (b)에 비아홀(538) 근방의 SEM 사진을 도시한다. 비아홀(538)의 저면이 어둡게 되어 있어, 구리 배선(532)이 노출되어 있는지의 여부를 판정할 수 없다.
도 17의 (c)에, 비아홀(538A)을, 구리 배선(532)으로부터 약간 어긋나게 하고, 비아홀(538A)의 저면 내를 구리 배선(532)의 모서리가 통과하도록 한 경우의 단면도를 도시한다. 비아홀(538A)은, SiN막(533)을 에칭 스토퍼막으로서 이용하여 SiO2막(534)의 저면까지 에칭하고, 그 후, 비아홀의 저면에 노출된 SiN막(533)을 제거함으로써 형성된다.
SiN막(533)의 에칭 조건으로는, 통상, 층간 절연막(530) 및 구리 배선(532)이 거의 에칭되지 않는다. 이 때문에, 구리 배선(532)의 모서리에 대응하는 부분에 단차가 형성되지 않는다.
도 17의 (d)에 비아홀(538A) 근방의 SEM 사진을 도시한다. 비아홀(538A)의 저면의 거의 모든 영역이 어둡게 관찰되어, 구리 배선(532)과 층간 절연막(530)과의 경계는 검출되지 않는다. 이것은, 도 14의 (a)에 도시한 종래예의 경우와 같은 단차가 없기 때문이다. 이 때문에, SEM을 이용한 관찰에 의해 비아홀의 개구 검사를 행할 수 없다.
도 16에 도시한 종래예에서는, 단차를 이용하지 않고 개구 검사가 행해지지만, 비아홀(525)의 직경이 작아지면, 배선(522)이 노출된 상태와, 노출되지 않은 상태와의 명암의 차가 작아지게 된다. 이 때문에, 신뢰성이 높은 개구 검사를 행할 수 없게 된다.
본 발명의 목적은, 비아홀의 저면에 단차가 없고, 또한 비아홀 직경이 작아져도, 신뢰성이 높은 개구 검사를 행할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 장치의 제조 방법으로 제작되는 반도체 장치를 제공하는 것이다.
도 1은 제1 실시예에 따른 반도체 장치의 단면도 및 평면도.
도 2는 제1 실시예의 변형예에 따른 반도체 장치의 평면도.
도 3은 제1 실시예의 다른 변형예에 따른 반도체 장치의 평면도, 단면도, 및 SEM 사진.
도 4는 제2 실시예에 따른 반도체 장치의 평면도.
도 5는 제3 실시예에 따른 반도체 장치의 단면도 및 평면도.
도 6은 제4 실시예에 따른 반도체 장치의 단면도 및 평면도.
도 7은 제5 실시예에 따른 반도체 장치의 단면도.
도 8은 굵은 배선이 배치된 영역에서의 개구 검사의 문제점을 설명하기 위한 개구 검사용 비아홀부의 단면도.
도 9는 제6 실시예에 따른 반도체 장치의 단면도 및 평면도.
도 10은 상기 실시예에 따른 반도체 장치에 이용되는 개구 검사용 구조를 적용하는 것이 가능한 반도체 장치의 제조 방법을 설명하기 위한 단면도(그 1).
도 11은 상기 실시예에 따른 반도체 장치에 이용되는 개구 검사용 구조를 적용하는 것이 가능한 반도체 장치의 제조 방법을 설명하기 위한 단면도(그 2).
도 12는 상기 실시예에 따른 반도체 장치에 이용되는 개구 검사용 구조를 적용하는 것이 가능한 반도체 장치의 제조 방법을 설명하기 위한 단면도(그 3).
도 13은 상기 실시예에 따른 반도체 장치에 이용되는 개구 검사 구조를 적용하는 것이 가능한 반도체 장치의 단면도.
도 14는 종래의 개구 검사 및 위치 어긋남 검사를 행하기 위한 비아홀 및 배선의 단면도.
도 15는 종래의 개구 검사를 행하기 위한 비아홀 및 배선의 단면도.
도 16은 종래의 개구 검사를 행하기 위한 비아홀 및 배선의 단면도.
도 17은 종래의 개구 검사 방법을, 다마신 구조의 배선에 적용한 경우의 비아홀부의 단면도 및 SEM 사진.
<도면의 주요 부분에 대한 부호의 설명>
1, 11, 53, 211 : 층간 절연막
2, 10, 27, 52, 112, 115, 117, 119, 126, 210, 220, 230, 240 : 에칭 스토퍼막
3, 50, 113, 120 : 배선층 절연막
3a : 절연 영역
4 : 배선홈
5, 51a, 51b : 배선
12, 30, 31, 54a, 54b : 비아홀
15 : 패드
16 : 내습 링
17 : 내습 링용 홈
20 : 검사용 배선 영역
25, 201 : 반도체 기판
26, 35, 204 : 소자 분리 절연 영역
28 : 내습 링
36 : SiO2막
37 : 폴리실리콘막
38 : 실리사이드막
39, 206 : 측벽 스페이서
40 : 도전 플러그
41 : 불순물 주입 영역
111 : 기초층
114, 121, 123 : 레지스트막
116, 125, 208 : 주배선층
118 : 비아층 절연막
122 : 필러
124, 207 : 배리어 메탈층
205 : 게이트 전극
209, 224, 234, 244 : 듀얼 다마신 구조 배선
212, 222, 232, 242 : 유기 절연막
213, 223, 233, 243 : 상부 절연막
221, 231, 241 : 하부 절연막
250 : 표면 보호막
본 발명의 하나의 관점에 따르면, (a) 제1 표면을 정의하는 기판의, 절연 재료로 이루어지는 표층부에 형성된 배선홈에 도전 재료로 이루어지는 배선이 매립되고, 그 배선의 상면이 상기 제1 표면에 노출되며, 그 배선이 도전성 부재에 전기적으로 접속되어 있고, 상기 제1 표면의 법선에 평행한 시선에서 보았을 때, 상기 도전성 부재가 상기 배선보다 큰 영역을 점유하고 있는 기판의 상기 제1 표면 위에, 절연 재료로 이루어지는 제1 막을 형성하는 공정과, (b) 상기 제1 막에 비아홀을 형성하는 공정으로, 상기 제1 표면의 법선에 평행한 시선에서 보았을 때, 상기 배선과, 절연 재료로 이루어지는 상기 표층부와의 경계가 상기 비아홀 내를 통과하도록 상기 비아홀을 형성하는 공정과, (c) 상기 비아홀의 저면을, 시료로부터의 2차 전자나 반사 전자의 강도 분포를 이용하여 화상 정보를 얻는 장치로 관찰하여, 상기 비아홀의 저면의 상태의 좋고 나쁨을 판정하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 다른 관점에 따르면, 제1 표면을 정의하는 기판의, 절연 재료로 이루어지는 표층부에 형성된 배선홈에 도전 재료로 이루어지는 배선이 매립되고, 그 배선의 상면이 상기 제1 표면에 노출되며, 그 배선이 제1 도전성 부재에 전기적으로 접속되어 있고, 상기 제1 표면의 법선에 평행한 시선에서 보았을 때, 상기 제1 도전성 부재가 상기 배선보다 큰 영역을 점유하고 있는 기판과, 상기 기판의 상기 제1 표면 위에 형성된 절연 재료로 이루어지는 제1 막과, 상기 제1 막에 형성된 비아홀로서, 상기 제1 표면의 법선에 평행한 시선에서 보았을 때, 상기 배선과, 절연 재료로 이루어지는 상기 표층부와의 경계가 상기 비아홀 내를 통과하도록 배치되어 있는 상기 비아홀과, 상기 비아홀 내에 매립되며, 저면에서 상기 배선에 접속된 제2 도전성 부재를 갖고, 상기 제2 도전성 부재의 저면이, 상기 배선의 모서리에 대응하는 위치에 단차를 갖지 않는 반도체 장치가 제공된다.
배선이, 큰 도전성 부재에 접속되어 있기 때문에, 배선에의 전하의 축적이 저감되어, 2차 전자나 반사 전자의 강도 분포를 이용하여 명료한 화상을 얻을 수 있다. 배선과 표층부와의 경계가 비아홀 내를 통과하기 때문에, 비아홀의 저면을 관찰하여 경계선의 유무를 검출함으로써, 배선이 노출되었는지의 여부를 판정할 수 있다.
<실시예>
도 1을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 설명한다.
도 1의 (a) 및 (b)는 제1 실시예에 따른 반도체 장치의 비아홀 부분의 단면도를 도시한다. 도 1의 (c)는 개구 검사용 패턴의 개략적인 평면도를 도시한다. 도 1의 (c)의 일점쇄선 A1-A1을 따라 취한 단면도가 도 1의 (a) 및 (b)에 상당한다. 이하, 도 1의 (a)의 상태에 이르기까지의 공정을 설명한다.
SiO로 이루어지는 층간 절연막(1) 위에, SiN으로 이루어지는 두께 50㎚의 에칭 스토퍼막(2)을 플라즈마 여기형 화학 기상 성장(플라즈마 CVD)에 의해 성막한다. 에칭 스토퍼막(2) 위에, SiO2로 이루어지는 두께 500㎚의 배선층 절연막(3)을 플라즈마 CVD에 의해 성막한다.
배선층 절연막(3)의 표면 위에 레지스트막을 형성하고, 이 레지스트막에, 배선홈(4)에 대응하는 개구를 형성한다. 레지스트막을 마스크로 하여, 배선층 절연막(3)을 CF계 에칭 가스를 이용하여 드라이 에칭하고, 에칭 스토퍼막(2)으로 에칭을 정지시킨다. 배선층 절연막(3)에 배선홈(4)이 형성된다. 레지스트막을 제거한 후, 배선홈(4)의 저면에 노출되어 있는 에칭 스토퍼막(2)을 CHF계 에칭 가스를 이용하여 드라이 에칭한다.
배선홈(4)의 내면 및 배선층 절연막(3)의 상면을 피복하도록, Ta로 이루어지는 두께 30㎚의 배리어 메탈층(5A)을 스퍼터링에 의해 성막한다. 배리어 메탈층(5A)의 상면에, 구리(Cu)로 이루어지는 두께 200㎚의 시드층을 스퍼터링에 의해 성막한다. 이 시드층 위에, Cu를 두께가 1500㎚로 될 때까지 도금한다. 배선홈(4)의 내부가 Cu로 이루어지는 주배선재(5B)로 매립된다. 배선층 절연막(3)의 상면이 노출될 때까지 화학 기계 연마(CMP)를 행한다. 배선홈(4) 내에, 배리어 메탈층(5A)과 주배선재(5B)로 이루어지는 개구 검사용의 배선(5)이 남는다.
배선(5)은, 도 1의 (c)에 도시한 바와 같이, 예를 들면 서로 평행하게 배치된 3개의 배선으로 구성되어 있다. 3개의 배선은, 동일 배선층에 형성된 패드(15)에 연속되어 있다. 패드(15)는 배선(5)의 형성과 동시에 형성된다.
배선층 절연막(3) 위에, SiN으로 이루어지는 두께 50㎚의 에칭 스토퍼막(10)을 플라즈마 CVD에 의해 형성한다. 에칭 스토퍼막(10) 위에, SiO2로 이루어지는 두께 1200㎚의 층간 절연막(11)을 플라즈마 CVD에 의해 형성한다. CMP를 행함으로써, 층간 절연막(11)의 표면을 평탄화한다. 평탄화한 후의 층간 절연막(11)의 두께를, 예를 들면 800㎚ 정도로 한다.
층간 절연막(11) 위에 레지스트막을 형성하고, 이 레지스트막에 비아홀(12)에 대응하는 개구를 형성한다. 레지스트막을 마스크로 하고, CF계 가스를 이용하여, 층간 절연막(11)을 드라이 에칭하고, 에칭 스토퍼막(10)으로 에칭을 정지시킨다. 층간 절연막(11)에, 개구 검사용의 비아홀(12)이 형성된다. 그 후, 레지스트막을 제거한다.
비아홀(12)의 저면에 노출된 에칭 스토퍼막(10)을, CHF계 가스를 이용하여 드라이 에칭하여, 비아홀(12)의 저면에 배선층 절연막(3) 및 배선(5)의 상면의 일부를 노출시킨다. 비아홀(12)은, 도 1의 (c)에 도시한 바와 같이, 3행 3열의 행렬 형상으로 배치되어 있다. 비아홀(12)의 3개의 행이 각각 3개의 배선(12)에 대응하고 있다.
위치 어긋남이 전혀 없는 이상적인 상태에서는, 기판 표면의 법선에 평행한 시선에서 보았을 때, 중앙의 행의 비아홀(12)이, 중앙의 배선(5)의 내부에 수용되고, 최상 행 및 최하 행의 비아홀(12)은 대응하는 배선(5)으로부터 약간 어긋나 있고, 비아홀(12)의 내측을 대응하는 배선(5)의 모서리가 통과한다. 이러한 배치로 해 두면, 배선(5)과 비아홀(12)과의 위치 어긋남이 발생한 경우에도, 어느 하나의 행의 비아홀(12)의 내부를, 대응하는 배선(5)의 모서리가 통과한다.
비아홀(12)의 저면을 SEM으로 관찰한 결과, 배선(5)의 모서리를 명료하게 검출할 수 있었다. 이것은, 배선(5)이 면적이 큰 패드(15)에 접속되어 있기 때문에, SEM에 의한 관찰 시에 배선(5)에 조사되는 전자의 대부분이 패드(15)로 유입되어,배선(5)에의 전하의 축적을 억제할 수 있기 때문이라고 생각된다.
배선(5)에의 전하의 축적을 억제하기 위해서는, 반드시 배선(5)과 동일 배선층 내의 패드(15)에 접속할 필요는 없고, 동일 배선층 내 또는 그보다 하층인 큰 도전성 영역에 접속하면 된다. 배선(5)에의 전하의 축적을 충분히 억제하기 위해, 이 도전성 영역은, 적어도 배선(5)보다 큰 영역을 점유하는 크기로 하는 것이 바람직하다. 도전성 영역으로서, 패드 이외에, 반도체 기판 자체, 칩의 주위에 배치되는 내습 링, 반도체 기판 위의 게이트 전극과 동시에 형성되는 도전 영역 등을 들 수 있다. 이들 실시예에 대해서는 후술한다.
개구 검사에 의해, 비아홀(12)의 저면에 배선(5)이 노출되어 있는 것이 확인되면, 다음 공정으로 진행한다. 다음 공정에서는, 도 1의 (b)에 도시한 바와 같이, 비아홀(12)이 도전 플러그(16)로 매립된다. 도전 플러그(16)는, 배리어 메탈층(16A) 및 주도전재(16B)로 구성된다. 도전 플러그(16)는 배선(5)의 형성 방법과 마찬가지의 방법으로 형성된다.
상기 제1 실시예에서는, 비아홀(12)의 저면을 SEM으로 관찰하는 경우를 예로 들어 설명하였지만, SEM 이외에, 일반적으로 시료로부터의 2차 전자나 반사 전자의 강도 분포를 이용하여 화상 정보를 얻는 관측 장치를 이용하는 경우에도, 마찬가지의 효과가 얻어질 것이다.
도 2에 제1 실시예의 변형예에 따른 반도체 장치의 평면도를 도시한다. 또한, 도 2의 (a) 및 (b)의 일점쇄선 A1-A1을 따라 취한 단면도가 제1 실시예에서의 도 1의 (a)의 단면도와 동일하게 된다.
도 2의 (a)에 도시한 바와 같이, 패드(15)의 내부에, 복수의 비아홀(30)이 배치되어 있다. 비아홀(30)은, 도 1의 (a)에 도시한 비아홀(12)과 마찬가지로, 층간 절연막(11) 및 에칭 스토퍼막(10)을 관통하여, 패드(15)의 상면을 노출시킨다. 층간 절연막(11) 위에 상층의 패드가 형성된다. 상층의 패드는 비아홀(30) 내에 매립되는 도전 플러그를 통해, 하층의 패드(15)에 접속된다.
도 2의 (b)에 도시한 변형예에서는, 패드(15) 아래의 비아층 절연막에도, 비아홀(31)이 형성되어 있다. 비아홀(31) 내에 매립된 도전 플러그를 통해 패드(15)가 더 하층의 패드에 접속된다.
이와 같이, 배선(5)을, 이 배선층의 패드(15)뿐만 아니라 하층의 패드에도 접속함으로써, 배선(5)에의 전하의 축적을 보다 저감할 수 있다.
도 3에 제1 실시예의 다른 변형예를 도시한다. 도 3의 (a)는, 비아홀부의 평면도를 도시하고, 도 3의 (b)는, 도 3의 (a)의 일점쇄선 B3-B3을 따라 취한 단면도를 도시한다. 배선(5)에 패드(15)가 접속되어 있다. 배선(5) 위에 배치된 층간 절연막(11)에, 비아홀(12)이 형성되고, 또한 비아홀(12)을 내포하도록, 층간 절연막(11)의 깊이 방향의 도중까지 도달하는 배선홈(13)이 형성되어 있다. 도 3의 (a)에 도시한 평면도에서, 비아홀(12)의 내부를 배선(5)의 모서리가 통과하고 있다.
도 3의 (c)에 비아홀(12)의 저면의 SEM 사진을 도시한다. 배선(5)의 모서리가 명료하게 검출되는 것을 알 수 있다.
도 4에, 제2 실시예에 따른 반도체 장치의 개구 검사 패턴의 평면도를 도시한다. 3개의 배선(5), 패드(15), 3행 3열의 행렬 형상으로 배치된 비아홀(12)은, 도 1의 (a)에 도시한 실시예의 구성과 마찬가지이다. 제2 실시예에서는, 3개의 배선(5)의 양측에, 배선(5)과 평행하게 복수의 더미 배선(5a)이 더 배치되어 있다. 더미 배선(5a)은 전기적으로 고립되어 있어, 다른 도전성 영역에 접속되어 있지 않다.
배선(5)과 더미 배선(5a)이, 검사용 배선 영역(20) 내에 균등하게 분포되어 있다. 이와 같이, 복수의 배선이 고밀도로 분포되면, 배선(5)을 형성하기 위한 CMP 후에, 도 1의 (a)에 도시한 배선층 절연막(3)의 상면 내, 검사용 배선 영역(20) 부분에, 에로죤(erosion)으로 불리는 오목부가 생긴다. 배선층 절연막(3) 위의 층간 절연막(11)은 평탄화되어 있기 때문에, 배선(5)의 상방의 층간 절연막(11)이, 오목부의 깊이만큼 두꺼워진다.
제2 실시예에서는, 에로죤의 발생에 의해 층간 절연막(11)의 두께가 불균일하게 된 경우에도, 신뢰성이 높은 개구 검사를 행할 수 있다. 검사용 배선 영역(20)에, 적극적으로 에로죤을 발생시키기 위해서는, 검사용 배선 영역(20) 내의 배선 부분의 면적을, 검사용 배선 영역(20)의 면적의 25% 이상으로 하는 것이 바람직하다. 예를 들면, 배선(5) 및 더미 배선(5a)의 폭 W1을 0.2㎛로 하고, 배선의 간격 S1을 0.6㎛로 하면 된다.
에로죤에 의한 오목부를 보다 깊게 하고자 하는 경우에는, 예를 들면, 배선 폭 W1과 간격 S1을 모두 1㎛로 하고, 검사용 배선 영역(20) 내의 배선 부분의 면적을, 검사용 배선 영역(20)의 면적의 50% 정도로 하면 된다. 검사용 배선 영역(20)내의 배선의 면적 비율을, 칩 내의 가장 개구하기 어려운 장소, 즉 에로죤에 의해 가장 깊은 오목부가 생기는 장소의 배선의 면적 비율과 동일한 정도로 해 둠으로써, 검사용 배선 영역(20) 내의 개구 검사에 의해, 칩 전체의 개구의 상태를 판단할 수 있다.
도 5의 (a) 및 (b)에 각각 제3 실시예에 따른 반도체 장치의 단면도 및 평면도를 도시한다. 도 5의 (a)는, 도 5의 (b)의 일점쇄선 A5-A5를 따라 취한 단면도에 상당한다.
제1 실시예에서는, 도 1의 (c)에 도시한 바와 같이, 배선(5)이 패드(15)에 접속되어 있지만, 제3 실시예에서는, 배선(5)이 내습 링(16)에 접속되어 있다. 내습 링(16)은, 배선(5)의 형성 공정과 동일한 공정으로 형성되며, 칩의 외주를 따라 일주하고 있다. 배선(5)과 비아홀(12)의 배치는, 도 1의 (a) 및 (b)에 도시한 제1 실시예에 따른 반도체 장치의 것과 마찬가지이다.
층간 절연막(11) 및 에칭 스토퍼막(10)에, 내습 링용 홈(17)이 형성되어 있다. 내습 링용 홈(17)은, 비아홀(12)의 형성 공정과 동일한 공정으로 형성되며, 하층의 내습 링(16) 위에 배치된다.
제3 실시예에서는, 내습 링(16)이, 제1 실시예에서의 패드(15)와 마찬가지로, 배선(5)에의 전하의 축적을 억제한다. 이 때문에, 용이하게 개구 검사를 행할 수 있다.
도 6의 (a) 및 (b)에, 각각 제4 실시예에 따른 반도체 장치의 단면도 및 평면도를 도시한다. 도 6의 (a)는, 도 6의 (b)의 일점쇄선 A6-A6을 따라 취한 단면도에 상당한다.
도 6의 (a)에 도시한 바와 같이, 실리콘으로 이루어지는 반도체 기판(25)의 표면 위에, 실리콘 국소 산화(LOCOS) 또는 셸로우 트렌치 아이솔레이션(STI)에 의한 소자 분리 절연 영역(26)이 형성되어 있다. 기판(25)의 표면을, SiN으로 이루어지는 에칭 스토퍼막(27)이 피복한다. 에칭 스토퍼막(27) 위에, SiO2로 이루어지는 층간 절연막(1)이 형성되어 있다. 층간 절연막(1)보다 위의 층은, 도 5의 (a)에 도시한 제3 실시예에 따른 반도체 장치의 구성과 동일하다.
층간 절연막(1) 및 에칭 스토퍼막(27)에 형성된 홈 내에, 내습 링(28)이 매립되어 있다. 내습 링(28)은, 홈의 내면을 피복하는 TiN으로 이루어지는 배리어 메탈층(28A)과, 홈 내를 매립하는 텅스텐으로 이루어지는 주도전재(28B)로 구성된다. 내습 링(28)은 배선(5)을 기판(25)에 전기적으로 접속하고 있다. 배선(5)이 기판(25)에 접속되어 있기 때문에, 배선(5)에의 전하의 축적을 방지할 수 있다. 또한, 배선(5)은, 내습 링(28)을 경유하여 기판에 접속하는 대신에, 통상의 도전 플러그를 경유하여 기판에 접속해도 된다.
도 7에 제5 실시예에 따른 반도체 장치의 평면도를 도시한다. 반도체 기판(25)의 표면 위에 소자 분리 절연 영역(35)이 형성되어, 활성 영역이 정의되어 있다. 활성 영역은 p형 또는 n형 웰 내에 배치된다.
활성 영역의 일부의 위에, SiO2막(36), 폴리실리콘막(37), TiSi 또는 CoSi 등의 실리사이드막(38)의 3층으로 이루어지는 적층 구조가 형성되어 있다. 이 적층 구조의 측면 위에, SiO2로 이루어지는 측벽 스페이서(39)가 형성되어 있다. SiO2막(36) 및 폴리실리콘막(37)은, 각각 반도체 기판의 다른 영역 위에 배치되는 MOSFET의 게이트 절연막 및 게이트 전극의 형성과 동시에 형성된다. 실리사이드막(38)은 주지의 살리사이드(자기 정합 실리사이드) 프로세스에 의해 형성된다.
이 적층 구조의 양측의, 반도체 기판(25)의 표층부에, 불순물 주입 영역(41)이 형성되어 있다. 불순물 주입 영역(41)은, MOSFET의 소스 영역 및 드레인 영역을 형성하기 위한 이온 주입과 동일한 공정으로 형성된다. 불순물 주입 영역(41)의 상면이 TiSi 또는 CoSi 등의 실리사이드막(42)으로 피복되어 있다. 실리사이드막(42)은 실리사이드막(38)과 동시에 형성된다.
적층 구조를 피복하도록, 반도체 기판(25) 위에, SiN으로 이루어지는 에칭 스토퍼막(27)이 형성되고, 그 위에, SiO2로 이루어지는 층간 절연막(1)이 형성되어 있다. 층간 절연막(1)보다 상층의 구조는, 도 5의 (a)에 도시한 제3 실시예에 따른 반도체 장치의 구조와 마찬가지이다.
층간 절연막(1)에, 실리사이드막(38)의 일부를 노출시키는 비아홀이 형성되고, 이 비아홀 내에 도전 플러그(40)가 매립되어 있다. 도전 플러그(40)는, 비아홀의 내면을 피복하는 TiN으로 이루어지는 배리어 메탈층(40A)과, 비아홀 내를 매립하는 텅스텐으로 이루어지는 주도전재(40B)로 구성된다. 도전 플러그(40)는, 배선(5)을 실리사이드막(38)에 접속한다. 이에 의해, 배선(5)이 폴리실리콘막(37)에전기적으로 접속된다. 폴리실리콘막(37)과 반도체 기판(25)은, SiO2막(36)을 사이에 두고 캐패시터를 구성한다.
도 6의 (a)에 도시한 제4 실시예에서는, 배선(5)이, 직접, 반도체 기판(25)에 전기적으로 접속되어 있었다. 제5 실시예에서는, 폴리실리콘막(37)과 반도체 기판(25)으로 구성되는 캐패시터를 통해, 배선(5)이 반도체 기판(25)에 접속된다.
비아홀(12)의 저면을 SEM으로 관찰할 때에, 배선(5)에 입사된 전자의 대부분은, 폴리실리콘막(37)과 반도체 기판(25)으로 구성되는 캐패시터에 축적된다. 이 때문에, 배선(5)에 축적되는 전하량을 적게 할 수 있다.
상기 제1∼제5 실시예에서는, 기판 법선에 평행한 시선에서 보았을 때, 배선의 모서리가 비아홀 내부를 통과하도록, 배선과 비아홀을 배치하였지만, 배선이 굵어지면, 이 방법으로 신뢰성이 높은 개구 검사를 행하는 것이 곤란하게 된다. 이하, 이 과제에 대하여 설명한다.
도 8에 도시한 바와 같이, 배선층 절연막(50)에, 가는 배선(51a) 및 굵은 배선(51b)이 매립되어 있다. 배선을 형성하기 위한 CMP에 의해, 굵은 배선(51b)의 상면에 오목부가 형성되어 있다. 배선(51a, 51b) 및 배선층 절연막(50) 위에, 에칭 스토퍼막(52) 및 비아층 절연막(53)이 이 순서대로 적층되어 있다.
비아층 절연막(53)의 표면은, CMP에 의해 평탄화되어 있다. 이 때문에, 비아층 절연막(53)은, 굵은 배선(51b)의 중앙부 위에서 두껍게 된다. 굵은 배선(51b)의 모서리에 중첩되도록 비아홀(54a)을 형성하여 개구 검사를 행하여, 배선(51b)이 노출되어 있는 것이 확인되었다고 해도, 배선(51b)의 중앙부에 배치된 비아홀(54b)이, 배선(51b)의 상면까지 도달하고 있다고는 보증할 수 없다. 칩 내에는, 굵은 배선의 중앙부에 비아홀이 배치되는 구조도 있을 수 있다. 이 때문에, 굵은 배선(51b)의 모서리에 중첩되는 비아홀(54a)만을 이용한 개구 검사로는, 높은 신뢰성을 확보할 수 없다. 이하에 설명하는 제6 실시예에서는, 굵은 배선의 중앙에 비아홀이 배치되는 경우에도, 신뢰도가 높은 개구 검사를 행할 수 있다.
도 9의 (a)에, 제6 실시예에 따른 반도체 장치의 단면도를 도시하고, 도 9의 (b)에 그 평면도를 도시한다. 도 9의 (b)의 일점쇄선 A9-A9를 따라 취한 단면도가, 도 9의 (a)에 상당한다. 도 9의 (a)에 도시한 단면 구조는, 도 1의 (a)의 제1 실시예로 도시한 반도체 장치의 단면 구조와 거의 마찬가지이다. 제1 실시예에서는, 배선이, 그 상면에 오목부가 형성되지 않을 정도의 굵기이었지만, 제6 실시예의 경우에는, 배선(5)이 굵기 때문에, 그 상면에 오목부가 형성되어 있다.
굵은 배선(5)의 내부에, 배선층 절연막(3)의 일부가 남겨진 절연 영역(3a)이 배치되어 있다. 즉, 배선(5)이 절연 영역(3a)을 둘러싸고 있다. 도 9의 (b)에서는, 3개의 절연 영역(3a)이 배선(5)의 길이 방향으로 나란히 배치되어 있다. 또한, 배선(5)의 폭 방향에 관하여, 절연 영역(3a)의 위치가 서로 어긋나 있다. 절연 영역(3a)은, 배선(5)의 상면의 오목부가 가장 깊어지는 위치에 배치하는 것이 바람직하다.
절연 영역(3a)의 각각에 대응하여 비아홀(12)이 배치되어 있다. 3개의 비아홀(12)은, 배선(5)의 폭 방향에 관하여 동일한 위치에 배치되어 있다. 기판 표면의 법선에 평행한 시선에서 보았을 때, 비아홀(3a)의 적어도 하나가, 대응하는 절연 영역(3a)의 모서리에 중첩되도록 배치되어 있다. 굵은 배선(5)은, 도 1에 도시한 제1 실시예의 경우와 마찬가지로, 패드(15)에 접속되어 있다.
비아홀(12)이 배선(5)까지 도달하면, 그 저면에, 배선(5)과 절연 영역(3a)과의 경계선이 나타난다. 이 경계선을 SEM 등으로 관찰함으로써, 개구 검사를 행할 수 있다. 개구 검사를 행하기 위한 비아홀(12)이, 배선(5) 위의 층간 절연막(11)의 두꺼운 부분을 관통한다. 이 때문에, 신뢰성이 높은 개구 검사를 행할 수 있다.
절연 영역(3a)과, 그것에 대응하는 비아홀(12)의 3개의 세트에 대하여, 배선(5)의 폭 방향에 관한 양자의 상대적인 위치 관계가 다르다. 이 때문에, 위치 정렬에 약간의 어긋남이 발생하였다고 해도, 3개의 세트 중 어느 하나에 의해, 개구 검사를 행할 수 있다.
다음으로, 도 10∼도 12를 참조하여, 상기 실시예에 따른 반도체 장치를 개구 검사용 패턴으로서 포함하는 반도체 장치의 제조 방법을 설명한다.
도 10의 (a)에 도시한 바와 같이, 기초층(111) 위에, 에칭 스토퍼막(112)을 형성하고, 그 위에 배선층 절연막(113)을 형성한다. 기초층(111)은, 예를 들면 반도체 웨이퍼의 활성 영역에 MOSFET를 형성한 후, 그 표면 위에 절연막을 형성하고, 이 절연막에 도전 플러그를 매립한 구조, 또는 그보다 상층인 비아층 절연막에 도전 플러그를 매립한 구조를 갖는다.
에칭 스토퍼막(112)은, 예를 들면 두께 50㎚의 SiN막으로 구성되고, SiN막은, 에칭 스토퍼 기능 및 Cu 확산 방지 기능을 갖는다. 배선층 절연막(113)은, 예를 들면 SiO2로 이루어지는 두께 500㎚의 막이다. 배선층 절연막(113)의 표면 위에, 배선 패턴에 대응하는 개구를 갖는 레지스트막(114)을 형성한다.
레지스트막(114)을 에칭 마스크로 하고, CF계 에칭 가스를 이용한 반응성 이온 에칭(RIE)에 의해, 배선층 절연막(113)을 에칭하고, 에칭 스토퍼막(112)으로 에칭을 정지시킨다. 그 후, 산소 플라즈마를 이용한 애싱에 의해, 레지스트막(114)을 제거한다. 이 애싱 시에, 기초층(111)이 에칭 스토퍼막(112)으로 피복되어 있기 때문에, 그 아래에 배치된 도전체 표면의 산화가 방지된다. 그 후, 배선층 절연막(113)에 형성된 홈의 저면에 노출된 에칭 스토퍼막(112)을, CHF계 에칭 가스를 이용한 RIE에 의해 제거한다. 여기까지의 공정으로, 배선용 홈이 형성된다.
이 배선층 절연막(113) 및 에칭 스토퍼막(112)에, 상기 제1∼제6 실시예에서 설명한 개구 검사용의 비아홀을 형성함으로써, 개구 검사가 행해진다.
도 10의 (b)에 도시한 바와 같이, 배선홈을 형성한 구조 위에, 배리어 메탈층(115) 및 주배선층(116)을 형성한다. 배리어 메탈층(115)은, 예를 들면 Ta로 이루어지는 두께 50㎚의 막으로, 스퍼터링에 의해 형성된다. 주배선층(116)은, Cu로 이루어지는 막으로, 스퍼터링이나 도금에 의해 형성된다. 도금에 의해 형성되는 경우에는, 우선 Cu 시드층을 스퍼터링으로 형성하고, 그 위에 Cu를 도금함으로써 형성한다.
배리어 메탈층(115) 및 주배선층(116)을 형성한 후, CMP를 행하여, 배선층절연막(113)의 상면보다 위의 주배선층(116) 및 배리어 메탈층(115)을 제거한다.
도 10의 (c)에 도시한 바와 같이, 배선층 절연막(113)에 형성된 배선홈 내에, 배리어 메탈층(115) 및 주배선층(116)으로 이루어지는 배선이 남는다. 이 때, 개구 검사용의 배선(5)도 형성된다. 개구 검사용의 배선(5)은, 칩 내에 배치해도 되고, 스크라이브 라인 위에 배치해도 된다. 배선층 절연막(113) 위에, 제2층째의 에칭 스토퍼막(117)을 형성한다. 에칭 스토퍼막(117)은, 예를 들면 SiN으로 이루어지는 두께 50㎚의 막이다. 에칭 스토퍼막(117) 위에, 비아층 절연막(118)을 형성한다. 비아층 절연막(118)은, 예를 들면 SiO2로 이루어지는 두께 1200㎚의 막이다.
비아층 절연막(118)을 형성한 후, CMP를 행하여 그 표면을 평탄화한다. 평탄화한 후의 비아층 절연막(118) 위에, 제3층째의 에칭 스토퍼막(119) 및 배선층 절연막(120)을 형성한다. 에칭 스토퍼막(119)은, 예를 들면 SiN으로 이루어지는 두께 50㎚의 막이다. 배선층 절연막(120)은, 예를 들면 SiO2로 이루어지는 두께 500㎚의 막이다. 배선층 절연막(120) 위에, 비아홀 형성용의 개구를 갖는 레지스트막(121)을 형성한다.
레지스트막(121)을 에칭 마스크로 하고, CF계 에칭 가스, CHF계 에칭 가스 등을 이용하여, 배선층 절연막(120), 에칭 스토퍼막(119), 비아층 절연막(118)을 에칭한다. 에칭 조건을 제어함으로써, 에칭 스토퍼막(117)의 표면에서 에칭을 정지시킨다. 산소 플라즈마를 이용한 애싱에 의해, 레지스트막(121)을 제거한다.이에 의해, 에칭 스토퍼막(117)까지 도달하는 비아홀이 형성된다. 이 때, 개구 검사용의 비아홀(12)도 형성된다.
도 11의 (d)에 도시한 바와 같이, 배선층 절연막(120)의 표면 위에 비감광성 수지를 도포하고, 표면으로부터 용융시킴으로써, 비아홀 내에만 비감광성 수지의 필러(122)를 남긴다. 그 후, 배선층 절연막(120)의 표면 위에, 배선에 대응하는 개구를 갖는 레지스트막(123)을 형성한다.
레지스트막(123)을 에칭 마스크로 하고, CF계 가스를 이용한 RIE에 의해, 배선층 절연막(120)을 에칭한다. 이 에칭은, 에칭 스토퍼막(119)의 표면에서 정지한다. 이에 의해, 배선층 절연막(120)에 배선홈이 형성된다.
도 11의 (e)에 도시한 바와 같이, 산소 플라즈마를 이용한 애싱에 의해, 레지스트막(122)을 제거한다. 이 때, 비감광성 수지의 필러(122)도 제거된다. 배선홈 및 비아홀의 저면에 각각 스토퍼막(119, 117)이 노출된다.
도 11의 (f)에 도시한 바와 같이, 노출된 에칭 스토퍼막(119, 117)을, CHF계 에칭 가스를 이용한 RIE에 의해 제거한다. 이 상태에서 개구 검사용의 비아홀(12)의 저면을 관찰함으로써, 개구 검사를 행할 수 있다.
도 12의 (g)에 도시한 바와 같이, 배선층 절연막(120)의 상면, 배선홈 및 비아홀의 내면을 피복하는 배리어 메탈층(124)을 형성하고, 그 위에 주배선층(125)을 형성한다. 배리어 메탈층(124) 및 주배선층(125)은, 하층의 배리어 메탈층(115) 및 주배선층(116)과 마찬가지의 방법으로 형성된다. 배선층 절연막(120)의 상면보다 상방에 퇴적된 배리어 메탈층(124) 및 주배선층(125)을 CMP에 의해 제거한다.
도 12의 (h)에 도시한 바와 같이, CMP 후의 평탄화된 표면을, 제4층째의 에칭 스토퍼막(126)으로 피복한다. 이와 같이 하여, 듀얼 다마신 구조의 배선(125)이 형성된다.
도 10∼도 12에서는, 실시예에 따른 반도체 장치의 개구 검사 패턴을, 듀얼 다마신 구조에 적용한 경우의 제조 방법을 설명하였지만, 싱글 다마신 구조에 적용하는 것도 가능하다.
도 13에, 다마신 구조에 의한 다층 배선을 갖는 반도체 장치의 단면도의 일례를 도시한다. 웰을 형성한 반도체 웨이퍼(201)의 소정 영역에, 소자 분리용 홈이 형성되고, 산화 실리콘 등의 절연물이 매립되어, 셸로우 트렌치 아이솔레이션(STI)에 의한 소자 분리 절연 영역(204)이 형성되어 있다.
소자 분리 절연 영역(4)으로 정의된 활성 영역 위에, 절연 게이트 전극(205), 측벽 스페이서(206)가 형성되고, 그 양측에 소스/드레인 영역 S/D가 이온 주입에 의해 형성된다. 절연 게이트 전극(205)을 피복하도록, 제1 에칭 스토퍼막(210)이 형성되고, 그 위에 제1 하부 절연막(211)이 형성된다. 제1 하부 절연막(211), 제1 에칭 스토퍼막(210)을 관통하여, 도전 플러그가 배리어 메탈층(207), 배선 금속 영역(208)에 의해 형성된다.
제1 하부 절연막(211) 위에, 유기 절연막(212), 제1 상부 절연막(213)이 형성된다. 유기 절연막이 도포형이면 평탄화 기능을 갖기 때문에, CMP를 행하지 않아도 평탄한 표면이 얻어진다. 제1 상부 절연막(213), 유기 절연막(212)에 배선홈을 형성하고, 제1 배선(209)을 매립한다.
제1 배선(209)의 표면 위에 제2 에칭 스토퍼막(220), 제2 하부 절연막(221)이 형성되고, CMP에 의해 평탄화된다. 제2 하부 절연막(221) 위에, 제2 유기 절연막(222), 제2 상부 절연막(223)이 형성되어, 듀얼 다마신 배선 구조(224)가 형성된다.
마찬가지로, 제2 상부 절연막(223)의 표면 위에 제3 에칭 스토퍼막(230), 제3 하부 절연막(231)이 형성되고, CMP에 의해 평탄화된다. 그 위에 제3 유기 절연막(232), 제3 상부 절연막(233)이 형성되어, 제2 듀얼 다마신 배선 구조(234)가 형성된다.
또한, 제3 상부 절연막(233) 위에, 제4 에칭 스토퍼막(240), 제4 하부 절연막(241)이 형성되고, CMP에 의해 평탄화된다. 제4 하부 절연막(241) 위에, 제4 유기 절연막(242), 제4 상부 절연막(243)이 형성되어, 제3 듀얼 다마신 배선 구조(244)가 형성된다. 이들 배선의 표면에, 표면 보호막(250)이 형성된다.
이들 다층 배선의 각 층에 비아홀을 형성하는 공정에서, 상기 실시예에 따른 개구 검사가 행해진다.
또한, 4층의 다층 배선 구조를 형성하는 경우를 설명하였지만, 배선층의 수는 임의로 증감할 수 있다. 또한, 유기 절연막과 상부 절연막의 적층 대신에, 에칭 스토퍼막과 절연막의 적층을 이용해도 된다. 불소나 탄소를 포함하는 산화 실리콘막이나 다공질 산화 실리콘막 등의 저유전률 절연막을 포함하는 적층 구조를 이용할 수도 있다.
이상의 실시예에 따라 본 발명을 설명하였지만, 본 발명은 이들에 제한되는것은 아니다. 예를 들면, 다양한 변경, 개량, 조합 등이 가능한 것은 당업자에게 자명할 것이다.
상기 실시예로부터, 이하의 부기에 설명한 발명이 도출된다.
(부기 1)
(a) 제1 표면을 정의하는 기판의, 절연 재료로 이루어지는 표층부에 형성된 배선홈에 도전 재료로 이루어지는 배선이 매립되고, 그 배선의 상면이 상기 제1 표면에 노출되며, 그 배선이 도전성 부재에 전기적으로 접속되어 있으며, 상기 제1 표면의 법선에 평행한 시선에서 보았을 때, 상기 도전성 부재가 상기 배선보다 큰 영역을 점유하고 있는 기판의 해당 제1 표면 위에, 절연 재료로 이루어지는 제1 막을 형성하는 공정과,
(b) 상기 제1 막에 비아홀을 형성하는 공정으로서, 상기 제1 표면의 법선에 평행한 시선에서 보았을 때, 상기 배선과, 절연 재료로 이루어지는 상기 표층부와의 경계가 해당 비아홀 내를 통과하도록 상기 비아홀을 형성하는 공정과,
(c) 상기 비아홀의 저면을, 시료로부터의 2차 전자나 반사 전자의 강도 분포를 이용하여 화상 정보를 얻는 장치로 관찰하여, 상기 비아홀의 저면의 상태의 좋고 나쁨을 판정하는 공정을 포함하는 반도체 장치의 제조 방법.
(부기 2)
상기 도전성 부재는, 상기 배선과 동일 배선층 또는 그보다 아래의 배선층에 배치되어 있는 패드 또는 내습 링인 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3)
상기 기판은, 반도체 기판과, 이 반도체 기판의 표면 위에 형성된 다층 배선을 포함하며, 상기 도전성 부재가 상기 반도체 기판인 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 4)
상기 기판은, 반도체 기판과, 이 반도체 기판의 표면 위에 형성되며, 소스 영역, 드레인 영역, 게이트 절연막, 게이트 전극을 포함하는 MOS형 트랜지스터와, 상기 반도체 기판의 표면 위에 형성되며, 상기 게이트 절연막과 동일 재료 또한 동일한 막 두께의 캐패시터 유전체막을 갖고,
상기 도전성 부재는, 상기 캐패시터 유전체막 위에 형성되며, 상기 반도체 기판을 한쪽의 전극으로 하는 캐패시터를 구성하고 있는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 5)
상기 공정 (a)는,
상기 제1 표면보다 깊은 위치에 있는 제2 표면 위에 배치되며, 절연 재료로 이루어지는 제2 막으로, 이 제2 막의 상면이 상기 제1 표면을 정의하는 상기 제2 막을 형성하는 공정과,
상기 제2 막에, 상기 배선홈을 형성하는 공정과,
상기 배선홈의 내부를 매립하도록, 상기 제2 막 위에 도전막을 퇴적하는 공정과,
상기 도전막 중, 상기 제1 표면보다 상방에 퇴적되어 있는 부분을 제거하고,상기 배선홈 내에 상기 배선을 남기는 공정을 포함하는 부기 1 내지 4 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 6)
상기 제1 막은,
상기 제1 표면 위에 직접 배치되며, 상기 제1 표면을 정의하는 표층부와는 다른 재료로 형성된 에칭 스토퍼막과,
상기 에칭 스토퍼막 위에 배치되며, 이 에칭 스토퍼막과는 다른 재료로 형성된 층간 절연막을 포함하며,
상기 공정 (b)는,
상기 에칭 스토퍼막의 에칭 속도가, 상기 층간 절연막의 에칭 속도보다 느려지는 조건에서, 상기 층간 절연막에 상기 비아홀을 형성하는 공정과,
상기 제1 표면을 정의하는 표층부의 에칭 속도가, 상기 에칭 스토퍼막의 에칭 속도보다 느려지는 조건에서, 상기 비아홀의 저면의 에칭 스토퍼막을 제거하는 공정을 포함하는 부기 1 내지 5 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 7)
상기 배선의 양측에, 그 배선에 평행하게, 복수의 다른 배선이 배치되어 있는 부기 1 내지 6 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 8)
상기 복수의 배선은, 상기 제1 표면의 제1 영역 내에 균등하게 배치되어 있고, 상기 제1 영역 내의 배선 부분의 면적은, 상기 제1 영역의 면적의 25% 이상인부기 7에 기재된 반도체 장치의 제조 방법.
(부기 9)
상기 제1 표면 내에서, 상기 제1 영역이 그 주위의 영역보다 오목하게 되어 있는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 10)
상기 제1 표면 내에서, 상기 배선이 절연 영역을 둘러싸고 있고, 상기 제1 표면의 법선에 평행한 시선에서 보았을 때, 상기 비아홀 내를, 상기 배선과 상기 절연 영역과의 경계선이 통과하도록, 상기 비아홀을 배치하는 부기 1 내지 6 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 11)
상기 제1 표면 내에서, 상기 배선의 상면이 오목하게 되어 있고, 상기 절연 영역의 상면이, 상기 배선의 주위보다 낮게 되어 있는 부기 10에 기재된 반도체 장치의 제조 방법.
(부기 12)
제1 표면을 정의하는 기판의, 절연 재료로 이루어지는 표층부에 형성된 배선홈에 도전 재료로 이루어지는 배선이 매립되고, 이 배선의 상면이 상기 제1 표면에 노출되며, 이 배선이 제1 도전성 부재에 전기적으로 접속되어 있고, 상기 제1 표면의 법선에 평행한 시선에서 보았을 때, 상기 제1 도전성 부재가 상기 배선보다 큰 영역을 점유하고 있는 기판과,
상기 기판의 상기 제1 표면 위에 형성된 절연 재료로 이루어지는 제1 막과,
상기 제1 막에 형성된 비아홀로서, 상기 제1 표면의 법선에 평행한 시선에서 보았을 때, 상기 배선과, 절연 재료로 이루어지는 상기 표층부와의 경계가 해당 비아홀 내를 통과하도록 배치되어 있는 상기 비아홀과,
상기 비아홀 내에 매립되며, 저면에서 상기 배선에 접속된 제2 도전성 부재를 갖고, 이 제2 도전성 부재의 저면이, 상기 배선의 모서리에 대응하는 위치에 단차를 갖지 않는 반도체 장치.
(부기 13)
상기 제1 도전성 부재는, 상기 배선과 동일 배선층 또는 그보다 아래인 배선층에 배치되어 있는 패드 또는 내습 링인 부기 12에 기재된 반도체 장치.
(부기 14)
상기 기판은, 반도체 기판과, 이 반도체 기판의 표면 위에 형성된 다층 배선을 포함하고, 상기 제1 도전성 부재가 상기 반도체 기판인 부기 12에 기재된 반도체 장치.
(부기 15)
상기 기판은, 반도체 기판과, 이 반도체 기판의 표면 위에 형성되며, 소스 영역, 드레인 영역, 게이트 절연막, 게이트 전극을 포함하는 MOS형 트랜지스터와, 상기 반도체 기판의 표면 위에 형성되며, 상기 게이트 절연막과 동일 재료 또한 동일한 막 두께의 캐패시터 유전체막을 갖고,
상기 제1 도전성 부재는, 상기 캐패시터 유전체막 위에 형성되며, 상기 반도체 기판을 한쪽의 전극으로 하는 캐패시터를 구성하고 있는 부기 12에 기재된 반도체 장치.
(부기 16)
상기 제1 막은,
상기 제1 표면 위에 직접 배치되며, 상기 제1 표면을 정의하는 표층부와는 다른 재료로 형성된 에칭 스토퍼막과,
상기 에칭 스토퍼막 위에 배치되며, 이 에칭 스토퍼막과는 다른 재료로 형성된 층간 절연막을 포함하는 부기 12 내지 15 중 어느 하나에 기재된 반도체 장치.
(부기 17)
상기 배선의 양측에, 이 배선에 평행하게, 복수의 다른 배선이 배치되어 있는 부기 12 내지 16 중 어느 하나에 기재된 반도체 장치.
(부기 18)
상기 복수의 배선이, 상기 제1 표면의 제1 영역 내에 균등하게 배치되어 있고, 상기 제1 영역 내의 배선 부분의 면적이, 상기 제1 영역의 면적의 25% 이상인 부기 17에 기재된 반도체 장치.
(부기 19)
상기 제1 표면 내에서, 상기 제1 영역은, 그 주위의 영역보다 오목하게 되어 있는 부기 18에 기재된 반도체 장치.
(부기 20)
상기 제1 표면 내에서, 상기 배선이 절연 영역을 둘러싸고 있고, 상기 제1 표면의 법선에 평행한 시선에서 보았을 때, 상기 비아홀 내를, 상기 배선과 상기절연 영역과의 경계선이 통과하도록, 상기 비아홀이 배치되어 있는 부기 12 내지 16 중 어느 하나에 기재된 반도체 장치.
(부기 21)
상기 제1 표면 내에서, 상기 배선의 상면이 오목하게 되어 있고, 상기 절연 영역의 상면이, 상기 배선의 주위보다 낮게 되어 있는 부기 20에 기재된 반도체 장치.
이상 설명한 바와 같이, 본 발명에 따르면, 개구 검사용의 배선이, 큰 도전성 부재에 접속되어 있기 때문에, 배선에의 전하의 축적이 저감되어, 2차 전자나 반사 전자의 강도 분포를 이용하여 명료한 화상을 얻을 수 있다. 배선과, 절연 재료로 이루어지는 표층부와의 경계가 비아홀 내를 통과하기 때문에, 비아홀의 저면을 관찰하여 경계선의 유무를 검출함으로써, 배선이 노출되었는지의 여부를 판정할 수 있다.

Claims (10)

  1. (a) 제1 표면을 정의하는 기판의, 절연 재료로 이루어지는 표층부에 형성된 배선홈에 도전 재료로 이루어지는 배선이 매립되고, 상기 배선의 상면이 상기 제1 표면에 노출되며, 상기 배선이 도전성 부재에 전기적으로 접속되어 있고, 상기 제1 표면의 법선에 평행한 시선에서 보았을 때, 상기 도전성 부재가 해당 배선보다 큰 영역을 점유하고 있는 기판의 상기 제1 표면 위에, 절연 재료로 이루어지는 제1 막을 형성하는 공정과,
    (b) 상기 제1 막에 비아홀을 형성하는 공정으로, 상기 제1 표면의 법선에 평행한 시선에서 보았을 때, 상기 배선과, 절연 재료로 이루어지는 상기 표층부와의 경계가 상기 비아홀 내를 통과하도록 상기 비아홀을 형성하는 공정과,
    (c) 상기 비아홀의 저면을, 시료로부터의 2차 전자나 반사 전자의 강도 분포를 이용하여 화상 정보를 얻는 장치로 관찰하여, 상기 비아홀의 저면의 상태의 좋고 나쁨을 판정하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 도전성 부재는, 상기 배선과 동일 배선층 또는 그보다 아래인 배선층에 배치되어 있는 패드 또는 내습 링인 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 기판은, 반도체 기판과, 상기 반도체 기판의 표면 위에 형성된 다층 배선을 포함하며, 상기 도전성 부재는 상기 반도체 기판인 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 기판은, 반도체 기판과, 상기 반도체 기판의 표면 위에 형성되며, 소스 영역, 드레인 영역, 게이트 절연막, 게이트 전극을 포함하는 MOS형 트랜지스터와, 상기 반도체 기판의 표면 위에 형성되며, 상기 게이트 절연막과 동일 재료 또한 동일한 막 두께의 캐패시터 유전체막을 갖고,
    상기 도전성 부재는, 상기 캐패시터 유전체막 위에 형성되며, 상기 반도체 기판을 한쪽의 전극으로 하는 캐패시터를 구성하고 있는 반도체 장치의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 공정 (a)는,
    상기 제1 표면보다 깊은 위치에 있는 제2 표면 위에 배치되며, 절연 재료로 이루어지는 제2 막으로, 상기 제2 막의 상면이 상기 제1 표면을 정의하는 상기 제2 막을 형성하는 공정과,
    상기 제2 막에, 상기 배선홈을 형성하는 공정과,
    상기 배선홈의 내부를 매립하도록, 상기 제2 막 위에 도전막을 퇴적하는 공정과,
    상기 도전막 중, 상기 제1 표면보다 상방에 퇴적되어 있는 부분을 제거하고, 상기 배선홈 내에 상기 배선을 남기는 공정
    을 포함하는 반도체 장치의 제조 방법.
  6. 제1 표면을 정의하는 기판의, 절연 재료로 이루어지는 표층부에 형성된 배선홈에 도전 재료로 이루어지는 배선이 매립되고, 상기 배선의 상면이 상기 제1 표면에 노출되며, 상기 배선이 제1 도전성 부재에 전기적으로 접속되어 있고, 상기 제1 표면의 법선에 평행한 시선에서 보았을 때, 상기 제1 도전성 부재가 상기 배선보다 큰 영역을 점유하고 있는 기판과,
    상기 기판의 상기 제1 표면 위에 형성된 절연 재료로 이루어지는 제1 막과,
    상기 제1 막에 형성된 비아홀로서, 상기 제1 표면의 법선에 평행한 시선에서 보았을 때, 상기 배선과, 절연 재료로 이루어지는 상기 표층부와의 경계가 해당 비아홀 내를 통과하도록 배치되어 있는 상기 비아홀과,
    상기 비아홀 내에 매립되며, 저면에서 상기 배선에 접속된 제2 도전성 부재
    를 포함하며,
    상기 제2 도전성 부재의 저면이, 상기 배선의 모서리에 대응하는 위치에 단차를 갖지 않는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 도전성 부재는, 상기 배선과 동일 배선층 또는 그보다 아래인 배선층에 배치되어 있는 패드 또는 내습 링인 반도체 장치.
  8. 제6항에 있어서,
    상기 기판은, 반도체 기판과, 상기 반도체 기판의 표면 위에 형성된 다층 배선을 포함하며, 상기 제1 도전성 부재는 상기 반도체 기판인 반도체 장치.
  9. 제6항에 있어서,
    상기 기판은, 반도체 기판과, 상기 반도체 기판의 표면 위에 형성되며, 소스 영역, 드레인 영역, 게이트 절연막, 게이트 전극을 포함하는 MOS형 트랜지스터와, 상기 반도체 기판의 표면 위에 형성되며, 상기 게이트 절연막과 동일 재료 또한 동일한 막 두께의 캐패시터 유전체막을 갖고,
    상기 제1 도전성 부재는, 상기 캐패시터 유전체막 위에 형성되며, 상기 반도체 기판을 한쪽의 전극으로 하는 캐패시터를 구성하고 있는 반도체 장치.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 막은,
    상기 제1 표면 위에 직접 배치되며, 상기 제1 표면을 정의하는 표층부와는 다른 재료로 형성된 에칭 스토퍼막과,
    상기 에칭 스토퍼막 위에 배치되며, 상기 에칭 스토퍼막과는 다른 재료로 형성된 층간 절연막을 포함하는 반도체 장치.
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