KR20020045889A - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로,

에프.이.램. (ferroelectric RAM, 이하에서 FeRAM 이라 함 ) 캐패시터의 콘택플러그가 손상되는 현상을 방지하기 위하여, 콘택플러그 상부를 도포하는 희생절연막 패턴을 형성하고 전체표면에 접합층을 형성한 다음, 평탄화식각공정으로 상기 접합층과 희생절연막 패턴을 평탄화시키고 상기 희생절연막 패턴을 제거하여 콘택플러그를 노출시키고 상기 콘택플러그에 접속되는 캐패시터를 형성함으로써 반도체소자의 특성 열화를 방지하는 기술이다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 ( ferroelectric RAM, 이하에서 FeRAM 이라 함 ) 캐패시터의 콘택플러그가 손상되는 현상을 방지하는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, ( Eo X Er X A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하였다.

그러나, 제조공정이 복잡하고 단차를 증가시켜 반도체소자의 고집적화를 어렵게 하였다.

그리하여, 유전상수 Er 이 높은 강유전성의 탄탈륨산화막 ( Ta2O5 ), BST ( (Ba,Sr)TiO3 ) 막 또는 PZT ( Pb(Zr1-XTiX)O3 ) (단, X,Y 는 조성비) 막으로 상기 수식에서 유전체막의 두께를 나타내는 상기 T 의 두께를 얇게 하여 고유전율을 갖는 유전체막을 형성함으로써 반도체소자의 고집적화를 가능하게 하였다.

도시되진않았으나, 종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명하면 다음과 같다.

먼저, 하부절연층이 구비되는 반도체기판에 저장전극용 콘택플러그를 형성한다. 이때, 상기 하부절연층은 소자분리막, 워드라인 또는 비트라인을 형성하고 그 상부를 평탄화시키는 층간절연막으로 형성된다.

여기서, 상기 콘택플러그는 저장전극 콘택마스크를 이용한 식각공정으로 상기 하부절연층을 식각하여 상기 반도체기판의 불순물 접합영역에 접속되되, 폴리실리콘으로 형성한다.

그 다음, 전체표면상부에 하부전극과 하부절연층의 접합층으로 이리듐 산화막을 형성한다.

그리고, 하부전극 영역의 접합층을 플라즈마 식각하여 상기 콘택플러그를 노출시킨다.

이때, 상기 콘택 플러그가 플라즈마에 의하여 손상되어 콘택 저항을 증가시키고, 상기 접합층인 이리듐산화막의 식각시 제거되지 않는 폴리머가 유발되어 단차를 유발한다. 여기서, 상기 폴리머는 소자의 전기적 특성을 저하시키는 문제점이 있다.

그 다음, 상기 콘택플러그 상부에 이리듐 계열의 전극물질을 이용하여 하부전극을 형성하고 그 상부에 강유전성의 유전체막과 이리듐 계열의 전극물질로 상부전극을 형성하여 캐패시터를 형성한다.

상기한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 접합층인 이리듐 산화막의 식각공정시 콘택플러그가 손상되어 소자의 특성을 열화시켜 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 콘택플러그를 손상시키는 접합층의 식각 공정이 없도록 콘택플러그를 노출시키고 후속공정으로 캐패시터를 형성하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1e 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11 : 반도체기판13 : 하부절연층

15 : 저장전극 콘택홀17 : 희생절연막 패턴

19 : 접합층 21 : 하부전극

23 : 유전체막 25 : 상부전극

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

콘택플러그가 구비되는 하부절연층을 반도체기판 상에 형성하는 공정과,

상기 콘택플러그 영역을 도포하는 희생절연막패턴을 형성하는 공정과,

전체표면상부에 접합층을 형성하는 공정과,

상기 접합층을 평탄화식각하여 상기 접합층과 희생절연막패턴을 평탄화시키는 공정과,

상기 희생절연막 패턴을 제거하여 상기 콘택플러그를 노출시키는 공정과,

상기 콘택플러그에 접속되는 하부전극을 형성하는 공정과,

상기 하부전극 상부를 평탄화시키는 유전체막을 형성하고 그 상부에 상부전극을 형성하는 공정을 포함하는 것을 특징으로한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1a 내지 도 1e 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

도 1a를 참조하면, 하부절연층(13)이 구비되는 반도체기판(11)에 저장전극용 콘택플러그(16)를 형성한다. 이때, 상기 하부절연층(13)은 소자분리막, 워드라인 또는 비트라인을 형성하고 그 상부를 평탄화시키는 층간절연막으로 형성된다.

여기서, 상기 콘택플러그(16)는 저장전극 콘택마스크를 이용한 식각공정으로 상기 하부절연층을 식각하여 상기 반도체기판의 불순물 접합영역을 노출시키는 콘택홀(15)을 형성하고 상기 콘택홀(15)을 통하여 상기 반도체기판(11)에 접속되는폴리실리콘으로 형성한 다음, 평탄화 식각하여 형성한다.

그 다음, 전체표면상부에 희생절연막(17)을 증착한다. 이때, 상기 희생절연막(17)은 산화막이나 질화막으로 형성한다.

그리고, 상기 콘택플러그(16)만을 도포할 수 있는 크기로 상기 희생절연막(17)패턴을 형성한다. 이때, 상기 희생절연막(17)패턴은 일정한 중첩마진을 구비하여 상기 콘택플러그(16)보다 크게 형성된다.

도 1b를 참조하면, 전체표면상부에 상기 희생절연막(17)과 같은 두께로 접합층(19)을 증착한다.

이때, 상기 접합층(19)은 이리듐 산화막으로 형성한다.

도 1c를 참조하면, 상기 화학기계연마(chemical vapor deposition, 이하에서 CMP 라 함) 방법으로 상기 접합층(19)과 희생절연막(17) 패턴을 평탄화시킨다.

도 1d를 참조하면, 상기 희생절연막(17) 패턴을 제거하여 상기 콘택플러그(16)를 노출시킨다. 이때, 상기 희생절연막(17)패턴이 산화막인 경우는 HF 용액이나 BOE 용액을 이용하여 제거한다. 상기 희생절연막(17)패턴이 질화막인 경우는 인산용액을 이용하여 제거한다.

도 1e를 참조하면, 상기 콘택플러그(16)에 접속되는 하부전극(21), 유전체막(23) 및 상부전극(25)을 형성한다.

이때, 상기 하부전극(21) 및 상부전극(25)은 이리듐으로 형성한다. 그리고, 상기 유전체막(23)은 탄탈륨산화막 ( Ta2O5 ), BST ( (Ba,Sr)TiO3 ) 막 또는 PZT ( Pb(Zr1-XTiX)O3 ) (단, X,Y 는 조성비) 막과 같은 강유전성 박막으로 형성하되, 스핀코팅(spin coating) 방법으로 형성하여 평탄화시킨다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 하부절연층과 하부전극의 접합층을 형성하되, 플라즈마 식각공정없이 콘택플러그를 노출시켜 후속 공정으로 상기 콘택플러그에 접속되는 하부전극, 유전체막 및 상부전극의 캐패시터를 형성함으로써 반도체소자의 특성 열화없이 반도체소자의 고집적화에 충분한 정전용량을 확보하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Claims (5)

1. (a) 콘택플러그가 구비되는 하부절연층을 반도체기판 상에 형성하는 공정과,

   (b) 상기 콘택플러그 영역을 도포하는 희생절연막패턴을 형성하는 공정과,

   (c) 전체표면상부에 접합층을 형성하는 공정과,

   (d) 상기 접합층을 평탄화식각하여 상기 접합층과 희생절연막패턴을 평탄화시키는 공정과,

   (e) 상기 희생절연막 패턴을 제거하여 상기 콘택플러그를 노출시키는 공정과,

   (f) 상기 콘택플러그에 접속되는 하부전극을 형성하는 공정과,

   (g) 상기 하부전극 상부를 평탄화시키는 유전체막을 형성하고 그 상부에 상부전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   (b) 의 희생절연막 패턴은 산화막이나 질화막으로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
3. 제 1 항에 있어서,

   (c) 의 접합층은 이리듐산화막이나 루테늄산화막으로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
4. 제 1 항에 있어서,

   (d) 의 평탄화공정은 CMP 공정으로 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
5. 제 1 항에 있어서,

   (e) 의 희생절연막 제거공정은 상기 희생절연막이 산화막일 때 HF 용액이나 BOE 용액으로 실시하고 질화막일 때 인산용액으로 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.