KR20020024914A - Active internal voltage generating circuit - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 내부전압 발생회로에 관한 것으로서, 특히 외부전원 전압의 고전압시에 내부전압의 오버슈트 발생을 억제할 수 있는 내부전압 발생회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an internal voltage generator circuit of a semiconductor device, and more particularly to an internal voltage generator circuit capable of suppressing overshoot of an internal voltage at a high voltage of an external power supply voltage.
반도체 장치, 특히 DRAM(DYNAMIC RANDOM ACCESS MEMORY)에 있어서, 칩의 고집적화가 이루어짐에 따라 내부동작 전압을 낮추고 있다. 즉, 칩의 고집적화가 이루어짐으로서, 트랜지스터의 게이트 길이가 점점 줄어들고 이에 따른 산화막의 두께도 점점 낮아짐으로서, 내부동작온도가 높으면 트랜지스터의 산화막이 파괴되므로 칩 내부의 동작전압을 낮춘다.In semiconductor devices, in particular DRAM (DYNAMIC RANDOM ACCESS MEMORY), as the chip is highly integrated, the internal operating voltage is lowered. That is, as the chip is highly integrated, the gate length of the transistor is gradually reduced, and thus the thickness of the oxide film is gradually decreased. When the internal operating temperature is high, the oxide film of the transistor is destroyed, thereby lowering the operating voltage inside the chip.
칩 내부에서 사용하는 내부전압을 만들어서 사용한다. 내부전압을 만들어서 사용하게 되면 칩 동작전압은 특정전압이 아닌 영역(3.3V의 칩인 경우 동작전압은 3.0~3.6V)을 가지고 있으므로 영역에서 같은 특성을 가진 칩을 만들 수 있는 장점도 존재한다. 그러므로, 외부에서 인가되는 전압보다 낮은 전압으로 칩 동작을 하도록 내부전압을 발생하여 사용하는 것은 바람직하다.The internal voltage used inside the chip is made and used. When the internal voltage is made and used, the chip operating voltage has a specific voltage range (in case of 3.3V chip, the operating voltage is 3.0 ~ 3.6V), so there is an advantage to make a chip having the same characteristics in the region. Therefore, it is desirable to generate and use an internal voltage to operate the chip at a voltage lower than an externally applied voltage.
보통 내부전압 발생기는 두 가지로 나눈다. 즉, 대기용 내부전압 발생기와 액티브 내부전압 발생기로 나뉜다. 대기용 내부전압 발생기는 칩에 전원이 공급되면 계속 동작하는 것으로 칩이 동작하지 않는 상태에서 내부전압이 누설전류성분에 의해 드롭되는 것을 방지하기 위함이다. 액티브 내부전압 발생기는 칩이 동작할 때 동작하는 것으로 내부전압 소모만큼 보충하기 위한 것이다.Usually, the internal voltage generator is divided into two types. That is, it is divided into a standby internal voltage generator and an active internal voltage generator. The standby internal voltage generator keeps operating when the power is supplied to the chip to prevent the internal voltage from being dropped by the leakage current component when the chip is not operating. The active internal voltage generator operates when the chip operates to compensate for the internal voltage consumption.
따라서, 액티브 내부전압 발생기는 동작시 내부전압의 소모분을 충분히 보충하기 위하여 큰 사이즈의 구동트랜지스터를 가지며, 대기용 내부전압 발생기는 누설전류성분에 의한 소모분을 보충하면 되므로 작은 사이즈의 구동트랜지스터를 가진다.Therefore, the active internal voltage generator has a large driving transistor to sufficiently compensate for the consumption of the internal voltage during operation, and the standby internal voltage generator needs to compensate for the consumption due to the leakage current component. Have
이와 같이 액티브 내부전압 발생회로는 큰 사이즈의 구동트랜지스터를 구비하기 때문에 초기 동작시에 오버슈트 또는 언더슈트와 같은 레벨 변동이 발생하기 쉽고 이와 같은 레벨변동은 반도체 장치의 내부회로의 동작을 불안하게 만드는 요인으로 작용하게 된다.Since the active internal voltage generating circuit has a large sized driving transistor, it is easy to cause a level variation such as overshoot or undershoot during initial operation, and such level variation makes the operation of the internal circuit of the semiconductor device unstable. Act as a factor.
종래의 액티브 내부전압 발생회로는 동작시에 구동트랜지스터의 게이트 전압이 엔모스 트랜지스터의 문턱전압으로 고정된다. 따라서, 구동트랜지스터의 게이트소오스 사이 전압은 소오스에 인가되는 외부전원전압의 변동에 의해 변하게 되므로 외부전원전압의 레벨이 고전압레벨인 경우에는 동작 초기에 내부전압에 오버슈트가발생하게 되는 문제점이 있다. 이와 같은 오버슈트 발생은 내부회로의 동작을 불안하게 하여 칩에서 원하는 특성을 얻을 수 없게 된다.In the conventional active internal voltage generation circuit, the gate voltage of the driving transistor is fixed to the threshold voltage of the NMOS transistor during operation. Therefore, since the voltage between the gate source of the driving transistor is changed by the change of the external power supply voltage applied to the source, when the level of the external power supply voltage is a high voltage level, an overshoot occurs in the internal voltage at the initial stage of operation. The occurrence of overshoot makes the operation of the internal circuit unstable and the desired characteristics cannot be obtained from the chip.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 동작시 구동 트랜지스터의 게이트 전압이 외부전원전압의 레벨변동에 추종하도록 하여 구동트랜지스터의 게이트 소오스 사이의 전압이 외부전원전압의 레벨변동에 관계없이 항상 일정하게 유지되도록 함으로써 내부전압에서 오버슈트발생을 억제할 수 있는 액티브 내부전압 발생회로를 제공하는 데 있다.An object of the present invention is to solve the problems of the prior art so that the gate voltage of the driving transistor follows the level change of the external power supply voltage during operation so that the voltage between the gate source of the driving transistor is related to the level change of the external power supply voltage. It is to provide an active internal voltage generation circuit that can suppress the occurrence of overshoot in the internal voltage by keeping constant at all times without.
도 1은 종래의 액티브 내부전압 발생회로의 구성을 나타낸 도면.1 is a view showing the configuration of a conventional active internal voltage generation circuit.
도 2는 본 발명에 의한 액티브 내부전압 발생회로의 구성을 나타낸 도면.2 is a diagram showing the configuration of an active internal voltage generation circuit according to the present invention;
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10 : 비교기20 : 구동트랜지스터10: comparator 20: drive transistor
30, 32 : 풀다운수단40 : 클램핑수단30, 32: pull down means 40: clamping means
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 장치는 제 1 제어신호에 응답하여 기준전압과 내부전압을 비교하여 구동제어신호를 출력하는 비교기와, 구동제어신호에 응답하여 외부전압을 내부전압 출력노드에 연결하기 위한 구동트랜지스터와, 비교기의 출력노드와 접지 사이에 연결되고, 제 2 제어신호와 내부전압에 응답하여 상기 구동제어신호의 로우레벨을 홀딩하기 위한 풀다운수단과, 상기 비교기의 출력노드와 외부전원 사이에 연결되고, 상기 외부전원의 전압레벨이 일정 레벨 이상의 고전압일 때 상기 구동제어신호의 레벨이 외부전원전압레벨을 추종하도록 하는 클램핑수단을 구비한 것을 특징으로 한다.In order to achieve the above object of the present invention, the apparatus of the present invention compares a reference voltage with an internal voltage in response to a first control signal and outputs a drive control signal, and an external voltage in response to the drive control signal. A drive transistor for connecting to an output node, a pull-down means connected between an output node of the comparator and ground, for holding a low level of the drive control signal in response to a second control signal and an internal voltage, and an output of the comparator And a clamping means connected between a node and an external power source, wherein the driving control signal level follows the external power supply voltage level when the voltage level of the external power source is higher than a predetermined level.
풀다운수단은 비교기의 출력노드에 드레인이 연결되고, 상기 내부전압 출력노드에 게이트가 연결된 제 1 엔모스 트랜지스터와 제 1 엔모스 트랜지스터의 소오스에 드레인이 연결되고, 제 2 제어신호가 게이트에 연결되고, 접지에 소오스가 연결된 제 2 엔모스 트랜지스터로 구성한다.The pull-down means has a drain connected to an output node of a comparator, a drain connected to a source of a first NMOS transistor and a first NMOS transistor having a gate connected to the internal voltage output node, and a second control signal connected to a gate. And a second NMOS transistor having a source connected to ground.
클램핑수단은 외부전원과 비교기의 출력노드 사이에 직렬로 연결된 적어도 하나 이상의 피모스 순방향 다이오드들로 구성한다. 피모스 순방향 다이오드의수는 2개가 바람직하다.The clamping means consists of at least one PMOS forward diode connected in series between an external power supply and an output node of the comparator. The number of PMOS forward diodes is preferably two.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail the present invention through an embodiment of the present invention.
본 발명을 설명하기 전에 먼저 종래의 내부전압 발생회로의 문제점을 구체적으로 살펴보기로 한다.Before describing the present invention, the problems of the conventional internal voltage generation circuit will be described in detail.
도 1의 종래의 내부전압 발생회로는 비교기(10), 구동트랜지스터(20), 풀다운수단(30)을 포함한다.The conventional internal voltage generation circuit of FIG. 1 includes a comparator 10, a driving transistor 20, and a pull-down means 30.
비교기(10)는 피모스 트랜지스터(PM1, PM2), 엔모스 트랜지스터(NM1, NM2, NM3)를 포함하는 차동증폭회로로 구성된다. 따라서, 비교기(10)는 NM3에 인가되는 제 1 제어신호인 인에이블신호(PVINTEB)의 하이상태에서 인에이블된다. 비교기(10)는 인에이블된 상태에서는 내부전압의 목표전압인 기준전압(VREFA)과 내부전압 출력노드(22)의 나타나는 내부전압(VINTA)을 비교하여 기준전압 보다 내부전압이 낮은 경우에는 NM1이 턴온되어 출력노드(12)에 로우상태의 구동제어신호(VINTAEB)를 출력하고 반대의 경우에는 하이상태의 구동제어신호(VINTAEB)를 출력한다.The comparator 10 is composed of a differential amplifier circuit including PMOS transistors PM1 and PM2 and NMOS transistors NM1, NM2, and NM3. Therefore, the comparator 10 is enabled in the high state of the enable signal PVINTEB, which is the first control signal applied to the NM3. The comparator 10 compares the reference voltage VREFA, which is the target voltage of the internal voltage, with the internal voltage VINTA of the internal voltage output node 22 when the enabled voltage, and when the internal voltage is lower than the reference voltage, NM1 It turns on to output the drive control signal VINTAEB in the low state to the output node 12, and outputs the drive control signal VINTAEB in the high state in the opposite case.
구동트랜지스터(20)는 충분히 큰 사이즈를 가진 피모스 트랜지스터(PM3)로구성된다. PM3는 소오스가 외부전원전압(EVCC)에 연결되고, 드레인이 내부전압 출력노드(22)에 연결되고, 게이트가 구동제어신호(VINTAEB)에 연결된다. 그러므로, 구동제어신호(VINTAEB)의 로우상태에서 턴온되어 외부전원전압(EVCC)으로부터 출력노드(22)에 전류를 공급하여 내부전압(VINTA)이 드롭되는 것을 방지한다.The driving transistor 20 is composed of a PMOS transistor PM3 having a sufficiently large size. The PM3 has a source connected to an external power supply voltage EVCC, a drain connected to an internal voltage output node 22, and a gate connected to a driving control signal VINTAEB. Therefore, it is turned on in the low state of the drive control signal VINTAEB to supply current from the external power supply voltage EVCC to the output node 22 to prevent the internal voltage VINTA from dropping.
풀다운수단(30)은 엔모스 트랜지스터(NM4, NM5)로 구성된다. NM4는 비교기(10)의 출력노드(12)에 드레인이 연결되고, 게이트에 제 2 제어신호(PVINTAEBS)가 인가된다. NM5는 엔모스 다이오드 구성을 한다. 그러므로, 풀다운수단(30)은 제 2 제어신호에 의해 인에이블되어 NM5의 문턱전압(Vt)으로 출력노드(12)의 레벨을 풀다운시킨다. 따라서, 구동트랜지스터(20)의 게이트 소오스 사이에 EVCC-Vt의 전압차가 인가되게 된다.The pull-down means 30 is composed of NMOS transistors NM4 and NM5. NM4 has a drain connected to the output node 12 of the comparator 10 and a second control signal PVINTAEBS is applied to the gate. NM5 has an NMOS diode configuration. Therefore, the pull-down means 30 is enabled by the second control signal to pull down the level of the output node 12 to the threshold voltage Vt of NM5. Therefore, the voltage difference of EVCC-Vt is applied between the gate sources of the driving transistor 20.
그러므로, 구동트랜지스터의 드레인 전류는 EVCC-Vt의 전압차에 의해 증감되므로 외부전원전압이 고전압인 경우에는 전압차가 증가하게 되므로 큰 드레인 전류가 내부전압 출력노드(22)에 공급되고, 이와 같은 큰 드레인 전류는 구동트랜지스터의 초기 턴온 동작시에 오버슈트를 일으키게 된다.Therefore, since the drain current of the driving transistor is increased or decreased by the voltage difference of EVCC-Vt, when the external power supply voltage is a high voltage, the voltage difference is increased, so that a large drain current is supplied to the internal voltage output node 22, such a large drain. The current causes an overshoot during the initial turn-on of the drive transistor.
내부전압(vinta)의 오버슈트는 내부회로의 오동작을 유발시킴으로 결국 칩의 특성을 불안하게 하여 원하는 특성을 얻을 수 없게 된다.Overshoot of the internal voltage (vinta) causes a malfunction of the internal circuit, which in turn makes the chip characteristic unstable, and thus the desired characteristic cannot be obtained.
즉, 내부전압 발생기의 구동트랜지스터를 제어하는 게이트전압이 동작시에는 NMOS 트랜지스터의 게이트 전압으로 고정되므로 외부전압의 레벨변화에 적응하지 못하여 구동트랜지스터의 출력전류가 외부전압의 변동에 의해 변하게 되고 이에 외부전압의 고전압에서는 오버슈트를 발생하게 되므로 칩 동작을 불안하게 만드는 용인으로 작용하게 되는 것이다.That is, since the gate voltage controlling the driving transistor of the internal voltage generator is fixed to the gate voltage of the NMOS transistor during operation, the output current of the driving transistor is changed by the change of the external voltage because it cannot adapt to the level change of the external voltage. At high voltages, overshoots occur, which makes the chip unstable.
도 2는 본 발명에 의한 내부전압 발생회로의 바람직한 일 실시예를 나타낸다. 도 2에서 상술한 도 1과 동일한 부분은 동일 부호로 처리한다.2 shows a preferred embodiment of the internal voltage generation circuit according to the present invention. The same parts as in FIG. 1 described above in FIG. 2 are treated with the same reference numerals.
도 2의 일 실시예는 비교기(10), 구동트랜지스터(20), 풀다운수단(30) 및 클램프수단(40)을 포함한다.2 includes a comparator 10, a drive transistor 20, a pull-down means 30, and a clamp means 40.
비교기(10)는 피모스 트랜지스터(PM1, PM2), 엔모스 트랜지스터(NM1, NM2, NM3)를 포함하는 차동증폭회로로 구성된다. 따라서, 비교기(10)는 NM3에 인가되는 제 1 제어신호인 인에이블신호(PVINTEB)의 하이상태에서 인에이블된다. 비교기(10)는 인에이블된 상태에서는 내부전압의 목표전압인 기준전압(VREFA)과 내부전압 출력노드(22)의 나타나는 내부전압(VINTA)을 비교하여 기준전압 보다 내부전압이 낮은 경우에는 NM1이 턴온되어 출력노드(12)에 로우상태의 구동제어신호(VINTAEB)를 출력하고 반대의 경우에는 하이상태의 구동제어신호(VINTAEB)를 출력한다.The comparator 10 is composed of a differential amplifier circuit including PMOS transistors PM1 and PM2 and NMOS transistors NM1, NM2, and NM3. Therefore, the comparator 10 is enabled in the high state of the enable signal PVINTEB, which is the first control signal applied to the NM3. The comparator 10 compares the reference voltage VREFA, which is the target voltage of the internal voltage, with the internal voltage VINTA of the internal voltage output node 22 when the enabled voltage, and when the internal voltage is lower than the reference voltage, NM1 It turns on to output the drive control signal VINTAEB in the low state to the output node 12, and outputs the drive control signal VINTAEB in the high state in the opposite case.
구동트랜지스터(20)는 충분히 큰 사이즈를 가진 피모스 트랜지스터(PM3)로 구성된다. PM3는 소오스가 외부전원전압(EVCC)에 연결되고, 드레인이 내부전압 출력노드(22)에 연결되고, 게이트가 구동제어신호(VINTAEB)에 연결된다. 그러므로, 구동제어신호(VINTAEB)의 로우상태에서 턴온되어 외부전원전압(EVCC)으로부터 출력노드(22)에 전류를 공급하여 내부전압(VINTA)이 드롭되는 것을 방지한다.The driving transistor 20 is composed of a PMOS transistor PM3 having a sufficiently large size. The PM3 has a source connected to an external power supply voltage EVCC, a drain connected to an internal voltage output node 22, and a gate connected to a driving control signal VINTAEB. Therefore, it is turned on in the low state of the drive control signal VINTAEB to supply current from the external power supply voltage EVCC to the output node 22 to prevent the internal voltage VINTA from dropping.
풀다운수단(30)은 엔모스 트랜지스터(NM4, NM5)로 구성된다. NM4는 비교기(10)의 출력노드(12)에 드레인이 연결되고, 게이트에 내부전압(VINTA)이 인가된다. NM5는 NM4의 소오스에 드레인이 연결되고, 게이트에는 제 2제어전압(PVINTAEBS)가 인가되고 소오스는 접지된다. 여기서, 제 2 제어전압(PVINTAEBS)는 제 1 제어신호에 응답하여 발생되는 오토펄스로 구성된다.The pull-down means 30 is composed of NMOS transistors NM4 and NM5. NM4 has a drain connected to the output node 12 of the comparator 10 and an internal voltage VINTA is applied to the gate. The drain of NM5 is connected to the source of NM4, the second control voltage PVINTAEBS is applied to the gate, and the source is grounded. Here, the second control voltage PVINTAEBS is composed of auto pulses generated in response to the first control signal.
그러므로, 풀다운수단(30)은 제 2 제어신호에 의해 인에이블되고 NM4 및 NM5의 드레인 소오스 사이의 턴온저항들의 직렬저항에 의해 결정되는 전압으로 출력노드(12)의 레벨을 풀다운시킨다. 따라서, 구동트랜지스터(20)의 게이트 소오스 사이에 EVCC-VINTAEB의 전압차가 인가되게 된다.Therefore, the pull-down means 30 pulls down the level of the output node 12 to a voltage which is enabled by the second control signal and determined by the series resistance of the turn-on resistors between the drain sources of NM4 and NM5. Therefore, the voltage difference of EVCC-VINTAEB is applied between the gate sources of the driving transistor 20.
클램핑수단(40)은 외부전원전압(EVCC)과 비교기의 출력노드(12) 사이에 직렬로 연결된 2개의 피모스 순방향 다이오드들(PM4, PM5)로 구성한다. 피모스 순방향 다이오드(PM4, PM5)는 양단에 거리는 전압차가 순방향 바이어스 전압(Vd) 이상이 되면 턴온된다. 그러므로, 클램핑수단(40)은 EVCC-VINTAEB의 전압차가 2Vd이상으로 되는 고전압이 외부전원전압(EVCC)로 인가되게 되면 턴온되어 출력노드(12)의 레벨이 고전압 외부전원전압(EVCC)의 레벨에 추종하여 증가되게 된다.The clamping means 40 consists of two PMOS forward diodes PM4 and PM5 connected in series between the external power supply voltage EVCC and the output node 12 of the comparator. The PMOS forward diodes PM4 and PM5 are turned on when the voltage difference between both ends is greater than or equal to the forward bias voltage Vd. Therefore, the clamping means 40 is turned on when the high voltage at which the voltage difference of the EVCC-VINTAEB becomes 2 Vd or more is applied to the external power supply voltage EVCC, so that the level of the output node 12 reaches the level of the high voltage external power supply voltage EVCC. Will follow and increase.
그러므로, 구동트랜지스터(EVCC)의 게이트 소오스 사이의 전압차 EVCC-VINTAEB는 다음 두 가지 경우로 결정되게 된다.Therefore, the voltage difference EVCC-VINTAEB between the gate sources of the driving transistor EVCC is determined in two cases.
1)외부전원전압(EVCC)이 일정 레벨(2Vd + VINTAEB) 이하인 경우1) When external power supply voltage (EVCC) is below a certain level (2Vd + VINTAEB)
클램프수단(40)의 다이오드들이 턴온되지 않은 상태이므로 EVCC-(Id ×R turn on)로 결정된다. 여기서 Id는 비교기(10)의 출력노드(12)로부터 제공되는 전류(Io)만을 포함한다.Since the diodes of the clamp means 40 are not turned on, it is determined as EVCC- (Id x R turn on). Where Id includes only the current Io provided from the output node 12 of the comparator 10.
2)외부전원전압(EVCC)이 일정 레벨(2Vd + VINTAEB) 이상의 고전압인 경우2) When the external power supply voltage (EVCC) is high voltage over a certain level (2Vd + VINTAEB)
클램프수단(40)의 다이오드들이 턴온되므로 EVCC-(Id ×R turn on)로 결정된다. 여기서 Id는 비교기(10)의 출력노드(12)로부터 제공되는 전류(Io)와 클램프수단을 통하여 외부전원으로부터 제공되는 전류(Ic)를 포함한다. 따라서, 이 경우에는 Id가 외부전원전압(EVCC)의 증가에 추종하여 증가되므로 출력노드(12)의 전압(VINTAEB) 레벨도 2Vd의 클램프 레벨을 유지하면서 외부전원전압을 추종하여 증가하게 된다.Since the diodes of the clamp means 40 are turned on, it is determined as EVCC- (Id x R turn on). Here, Id includes a current Io provided from the output node 12 of the comparator 10 and a current Ic provided from an external power source through the clamp means. Therefore, in this case, since Id increases in accordance with the increase in the external power supply voltage EVCC, the voltage VINTAEB level of the output node 12 also increases by following the external power supply voltage while maintaining the clamp level of 2Vd.
그러므로, 고전압의 외부전원전압이 인가되는 경우에는 게이트에 인가되는 구동제어신호의 레벨이 외부전원전압에 추종하여 증가되게 되므로 구동트랜지스터(20)의 게이트 소오스 사이에 인가되는 전압차는 일정한 레벨을 유지하게 되므로 드레인 전류가 외부전원전압의 고전압시에도 크게 증가하지 않게 된다. 따라서, 외부전원전압의 변동에 관계없이 고전압 인가시에도 일정한 드레인 전류를 유지할 수 있으므로 오버슈트의 발생을 억제할 수 있다.Therefore, when a high voltage external power supply voltage is applied, the level of the driving control signal applied to the gate is increased in accordance with the external power supply voltage, so that the voltage difference applied between the gate sources of the driving transistor 20 is maintained at a constant level. Therefore, the drain current does not increase significantly even at the high voltage of the external power supply voltage. Therefore, since a constant drain current can be maintained even at the time of high voltage application regardless of the fluctuation of the external power supply voltage, occurrence of overshoot can be suppressed.
이상, 설명한 바와 같이 본 발명에서는 액티브 내부전압 발생회로에 있어서, 동작시에 구동 트랜지스터의 게이트 소오스 사이의 전압을 외부전원의 전압변동에 관계없이 항상 일정하게 유지함으로써 내부전압에서 오버슈트발생을 억제할 수 있다. 따라서, 칩 동작의 신뢰성을 향상시킬 수 있다.As described above, in the present invention, in the active internal voltage generation circuit, during operation, the voltage between the gate sources of the driving transistors is kept constant regardless of the voltage variation of the external power supply, thereby suppressing the occurrence of overshoot in the internal voltage. Can be. Therefore, the reliability of chip operation can be improved.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000056760A KR100360022B1 (en) | 2000-09-27 | 2000-09-27 | Active internal voltage generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020000056760A KR100360022B1 (en) | 2000-09-27 | 2000-09-27 | Active internal voltage generating circuit |
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