KR20010061283A - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 패키징(packaging) 공정 시의 와이어 본딩 방법에 관한 것이며, 반도체 패키징 공정 중 와이어 본딩 시 발생하는 골드볼의 뜯김 현상을 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 금속배선 및 I/O 패드가 형성된 기판상에 보호막을 형성하는 제1 단계; 상기 보호막을 선택식각하여 상기 I/O 패드를 노출시키는 제2 단계; 상기 제2 단계 수행 후, 노출된 상기 I/O 패드를 일정 두께만큼 식각하는 제3 단계; 상기 I/O 패드 상에 골드볼을 형성하는 제4 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 패키징(packaging) 공정 시의 와이어 본딩 방법에 관한 것이다.
일반적으로, 반도체 패키지는 실리콘 웨이퍼에 가공된 칩을 외부환경으로부터 안전하게 보호해주는 기능과 함께 다른 회로부품이나 인쇄회로기판(PCB)과의 원활한 기능적 연결을 제공하는 역할도 수행한다. 현재, 주로 적용되는 반도체 패키지 공정은 완성된 칩을 절단한 후 리드프레임에 접착시키고 다이의 회로단자와 리드(lead) 사이를 골드 와이어를 이용해 전기적으로 연결한다. 그리고, 와이어 본딩된 다이와 회로를 외부환경으로부터 보호하기 위해 에폭시몰딩콤파운드(EMC)로 몰딩하고, 마지막으로 PCB에 실장시 납땜이 용이하도록 리드를 주석 또는 납으로 표면처리하는 과정을 거쳐 완성된다.
와이어 본딩(wire bonding)은 웨이퍼 레벨에서 대량 생산된 반도체를 회로동작이 가능한 최소 개별단위인 다이(die)로 각각 분리하는 다이싱(dicing) 공정을 거친 후, I/O 패드(pad)에 전기적 신호 및 전압을 가하기 위해 골드 와이어(gold wire)를 I/O 패드에 결합하는 것을 말한다.
도 1a 내지 도 1c는 종래기술에 따른 와이어 본딩 방법을 도시한 도면이다.
이를 참조하여 종래기술을 살펴보면 먼저, 도 1a에 도시된 바와 같이 소정의 하부공정을 마친 하부층(10) 상에 제1금속배선(11)을 형성한 후 그 상부에 층간절연막(12)을 형성한다. 계속하여, 층간절연막(12) 상부에 제2금속배선(13)을 형성한 후 완성된 반도체 소자의 보호를 위한 보호막(15)을 형성한다. 이때, 제2금속배선(13) 형성 시 I/O 패드(14)도 형성된다.
제1금속배선(11), 제2금속배선(13) 및 I/O 패드(14)는 알루미늄(Al)을 사용하여 형성하고, 보호막(15)은 통상적인 질화막/산화막의 적층구조로 형성한다.
다음으로, 도 1b에 도시된 바와 같이 I/O 패드(14)에 전기적 신호 및 전압을 인가하기 위한 리드 프레임과의 연결을 위해 전체 구조 상부에 감광막 패턴(16)을 형성하고, 이를 식각 마스크로 한 보호막(15) 선택식각을 실시하여 I/O 패드(14)를노출시킨다.
다음으로, 도 1c는 상기 도 1b에서의 도면부호 'A'로 나타내어진 부분의 확대도로써, I/O 패드(14)가 노출된 콘택홀을 형성한 후 감광막 패턴(16)을 제거하고, I/O 패드(14) 상부에 리드 프레임과의 연결 및 외부의 전기적 신호 및 전압을 인가받기 위한 골드볼(gold ball)(17)을 형성한 모습을 나타내고 있다.
도 1d는 골드볼(17)이 형성된 I/O 패드(14)에 골드와이어(gold wire)(18)가 연결되어 리드프레임(19)과 전기적으로 접속된 상태를 나타낸 평면도이다.
그러나, 상기와 같이 이루어지는 종래의 와이어 본딩 방법은 알루미늄으로 형성된 I/O 패드(14) 상부 계면에 골드볼(17)이 단순 접착됨에 따라 접착력이 떨어져 골드볼(17)의 뜯김현상이 발생하는 문제점이 발생하고 있다.
본 발명은 반도체 패키징 공정 중 와이어 본딩 시 발생하는 골드볼의 뜯김 현상을 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 와이어 본딩 방법을 도시한 도면.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 와이어 본딩 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 간단한 설명
24 : I/O 패드 27 : 골드볼
상기 목적을 달성하기 위한 본 발명은, 금속배선 및 I/O 패드가 형성된 기판상에 보호막을 형성하는 제1 단계; 상기 보호막을 선택식각하여 상기 I/O 패드를 노출시키는 제2 단계; 상기 제2 단계 수행 후, 노출된 상기 I/O 패드를 일정 두께만큼 식각하는 제3 단계; 상기 I/O 패드 상에 골드볼을 형성하는 제4 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 와이어 본딩 방법을 도시한 도면이다.
본 실시예는 먼저, 도 2a에 도시된 바와 같이 소정의 하부공정을 마친 하부층(20) 상에 제1금속배선(21)을 형성한 후 그 상부에 층간절연막(22)을 형성한다. 계속하여, 층간절연막(22) 상부에 제2금속배선(23)을 형성한 후 완성된 반도체 소자의 보호를 위한 보호막(25)을 형성한다. 이때, 제2금속배선(23) 형성 시 외부의 전기적 신호 및 전압을 인가받을 수 있는 I/O 패드(24)도 형성한다.
한편, 제1금속배선(21), 제2금속배선(23) 및 I/O 패드(24)는 알루미늄(Al)을 사용하여 형성하고, 보호막(25)은 통상적인 질화막/산화막의 적층구조로 형성한다.
다음으로, 도 2b에 도시된 바와 같이 I/O 패드(24)에 전기적 신호 및 전압을 인가하기 위한 리드 프레임과의 연결을 위해 전체 구조 상부에 감광막 패턴(26)을 형성하고, 이를 식각 마스크로 한 보호막(25) 선택식각을 통해 I/O 패드(24)를 노출시키는 콘택홀을 형성한다. 이때, 식각공정은 2회로 진행되는데 일차로 보호막(25)을 식각한 후 노출된 I/O 패드(24)의 일부 두께를 이차로 식각하여 홈을 형성한다.
다음으로, 도 2c는 상기 도 2b에서의 도면부호 'B'부분을 확대한 도면으로써, 도시된 바와 같이 감광막 패턴(26)을 제거하고, 일부 두께가 식각된 I/O 패드(24)의 홈 부분에 골드볼(27)이 형성된 상태를 나타내고 있다.
이를 구체적으로 살펴보면, 상기 종래기술에서와는 달리 I/O 패드(24)를 일부 식각하여 형성된 홈 내부 및 I/O 패드(24) 상부에 골드볼(27)을 형성하므로, I/O 패드(24)와 골드볼(27)과의 접촉면적이 증가됨을 알 수 있다.
이렇듯, 본 발명은 반도체 소자의 패키징 공정 시 기판 상부의 보호막의 선택식각을 통해 외부의 전기적 신호 및 전압을 인가받기 위한 I/O 패드를 노출시키는 콘택홀을 형성할 때, I/O 패드 상부에 홈이 형성되도록 일부 두께를 추가로 식각하여 리드프레임과 연결되는 골드와이어와의 연결을 위한 골드볼을 형성함에 있어서, I/O 패드와 골드볼이 접촉되는 면적 증가를 통해 I/O 패드와 골드볼간의 계면 접착력을 향상시켜 상기 종래기술의 문제점인 골드볼의 뜯김 현상을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 반도체 소자의 안정된 와이어 본딩 공정에 따라 패키지 수율이 향상되는 효과를 기대할 수 있다.
Claims (1)
- 금속배선 및 I/O 패드가 형성된 기판상에 보호막을 형성하는 제1 단계;상기 보호막을 선택식각하여 상기 I/O 패드를 노출시키는 제2 단계;상기 제2 단계 수행 후, 노출된 상기 I/O 패드를 일정 두께만큼 식각하는 제3 단계;상기 I/O 패드 상에 골드볼을 형성하는 제4 단계를 포함하여 이루어지는 반도체 소자 제조방법.
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1999
- 1999-12-28 KR KR1019990063776A patent/KR20010061283A/ko not_active Application Discontinuation
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