KR19990067924A - 압접형 반도체장치 및 이것을 사용한 컨버터 - Google Patents

압접형 반도체장치 및 이것을 사용한 컨버터 Download PDF

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고다마히로노리
가토미츠오
사와하타마모루
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가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

압접형 반도체장치에 관한 것으로서, 접촉면의 높이의 편차를 흡수하고 또한 접촉계면에서의 열저항, 전기저항을 저감할 수 있도록 하기 위해서, 압접형 반도체장치에 있어서 한쌍의 주전극판, 한쌍의 주전극판 사이에 조립되고 제1의 주면에 적어도 제1의 주전극, 제2의 주면에 제2의 주전극을 갖는 적어도 1개의 반도체소자 및 반도체소자의 주전극과 주전극판 사이에 배치되고 그의 내부에 거시적인 공극을 갖는 금속체를 구비하는 구성으로 하였다.
이와 같은 구성으로 하는 것에 의해, 웨이퍼의 대구경화에 따른 패키지의 대형화나 대용량화에 대응하는 소자의 다칩 병렬화에 따라서 점점 곤란하게 되는 대면적 범위에서의 균일한 압접상태를 비교적 저압력으로 용이하게 실현 즉 접촉면의 높이 편차를 충분히 흡수할 수 있고 또한 접촉계면에서의 열저항, 전기저항을 저감할 수 있다는 효과가 얻어진다.

Description

압접형 반도체장치 및 이것을 사용한 컨버터{PRESS CONTACT TYPE SEMICONDUCTOR DEVICE, AND CONVERTER USING SAME}
본 발명은 압접형 반도체장치에 관한 것으로서, 특히 반도체소자와 패키지전극간의 균일한 접촉상태를 확보하고 또한 열저항, 전기저항을 저감할 수 있는 압접형 반도체장치 및 이것을 사용한 컨버터(변환기)에 관한 것이다.
반도체 일렉트로닉스의 기술을 사용해서 주회로전류를 제어하는 파워일렉트로닉스의 기술은 폭넓은 분야에서 응용되고, 또 그의 적용분야의 확대가 이루어지고 있다. 파워 일렉트릭스용 반도체소자로서는 사이리스터, 광 트리거된 사이리스터, 게이트 턴오프 사이리스터(GTO)나 MOS 제어디바이스인 절연게이트형 바이폴라 트랜지스터(이하, 간단히 IGBT라 한다)나 MOS(Metal Oxide Semiconductor)형 전계효과 트랜지스터(이하, 간단히 MOSFET라 한다) 등이 있다. 이들 디바이스에서는 주로 반도체칩의 제1의 주면상에 주전극(캐소드, 에미터전극)이 형성되고, 반도체칩의 제2의 주면측에는 다른 주전극(애노드, 컬렉터전극)이 형성된다.
GTO, 광 트리거된 사이리스터 등의 대전력용 반도체장치에 있어서는 반도체소자를 1장의 웨이퍼마다 패키징하고 있다. 상기 소자의 양 주전극은 Mo 또는 W로 이루어지는 중간전극판(열응력용 버퍼전극판)을 거쳐서 패키지의 한쌍의 외부주전극판에 의해 가압접촉되는 구조로 되어 있다. 스위칭동작의 균일성이나 대전류의 차단(턴오프)능력의 향상 등을 위해서는 상기 소자전극, 중간전극판, 외부주전극판 사이의 접촉상태를 가능한 한 균일화하고 또한 접촉열저항, 전기저항을 저감하는 것이 중요하다. 이 때문에, 일반적으로는 패키지부품의 가공정밀도(평면도, 평탄도)를 높여 휘어짐이나 굴곡(waviness)을 저감하는 대책이 취해지고 있다.
한편, IGBT 등에서는 지금까지 주로 모듈형 구조로 불리는 와이어에 의한 전극접속방식의 패키지구조에 의해 여러개의 칩을 실장하고 있었다. 이와 같은 모듈형 패키지의 경우, 소자칩 내부에서 발생한 열은 패키지의 한쪽면(와이어에 의해 접속하지 않은 면) 즉 전극이 베이스기판상에 직접 탑재된 패키지측에서만 방출되게 된다. 따라서, 일반적으로 열저항이 크고, 1개의 패키지에 실장할 수 있는 칩수나 사용할수 있는 전류용량(발열량 또는 실장밀도)에 제한이 있었다.
최근, 이와 같은 문제에 대처하고 또 대용량화의 요구에 응답하기 위해, 일본국 특허공개공보 평성 8-88240호(1996) 등에 제안되어 있는 바와 같이 다수의 IGBT칩을 평형의 패키지내에 병렬로 조립하고, 그의 칩주면에 형성된 에미터전극, 컬렉터전극을 각각 패키지측에 마련된 한쌍의 외부주전극판에 면접촉시켜 인출할 수 있도록 한 다칩 병렬형의 압접형(가압접촉구조)의 반도체장치가 주목받고 있다. 이 다칩 병렬형의 압접형 반도체장치에서는 부재(부품) 치수의 편차에 기인하는 각 칩의 위치마다의 높이의 편차나 주전극판의 휘어짐이나 굴곡에 의한 장소마다의 편차를 회피할 수 없다. 따라서, 이것에 의해 칩마다 가압력이 달라 균일한 접촉을 할 수 없게 된다. 그래서, 열저항, 전기저항이 각 칩의 위치마다 크게 달라 전체로서의 소자특성이 안정하게 되지 않는다는 심각한 문제가 남아 있었다. 가장 단순하게는 치수가 엄격하게 맞추어진 부재를 사용하는 것에 의해 이 문제를 해결할 수 있다. 그러나, 부품의 제조비용 및 선별비용 등의 상승을 회피할 수 없어 현실적이지 못하다. 이 문제를 해결하기 위해, 일본국 특허공개공보 평성 8-88240호(1996)에 있어서는 은(Ag) 등의 연성이 있는 연금속시트를 두께보정판으로서 개재시키는 방법을 개시하고 있다.
상기 GTO 등의 패키지에 있어서는 금후 점점 대용량화의 요구에 응답해서 소자사이즈(웨이퍼사이즈)가 대형화될 것이다. 이 대직경화에 따라서 패키지부재(전극부재)의 휘어짐, 굴곡 등도 커지는 경향에 있다. 상술한 바와 같은 패키지부품의 가공정밀도(평면도, 평탄도)를 높혀 휘어짐이나 굴곡을 저감한다는 대책에는 가공상에 한계가 있고, 또 가공비용면에서의 문제도 크다. 따라서, 소자사이즈(웨이퍼사이즈) 전면에 걸쳐서 웨이퍼와 패키지부재(전극) 사이의 균일한 접촉을 확보하고 열저항, 전기저항을 저감하는 것이 점점 곤란하게 되고 있다.
한편, 다칩 병렬형의 압접형 반도체장치의 칩 사이의 균일접촉의 문제를 해결하기 위한 대처방법으로서 개시되어 있는 상술한 연금속 시트를 사이에 끼우는 방법은 본 발명자들의 검토에 의하면 실용 범위에서의 압력 즉 적어도 반도체칩을 파괴하지 않는 압력에서는 시트의 변형량이 매우 적고(탄성변형에 의한 변형만), 각 칩의 위치마다의 높이(및 칩을 사이에 끼우는 중간전극부재 등을 포함시킨 높이)의 편차가 큰 경우에는 그 변형량이 불충분하여 균일한 접촉을 확보할 수 없다는 것이 명확하게 되었다.
이 원인은 도 25에 개략적으로 도시한 바와 같이 연질금속시트면에 두께방향으로 압력을 부가해서 횡방향으로 소성변형시키고자 한 경우에도 연질금속시트(53)을 사이에 끼우는 전극부재(54), (55)와의 계면에서 발생하는 마찰력(마찰 저항)(56) 때문에 연금속재료라고 하더라도 횡방향에서의 변형저항이 매우 커져버리는 것에 의한 것이라고 고려된다. 소성 변형시키기 위해 가압력을 증가시키면 마찰력도 압력에 비례해서 증가하므로 소성변형은 쉽게 발생하지 않는다. 특히, 시트형상과 같이 두께에 비해 저항을 받는 면적이 매우 큰 경우에는 이 표면에 발생하는 마찰력의 영향이 지배적으로 되기 때문에 일반적으로 알려져 있는 재료의 항복응력을 초과하는 압력을 가해도 실제로는 실질적인 소성변형(유동)이 발생하지 않으므로, 연금속시트의 두께는 가압의 전후에서 거의 변경되지 않는다.
본 발명의 목적은 상기와 같은 웨이퍼의 대직경화에 의한 패키지의 대형화나 대용량화에 대응하는 소자의 다칩 병렬화에 따라서 점점 곤란하게 되는 대면적 영역에서의 균일한 가압접촉상태를 확보하는 방법 즉 접촉면의 높이의 편차(휘어짐, 굴곡, 부재치수편차 등에 의한다)를 흡수하고 또한 접촉계면에서의 열저항, 전기저항을 저감할 수 있는 방법을 제공하는 것이다.
또, 본 발명의 다른 목적은 상기 방법에 의해 얻어지는 반도체장치를 사용하는 것에 의해 특히 대용량의 시스템에 적합한 컨버터를 제공하는 것이다.
도 1은 본 발명의 기본구성을 도시한 개략적 단면도,
도 2는 금속망의 가압에 의한 변형과정을 도시한 개략적 모델도,
도 3은 금속망의 두께방향의 변형량 및 전기저항과 가압력의 관계를 도시한 도면,
도 4는 오목볼록으로 가공한 금속판의 단면구조예를 도시한 단면도,
도 5는 오목볼록으로 가공한 금속판의 외관사진의 예,
도 6은 오목볼록으로 가공한 금속판의 가압에 의한 변형과정을 도시한 개략적 모델도,
도 7은 IGBT에 적용한 본 발명의 실시예를 도시한 개략적 단면도,
도 8은 IGBT에 적용한 본 발명의 실시예를 도시한 개략적 단면도,
도 9는 IGBT에 적용한 본 발명의 실시예를 도시한 개략적 단면도,
도 10은 웨이퍼사이즈 반도체소자에 적용한 본 발명의 실시예를 도시한 개략적 단면도,
도 11은 웨이퍼사이즈 반도체소자에 적용한 본 발명의 실시예를 도시한 개략적 단면도,
도 12는 본 발명의 실시예를 도시한 도면,
도 13은 본 발명의 다른 기본구성을 도시한 개략적 단면도,
도 14는 가압력과 다공질 금속판의 두께변화량 및 전기저항의 관계를 도시한한 그래프,
도 15는 다공질 금속재료의 표면의 미세구조를 개략적으로 도시한 확대도,
도 16은 표면에 치밀한 금속층을 형성한 다공질 금속재료의 단면구조를 도시한 개략적 단면도,
도 17은 표면에 치밀한 금속층을 형성한 다공질 금속재료의 단면구조를 도시한 개략적 단면도,
도 18은 IGBT에 적용한 본 발명의 실시예를 도시한 개략적 단면도,
도 19는 IGBT에 적용한 본 발명의 실시예를 도시한 개략적 단면도,
도 20은 IGBT에 적용한 본 발명의 실시예를 도시한 개략적 단면도,
도 21은 웨이퍼사이즈의 반도체소자에 적용한 본 발명의 실시예를 도시한 개략적 단면도,
도 22는 본 발명의 실시예를 도시한 개략적 단면도,
도 23은 본 발명의 반도체장치를 사용한 1브리지분의 구성을 도시한 회로도,
도 24는 도 23의 3상 브리지를 4개 다중한 자려식 변환기의 구성을 도시한 회로도,
도 25는 종래방식으로 가압한 경우의 연질금속의 변형거동을 설명하는 도면.
본 발명에 의한 압접형 반도체장치에 있어서는 적어도 제1의 주면에 제1의 주전극, 제2의 주면에 제2의 주전극을 갖는 반도체소자를 한쌍의 주전극판 사이에 조립하고, 이 반도체소자와 이 주전극판의 전극 사이에 내부에 거시적인 공극을 갖는 금속체를 배치한다.
또, 본 발명에 의한 실제 구조를 갖는 압접형 반도체장치에 있어서는 적어도 제1의 주면에 제1의 주전극, 제2의 주면에 제2의 주전극을 갖는 반도체소자를 한쌍의 주전극판 사이에 조립하고, 이 반도체소자와 이 주전극판의 전극 사이에 적어도 금속망, 오목볼록(요철)으로 가공한 금속판 및 다공질의 금속판에서 선택되는 1개를 배치한다.
도 1에 본 발명의 기본적인 적용상태를 도시한다. 반도체소자(1)에 있어서 제1의 주면에는 적어도 제1의 주전극이, 또 제2의 주면에는 제2의 주전극이 형성되어 있다. 이 양 주전극면상에는 Mo나 W 등으로 이루어지는 중간전극판(2), (3)이 배치되고, 또 이 중간전극판의 외측부분에는 Cu 또는 Cu합금으로 이루어지는 한쌍의 주전극판(공통전극판)(4), (5)가 배치된다. 본 실시예에 따르면, 중간전극판(3)과 주전극판(5) 사이에는 금속망 또는 오목볼록으로 가공한 금속판(6) 등과 같이 내부에 거시적인 공극을 갖는 금속체가 배치되어 있고, 전체가 함께 가압되어 각 부재가 서로 접촉되어 있다. 도 1에서는 (a), (b), (c)의 위치에서 부재(1), (2), (3)의 두께의 합계가 차례로 두꺼워지는 예를 도시하고 있다. 이들 두께에 대응해서 가압하기 전에는 일정한 두께를 갖고 있던 금속망 또는 오목볼록으로 가공한 금속판(6)의 두께가 파쇄(crushing) 및 시닝(thinning)에 의해 (a), (b), (c)의 순으로 감소되었다. 즉, 금속망 또는 오목볼록으로 가공한 금속판의 높이를 포함한 전체 높이(부재(1), (2), (3), (6)의 높이의 합계)가 (a), (b), (c)의 위치에서 동일하게 되도록 금속망 또는 오목볼록으로 가공한 금속판이 가압에 의해 변형하고, 그의 두께가 변화한다. 이것에 의해, 상기 부재(1), (2), (3)에 각각 두께편차가 있거나 주전극판(4), (5)에 휘어짐이나 굴곡이 있는 경우에도 여러개의 칩위치(a), (b), (c) 사이에서 양호한 가압접촉상태를 확보해서 반도체소자를 실장할 수 있고, 따라서 열저항, 전기저항의 편차가 적은 반도체장치를 실현할 수 있다. 도 1에서는 주전극판(5)와 중간전극판(3)에 대향해서 압접되는 면 사이에 금속망 또는 오목볼록으로 가공한 금속판(6)을 삽입한 예를 도시했지만, 이 삽입위치는 물론 다른 접촉면 즉 주전극판(4)와 중간전극판(2) 사이나 소자(1)과 중간전극판(2), (3) 사이라도 좋고, 또 여러개의 계면을 동시에 사용할 수도 있다. 또, 전극사이의 각 면마다 서로 다른 금속망 또는 오목볼록으로 가공한 금속판을 배치해도 좋다.
도 2에는 전극판(7)과 전극판(8) 사이에 마련한 금속망(9)의 가압에 의한 변형과정의 모델도를 개략적으로 도시하였다. 도 2의 (a)는 큰 가압변형이 발생하기 전의 접촉 상태, (b)는 가압변형 도중의 상태, (c)는 가압되어 변형이 충분히 발생한 후의 상태를 도시한 것이다. 한편, 도 3에는 2개의 전극판 사이에 금속망을 가압접촉시킨 경우의 금속망의 두께방향에서의 변형량 즉 두께의 변형량 및 전기저항과 가압력의 관계를 도시하였다.
도 2의 (a) 및 도 3의 (a)의 상태에서는 하중이 매우 작고 금속망의 두께방향의 변형량이 적다. 전극판과 금속망 사이의 접촉전기저항은 가압력에 크게 의존하므로, 전기저항값은 가압력을 증가시킴에 따라서 크게 저하한다. 또, 큰 하중이 가해지면, 도 2의 (b), 도 3의 (b)에 도시한 바와 같이 전극판(7)과 전극판(8) 사이에 마련된 금속망(9)가 크게 압축변형한다. 즉, 금속망을 구성하는 금속선(섬유)이 압축에 의해 크게 변형하고, 금속망의 두께가 얇아진다. 이것은 전극판(7) 및 (8)과 접하고 있는 금속망의 일부분에 하중이 집중하고 이 부분에 가해지는 압력이 외관의 압력보다 매우 높아져 금속망이 쉽게 압축변형을 개시하기 때문이다. 또, 도 25에 도시한 치밀한 금속박(박판)의 경우와는 달리, 금속망에는 많은 간극이 있기 때문에 가압된 금속의 변형에 대한 공간적 구속이 저감되어 금속망이 쉽게 가압변형된다. 이와 같은 변형에 따라서 전극판(7) 및 전극판(8)의 표면과 금속망의 접촉면적이 증대한다. 또, 이 부분의 변형량이 크기 때문에 금속표면의 산화막이 파괴되어 신생면과의 양호한 접촉을 얻을 수 있다. 따라서, 이 때 생기는 접촉계면은 매우 밀접하게 접촉된 상태로 되어 있다. 이들의 효과에 의해 전기저항도 더욱 감소한다.
금속망의 변형이 충분히 발생한 후에는 전극판(7), (8)과 금속망(9)가 상당한 면적과 접촉하게 되므로 더욱 하중을 증가시켜도 접촉면의 압력은 그다지 증가하지 않는다. 또, 도 25와 동일한 이유에 의해 변형저항이 증대하기 때문에 도 2의 (c), 도 3의 (c)에 도시한 바와 같이 변형량의 변화율은 감소한다. 원리적으로는 무한대의 하중을 부가하면 계면이 완전하게 메워질 수 있는 상태까지 변형시키는 것도 가능하지만, 현실적으로는 하중의 제한 등에 의해 완전하게 메우는 것은 불가능하기 때문에 미접촉 부분이 다소 남는다. 그러나, 비접촉부분이 전기저항에 미치는 영향은 크지 않으므로, 충분히 작은 전기저항을 얻을 수 있다. 또, 열저항에 대해서 측정한 결과에서도 전기저항의 측정결과와 대력 동등한 거동을 나타내었다.
본 발명에서 말하는 금속망이라는 것은 금속섬유를 각종 직조법으로 짠 시트형상의 망 이외에 카본섬유 등의 전도성을 갖는 섬유로 짠 시트형상의 망이나 심재가 유기수지로 이루어지고 또한 표면층이 금속으로 이루어지는 복합구조의 시트재도 포함한다. 금속섬유의 재질로서는 동(銅), 알루미늄, 은, 금 등의 연질이고 전기저항, 열저항이 작은 금속; 납땜재 등의 매우 연질의 금속; 니켈, SUS(스테인레스강) 등의 염가이고 내산화성이 우수한 재질의 것; 인코넬 등의 Ni기 합금 등으로서 고온특성이 우수한 재질의 것; 및 적용대상에 가장 적합한 특성을 갖는 재료로 이루어진 군에서 선택할 수 있다. 또, 필요한 하중영역에서 요구되는 변형량, 전기저항값 및 열저항값에 따라서 평직, 능직, 평첩직(平疊織), 능첩직 등의 각종 직조법이나 각종 섬유의 직경 및 각종 메시사이즈(성김) 등을 최적화해서 사용하는 것이 바람직하다. 일반적으로 섬유직경을 굵게 하면 변형량을 증가시키는 것이 가능하다. 한편, 변형이 발생하는 하중영역을 제어하기 위해서는 일반적으로 메시사이즈를 작게 해서 전극과 망의 접촉점의 수를 증가시키는 것이 유효하다. 수지섬유에 금속을 피복시킨 복합시트재의 변형량을 금속섬유로 이루어진 시트재에 비해 크게 할 수 있기 때문에 큰 탄성변형량이 필요한 용도에는 특히 유효하다.
한편, 본 발명에서 말하는 오목볼록으로 가공한 금속판이라는 것은 일반적으로 실질적으로 두께가 균일하고 치밀한 평판의 것을 의미하는 종래의 금속판, 금속박, 금속시트와는 달리, 두께가 장소에 따라 다르도록 가공된 금속체를 의미한다. 본 발명의 금속판에는 엑스팬드금속(expanded metal), 메시금속, 글리드금속, 슬릿금속, 펀칭금속, 엠보싱가공판, 딤플가공판, 파형판 등의 여러 가지의 명칭으로 불리는 금속판 등이 포함된다. 대표적인 형상의 예로서 도 4에는 단면형상의 모델도를 도시하고, 도 5에는 외관사진의 예((a)엑스팬드금속, (b) 슬릿가공판, (c) 엠보싱가공판)를 도시한 한다.
도 6에는 오목볼록한 금속판의 1예로서 파형판(wave plate)(10)을 가압한 경우의 변형과정의 모델도를 도시하였다. 도 6의 (a)는 큰 가압변형이 발생하기 전의 접촉 상태, (b)는 가압변형 도중의 상태, (c)는 가압에 의해 변형이 충분히 발생한 후의 상태를 나타내고 있다. 하중을 증가시켜 가면, 판두께, 판의 재질, 가공 파형피치, 가공형상 등에 의해 결정되는 임의의 가압영역에서 전극판(7)과 전극판(8) 사이에 마련한 파형판(10)이 크게 변형한다. 즉, 파형의 오목볼록 가공부분이 압력에 의해 크게 변형하여 파형판(10)의 두께가 얇아진다. 도 25에 도시한 치밀한 금속박(박판)의 경우와는 달리, 오목볼록가공을 실시한 분만큼 오목볼록으로 가공된 부분의 주변에는 다수의 공간이 존재하고 가압된 금속의 변형이 공간적으로 거의 구속받지 않기 때문에 비교적 용이하게 큰 가압변형을 얻을 수 있다. 이 변형에 따라서 전극판(7) 및 전극판(8)의 표면과 파형판(10)의 접촉면적이 증대한다. 또, 이 접촉부의 변형량이 크기 때문에 금속표면의 산화피막이 파괴되어 신생면과의 양호한 접촉이 얻어지게 된다. 따라서, 이 때 생기는 접촉계면은 매우 밀접하게 접촉된 상태로 되어 있다. 이들 효과에 의해 전기저항, 열저항은 크게 감소한다. 파형판(10)의 변형이 충분히 발생한 후에는 전극판(7), (8)과 파형판(10)이 상당한 면적에서 접촉하게 되어 가하는 하중을 증가시켜도 면압으로서는 그다지 증가하지 않는다. 또, 도 25와 마찬가지로 변형저항이 증대하기 때문에 변형량의 변화량이 작아진다.
금속판의 재질로서는 상술한 것과 마찬가지로 동, 알루미늄, 은, 금, 납땜재, 니켈, SUS 또는 Ni기 합금 등의 각종 합금류로 이루어진 군에서 적용대상에 따라서 가장 적합한 특성을 갖는 재료를 선택할 수 있다. 또, 오목볼록 가공하는 원래의 판 두께, 오목볼록 가공하는 깊이 및 피치 등에 대해서도 필요 압력 영역에서 요구하는 변형량, 전기저항값, 열저항값에 따라서 최적한 것을 선택할 수 있다. 반도체장치의 사용형태에 따라 열저항, 전기저항의 저감 또는 변형능력의 향상 중의 어느쪽을 우선하는지에 따라서 최적한 재질, 표면처리를 선택하는 것이 바람직하다.
변형량을 특히 크게 확보하고자 하는 경우에는 금속망 또는 오목볼록으로 가공한 금속판을 여러개의 다른 전극 사이의 위치에 배치하는 방법이나 여러개의 금속망 또는 오목볼록으로 가공한 금속판을 조합해서 1개의 전극판 사이에 배치하는 방법이 바람직하다. 여러개의 금속망 또는 오목볼록으로 가공한 금속판을 조합해서 사용하는 경우에는 미리 그들을 일체화하는 전처리를 실시해 두는 것도 유효하다.
이들 재료는 탄소성 변형능력을 갖기 때문에 변형후에 하중이 제거(디스차지)되면 탄성변형분의 귀환이 관찰되지만, 대략 실장부품간의 높이의 편차에 대응한 소성변형분은 확보할 수 있다. 재차 가압하는 경우에는 이 탄성변형분을 이용해서 이전의 압력과 동일한 압력으로 충분한 접촉을 확보할 수 있다.
금속망 또는 오목볼록으로 가공한 금속판과 이들을 사이에 끼우는 전극의 접촉저항을 더욱 저감하기 위한 방법으로서, 금속망 또는 금속판의 표면에 금속망 또는 금속판의 금속재료보다 연질이고 내산화성이 우수한 금속층을 인쇄, 도금 등의 방법에 의해 형성하는 것이 바람직하다. 특히, 강고한 금속재료나 산화되기 쉬운 금속을 사용하는 경우에 유효하다. 예를 들면, Ni의 금속망 또는 Ni의 오목볼록으로 가공한 금속판에 Ag나 Au의 연질막을 피복한 것이나 Cu나 Aℓ의 금속망 또는 오목볼록으로 가공한 금속판에 Ag나 Au의 표면산화 방지막을 형성한 것이 사용된다.
또, 다른 방법으로서는 금속망 또는 오목볼록으로 가공한 금속판의 표면에 치밀한 금속박을 배치해서 일체로 성형하는 방법을 사용할 수 있다. 이 금속박으로 금속망 및 금속판의 금속재료보다 연질이고 내산화성이 좋은 금속박을 사용하는 것이 유효하다. 예를 들면, Cu나 Aℓ로 이루어지는 금속망 또는 오목볼록으로 가공한 금속판 표면에 Cu, Aℓ, Ag, Au 등의 금속박을 형성한 것이 사용된다.
높이의 보정과 전기저항, 열저항의 저감을 최적하게 실현하기 위해, 전극 사이에 금속망 또는 오목볼록으로 가공한 금속판 뿐만 아니라 연질의 금속박도 동시에 배치해도 좋다. 예를 들면, 상측의 주전극판과 중간전극판 사이에는 Au박을 삽입하고, 하측의 주전극판과 중간전극판 사이에는 금속망 또는 오목볼록으로 가공한 금속판을 삽입하는 것에 의해, 접촉면적이 다른 경우에도 동일한 하중으로 거의 동일한 변형량을 확보하는 방법도 유효하다.
도 7은 IGBT(11)을 사용한 스위칭 디바이스와 역병렬로 접속된 플라이휠 다이오드(FWD:flywheel diode)(12)가 조립된 역도전형 스위칭 디바이스에 적용한 본 발명의 실시예를 도시한 것이다. 도 7에는 우측의 압접형 반도체장치의 최외부에서 중앙을 향한 도중까지의 일부의 단면을 도시하고 있다. IGBT칩(11)에는 상측의 제1의 주면의 거의 전면에 에미터전극이, 하측의 제2의 주면에는 컬렉터전극이 형성되어 있고, 또 제1의 주면에는 제어용 전극(게이트전극)이 형성되어 있다. 또, FWD(12)에는 실리콘기판의 상면측에 애노드전극이, 실리콘기판의 하면측에는 캐소드전극이 형성되어 있다. 이들의 각 반도체칩은 방열과 전기적 접속을 겸한 Mo로 이루어지는 일체형 중간전극(14)상에 배치되고, 또 각각의 칩마다 개별의 중간전극(13)을 거쳐서 칩상의 각 주전극과 접촉하도록 배치된다. 이들은 또 제1의 공통 주전극판(Cu)(4)와 제2의 공통 주전극판(Cu)(5) 사이에 배치되어 있다. 또, 이 중간전극(13)과 공통 주전극판(4) 사이에는 오목볼록으로 가공한 금속판인 동(Cu)으로 된 파형판(17)이 배치되어 있다. 중간전극판의 표면에는 Au도금막(15)가 약 1㎛의 두께로 형성되고, 공통 전극판의 표면에는 Ni도금막(16)이 약 1∼3㎛의 두께로 형성되어 있다. 상기 반도체칩 및 중간전극은 프레임(24)에 의해 서로 고정되어 있다. 또, IGBT칩(11)의 게이트전극(18)로부터는 와이어본드(19)에 의해 배선이 인출되고, 또 중간전극(14)상에 형성된 게이트전극 배선판(20)에 접속된다. 상기 한쌍의 공통 주전극판(4)와 (5) 사이의 간격은 세라믹 등으로 이루어진 절연성 외부통(21)에 의해 외부절연되고, 또 공통 주전극판과 절연 외부통 사이에는 금속판(22)에 의해 패키지 내부를 밀봉하는 것에 의해 밀폐형 구조가 형성되어 있다. 게이트전극리이드는 외부통(21)을 관통하는 밀봉된 배선(23)에 의해 패키지 밖으로 인출되어 있다.
본 실시예에 사용된 상기한 동 파형판(17)은 피치가 1㎜, 판재의 두께가 0. 3㎜이고, 표면에는 얇은 Au(금) 도금이 실시된 것을 사용하였다. 초기의 오목볼록부를 포함한 파형판의 전체 두께는 0. 6㎜였다. 본 실시예에 있어서 실장된 중간전극판의 두께 편차는 최대 100㎛였지만, 중간전극판(14)와 칩(11), (12) 사이에 감압지를 삽입해서 압력분포를 측정한 결과, 압력차는 작고 거의 균일하게 가압되어 있는 것을 알 수 있었다.
도 8은 MOS제어형 스위칭 디바이스(11)과 플라이휠 다이오드(12)가 조립된 역도전형 스위칭 디바이스에 적용한 예를 도시한 것이다. 이들의 각 반도체칩의 하측의 주전극(컬렉터, 캐소드)은 Au로 이루어지고, 미리 Ag도금막(15)가 2∼3㎛의 두께로 형성되어 있는 중간전극(14)와 가열가압에 의해 접착되어 있다. 한편, 이들 각 반도체칩의 상측의 주전극(에미터, 애노드)는 Aℓ로 이루어지고, 미리 Au도금막(15)가 1∼2㎛의 두께로 형성되어 있는 중간전극(13)과 결합되어 있다. 본 실시예에서는 그의 표면에 Ni도금막(16)이 2∼4㎛두께로 형성된 제1의 공통 주전극판(Cu)(4)와 제2의 공통 주전극판(Cu)(5) 사이에 상기 일체화된 중간전극과 반도체칩이 병렬로 배치되어 있다. 이 때, 중간전극(14)와 공통 주전극판(5) 사이에는 오목볼록으로 가공한 금속판으로서 엑스팬드금속판(17)을 배치하고, 양 공통주전극판(4), (5)에 의해 전체를 가압하였다.
상기 엑스팬드철판(17)은 재질이 Ag이고, 금속판 두께가 약 0. 1㎜, 약 3000mesh, 초기의 오목볼록부를 포함한 전체 두께는 약 0. 25㎜였다. 본 실시예에 있어서 실장된 각 칩의 위치마다의 두께 편차는 최대 80㎛였지만, 중간전극판(13)과 공통 주전극판(4) 사이에 감압지를 삽입해서 압력분포를 측정한 결과, 압력차는 작고 거의 균일하게 가압되어 있는 것을 알 수 있었다.
도 9는 게이트제어전극을 칩에서 인출하기 위한 핀(25)가 칩의 중앙에 형성된 실장상태의 예를 도시한 도면이다. 도 9에는 도 7과 마찬가지로 IGBT(11)을 사용한 스위칭 디바이스와 역병렬로 접속된 플라이휠 다이오드(FWD)(12)가 조립된 역도전형 스위칭 디바이스에 적용한 본 발명의 실시예를 도시하였다. 이들 각 반도체칩의 하측의 주전극(컬렉터, 캐소드)는 Au전극으로 이루어지고, 미리 Ag도금막이 2∼3㎛ 두께로 형성되어 있는 중간전극(14)와 가열가압에 의해 접착되어 있다. 한편, 중간전극(13)의 표면에는 Au막(15)가 2∼3㎛ 두께로 도금되어 있고 각 반도체칩과 가압 접촉되어 있다. 상기 일체화된 전극과 반도체칩이 제1의 공통주전극판(Cu)(4)와 제2의 공통 주전극판(Cu)(5) 사이에 삽입되어 있다. 높이편차를 흡수하기 위해, 중앙에 구멍이 뚫린 형상으로 가공되고 금속망이 2중으로 중첩되어 있는 복합 금속망(17)이 중간전극판(13)과 공통전극판(4) 사이의 핀(25) 및 이 핀의 절연용 부재(26)의 주위에 배치되어 있다. 이 방법에서는 중앙의 핀 절연용 부재(26)에 의해 개별의 복합 금속망(17)의 위치어긋남을 방지할 수 있으므로 조립작업을 용이하게 실시할 수 있다.
금속망을 2중으로 중첩시킨 복합 금속망은 금속망을 2중으로 중첩시킨 상태로 금형에 의해 소정의 형상으로 스탬핑하는 것에 의해 그의 주변부에 있어서 일체화되어 있고, 복합 금속망을 1개의 복합 금속망 부품으로서 취급할 수 있다.
게이트배선(27)은 제1의 공통 주전극판(Cu)(4)에 마련된 홈(28)에 수납되어 패키지의 외주부로 인출되고, 또 배선(29), (23)에 의해 패키지의 외부로 인출되어 있다. 본 발명에서는 접촉저항을 한층 더 저감하기 위해 Cu의 복합 금속망을 사용하고, 또 그 표면에 Au도금을 실시하였다. 이것에 의해, 중간전극판 및 공통 전극판 사이의 접촉저항을 대폭으로 저감할 수 있었다. 가압력이 적은 영역에 있어서 특히 이 효과가 현저하였다. 본 실시예에 있어서 실장된 각 칩의 위치마다의 두께편차를 최대 200㎛으로 하였지만, 중간전극판(14)와 공통 주전극판(5) 사이에 감압지를 삽입해서 압력분포를 측정한 결과, 압력차는 작고 거의 균일하게 가압되어 있는 것을 알 수 있었다.
상기한 바와 같이, 종류가 다른 반도체칩을 1개의 패키지내에 병렬 실장할 때 종류마다 그 두께가 크게 다른 경우에는 칩종류에 따라서 중간전극판의 평균 두께를 변경한 것을 마련하고, 이 중간전극판에 의해 칩 두께의 큰 차이를 조정하고, 또 본 발명의 금속망 또는 오목볼록으로 가공한 금속판을 주로 중간전극판 및 반도체칩의 두께의 편차의 흡수에 사용하는 방법도 유효하다.
도 10은 GTO에 적용한 본 발명의 실시예를 도시한 도면이다. 반도체소자기판(31)은 실리콘(Si)으로 구성되고, 내부에 적어도 1개의 PN접합을 갖고 있다. 반도체소자기판(31)의 한쪽의 주면에는 알루미늄(Aℓ)으로 이루어진 캐소드전극 및 게이트전극이 형성되고, 그의 다른쪽의 주면에는 알루미늄(Aℓ)으로 이루어진 애노드전극이 형성되어 있다. 캐소드전극 및 애노드전극의 상측에는 각각 몰리브덴(Mo)으로 이루어지는 중간전극판(32), (33)이 배치되어 있다. 중간전극판(32), (33)과 동Cu)으로 된 한쌍의 외부 주전극판(4), (5) 사이에는 Cu의 금속망(34), (35)를 배치하고 전체를 가압하였다. 반도체소자기판(31)의 측면에는 캡부재(36)이 배치되어 있다. 반도체기판상의 게이트전극에는 게이트리이드(37)의 일부가 접촉 배치되고, 그의 일부는 게이트절연체(38)과 원판(disc)스프링(39)에 의해 게이트전극과 접촉하고 있다. 상기 부품은 모두 절연체(40), 한쌍의 외부전극(4), (5) 및 플랜지(41)에 의해 둘러싸인 밀봉된 패키지내에 배치되어 있다. 게이트리이드(37)의 다른쪽 끝부는 밀봉구조를 거쳐서 절연체(40)의 외부에 게이트단자로서 도출된다.
도 11은 그의 표면에 Ag의 치밀한 박막층이 형성된 Cu로 이루어진 펀칭(천공)금속(42)를 웨이퍼사이즈의 반도체소자(31)의 캐소드전극측과 중간전극판(32) 사이에 배치한 예를 도시한 것이다. 반도체소자(31)의 애노드전극측과 공통전극판(5) 사이에는 각각 Ag도금을 실시한 Mo의 금속박(43) 및 중간전극판(33)을 배치하였다. 펀칭동판(42)에 의해 편평한 Cu판보다 더 높이편차를 흡수할 수 있어 접촉저항을 저감할 수 있었다.
도 12는 반도체칩(1)의 컬렉터측 전극과 주전극판(5) 사이에 중간전극판이 삽입되어 있지 않은 경우의 예를 도시한 도면이다. 반도체소자의 가압에 의한 파괴를 방지하기 위해, 금속망 또는 오목볼록으로 가공한 금속판을 에미터측의 중간전극판(2)와 주전극판(4) 사이에 배치하였다. 본 실시예에서는 오목볼록으로 가공한 금속판으로서 슬릿을 갖도록 가공된 엠보싱판(44)를 사용하였다. 접촉저항을 한층 더 저감하고 또 칩을 보호하기 위해, 칩의 주전극과 주전극판(5) 사이에 연질의 금속박(45)를 삽입하였다.
종래, 일반적으로 공통전극판 및 중간전극판의 표면은 접촉저항을 저감하기 위해 그의 최대 표면거칠음(Rmax)을 1㎛ 미만으로 마무리하는 것이 필요하였다. 그러나, 상기 금속망 또는 오목볼록으로 가공한 금속판, 연질 금속박 등을 삽입하는 공통전극판 및 중간전극판의 표면은 그의 최대 표면거칠음(Rmax)이 1㎛를 초과하는 거친 상태에서도 재료가 표면의 오목볼록형상에 맞춰 변형하고 접촉면적이 미시적으로 증대해서 접촉저항을 저감할 수 있으므로, 가공비율의 저감이 도모된다.
상기 중간전극의 재료로서는 열팽창계수가 Si와 외부 주전극재료의 중간이고 열전도성, 전기전도성이 양호한 재료가 사용된다. 구체적으로는 텅스텐(W)나 몰리브덴(Mo) 등의 단일 금속 또는 이들 원소를 주된 구성재료로 하는 Cu-W, Ag-W, Cu-Mo, Ag-Mo, Cu-FeNi 등의 복합재료 또는 합금, 더 나아가서는 금속과 세라믹스나 카본의 복합재료 예를 들면 Cu/SiC, Cu/C, Aℓ/SiC, Aℓ/AℓN, Cu/Cu2O 등이 바람직하다.
한편, 주전극의 재료로서는 열전도성이 양호한 동이나 알루미늄 또는 그들의 합금류 예를 들면 Cu-Ag, Cu-Sn, Cu-Zr, Cu-Zr-Cr, Cu-Ni-Si-Zr 등의 전도성 재료나 상기한 복합재료를 사용하는 것이 바람직하다.
도 13에 본 발명의 다른 적용형태를 도시한다. 반도체소자(1)의 제1의 주면에는 적어도 제1의 주전극이, 제2의 주면에는 제2의 주전극이 형성되어 있다. 이 양 주전극면상에 Mo나 W 등으로 이루어지는 중간전극판(2), (3)이 배치되고, 또 이 중간전극판의 외측 부분에는 한쌍의 동 등으로 이루어지는 공통전극판(주전극판)(4), (5)가 배치된다. 중간전극판(3)과 주전극판(5) 사이에는 내부에 거시적인 공극을 갖는 금속체의 예로서 다공질의 금속판(6)이 삽입되어 있고, 전체가 일괄로 가압되어 각 부재가 서로 접촉되어 있다. 도 13에는 (a), (b), (c)의 위치에서 부품(1), (2), (3)의 두께의 합계가 차례로 두꺼워지는 경우를 도시하고 있다. 이들 높이의 차에 대응해서, 접촉시키기 전에는 그의 두께가 동일했지만 가압접촉후에는 다공질 금속판(6)의 두께가 (a), (b), (c)의 순으로 얇아진다. 즉, 다공질 금속판의 높이를 포함한 전체 높이(부품(1), (2), (3), (6)의 두께의 합계)가 (a), (b), (c)의 위치에서 동일하게 되도록 다공질 금속판의 두께가 변화하였다. 이것에 의해, 상기 부재(1), (2), (3)에 각각 두께편차가 있거나 주전극판(4), (5)에 휘어짐이나 굴곡이 있는 경우에도 여러개의 칩위치(a), (b), (c) 사이에서 양호한 가압접촉상태를 확보할 수 있어 반도체칩을 양호한 접촉상태로 실장할 수 있다. 따라서, 열저항, 전기저항의 편차가 적은 반도체장치를 실현할 수 있다. 도 13에서는 주전극판(5)와 중간전극판(3)과 대향해서 압접되는 면 사이에 다공질 금속판(6)을 삽입한 예를 도시했지만, 이 삽입 위치는 다른 접촉면 즉 주전극판(4)와 중간전극판(2) 사이나 소자(1)과 중간전극판(2), (3) 사이라도 좋고, 또 여러개의 계면을 동시에 사용할 수도 있다. 또, 전극 사이마다 다른 재질의 다공질 금속판을 배치해도 좋다.
본 발명에서 말하는 다공질 금속이라는 것은 공극(void)을 많이 포함한 금속재료를 가리키고, 일반적으로 금속판, 금속박, 금속시트라고 하면 실질적으로 치밀한 금속부재를 의미한다. 또, 다공질 금속은 3차원의 랜덤한 그물형상(network)의 연속된 금속부분이 형성된 미세구조를 갖는다. 이 다공질 금 속의 예로서는 발포금속, 스폰지금속, 다공질금속, 포말(foam)금속 등이 있다. 본 발명의 대상으로는 동, 알루미늄, 은, 금 등의 전기저항, 열저항이 작은 연질의 재료와 니켈, SUS(스테인레스강) 등의 염가이고 내산화성이 우수한 재질의 것이 특히 바람직하며, 적용 대상에 가장 적합한 특성을 갖는 재료를 선택할 수 있다.
도 14에는 다공질 금속판의 대표예로서 다공질 Cu판(발포금속 동판)을 사용해서 측정한 가압력에 대한 변형량(다공질 금속판의 판두께의 변화량)과 전기저항의 관계를 도시한다. 도 14에는 비교예로서 통상의 치밀한 Cu박판을 사용한 경우의 예도 아울러 도시한다. 이 발포금속 동판은 발포우레탄의 공극 표면에 건식의 접착법에 의해 동분말의 피막을 형성한 후 열처리해서 우레탄부분을 제거하고, 또 동분말을 환원분위기중에서 소결하는 것에 의해 제작된다. 이 발포금속 동판은 3차원 그물형상의 동의 골격을 갖는 다공질의 금속동판이다. 마찬가지로, 다른 방법으로서 습식도금법에 의해 발포수지의 표면에 Cu의 피막을 형성하는 방법도 사용할 수 있다. 이 다공질의 Cu판에서는 압력의 증가에 따라서 판두께는 감소한다. 이 다공질의 Cu판은 특정 압력범위(0. 5∼2㎏/㎟ 부근)에서 크게 변형되고, 그 후 밀도가 증가함에 따라서 그 변형량은 감소한다. 전기저항은 압력을 증가시키면 감소하고, 다공질의 Cu판의 변형이 큰 특정 영역에서 크게 변화한다. 이에 반해, Cu박판의 경우에는 상술한 바와 같이(도 25) 항복응력을 초과하는 압력을 적용해도 소성변형에 의한 큰 변형은 발생하지 않고, 탄성변형분의 작은 변형만이 발생한다. 전기저항은 측정 전극과의 접촉저항이 가압력을 증가시킴에 따라서 감소하기 때문에 조금씩 감소한다.
이와 같은 다공질 금속의 경우에는 상술한 치밀한 금속박(박판)의 경우(도 25)와는 달리, 다공질 금속 자신의 내부에 공극을 갖고 또 미시적으로는 가압된 재료를 이들 공극으로 용이하게 이동시킬 수 있기 때문에 비교적 작은 압력으로 큰 변형을 발생시킨다. 또, 다공질 금속 자신은 그의 내부에 재료의 변형을 흡수할 수 있는 공극을 갖고 있는 것 및 접촉면에서의 횡방향으로의 마찰력에 의한 변형저항 때문에 변형은 실질적으로 판두께방향(가압되는 방향)에만 발생한다. 이것에 의해, 변형후의 다공질 금속은 초기에 비해서 공극률이 감소하여 치밀하게 되어 있고, 공극의 형상도 두께방향으로 찌부러진 형상으로 된다. 상술한 바와 같이, 본 발명의 재료는 가압변형에 의해 횡방향에 비해서 판두께방향으로 특히 금속의 채널부분이 증가한다는 특징을 갖고 있기 때문에 판두께방향으로의 큰 변형능을 확보하면서 효과적으로 전기저항, 열저항을 저감시키는 것이 가능하게 되어 있다. 또, 통상의 치밀한 재료가 크게 변형(판두께를 감소)된 경우에는 체적이 변화된 분의 재료가 횡방향으로 소성유동하고 재료의 측면이 크게 부풀어오른다는 현상을 관찰할 수 있다. 그러나, 이 다공질 금속을 사용하면, 다공질 금속 자신의 내부에 재료의 변형을 흡수하는 공극을 충분히 갖고 있기 때문에 크게 변형(판두께를 감소)된 경우에도 측면이 부풀어오르는 경우가 거의 없다. 따라서, 다공질 재료는 인접하는 재료와의 접촉 등의 문제가 발생하지 않으므로, 고밀도 실장에 적합하다.
이들 재료는 탄소성 변형능을 갖고 있기 때문에 변형후에 하중을 제거하면 탄성변형분의 귀환을 관찰할 수 있지만, 대략 실장부품 사이의 높이의 편차에 대응한 소성변형분은 유지된다. 재차 가압하는 경우에는 이 탄성변형분을 이용해서 이전과 동일한 압력으로 충분한 접촉을 확보할 수 있다. 또, 다공질 재료는 공극이 존재하는 것에 의해 통상의 치밀한 재료에 비해서 외관의 탄성계수가 낮기 때문에 탄성변형량이 크므로, 다공질 재료는 확실한 접촉상태를 유지하는데 있어서도 적합하다. 이 변형이 발생하는 압력 및 탄소성 변형거동은 3차원으로 형성된 금속의 연속부분의 굵기나 밀도(공극률) 또는 재질에 의해 제어할 수 있다. 또, 이들 인자는 사용상황에 따라서 최적한 압력에 의해 변형이 발생하도록 선택할 수 있다.
변형량을 크게 확보하고자 하는 경우에는 변형전의 다공질 금속판의 공극률은 큰 쪽이 바람직하고, 50%보다 큰 것이 바람직하며, 특히 60∼80%가 바람직하다. 단, 용도에 따라서 작업성 등의 면에서 변형량을 과대하게 크게 하고싶지 않은 경우 등에는 미리 소정의 압력으로 프레스성형을 실행해서 공극률을 저감(치밀화)시키는 것에 의해, 용도에 따른 최적한 변령량, 열저항, 전기저항을 갖도록 다공질 금속판을 조정하는 것이 바람직하다.
도 14에도 도시한 바와 같이, 실제로 사용하는 조건에서는 다공질 금속판을 사이에 끼우는 전극과 계면의 접촉저항(전기, 열)도 중요한 요소로 된다. 접촉저항을 더욱 작게 하기 위해서는 이 다공질 금속판을 사이에 끼우는 전극과의 계면의 접촉저항을 가능한 한 작게 하는 것이 중요하다. 따라서, 다공질 금속판의 가장 바깥쪽면의 미시적인 형상으로서는 도 15의 (a)에 도시한 바와 같이 접촉면에 대해 수직으로 돌출되어 있는 다수의 기둥형상 금속(107)을 갖는 구조보다 도 15의 (b)에 도시한 바와 같이 접촉면과 대략 평행인 단말부품 또는 경사각도가 가능한 한 큰 단말부품(108)을 다수 갖는 구조가 더욱 바람직하다.
다공질 금속판과 이 다공질 금속판을 사이에 끼우는 전극재료와의 접촉저항을 저감하기 위한 다공질 금속판의 다른 형태로서는 다공질 금속판의 표면을 내부보다 기밀하게 하고 전극재료와의 미시적인 접촉면적을 증가시키는 것이 유효하다. 그 예를 도 16 및 도 17에 도시한다. 도 16은 다공질 금속판(6)의 표면에 다공질 금속판의 금속재료보다 연질이고 내산화성이 좋은 금속층(109)를 인쇄, 도금 등의 방법에 의해 형성한 예를 도시한 도면이다. 예를 들어, Ni의 다공질 금속판에 Ag나 Au의 연질막을 형성한 것이나 Cu나 Aℓ의 다공질 금속판에 Ag나 Au의 표면산화방지막을 형성한 것이 사용된다. 도 17의 (a)는 다공질 금속판(6)의 표면에 치밀한 금속박(110)을 배치해서 일체로 형성한 것이다. 이 금속박에는 다공질 금속재료와 동일한 재료가 사용되는 것 이외에 다공질 금속판의 금속재료보다 연질이고 내산화성이 양호한 금속박을 사용한 것이 더욱 유효하다. 예를 들면, Cu나 Aℓ의 다공질 금속판 표면에 Cu, Aℓ, Ag, Au 등의 금속박을 형성한 것이 사용된다. 도 17의 (b)는 도 17의 (a)의 재료를 더욱 프레스기에 의해 펀칭해서 얻어진 판의 단면을 도시한 것이다. 프레스시에 끝면이 눌려 찌부러지기 때문에 다공질의 금속판은 측면도 표면의 박으로 피복된 형태로 되어 있다. 따라서, 상기한 방법은 다공질 금속판의 측면도 치밀한 막으로 보호하고자 하는 경우의 간편한 방법이다. 또 다른 방법으로서 다공질 금속판을 단시간 고온에 노출시키는 것에 의해 표면부분만 밀도를 높이는 방법을 사용할 수도 있다.
도 18은 IGBT(11)을 사용한 스위칭 디바이스와 역병렬로 접속된 플라이휠 다이오드(FWD:flywheel diode)(12)가 조립된 역도전형 스위칭 디바이스에 적용한 본 발명의 실시예를 도시한 것이다. 도 18에는 우측의 압접형 반도체장치의 최외부에서 중앙을 향한 도중까지의 일부의 단면을 도시하고 있다. IGBT칩(11)에는 상측의 제1의 주면의 거의 전면에 에미터전극이, 하측의 제2의 주면에는 컬렉터전극이 형성되어 있고, 또 제1의 주면에는 제어용 전극(게이트전극)이 형성되어 있다. 또, FWD(12)에는 실리콘기판의 상면측에 애노드전극이, 하면측에 캐소드전극이 형성되어 있다. 이들의 각 반도체칩은 방열과 전기적 접속을 겸한 Mo로 이루어지는 일체형 중간전극(14)상에 배치되고, 또 각각의 칩마다 개별의 중간전극(13)을 거쳐서 칩상의 각 주전극과 접촉하도록 배치된다. 이들은 또 제1의 공통 주전극판(Cu)(4)와 제2의 공통 주전극판(Cu)(5) 사이에 배치되어 있다. 또, 이 중간전극(13)과 공통 주전극판(4) 사이에는 다공질의 동판(117)이 배치되어 있다. 중간전극판의 표면에는 Au도금막(15)가 약 1㎛ 두께로 형성되고, 공통 전극판의 표면에는 Ni 도금막(16)이 1∼3㎛ 두께로 형성되어 있다. 상기 반도체칩 및 중간전극은 테플론으로 이루어진 프레임(24)에 의해 서로 고정되어 있다. 또, IGBT칩(11)의 게이트전극(18)로부터는 와이어본드(19)에 의해 리이드배선이 인출되어 중간전극(14)상에 형성된 게이트전극 배선판(20)에 접속된다. 상기 한쌍의 공통 주전극판(4), (5) 사이는 세라믹제 등의 절연성의 외부통(21)에 의해 외부절연되고, 또 공통 주전극판과 절연 외부통 사이에는 금속판(22)에 의해 패키지 내부를 밀봉하는 것에 의해 밀폐형 구조가 형성되어 있다. 게이트전극배선은 외부통(21)을 관통하는 밀봉된 배선(23)에 의해 패키지 밖으로 인출되어 있다.
상기한 다공질의 동판은 Cu 분말의 슬러리에서 닥터블레이드법에 의해 시트(sheet)를 형성하고, 이 시트를 소성해서 유기바인더성분을 제거한 후, 또 고온에서 기공이 남도록 Cu분말을 환원시키고 가소결하는 것에 의해 제작하였다. 초기의 기공율은 60%, 평균 구멍직경은 30㎛, 두께는 150㎛였다. 본 실시예에 있어서 실장된 중간전극판의 두께 편차는 최대 50㎛였지만, 중간전극판(14)와 칩(11), (12) 사이에 감압지를 삽입해서 압력분포를 측정한 결과, 압력차는 작고 거의 균일하게 가압되어 있는 것을 알 수 있었다.
도 19는 MOS제어형 스위칭 디바이스(11)과 플라이휠 다이오드(12)가 조립된 역도전형 스위칭 디바이스에 적용한 본 발명의 실시예를 도시한 것이다. 이들의 각 반도체칩의 하측의 주전극(컬렉터, 캐소드)은 Au로 이루어지고, 미리 Ag도금막(15)가 2∼3㎛ 두께로 형성된 중간전극(14)와 가열가압에 의해 접착되어 있다. 한편, 이들 각 반도체칩의 상측의 주전극(에미터, 애노드)은 Aℓ로 이루어지고, 미리 Au도금막(15)가 1∼2㎛ 두께로 형성된 중간전극(13)과 결합되어 있다. 본 실시예에서는 그의 표면에 Ag도금막(16)이 2∼4㎛ 두께로 형성된 제1의 공통 주전극판(Cu)(4)와 제2의 공통 주전극판(Cu)(5) 사이에 상기 일체화된 중간전극과 반도체칩을 병렬로 배치한다. 이 때, 중간전극(14)와 공통 주전극판(5) 사이에 다공질의 Ni판(117)을 배치하고 양 공통주전극판(4), (5)에 의해 전체를 가압하였다.
상기한 다공질의 Ni판(117)은 발포수지에 도전처리를 실시한 후 전기 Ni도금을 실시하고, 그 후 열처리를 실시해서 소성에 의해 발포수지성분을 제거하는 것에 의해 얻어진 것이다. 이 재료를 또 가압성형해서 기공직경이 약 0. 2㎜, 셀수가 60개/인치, 금속채널부의 굵기가 40∼80㎛, 판두께가 0. 6㎜, 기공율이 약 80%인 판재로 하였다. 본 실시예에서는 다공질의 Ni판을 사이에 끼운 양측의 전극의 표면이 모두 Ag로 도금처리되어 있기 때문에, 다공질의 Ni판과 상기 전극 사이의 접촉저항도 대폭으로 저감된다. 본 실시예에 있어서 실장된 칩 위치마다의 두께편차는 최대 100㎛였지만, 중간전극판(13)과 공통 주전극판(4) 사이에 감압지를 삽입해서 압력분포를 측정한 결과, 압력차는 작고 거의 균일하게 가압되어 있는 것을 알 수 있었다.
높이의 보정과 전기저항, 열저항의 저감을 최적하게 실현하기 위해, 전극 사이에 다공질 금속판 뿐만 아니라 연질의 금속박도 동시에 배치해도 좋다. 예를 들면, 상측의 주전극판과 중간전극판 사이에는 Au박을 삽입하고, 하측의 주전극판과 중간전극판 사이에는 다공질의 Ni판을 삽입해서, 접촉면적이 서로 다른 경우에도 동일한 하중으로 거의 동일한 변형량을 확보하는 방법도 유효하다.
도 20은 게이트제어전극을 칩에서 인출하기 위한 핀(25)가 칩의 중앙에 형성된 실장상태의 예를 도시한 도면이다. 도 20도 도 18과 마찬가지로 IGBT(11)을 사용한 스위칭 디바이스와 역병렬로 접속된 플라이휠 다이오드(FWD)(12)가 조립된 역도전형 스위칭 디바이스에 적용한 본 발명의 실시예를 도시한 도면이다. 이들 각 반도체칩의 하측의 주전극(컬렉터, 캐소드)는 Au전극으로 이루어지고, 미리 Ag도금막이 2∼3㎛ 두께로 형성된 중간전극(14)와 가열가압에 의해 접착되어 있다. 한편, 중간전극(13)의 표면에는 Au막(15)가 2∼3㎛ 두께로 도금되고 각 반도체칩과 가압 접촉되어 있다. 상기 일체화된 전극과 반도체칩은 그의 각 표면에 Au도금막이 2∼4㎛ 두께로 형성되어 있는 제1의 공통 주전극판(Cu)(4)와 제2의 공통 주전극판(Cu)(5) 사이에 삽입되어 있다. 이 때, 높이편차를 흡수하기 위해, 중앙에 구멍이 뚫린 형상으로 가공된 다공질의 동판(117)이 중간전극판(13)과 공통 전극판(4) 사이의 상기 핀(25) 및 이 핀의 절연용 부재(26)의 주위에 배치되어 있다. 이 방법에서는 중앙의 핀 절연용 부재(26)에 의해 개별의 다공질의 금속판(17)의 위치어긋남을 방지할 수 있으므로 조립작업을 용이하게 실행할 수 있다.
게이트배선(27)은 제1의 공통 주전극판(Cu)(4)에 마련된 홈(28)에 수납되어 패키지의 외주부로 인출되고, 또 배선(29), (23)에 의해 패키지 외부로 인출되어 있다. 접촉저항을 한층 더 저감하기 위해, 본 실시예에서는 다공질의 금속판으로서 복합 다공질 동판을 사용하였다. 복합 다공질 동판은 도 17에 도시한 바와 같이 다공질판의 표면에 치밀한 동박이 일체화되어 있는 구조로 되어 있다. 이것에 의해, 중간전극판 및 다공질 금속판과 공통 전극판 사이의 접촉저항을 대폭으로 저감할 수 있었다. 가압력이 적은 영역에 있어서 특히 이 효과가 현저하였고, 접촉저항은 1/5에서 1/10까지 저감할 수 있었다. 본 실시예에 있어서 실장된 각 칩의 위치마다의 두께편차를 최대 200㎛으로 하였지만, 중간전극판(14)와 공통 주전극판(5) 사이에 감압지를 삽입해서 압력분포를 측정한 결과, 압력차는 작고 거의 균일하게 가압되어 있는 것을 알 수 있었다.
상기한 바와 같이, 종류가 다른 반도체칩을 1개의 패키지내에 병렬 실장하면, 종류마다 그 두께가 크게 다른 경우에는 칩종류에 따라서 중간전극판의 평균 두께를 변경한 것을 마련하고, 이 중간전극판에 의해 칩 두께의 큰 차이를 조정하고, 또 본 발명의 다공질 금속판을 중간전극판 및 반도체칩의 높이 편차의 흡수에 사용하는 방법도 유효하다.
도 21은 표면에 Ag의 치밀한 박막층(133)을 일체로 형성한 다공질 동판(130)을 웨이퍼사이즈의 반도체소자(31)의 캐소드전극측과 중간전극판(32) 사이에 배치한 예를 도시한 것이다. 반도체소자(31)의 애노드전극측과 공통 전극판(5) 사이에는 각각 Ag도금을 실시한 Mo의 금속박(134) 및 중간전극판(33)를 배치하였다. 다공질 동판은 평균 기공 직경이 약 0. 1㎜, 셀수가 40개/㎟, 금속채널부의 굵기가 30∼50㎛, 판두께가 0. 8㎜, 기공율이 약 75%였다. 다공질 동판(130)에 의해 높이편차를 흡수하고 또한 다공질 금속 표면의 기공에 따른 접촉면적의 저하를 보충하는 것에 의해 접촉저항을 저감할 수 있다.
도 22는 반도체칩(1)의 컬렉터측 전극과 공통 전극판 사이에 중간전극판이 삽입되어 있지 않은 경우의 예를 도시한 도면이다. 반도체소자의 가압에 의한 파괴를 방지하기 위해, 컬렉터측의 중간전극판을 없애고 공통전극판(5)와 반도체소자(1) 사이에 다공질 금속판을 삽입하는 경우에는 표면에 연질금속막(138)이 형성되어 있는 중간전극판(2)의 형상과 동일하거나 이것보다 작은 영역내에 다공질 금속판(136)을 배치하는 것이 중요하다. 본 실시예에서는 접촉저항을 한층 더 저감하고 또 칩을 보호하기 위해서 칩의 주전극과 다공질 금속판 사이에 연질의 금속박(137)을 삽입하고 있다.
종래, 일반적으로 공통전극판 및 중간전극판의 표면은 그들의 접촉저항을 저감하기 위해 그의 최대 표면거칠음(Rmax)을 1㎛ 미만으로 마무리하는 것이 필요하였다. 그러나, 다공질 금속판, 연질의 금속박 등을 사이에 끼우는 공통 전극판 및 중간전극판의 표면은 그의 최대 표면거칠음(Rmax)이 1㎛를 초과하는 거친 상태에서도 재료가 표면의 오목볼록 형상에 맞춰 변형하고 접촉면적이 미시적으로 증대하므로 접촉저항을 저감할 수 있다. 따라서, 가공비용의 저감이 도모된다.
상기 다공질 금속판의 재료로서는 주로 Cu, Aℓ, Ag, Au 또는 Ni 등의 금속 또는 그들의 합금을 사용하는 것이 바람직하다. 반도체장치의 사용형태에 따라서, 열저항, 전기저항의 저감 및 변형능의 향상 중의 어느쪽을 우선시키는가에 따라서 최적한 재질 및 표면처리를 선택하는 것이 바람직하다.
상기 중간전극의 재료로서는 열팽창계수가 Si와 외부 주전극재료의 중간이고 열전도성, 전기전도성이 양호한 재료가 사용된다. 구체적으로는 텅스텐(W)나 몰리브덴(Mo) 등의 단일 금속 또는 이들 원소를 주된 구성재료로서 함유하는 Cu-W, Ag-W, Cu-Mo, Ag-Mo, Cu-FeNi 등의 복합재료 또는 합금, 더 나아가서는 금속과 세라믹스나 카본의 복합재료 예를 들면 Cu/SiC, Cu/C, Aℓ/SiC, Aℓ/AℓN 등이 바람직하다. 한편, 주전극의 재료로서는 열전도성이 좋은 동이나 알루미늄 또는 그들의 합금 등의 전도성재료 또는 복합재료를 사용하는 것이 바람직하다.
본 발명의 실장방식은 다이오드를 포함하지 않고 또한 IGBT 등의 스위칭 반도체만으로 이루어지는 압접형 반도체장치에도 적용할 수 있다. 또한, 본 발명의 실장방식은 예를 들면 다수개의 다이오드를 상기한 방법에 의해 압접형 패키지에 실장하는 경우에도 물론 유효하다. 또, 상기 실시예에서는 주로 IGBT를 사용해서 설명했지만, 본 발명은 적어도 제1의 주면에 제1의 주전극을, 제2의 주면에 제2의 주전극을 갖는 반도체소자 전반을 대상으로 하고 있다. 또, 본 발명은 IGBT 이외의 절연게이트형 트랜지스터(MOS트랜지스터)나 IGCT(Insulated Gate Controlled Thyristor) 등을 포함하는 절연게이트형 사이리스터(MOS제어 사이리스터)나 GTO, 사이리스터 및 다이오드 등에 대해서도 마찬가지로 적용할 수 있다. 또, 본 발명은 Si소자 이외의 SiC, GaN 등의 화합물 반도체소자에 대해서도 마찬가지로 유효하다.
본 발명의 압접형 반도체장치에서는 대형화(대용량화)된 경우에도 안정한 전극간의 접촉상태를 얻을 수 있으므로, 전기저항, 열저항이 적은 반도체장치를 얻을 수 있다. 따라서, 본 발명의 압접형 반도체장치를 사용하는 것에 의해 컨버터 용적 및 비용을 대폭으로 삭감한 대용량 컨버터를 실현할 수 있게 된다. 도 23에는 본 발명에 의한 IGBT의 압접형 반도체장치를 주변환소자로서 전력용 컨버터에 적용한 경우의 1브리지분의 구성회로도를 도시한다. 주변환소자로 되는 IGBT소자(50)과 다이오드소자(51)은 역병렬로 배치되고, 상기 컨버터는 이들이 n개 직렬로 접속된 구성으로 되어 있다. 이들 IGBT와 다이오드는 다수의 반도체칩을 병렬 실장한 본 발명에 의한 압접형 반도체장치를 나타내고 있다. 상기 도 7∼도 9, 도 18∼도 20의 본 발명의 실시예의 역도전형 IGBT 압접형 반도체장치의 경우에는 도면중의 IGBT칩과 다이오드칩이 일괄해서 1개의 패키지에 조립 수납되어 있다. 또, 상기 조립품에는 스너버회로(52) 및 전류제한회로가 부가되어 있다. 도 24에는 도 23의 3상 브리지를 4개 다중한 자려식 컨버터의 구성을 도시한다. 본 발명의 압접형 반도체장치는 여러개의 반도체장치를 그의 주전극판 외측과 면접촉하는 형태로 수냉전극을 사이에 배치해서 직렬 접속하는 스택구조로 불리는 형태로 실장되어 스택 전체를 일괄해서 가압한다. 본 발명에 의하면, 종래보다 낮은 가압력으로도 균일한 접촉이 얻어지므로, 상기 스택구조 등을 간략화할 수 있다는 효과도 있다.
본 발명의 압접형 반도체장치는 상기 예에 한정되지 않고 전력계통에 사용되는 자려식 대용량 컨버터나 밀(mill)에 사용되는 대용량 컨버터에 특히 적합하다. 또, 본 발명의 압접형 반도체장치는 가변속 양수발전, 빌딩내 변전소 설비, 전철용 변전설비, 나트륨 유황(NaS)전지 시스템, 차량 등의 컨버터에도 사용할 수 있다.
본 발명에 의하면, 웨이퍼의 대구경화에 따른 패키지의 대형화나 대용량화에 대응하는 소자의 다칩 병렬화에 따라서 점점 곤란하게 되는 대면적 범위에서의 균일한 압접상태를 비교적 저압력으로 용이하게 실현할 수 있다. 즉, 접촉면의 높이 편차를 충분히 흡수할 수 있고 또한 접촉계면에서의 열저항, 전기저항을 저감할 수 있다.

Claims (15)

  1. 한쌍의 주전극판,
    상기 한쌍의 주전극판 사이에 조립되고 제1의 주면에 적어도 제1의 주전극, 제2의 주면에 제2의 주전극을 갖는 적어도 1개의 반도체소자 및
    상기 반도체소자의 주전극과 상기 주전극판 사이에 배치되고 그의 내부에 거시적인 공극을 갖는 금속체를 구비하는 것을 특징으로 하는 압접형 반도체장치.
  2. 한쌍의 주전극판,
    상기 한쌍의 주전극판 사이에 조립되고 제1의 주면에 적어도 제1의 주전극, 제2의 주면에 제2의 주전극을 갖는 적어도 1개의 반도체소자,
    상기 반도체소자의 주전극과 이것과 대향하는 주전극판 사이에 배치되는 전도성의 중간전극판 및
    상기 중간전극판과 상기 주전극판 사이에 배치되고 그의 내부에 거시적인 공극을 갖는 금속체를 구비하는 것을 특징으로 하는 압접형 반도체장치.
  3. 제1항 또는 제2항에 있어서,
    상기 금속체는 금속망, 오목볼록 가공된 금속판 및 다공질의 금속판으로 이루어지는 군에서 선택된 1개인 것을 특징으로 하는 압접형 반도체장치.
  4. 한쌍의 주전극판,
    상기 한쌍의 주전극판 사이에 조립되고 제1의 주면에 적어도 제1의 주전극, 제2의 주면에 제2의 주전극을 갖는 적어도 1개의 반도체소자 및
    상기 반도체소자의 주전극과 상기 주전극판 사이에 배치되는 금속망, 오목볼록으로 가공한 금속판 및 다공질의 금속판으로 이루어지는 군에서 선택된 1개를 구비하는 것을 특징으로 하는 압접형 반도체장치.
  5. 한쌍의 주전극판,
    상기 한쌍의 주전극판 사이에 조립되고 제1의 주면에 적어도 제1의 주전극, 제2의 주면에 제2의 주전극을 갖는 적어도 1개의 반도체소자,
    상기 반도체소자의 주전극과 이것과 대향하는 주전극판 사이에 배치되는 전도성의 중간전극판 및
    상기 중간전극판과 이것과 대향하는 주전극판 사이에 배치되는 금속망, 오목볼록으로 가공한 금속판 및 다공질의 금속판으로 이루어지는 군에서 선택되는 1개를 구비하는 것을 특징으로 하는 압접형 반도체장치.
  6. 제1항, 제2항, 제4항 또는 제5항중 어느 한 항에 있어서,
    그의 내부에 거시적인 공극을 갖는 상기 금속체는 Cu, Aℓ, Ag, Au, Ni 또는 이들 소자중의 1개를 주성분으로 하는 합금으로 이루어진 군에서 선택된 재료로 형성되는 것을 특징으로 하는 압접형 반도체장치.
  7. 제1항, 제2항, 제4항 또는 제5항중 어느 한 항에 있어서,
    그의 내부에 거시적인 공극을 갖는 상기 금속체의 적어도 한쪽의 표면에는 상기 재료보다 연질 또는 내산화성이 좋은 금속으로 이루어진 치밀한 금속층이 형성되어 있는 것을 특징으로 하는 압접형 반도체장치.
  8. 제1항, 제2항, 제4항 또는 제5항중 어느 한 항에 있어서,
    상기 반도체소자의 상기 주전극, 상기 중간전극판 및 상기 주전극판 중 서로 대향하는 적어도 1개의 접촉면 사이에는 연질금속박이 배치되어 있는 것을 특징으로 하는 압접형 반도체장치.
  9. 제1항, 제2항, 제4항 또는 제5항중 어느 한 항에 있어서,
    상기 중간전극판 또는 상기 주전극판중의 적어도 1개의 면상에는 연질금속막이 형성되어 있는 것을 특징으로 하는 압접형 반도체장치.
  10. 제1항, 제2항, 제4항 또는 제5항중 어느 한 항에 있어서,
    상기 주전극판 및 상기 중간전극판중의 적어도 1개의 면은 최대 표면거칠음(Rmax) 1㎛를 초과하는 오목볼록가공이 실시되어 있는 것을 특징으로 하는 압접형 반도체장치.
  11. 한쌍의 주전극판, 상기 한쌍의 주전극판 사이에 조립되고 제1의 주면에 적어도 제1의 주전극, 제2의 주면에 제2의 주전극을 갖는 적어도 1개의 반도체소자 및 상기 반도체소자의 주전극과 상기 주전극판 사이에 배치되고 그의 내부에 거시적인 공극을 갖는 금속체를 구비하는 압접형 반도체장치를 주변환소자로서 사용한 것을 특징으로 하는 컨버터.
  12. 한쌍의 주전극판, 상기 한쌍의 주전극판 사이에 조립되고 제1의 주면에 적어도 제1의 주전극, 제2의 주면에 제2의 주전극을 갖는 적어도 1개의 반도체소자, 상기 반도체소자의 주전극과 이것과 대향하는 주전극판 사이에 배치되는 전도성의 중간전극판 및 상기 중간전극판과 상기 주전극판 사이에 배치되고 그의 내부에 거시적인 공극을 갖는 금속체를 구비하는 압접형 반도체장치를 주변환소자로서 사용한 것을 특징으로 하는 컨버터.
  13. 제11항 또는 제12항에 있어서,
    상기 금속체는 금속망, 오목볼록 가공된 금속판 및 다공질의 금속판으로 이루어지는 군에서 선택된 1개인 것을 특징으로 하는 컨버터.
  14. 한쌍의 주전극판, 상기 한쌍의 주전극판 사이에 조립되고 제1의 주면에 적어도 제1의 주전극, 제2의 주면에 제2의 주전극을 갖는 적어도 1개의 반도체소자 및 상기 반도체소자의 주전극과 상기 주전극판 사이에 배치되는 금속망, 오목볼록으로 가공한 금속판 및 다공질의 금속판으로 이루어지는 군에서 선택된 1개를 구비하는 압접형 반도체장치를 주변환소자로서 사용한 것을 특징으로 하는 컨버터.
  15. 한쌍의 주전극판, 상기 한쌍의 주전극판 사이에 조립되고 제1의 주면에 적어도 제1의 주전극, 제2의 주면에 제2의 주전극을 갖는 적어도 1개의 반도체소자, 상기 반도체소자의 주전극과 이것과 대향하는 주전극판 사이에 배치되는 전도성의 중간전극판 및 상기 중간전극판과 이것과 대향하는 주전극판 사이에 배치되는 금속망, 오목볼록으로 가공한 금속판 및 다공질의 금속판으로 이루어지는 군에서 선택되는 1개를 구비하는 압접형 반도체장치를 주변환소자로서 사용한 것을 특징으로 하는 컨버터.
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