KR102679859B1 - Display device and driving method thereof - Google Patents
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Abstract
표시장치와 그 구동 방법이 개시된다. 이 표시장치는 데이터 전압을 데이터 라인들에 데이터 전압을 공급하고, 상기 시프트 클럭을 상기 클럭 배선에 공급하며, 픽셀 어레이의 픽셀 라인별로 상기 픽셀 구동 전압을 가변하고 상기 픽셀 데이터의 계조별로 상기 픽셀 구동 전압을 가변하는 구동 장치를 포함한다.A display device and a method of driving the same are disclosed. This display device supplies a data voltage to data lines, supplies the shift clock to the clock line, varies the pixel driving voltage for each pixel line of the pixel array, and drives the pixel for each gray level of the pixel data. Includes a driving device that varies voltage.
Description
본 발명은 픽셀들에 연결된 전원 라인의 IR 드롭(drop)과 게이트 구동부에 연결된 클럭 배선에 입력되는 시프트 클럭의 RC 딜레이(Delay)로 인한 킥백(kickback) 편차를 보상하는 표시장치와 그 구동 방법에 관한 것이다.The present invention relates to a display device and a driving method for compensating for kickback deviation caused by IR drop of a power line connected to pixels and RC delay of a shift clock input to a clock wire connected to a gate driver. It's about.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 발광 다이오드 소자(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.Electroluminescent displays are roughly divided into inorganic light emitting displays and organic light emitting displays depending on the material of the light emitting layer. The active matrix type organic light emitting display device includes an organic light emitting diode (hereinafter referred to as “OLED”) that emits light on its own, has a fast response speed, and has high luminous efficiency, brightness, and viewing angle. There is an advantage. Organic light emitting display devices have a light emitting diode (called "Organic Light Emitting Diode, OLED") formed in each pixel. Organic light emitting display devices not only have a fast response speed and excellent luminous efficiency, brightness, and viewing angle, but also have a black color. Because gradations can be expressed in complete black, the contrast ratio and color reproduction rate are excellent.
유기 발광 표시장치는 백라이트 유닛(Backlight unit)이 필요 없고, 플렉시블(flexible) 소재인 플라스틱 기판, 박형 유리 기판, 금속 기판 상에 구현될 수 있다. 따라서, 플렉시블 디스플레이는 유기 발광 표시 장치로 구현될 수 있다. Organic light emitting display devices do not require a backlight unit and can be implemented on flexible materials such as plastic substrates, thin glass substrates, and metal substrates. Therefore, the flexible display can be implemented as an organic light emitting display device.
플렉시블 디스플레이는 표시패널을 감거나 접고 구부리는 방법으로 화면의 크기와 형태가 가변될 수 있다. 플렉시블 디스플레이는 롤러블 디스플레이(rollable display), 벤더블(bendable) 디스플레이, 표시장치(foldable display), 슬라이더블 디스플레이(slidable display) 등으로 구현될 수 있다. 이러한 플렉시블 표시장치는 스마트폰과 태블릿 PC와 같은 모바일 기기뿐만 아니라 TV, 자동차 디스플레이, 웨어러블 기기 등에 적용될 수 있고 그 응용 분야가 확대되고 있다.Flexible displays can change the size and shape of the screen by wrapping, folding, or bending the display panel. Flexible displays can be implemented as rollable displays, bendable displays, foldable displays, slideable displays, etc. These flexible display devices can be applied not only to mobile devices such as smartphones and tablet PCs, but also to TVs, automobile displays, and wearable devices, and their application fields are expanding.
유기 발광 표시장치의 픽셀들은 OLED와, 게이트-소스간 전압(Vgs)에 따라 OLED에 흐르는 전류를 조절하여 OLED를 구동하는 구동 소자, 구동 소자의 게이트 전압을 유지하는 스토리지 커패시터 등을 포함한다. The pixels of an organic light emitting display device include an OLED, a driving element that drives the OLED by controlling the current flowing through the OLED according to the gate-source voltage (Vgs), and a storage capacitor that maintains the gate voltage of the driving element.
구동 소자는 트랜지스터(transistor)로 구현될 수 있다. 유기 발광 표시장치의 화면 전체의 화질을 균일하게 하기 위하여, 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 한다. 그러나, 표시패널의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기특 성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 기술 또는 외부 보상 기술이 적용될 수 있다. The driving element may be implemented as a transistor. In order to maintain uniform image quality across the screen of an organic light emitting display device, the driving element must have uniform electrical characteristics among all pixels. However, due to process deviations and device characteristic deviations resulting from the display panel manufacturing process, there may be differences in the electrical characteristics of the driving elements between pixels, and these differences may become larger as the driving time of the pixels elapses. To compensate for differences in electrical characteristics of driving elements between pixels, internal compensation technology or external compensation technology may be applied to the organic light emitting display device.
내부 보상 기술은 픽셀들 각각에 내장된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 문턱 전압을 센싱하여 그 문턱 전압 만큼 구동 소자의 게이트 -소스간 전압(Vgs)을 보상한다. The internal compensation technology uses an internal compensation circuit built into each pixel to sense the threshold voltage of the driving element for each sub-pixel and compensates the gate-source voltage (Vgs) of the driving element by the threshold voltage.
외부 보상 기술은 외부 보상 회로를 이용하여 구동 소자들의 전기적 특성에 따라 변하는 구동 소자의 전류 또는 전압을 실시간 센싱한다. 외부 보상 기술은 픽셀 별로 센싱된 구동 소자의 전기적 특성 편차(또는 변화) 만큼 입력 영상의 픽셀 데이터(디지털 데이터)를 변조함으로써 픽셀들 각각에서 구동 소자의 전기적 특성 편차(또는 변화)를 실시간 보상한다.External compensation technology uses an external compensation circuit to sense the current or voltage of driving elements that change according to the electrical characteristics of the driving elements in real time. External compensation technology compensates in real time for the deviation (or change) in the electrical characteristics of the driving element in each pixel by modulating the pixel data (digital data) of the input image by the deviation (or change) in the electrical characteristics of the driving element sensed for each pixel.
유기 발광 표시장치의 픽셀들을 구동하기 위하여, 픽셀들에 픽셀 구동 전압(ELVDD)과 저전위 전원 전압(ELVSS) 등의 전압이 공통으로 공급될 수 있다. 이하에서, 픽셀 구동 전압(ELVDD)과 저전위 전원 전압(ELVSS)을 ELVDD와 ELVSS로 칭하기로 한다. To drive the pixels of an organic light emitting display device, voltages such as a pixel driving voltage (ELVDD) and a low-potential power supply voltage (ELVSS) may be commonly supplied to the pixels. Hereinafter, the pixel driving voltage (ELVDD) and the low-potential power supply voltage (ELVSS) will be referred to as ELVDD and ELVSS.
ELVDD는 ELVDD가 인가되는 전원 라인의 IR 드롭(drop)에 의해 화면 상의 위치에 따라 그 전압이 달라질 수 있다. ELVDD가 변할 때 OLED를 구동하는 구동 소자의 게이트 소스간 전압(Vgs)과 드레인-소스간 전류(Vds)가 달라져 화면 위치에 따라 화질이 저하될 수 있다. The voltage of ELVDD may vary depending on the location on the screen due to the IR drop of the power line to which the ELVDD is applied. When ELVDD changes, the gate-to-source voltage (Vgs) and drain-to-source current (Vds) of the driving elements that drive the OLED change, which may deteriorate image quality depending on the screen position.
화면 위치에 따른 픽셀들의 화질은 게이트 구동부로부터 출력되는 게이트 신호의 킥백(kickback) 편차로 인하여 저하될 수 있다. 게이트 구동부는 시프트 클럭을 입력 받아 게이트 신호를 발생한다. 표시패널 상에 형성된 클럭 배선을 통해 게이트 구동부에 시프트 클럭이 입력된다. 그런데, 클럭 배선의 RC 딜레이(delay)에 따라 화면 위치에 따라 구동 소자의 게이트에 인가되는 전압의 킥백 편차가 달라질 수 있다. 또한, 내부 보상 기술이 적용된 회로에서 클럭 배선의 RC 딜레이가 큰 위치의 픽셀에서 센싱 단계가 감소될 수 있다. 픽셀들 간에 센싱 단계가 달라지면 구동 소자의 문턱 전압이 정확하게 센싱되지 않는다. The image quality of pixels depending on the screen position may deteriorate due to kickback deviation of the gate signal output from the gate driver. The gate driver receives a shift clock and generates a gate signal. A shift clock is input to the gate driver through a clock wire formed on the display panel. However, depending on the RC delay of the clock wire, the kickback deviation of the voltage applied to the gate of the driving element may vary depending on the screen position. Additionally, in a circuit to which internal compensation technology is applied, the sensing stage can be reduced in pixels where the RC delay of the clock wire is large. If the sensing stage varies between pixels, the threshold voltage of the driving element is not accurately sensed.
ELVDD가 인가되는 전원 라인의 IR 드롭 편차와 게이트 신호가 인가되는 클럭 배선의 RC 딜레이 편차로 인하여, 화면의 위치에 따라 휘도 차이가 발생하고 색좌표가 변하는 현상이 보일 수 있다. Due to the IR drop deviation of the power line to which the ELVDD is applied and the RC delay deviation of the clock line to which the gate signal is applied, luminance differences and color coordinate changes may be seen depending on the screen position.
본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.The present invention aims to solve the above-described needs and/or problems.
본 발명은 화질을 향상시킬 수 있는 표시장치와 그 구동 방법을 제공한다. The present invention provides a display device capable of improving image quality and a method of driving the same.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem of the present invention is not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.
본 발명의 표시장치는 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치된 픽셀 어레이가 배치되고, 상기 픽셀들에 픽셀 구동 전압을 공급하는 전원 배선과, 시프트 클럭이 공급되는 클럭 배선을 포함한 표시패널; 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 출력하는 데이터 구동부; 상기 표시패널 상에 형성되어 상기 클럭 배선을 통해 입력되는 시프트 클럭에 따라 상기 게이트 라인들에 스캔 신호를 공급하는 게이트 구동부; 및 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 발생하고, 상기 데이터 전압을 데이터 라인들에 데이터 전압을 공급하고, 상기 시프트 클럭을 상기 클럭 배선에 공급하며, 상기 픽셀 어레이의 픽셀 라인별로 상기 픽셀 구동 전압을 가변하고 상기 픽셀 데이터의 계조별로 상기 픽셀 구동 전압을 가변하는 구동 장치를 포함한다. The display device of the present invention has a pixel array in which data lines and gate lines intersect and pixels are arranged in a matrix form, a power line that supplies a pixel driving voltage to the pixels, and a clock line that supplies a shift clock. Display panel including; a data driver that converts pixel data into a gamma compensation voltage and outputs a data voltage; a gate driver formed on the display panel to supply a scan signal to the gate lines according to a shift clock input through the clock wire; and converting pixel data into a gamma compensation voltage to generate a data voltage, supplying the data voltage to data lines, and supplying the shift clock to the clock line, and supplying the pixel to each pixel line of the pixel array. and a driving device that varies a driving voltage and varies the pixel driving voltage for each gray level of the pixel data.
상기 표시장치의 구동 방법은 상기 데이터 구동부를 이용하여 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 발생하여 상기 데이터 전압을 픽셀 어레이의 데이터 라인들에 공급하는 단계; 상기 게이트 구동부를 이용하여 상기 픽셀 어레이의 게이트 라인들에 스캔 신호를 공급하는 단계; 상기 픽셀 어레이의 픽셀 라인별로 상기 픽셀 구동 전압을 가변하고 상기 픽셀 데이터의 계조별로 상기 픽셀 구동 전압을 가변하는 단계; 상기 픽셀 어레이의 픽셀들에 연결된 전원 배선에 상기 픽셀 구동 전압을 공급하는 단계; 및 상기 게이트 구동부에 연결된 클럭 배선에 시프트 클럭을 공급하는 단계를 포함한다.The method of driving the display device includes converting pixel data into a gamma compensation voltage using the data driver to generate a data voltage and supplying the data voltage to data lines of a pixel array; supplying a scan signal to gate lines of the pixel array using the gate driver; varying the pixel driving voltage for each pixel line of the pixel array and varying the pixel driving voltage for each gray level of the pixel data; supplying the pixel driving voltage to power lines connected to pixels of the pixel array; and supplying a shift clock to a clock line connected to the gate driver.
본 발명은 ELVDD를 픽셀 어레이의 라인별로 차등 적용하고 또한, 픽셀 데이터의 계조별로 차등 적용함으로써 화면 상의 모든 픽셀들에서 휘도를 균일하게 하고 이상적인 색좌표를 구현하여 화질을 향상시킬 수 있다. The present invention can improve image quality by applying ELVDD differentially to each line of the pixel array and by differentially applying it to each gray level of pixel data, thereby uniformizing luminance in all pixels on the screen and implementing ideal color coordinates.
나아가, 본 발명은 ELVDD를 매 픽셀 라인마다 픽셀 데이터의 계조마다 가변하여 화질을 정밀하게 제어할 수 있다. Furthermore, the present invention can precisely control image quality by varying the ELVDD for each pixel line and each gray level of pixel data.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The effects of the present invention are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the description of the claims.
도 1은 본 발명의 일 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 펜타일 픽셀 배치의 일 예를 보여 주는 도면이다.
도 3은 리얼 픽셀 배치의 일 예를 보여 주는 도면이다.
도 4는 도 1에 도시된 드라이브 IC 구성을 보여 주는 블록도이다.
도 5는 게이트 구동부에서 시프트 레지스터의 회로 구성을 개략적으로 보여 주는 도면이다.
도 6a 및 도 6b는 패스 게이트 회로와 에지 트리거 회로를 개략적으로 보여 주는 도면들이다.
도 7은 도 6에 도시된 제n 스테이지의 Q 노드 전압, QB 노드 전압 및 출력 전압을 보여 주는 파형도이다.
도 8은 본 명세서의 실시예에 따른 게이트 구동부에서 하나의 스테이지 회로를 보여 주는 회로도이다.
도 9는 도 8에 도시된 회로의 입출력 파형을 보여 주는 파형도이다.
도 10은 본 발명의 픽셀 회로를 개략적으로 보여 주는 도면이다.
도 11 및 도 12는 도 10에 도시된 픽셀 회로를 상세히 보여 주는 회로도들이다.
도 13a 내지 도 15b는 도 11에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다.
도 16a 내지 도 18b는 도 12에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다.
도 19a 내지 도 19c는 본 발명의 실시예에 따른 ELVDD 게인을 보여 주는 도면들이다.
도 20은 본 발명의 실시예에 따른 ELVDD 게인 발생 장치를 보여 주는 도면이다.
도 21은 룩업 테이블 데이터로 설정된 ELVDD 게인의 일 예를 보여 주는 도면이다.
도 22는 세 개의 샘플에서 ELVDD의 전압을 본 발명의 ELVDD 게인으로 차등 적용할 때 화면의 9 개 위치에서 계조별로 측정된 델타 E 색차(최대값)을 측정한 실험 결과를 보여 주는 도면이다.
도 23은 도 22의 색차 측정 위치를 화면 상에서 보여 주는 도면이다.1 is a block diagram showing a display device according to an embodiment of the present invention.
Figure 2 is a diagram showing an example of pentile pixel arrangement.
Figure 3 is a diagram showing an example of real pixel arrangement.
FIG. 4 is a block diagram showing the drive IC configuration shown in FIG. 1.
Figure 5 is a diagram schematically showing the circuit configuration of the shift register in the gate driver.
Figures 6a and 6b are diagrams schematically showing a pass gate circuit and an edge trigger circuit.
FIG. 7 is a waveform diagram showing the Q node voltage, QB node voltage, and output voltage of the nth stage shown in FIG. 6.
Figure 8 is a circuit diagram showing one stage circuit in the gate driver according to an embodiment of the present specification.
FIG. 9 is a waveform diagram showing the input and output waveforms of the circuit shown in FIG. 8.
Figure 10 is a diagram schematically showing the pixel circuit of the present invention.
FIGS. 11 and 12 are circuit diagrams showing the pixel circuit shown in FIG. 10 in detail.
FIGS. 13A to 15B are diagrams showing step-by-step the operation of the pixel circuit shown in FIG. 11.
FIGS. 16A to 18B are diagrams showing step-by-step the operation of the pixel circuit shown in FIG. 12.
Figures 19a to 19c are diagrams showing ELVDD gains according to an embodiment of the present invention.
Figure 20 is a diagram showing an ELVDD gain generator according to an embodiment of the present invention.
Figure 21 is a diagram showing an example of ELVDD gain set with lookup table data.
Figure 22 is a diagram showing the experimental results of measuring the Delta E color difference (maximum value) measured for each gray level at 9 positions on the screen when the ELVDD voltage of the three samples is differentially applied with the ELVDD gain of the present invention.
FIG. 23 is a diagram showing the color difference measurement position of FIG. 22 on the screen.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. Hereinafter, embodiments disclosed in the present specification will be described in detail with reference to the attached drawings. However, identical or similar components will be assigned the same reference numbers regardless of reference numerals, and duplicate descriptions thereof will be omitted. The suffixes “module” and “part” for components used in the following description are given or used interchangeably only for the ease of preparing the specification, and do not have distinct meanings or roles in themselves. Additionally, in describing the embodiments disclosed in this specification, if it is determined that detailed descriptions of related known technologies may obscure the gist of the embodiments disclosed in this specification, the detailed descriptions will be omitted. In addition, the attached drawings are only for easy understanding of the embodiments disclosed in this specification, and the technical idea disclosed in this specification is not limited by the attached drawings, and all changes included in the spirit and technical scope of the present invention are not limited. , should be understood to include equivalents or substitutes.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms containing ordinal numbers, such as first, second, etc., may be used to describe various components, but the components are not limited by the terms. The above terms are used only for the purpose of distinguishing one component from another.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.When a component is said to be "connected" or "connected" to another component, it is understood that it may be directly connected to or connected to the other component, but that other components may exist in between. It should be. On the other hand, when it is mentioned that a component is “directly connected” or “directly connected” to another component, it should be understood that there are no other components in between.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.Singular expressions include plural expressions unless the context clearly dictates otherwise.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In this application, terms such as “comprise” or “have” are intended to designate the presence of features, numbers, steps, operations, components, parts, or combinations thereof described in the specification, but are not intended to indicate the presence of one or more other features. It should be understood that this does not exclude in advance the possibility of the existence or addition of elements, numbers, steps, operations, components, parts, or combinations thereof.
여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.Features of various embodiments can be partially or entirely combined or combined with each other, various technological interconnections and operations are possible, and each embodiment may be implemented independently of each other or may be implemented together in a related relationship.
본 발명의 표시장치에서 픽셀 회로와 게이트 구동부는 다수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 트랜지스터들 각각은 p 채널 MOSFET (metal-oxide-semiconductor field effect transistor) 또는 n 채널 MOSFET 구조의 트랜지스터로 구현될 수 있다. 실시예에서 픽셀 회로의 트랜지스터들이 p 채널 트랜지스터로 구현된 예를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다. In the display device of the present invention, the pixel circuit and the gate driver may include multiple transistors. Transistors can be implemented as Oxide TFT (Thin Film Transistor) containing an oxide semiconductor, LTPS TFT containing Low Temperature Poly Silicon (LTPS), etc. Each of the transistors may be implemented as a transistor with a p-channel MOSFET (metal-oxide-semiconductor field effect transistor) or n-channel MOSFET structure. In the embodiment, the description is centered on an example in which the transistors of the pixel circuit are implemented as p-channel transistors, but the present invention is not limited thereto.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.A transistor is a three-electrode device including a gate, source, and drain. The source is an electrode that supplies carriers to the transistor. Within the transistor, carriers begin to flow from the source. The drain is the electrode through which carriers exit the transistor. In a transistor, the flow of carriers flows from the source to the drain. In the case of an n-channel transistor, because the carriers are electrons, the source voltage has a lower voltage than the drain voltage so that electrons can flow from the source to the drain. In an n-channel transistor, the direction of current flows from the drain to the source. In the case of a p-channel transistor (PMOS), since the carrier is a hole, the source voltage is higher than the drain voltage so that holes can flow from the source to the drain. In a p-channel transistor, current flows from the source to the drain because holes flow from the source to the drain. It should be noted that the source and drain of a transistor are not fixed. For example, the source and drain may change depending on the applied voltage. Therefore, the invention is not limited by the source and drain of the transistor. In the following description, the source and drain of the transistor will be referred to as first and second electrodes.
게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, 이하 "VGH"라 함)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, 이하, "VGL"이라 함)일 수 있다. p 채널 트랜지스터의 경우에, VGL이고, 게이트 오프 전압은 VGH일 수 있다.The gate signal swings between Gate On Voltage and Gate Off Voltage. The gate-on voltage is set to a voltage higher than the threshold voltage of the transistor, and the gate-off voltage is set to a voltage lower than the threshold voltage of the transistor. The transistor is turned on in response to the gate on voltage, while the transistor is turned off in response to the gate off voltage. In the case of an n-channel transistor, the gate-on voltage may be the Gate High Voltage (hereinafter referred to as “VGH”), and the gate-off voltage may be the Gate Low Voltage (hereinafter referred to as “VGL”). there is. In the case of a p-channel transistor, it is VGL, and the gate-off voltage may be VGH.
본 발명의 픽셀들 각각은 발광 소자, 게이트-소스간 전압에 따라 상기 발광 소자에 흐르는 전류를 조절하는 구동 소자, 및 상기 스캔 신호의 펄스에 의해 정의된 센싱 단계에 상기 구동 소자의 문턱 전압을 센싱하여 커패시터에 공급하는 내부 보상 회로를 포함한다. 내부 보상 회로는 구동 소자의 게이트에 연결된 커패시터와, 커패시터와 구동 소자 및 발광 소자를 연결하는 하나 이상의 스위치 소자를 포함한다. 내부 보상 회로는 도 11 및 도 12에 도시된 커패시터와 다수의 스위치 소자들을 포함할 수 있다. Each of the pixels of the present invention includes a light emitting element, a driving element that adjusts the current flowing through the light emitting element according to the gate-source voltage, and a threshold voltage of the driving element in a sensing step defined by a pulse of the scan signal. It includes an internal compensation circuit that supplies the capacitor. The internal compensation circuit includes a capacitor connected to the gate of the driving element, and one or more switch elements connecting the capacitor to the driving element and the light-emitting element. The internal compensation circuit may include the capacitor shown in FIGS. 11 and 12 and a plurality of switch elements.
본원 발명자들의 실험 결과에 따르면, 유기 발광 표시장치에서 픽셀 데이터의 계조 별로 휘도 변동을 초래하는 IR 드롭의 영향도가 달라진다. 상위 계조(또는 고계조)의 경우, 픽셀 회로에 흐르는 전류양이 크기 때문에 ELVDD 배선의 IR 드롭 양이 크고 드라이브 IC로부터 멀수록 IR 드롭 양이 커 진다. 따라서, 상위 계조에서 ELVDD가 인가되는 전원 라인의 IR 드롭양 편차가 휘도 불균일과 색좌표 틀어짐을 초래할 수 이다. 하위 계조(또는 저계조)의 경우, 픽셀 회로에 흐르는 전류양이 작기 때문에, IR 드롭 양이 작아 ELVDD 배선의 IR 드롭양은 화질에 거의 영향을 끼치지 않는다.According to the experimental results of the present inventors, the influence of IR drop, which causes luminance variation, varies depending on the gray level of pixel data in an organic light emitting display device. In the case of upper gray scale (or high gray scale), the amount of current flowing in the pixel circuit is large, so the amount of IR drop in the ELVDD wiring is large, and the farther away from the drive IC, the larger the amount of IR drop. Therefore, the deviation of the IR drop amount of the power line to which ELVDD is applied in the upper gray level may cause luminance unevenness and color coordinate distortion. In the case of lower gray levels (or low gray levels), the amount of current flowing through the pixel circuit is small, so the amount of IR drop is small, so the amount of IR drop in the ELVDD wiring has little effect on image quality.
본원 발명자들의 실험 결과에 따르면, 하위 계조의 경우에 클럭 배선의 RC 딜레이로 인한 구동 소자의 게이트 전압에 영향을 주는 킥백 편차로 인한 구동 소자의 게이트 전압 편차가 휘도와 색좌표에 악영향을 끼친다. According to the experimental results of the present inventors, in the case of lower gray scale, the gate voltage deviation of the driving element due to the kickback deviation affecting the gate voltage of the driving element due to the RC delay of the clock wire adversely affects luminance and color coordinates.
본 발명은 픽셀 어레이의 픽셀 라인별로 상기 픽셀 구동 전압을 가변하고 상기 픽셀 데이터의 계조별로 상기 픽셀 구동 전압을 가변하는 구동 장치를 포함한다. 이 구동 장치는 룩업 테이블 데이터로 미리 설정된 ELVDD 게인을 바탕으로 ELVDD 배선의 IR 드롭 편차와, 화면 위치에 따라 달라지는 클럭 배선의 RC 딜레이 편차를 화면의 픽셀 라인별, 픽셀 데이터의 계조별로 보상한다. 실시예에서 구동 장치는 드라이브 IC로 예시된다. The present invention includes a driving device that varies the pixel driving voltage for each pixel line of a pixel array and varies the pixel driving voltage for each gray level of the pixel data. Based on the ELVDD gain preset with lookup table data, this driving device compensates for the IR drop deviation of the ELVDD wiring and the RC delay deviation of the clock wiring, which varies depending on the screen position, for each pixel line of the screen and each gray level of pixel data. In the embodiment, the drive device is illustrated as a drive IC.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. Hereinafter, various embodiments of the present invention will be described in detail with reference to the attached drawings.
도 1 내지 도 4를 참조하면, 본 발명의 표시장치는 표시패널(100)과, 표시패널 구동부(120, 300)를 포함한다. 1 to 4, the display device of the present invention includes a display panel 100 and display panel drivers 120 and 300.
표시패널 구동부(120, 300)는 입력 영상의 픽셀 데이터를 화면의 픽셀들에 기입하여 화면 상에 영상을 표시한다. 표시패널 구동부(120, 300)는 표시패널(100)의 게이트 라인들(GL1~GL2)에 게이트 신호를 공급하는 게이트 구동부(120), 픽셀 데이터를 데이터 신호의 전압(이하, "데이터 전압"이라 함)으로 변환하여 활성화된 데이터 출력 채널들을 통해 데이터 라인들에 공급하는 데이터 구동부(306), 및 데이터 구동부(306)와 게이트 구동부(120)의 동작 타이밍을 제어하는 타이밍 콘트롤러(303)을 포함한다. 데이터 구동부(306)와 타이밍 콘트롤러(303)는 하나의 드라이브 IC(Integrated Circuit, 300)에 집적될 수 있다. The display panel drivers 120 and 300 write pixel data of the input image to pixels on the screen and display the image on the screen. The display panel drivers 120 and 300 supply gate signals to the gate lines GL1 to GL2 of the display panel 100 and convert pixel data to the voltage of the data signal (hereinafter referred to as “data voltage”). It includes a data driver 306 that converts data into data and supplies it to data lines through activated data output channels, and a timing controller 303 that controls the operation timing of the data driver 306 and the gate driver 120. . The data driver 306 and timing controller 303 may be integrated into one drive IC (Integrated Circuit, 300).
표시패널(100)의 화면은 데이터 라인들(DL1~DL6), 데이터 라인들(DL1~DL6)과 교차되는 게이트 라인들(GL1, GL2), 및 픽셀들(P)이 매트릭스 형태로 배치된 픽셀 어레이(AA)를 포함한다. 픽셀들(P)은 데이터 라인들(DL1~DL6)과 게이트 라인들(GL1, GL2)에 의해 정의된 매트릭스 형태로 픽셀 어레이(AA)에 배치된다. The screen of the display panel 100 consists of data lines DL1 to DL6, gate lines GL1 and GL2 that intersect the data lines DL1 to DL6, and pixels P arranged in a matrix form. Contains array (AA). Pixels P are arranged in the pixel array AA in a matrix form defined by data lines DL1 to DL6 and gate lines GL1 and GL2.
픽셀들(P) 각각은 컬러 구현을 위하여 컬러가 다른 서브 픽셀들을 포함한다. 서브 픽셀들은 적색(Red, 이하 “R 서브 픽셀”이라 함), 녹색(Green, 이하 “G 서브 픽셀”이라 함), 및 청색(Blue, 이하 “B 서브 픽셀”이라 함)을 포함한다. 도시하지 않았으나 백색 서브 픽셀이 더 포함될 수 있다. 이하에서, 픽셀은 서브 픽셀로 해석될 수 있다. Each of the pixels P includes subpixels of different colors for color implementation. Subpixels include red (hereinafter referred to as “R subpixel”), green (hereinafter referred to as “G subpixel”), and blue (hereinafter referred to as “B subpixel”). Although not shown, additional white subpixels may be included. Hereinafter, a pixel may be interpreted as a subpixel.
서브 픽셀들 각각은 구동 소자의 전기적 특성 예를 들어, 문턱 전압을 센싱하여 구동 소자의 게이트 전압을 보상하는 내부 보상 회로를 포함할 수 있다. Each subpixel may include an internal compensation circuit that compensates for the gate voltage of the driving device by sensing the electrical characteristics of the driving device, such as a threshold voltage.
픽셀들(P)은 리얼(real) 컬러 픽셀과, 펜타일(pentile) 픽셀로 배치될 수 있다. 펜타일 픽셀은 미리 설정된 펜타일 픽셀 렌더링 알고리즘(pixel rendering algorithm)을 이용하여 도 2에 도시된 바와 같이 컬러가 다른 두 개의 서브 픽셀들을 하나의 픽셀(P)로 구동하여 리얼 컬러 픽셀 보다 높은 해상도를 구현할 수 있다. 펜타일 픽셀 렌더링 알고리즘은 픽셀들(P) 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상한다. Pixels P may be arranged as real color pixels and pentile pixels. Pentile pixels use a preset Pentile pixel rendering algorithm to drive two sub-pixels of different colors as one pixel (P) as shown in Figure 2, achieving higher resolution than real color pixels. It can be implemented. The Pentile pixel rendering algorithm compensates for insufficient color expression in each pixel (P) with the color of light emitted from adjacent pixels.
리얼 컬러 픽셀의 경우, 하나의 픽셀(P)이 도 3에 도시된 바와 같이 R, G 및 B 서브 픽셀로 구성된다.In the case of real color pixels, one pixel (P) is composed of R, G, and B subpixels as shown in FIG. 3.
픽셀 어레이(AA)의 해상도가 n*m 일 때, 픽셀 어레이(AA)는 n 개의 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 m 개의 픽셀 라인들을 포함한다. 픽셀 컬럼은 Y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 X축 방향을 따라 배치된 픽셀들을 포함한다. 도 2 및 도 3에서, #1, #2는 픽셀 라인의 번호를 나타낸다. 1 수평 기간(1H)은 1 프레임 기간을 m 개의 픽셀 라인 개수로 나눈 시간이다. 게이트 구동부(120)가 게이트 신호를 제1 픽셀 라인부터 제m 픽셀 라인까지 순차적으로 출력하여 픽셀들을 라인 단위로 프로그레시브 스캔(progressive scan)할 수 있다. 1 픽셀 라인의 픽셀들은 1 수평 기간 내에서 초기화, 센싱, 및 데이터 기입으로 동작할 수 있다. When the resolution of the pixel array AA is n*m, the pixel array AA includes n pixel columns and m pixel lines that intersect the pixel columns. A pixel column contains pixels arranged along the Y-axis direction. A pixel line includes pixels arranged along the X-axis direction. In Figures 2 and 3, #1 and #2 indicate pixel line numbers. 1 horizontal period (1H) is the time divided by 1 frame period by the number of m pixel lines. The gate driver 120 may sequentially output a gate signal from the first pixel line to the mth pixel line to progressively scan the pixels line by line. The pixels of a 1-pixel line can operate with initialization, sensing, and data writing within 1 horizontal period.
표시패널(100)의 픽셀 어레이(AA)는 유리 기판, 금속 기판, 플라스틱 기판 상에 형성될 수 있다. 플라스틱 OLED 패널의 경우, 플라스틱 기판 상에 픽셀 어레이(AA)가 형성되어 플렉시블 패널로 구현될 수 있다. 플라스틱 OLED 패널은 백 플레이트(Back plate) 상에 접착된 유기 박막 필름 상에 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA) 위에 터치 센서 어레이가 형성될 수 있다. The pixel array AA of the display panel 100 may be formed on a glass substrate, a metal substrate, or a plastic substrate. In the case of a plastic OLED panel, a pixel array (AA) is formed on a plastic substrate and can be implemented as a flexible panel. A plastic OLED panel includes a pixel array (AA) on an organic thin film glued on a back plate. A touch sensor array may be formed on the pixel array (AA).
백 플레이트는 PET(Polyethylene terephthalate) 기판일 수 있다. 백 플레이트 상에 유기 박막 필름이 형성된다. 유기 박막 필름 상에 픽셀 어레이(AA)와 터치 센서 어레이가 형성될 수 있다. 백 플레이트는 픽셀 어레이(AA)가 습도에 노출되지 않도록 유기 박막 필름을 향하는 투습을 차단한다. 유기 박막 필름은 얇은 PI(Polyimide) 필름 기판일 수 있다. 유기 박막 필름 상에 도시하지 않은 절연 물질로 다층의 버퍼막이 형성될 수 있다. 유기 박막 필름 상에 픽셀 어레이(AA)와 터치 센서 어레이에 인가되는 전원이나 신호를 공급하기 위한 배선들이 형성될 수 있다. The back plate may be a PET (Polyethylene terephthalate) substrate. An organic thin film is formed on the back plate. A pixel array (AA) and a touch sensor array may be formed on the organic thin film. The back plate blocks moisture permeation toward the organic thin film to prevent the pixel array (AA) from being exposed to humidity. The organic thin film may be a thin polyimide (PI) film substrate. A multi-layer buffer film may be formed on the organic thin film using an insulating material not shown. Wires for supplying power or signals applied to the pixel array (AA) and the touch sensor array may be formed on the organic thin film.
표시패널(100)의 기판에는 픽셀 어레이(AA)와 함께 게이트 구동부(120)가 실장될 수 있다. 표시패널(100)의 기판 상에 직접 형성되는 게이트 구동부(120)는 GIP(Gate in panel) 회로로 알려져 있다.The gate driver 120 may be mounted on the substrate of the display panel 100 along with the pixel array AA. The gate driver 120 formed directly on the substrate of the display panel 100 is known as a gate in panel (GIP) circuit.
게이트 구동부(120)는 표시패널(100)의 좌우측 베젤(bezel) 중 일측 베젤에 배치되어 게이트 라인들(GL1, GL2)에 싱글 피딩(single feeding) 방식으로 게이트 신호를 공급할 수 있다. 이 경우, 도 1에서 두 개의 게이트 구동부(120) 중 하나가 필요 없다. The gate driver 120 is disposed on one of the left and right bezels of the display panel 100 and can supply a gate signal to the gate lines GL1 and GL2 using a single feeding method. In this case, one of the two gate drivers 120 in FIG. 1 is not needed.
게이트 구동부(120)는 표시패널(100)의 좌우측 베젤들 각각에 배치되어 게이트 라인들(GL1, GL2)에 더블 피딩(single feeding) 방식으로 게이트 신호를 공급할 수 있다. 이 더블 피딩 방식에서, 하나의 게이트 라인의 양측 끝단에서 게이트 신호가 동시에 인가될 수 있다.The gate driver 120 is disposed on each of the left and right bezels of the display panel 100 and can supply a gate signal to the gate lines GL1 and GL2 using a double feeding (single feeding) method. In this double feeding method, gate signals can be applied simultaneously from both ends of one gate line.
게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 드라이브 IC(300)로부터 공급되는 게이트 타이밍 신호에 따라 구동되어 게이트 라인들(GL1, GL2)에 게이트 신호(GATE1, GATE2)를 순차적으로 공급한다. 시프트 레지스터는 게이트 신호(GATE1, GATE2)를 시프트시킴으로써 게이트 신호(GATE1, GATE2)를 게이트 라인들(GL1, GL2)에 순차적으로 공급할 수 있다. 게이트 신호(GATE1, GATE2)는 도 11 및 도 12에 도시된 스캔 신호[SCAN1, SCAN2, SCAN(N-1), SCAN(N)], 발광 제어 신호[EM, EM(N)] 등을 포함할 수 있다. 이하에서, "발광 제어 신호"를 EM 신호로 칭한다. The gate driver 120 is driven according to the gate timing signal supplied from the drive IC 300 using a shift register to sequentially supply gate signals (GATE1, GATE2) to the gate lines (GL1, GL2). do. The shift register can sequentially supply the gate signals (GATE1, GATE2) to the gate lines (GL1, GL2) by shifting the gate signals (GATE1, GATE2). Gate signals (GATE1, GATE2) include scan signals [SCAN1, SCAN2, SCAN(N-1), SCAN(N)], emission control signals [EM, EM(N)], etc. shown in FIGS. 11 and 12. can do. Hereinafter, the “light emission control signal” is referred to as an EM signal.
드라이브 IC(300)는 데이터 출력 채널들을 통해 데이터 라인들(DL1~DL6)에 연결되어 데이터 라인들(DL1~DL6)에 데이터 전압을 공급한다. 드라이브 IC(300)는 게이트 타이밍 신호 출력 채널들을 통해 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호를 출력할 수 있다. The drive IC 300 is connected to the data lines DL1 to DL6 through data output channels and supplies data voltage to the data lines DL1 to DL6. The drive IC 300 may output a gate timing signal for controlling the gate driver 120 through gate timing signal output channels.
드라이브 IC(300)는 도 4에 도시된 바와 같이 호스트 시스템(200), 제1 메모리(301), 및 표시패널(100)에 연결될 수 있다. 드라이브 IC(300)는 데이터 수신 및 연산부(308), 타이밍 콘트롤러(303), 및 데이터 구동부(306)를 포함할 수 있다. 드라이브 IC(300)는 감마 보상 전압 발생부(305), 전원부(304), 제2 메모리(302), 레벨 시프터(Level shifter, 307) 등을 더 포함할 수 있다. The drive IC 300 may be connected to the host system 200, the first memory 301, and the display panel 100 as shown in FIG. 4. The drive IC 300 may include a data reception and calculation unit 308, a timing controller 303, and a data driver 306. The drive IC 300 may further include a gamma compensation voltage generator 305, a power supply unit 304, a second memory 302, a level shifter 307, etc.
타이밍 콘트롤러(303)는 호스트 시스템(200)으로부터 수신되는 입력 영상의 픽셀 데이터를 데이터 구동부(306)에 제공한다. 타이밍 콘트롤러(303)는 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호와, 데이터 구동부(306)를 제어하기 위한 소스 타이밍 신호를 발생하여 게이트 구동부(120)와 데이터 구동부(306)의 동작 타이밍을 제어할 수 있다. The timing controller 303 provides pixel data of the input image received from the host system 200 to the data driver 306. The timing controller 303 generates a gate timing signal for controlling the gate driver 120 and a source timing signal for controlling the data driver 306 to control the operation timing of the gate driver 120 and the data driver 306. You can control it.
드라이브 IC(300)는 타이밍 콘트롤러(303)와 레벨 시프터(307)를 통해 게이트 구동부(120)를 구동하기 위한 게이트 타이밍 신호들을 발생할 수 있다. 게이트 타이밍 신호는 스타트 펄스(start pulse, VST), 시프트 클럭(shift clock, GCLK) 등의 게이트 타이밍 신호와, VGL 및 VGH 등의 게이트 전압을 포함한다. 게이트 구동부(120)에 입력되는 스타트 펄스(VST)와 시프트 클럭(GCLK)은 VGL과 VGH 사이에서 트랜지션(transition)된다.The drive IC 300 may generate gate timing signals for driving the gate driver 120 through the timing controller 303 and the level shifter 307. The gate timing signal includes gate timing signals such as a start pulse (VST) and a shift clock (GCLK), and gate voltages such as VGL and VGH. The start pulse (VST) and shift clock (GCLK) input to the gate driver 120 transition between VGL and VGH.
데이터 수신 및 연산부(308)는 호스트 시스템(200)으로부터 디지털 신호로 입력된 픽셀 데이터(DATA In)를 수신하는 수신부와, 수신부를 통해 입력된 입력 영상 신호의 픽셀 데이터(DATA In)를 미리 설정된 화질 알고리즘으로 변조하여 화질을 향상시키는 데이터 연산부를 포함한다. 데이터 연산부는 압축된 픽셀 데이터를 디코딩(Decoding)하여 복원하는 데이터 복원부와, 미리 설정된 광학 보상값을 픽셀 데이터에 더하는 광학 보상부 등을 포함할 수 있다. 광학 보상값은 제조 공정에서 촬영된 카메라 영상을 바탕으로 측정된 화면의 휘도를 바탕으로 픽셀 데이터 각각의 휘도를 보정하기 위한 값으로 설정될 수 있다.The data reception and calculation unit 308 includes a receiver that receives pixel data (DATA In) input as a digital signal from the host system 200, and a receiver that receives pixel data (DATA In) of the input video signal input through the receiver at a preset image quality. It includes a data operation unit that improves image quality by modulating it with an algorithm. The data operation unit may include a data restoration unit that decodes and restores compressed pixel data, and an optical compensation unit that adds a preset optical compensation value to the pixel data. The optical compensation value may be set as a value for correcting the luminance of each pixel data based on the luminance of the screen measured based on camera images captured during the manufacturing process.
데이터 구동부(306)는 디지털-아날로그 변환기(Digital to Analog converter, 이하 “DAC”라 함)를 이용하여 타이밍 콘트롤러(303)로부터 수신된 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압(DATA1~DATA6)을 출력한다. 데이터 구동부(306)로부터 출력된 데이터 전압은 드라이브 IC(300)의 데이터 채널에 연결된 출력 버퍼를 통해 픽셀 어레이(AA)의 데이터 라인들(DL1~DL6)에 공급된다.The data driver 306 converts the pixel data received from the timing controller 303 into a gamma compensation voltage using a digital to analog converter (hereinafter referred to as “DAC”) to generate data voltages (DATA1 to DATA6). Outputs . The data voltage output from the data driver 306 is supplied to the data lines DL1 to DL6 of the pixel array AA through an output buffer connected to the data channel of the drive IC 300.
감마 보상 전압 발생부(305)는 전원부(304)로부터의 감마 기준 전압을 분압 회로를 이용하여 분압하여 계조별 감마 보상 전압을 발생한다. 감마 보상 전압은 픽셀 데이터의 계조별 전압이다. 감마 보상 전압 발생부(305)로부터 출력된 감마 보상 전압은 데이터 구동부(306)에 제공된다. The gamma compensation voltage generator 305 divides the gamma reference voltage from the power supply unit 304 using a voltage divider circuit to generate a gamma compensation voltage for each gray level. Gamma compensation voltage is the voltage for each gray level of pixel data. The gamma compensation voltage output from the gamma compensation voltage generator 305 is provided to the data driver 306.
레벨 시프터(307)는 타이밍 콘트롤러(303)로부터 수신된 게이트 타이밍 신호의 로우 레벨 전압(low level voltage)을 VGL로 변환하고, 게이트 타이밍 신호의 하이 레벨 전압(high level voltage)을 VGH로 변환한다. 레벨 시프터(307)는 게이트 타이밍 신호 출력 채널들을 통해 게이트 타이밍 신호와 게이트 전압(VGH, VGL)을 출력하여 게이트 구동부(120)에 공급한다.The level shifter 307 converts the low level voltage of the gate timing signal received from the timing controller 303 into VGL, and converts the high level voltage of the gate timing signal into VGH. The level shifter 307 outputs a gate timing signal and gate voltages (VGH, VGL) through gate timing signal output channels and supplies them to the gate driver 120.
전원부(304)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이(AA), 게이트 구동부(120), 및 드라이브 IC(300)의 구동에 필요한 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter), 벅-부스트 컨버터(Buck-boost Converter) 등을 포함할 수 있다. 전원부(304)는 도 20에 도시된 DAC(510)를 포함할 수 있다. The power supply unit 304 uses a DC-DC converter to generate power required to drive the pixel array (AA), gate driver 120, and drive IC 300 of the display panel 100. . The DC-DC converter may include a charge pump, regulator, buck converter, boost converter, buck-boost converter, etc. The power supply unit 304 may include the DAC 510 shown in FIG. 20.
전원부(304)는 호스트 시스템(200)으로부터의 직류 입력 전압을 조정하여 감마 기준 전압, VGL, VGH, ELVDD, ELVSS, 초기화 전압(Vini/Vref) 등의 직류 전원을 발생할 수 있다. 감마 기준 전압은 감마 보상 전압 발생부(305)에 공급된다. 게이트 전압(VGH, VGL)은 레벨 시프터(307)와 게이트 구동부(120)에 공급된다. 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 초기화 전압(Vin, Vref) 등의 픽셀 전원은 픽셀들(P)에 공통으로 공급된다. The power unit 304 may adjust the direct current input voltage from the host system 200 to generate direct current power such as a gamma reference voltage, VGL, VGH, ELVDD, ELVSS, and initialization voltage (Vini/Vref). The gamma reference voltage is supplied to the gamma compensation voltage generator 305. Gate voltages (VGH, VGL) are supplied to the level shifter 307 and the gate driver 120. Pixel power, such as the pixel driving voltage (ELVDD), low-potential power supply voltage (ELVSS), and initialization voltage (Vin, Vref), is commonly supplied to the pixels (P).
게이트 전압은 VGH = 8V, VGL = -7V로, 픽셀 전원은 VDD = 4.6V, VSS = -2 ~ -3V, Vini(또는 Vref) = -3 ~ -4V로 설정될 수 있으나 이에 한정되지 않는다. 데이터 전압(Vdata)은 Vdata = 3~6V으로 설정될 수 있으나 이에 한정되지 않는다. The gate voltage can be set to VGH = 8V, VGL = -7V, and the pixel power can be set to VDD = 4.6V, VSS = -2 to -3V, and Vini (or Vref) = -3 to -4V, but are not limited to this. The data voltage (Vdata) may be set to Vdata = 3~6V, but is not limited to this.
초기화 전압(Vini/Vref)는 픽셀들(P)의 초기화 단계(Ti)에서 픽셀 회로의 주요 노드들을 초기화한다. 초기화 전압(Vini/Vref)는 ELVDD 보다 낮고 발광 소자(OLED)의 문턱 전압 보다 낮은 직류 전압으로 설정되어 픽셀 회로의 초기화 단계(Ti)와 센싱 단계(Ts)에서 발광 소자(OLED)의 발광을 억제한다.The initialization voltage (Vini/Vref) initializes the main nodes of the pixel circuit in the initialization stage (Ti) of the pixels (P). The initialization voltage (Vini/Vref) is set to a direct current voltage lower than ELVDD and lower than the threshold voltage of the light-emitting device (OLED) to suppress light emission of the light-emitting device (OLED) in the initialization stage (Ti) and sensing stage (Ts) of the pixel circuit. do.
제2 메모리(302)는 드라이브 IC(300)에 전원이 입력될 때 제1 메모리(301)로부터 수신된 보상값, 레지스터 설정 데이터 등을 저장한다. 보상값은 화질 향상을 한 다양한 알고리즘에 적용될 수 있다. 보상값은 광학 보상값을 포함할 수 있다.레지스터 설정 데이터는 데이터 구동부(306), 타이밍 콘트롤러(303), 감마 보상 전압 발생부(305) 등의 구동에 필요한 설정값이다. 도 20에 도시된 룩업 테이블(Look-up table, LUT)은 제1 메모리(301)에 저장되어 드라이브 IC(300)에 전원이 입력될 때 제2 메모리(302)로 로딩될 수 있다. The second memory 302 stores compensation values, register setting data, etc. received from the first memory 301 when power is input to the drive IC 300. Compensation values can be applied to various algorithms that improve image quality. The compensation value may include an optical compensation value. The register setting data is a setting value necessary for driving the data driver 306, the timing controller 303, and the gamma compensation voltage generator 305. The look-up table (LUT) shown in FIG. 20 may be stored in the first memory 301 and loaded into the second memory 302 when power is input to the drive IC 300.
제1 메모리(301)는 플래시 메모리(Flash memory)를 포함할 수 있다. 제2 메모리(302)는 SRAM(Static RAM)을 포함할 수 있다.The first memory 301 may include flash memory. The second memory 302 may include static RAM (SRAM).
호스트 시스템(200)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 시스템, 웨어러블 시스템, 차량용 디스플레이 시스템 중 어느 하나일 수 있다.The host system 200 may be any one of a television (TV) system, a set-top box, a navigation system, a personal computer (PC), a home theater system, a mobile system, a wearable system, and a vehicle display system.
모바일 시스템에서 호스트 시스템(200)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(200)은 MIPI(Mobile Industry Processor Interface)를 통해 드라이브 IC(300)에 입력 영상의 픽셀 데이터를 전송할 수 있다. 호스트 시스템(200)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit)(310)를 통해 드라이브 IC(300)에 연결될 수 있다.In a mobile system, the host system 200 may be implemented as an Application Processor (AP). The host system 200 may transmit pixel data of the input image to the drive IC 300 through MIPI (Mobile Industry Processor Interface). The host system 200 may be connected to the drive IC 300 through a flexible printed circuit (FPC) 310, for example.
도 5는 게이트 구동부(120)에서 시프트 레지스터의 회로 구성을 개략적으로 보여 주는 도면이다. 도 6a 및 도 6b는 패스 게이트 회로와 에지 트리거 회로를 개략적으로 보여 주는 도면들이다. 도 7은 도 6에 도시된 제n 스테이지의 Q 노드 전압, QB 노드 전압 및 출력 전압을 보여 주는 파형도이다.FIG. 5 is a diagram schematically showing the circuit configuration of the shift register in the gate driver 120. Figures 6a and 6b are diagrams schematically showing a pass gate circuit and an edge trigger circuit. FIG. 7 is a waveform diagram showing the Q node voltage, QB node voltage, and output voltage of the nth stage shown in FIG. 6.
도 5를 참조하면, 게이트 구동부(120)의 시프트 레지스터는 종속적으로 연결된 스테이지들[ST(n-1)~ST(n+2)]을 포함한다. 시프트 레지스터는 스타트 펄스(VST) 또는 이전 스테이지로부터 수신된 캐리 신호(CAR1~CAR4)를 스타트 펄스로서 입력 받고 시프트 클럭(GCLK1~GCLK4)의 라이징 에지에 동기하여 출력[Gout(n-1))~Gout(n+2)]을 발생한다. 시프트 클럭(GCLK1~GCLK4)은 클럭 배선들(51)을 통해 스테이지들[ST(n-1)~ST(n+2)]에 입력된다. 시프트 레지스터의 출력 신호[Gout(n-1))~Gout(n+2)]는 도 11 및 도 12에 도시된 게이트 신호[SCAN1, SCAN1, SCAN(N-1), SCAN(N), EM, EM(N)]일 수 있다. Referring to FIG. 5, the shift register of the gate driver 120 includes dependently connected stages [ST(n-1) to ST(n+2)]. The shift register receives the start pulse (VST) or the carry signal (CAR1~CAR4) received from the previous stage as a start pulse and outputs [Gout(n-1)~~ in synchronization with the rising edge of the shift clock (GCLK1~GCLK4). Gout(n+2)] occurs. Shift clocks (GCLK1 to GCLK4) are input to the stages [ST(n-1) to ST(n+2)] through clock wires 51. The output signals of the shift register [Gout(n-1)) to Gout(n+2)] are the gate signals [SCAN1, SCAN1, SCAN(N-1), SCAN(N), EM shown in FIGS. 11 and 12. , EM(N)].
시프트 레지스터의 스테이지들 각각은 도 6a와 같은 패스 게이트(pass-gate) 회로 또는 도 6b와 같은 에지 트리거(Edge trigger) 회로로 구현될 수 있다.Each of the stages of the shift register may be implemented as a pass-gate circuit as shown in FIG. 6A or an edge trigger circuit as shown in FIG. 6B.
패스 게이트 회로의 경우, 도 6a에 도시된 바와 같이 Q 노드의 전압에 따라 온/오프되는 풀업 트랜지스터(Tup)에 시프트 클럭(GCLK)이 입력된다. 에지 트리거 회로의 경우, 도 6b에 도시된 바와 같이 풀업 트랜지스터(Tup)에 게이트 온 전압(VGL)이 공급되고 스타트 펄스(VST)와 시프트 클럭(GCLK1~GCLK4)이 입력된다. 풀다운 트랜지스터(Tdn)는 QB 노드의 전압에 따라 턴-온/오프(turn-on/off)된다. In the case of the pass gate circuit, the shift clock (GCLK) is input to the pull-up transistor (Tup), which is turned on/off depending on the voltage of the Q node, as shown in FIG. 6A. In the case of the edge trigger circuit, as shown in FIG. 6B, the gate-on voltage (VGL) is supplied to the pull-up transistor (Tup), and the start pulse (VST) and shift clock (GCLK1 to GCLK4) are input. The pull-down transistor (Tdn) is turned on/off according to the voltage of the QB node.
패스 게이트 회로에서, Q 노드는 스타트 펄스에 따라 게이트 온 전압(VGL)으로 변한 상태에서 플로팅(floating)된다. Q 노드가 플로팅된 상태에서 시프트 클럭(GCLK)이 풀업 트랜지스터(Tup)에 인가될 때, 부트스트래핑(bootstrapping)에 의해 Q 노드 전압이 도 7에 도시된 게이트 온 전압(VGL) 보다 큰 2VGL으로 변하여 풀업 트랜지스터(Tup)가 턴-온된다. 이 때, 출력 신호[Gout(n)]의 전압이 게이트 온 전압(VGL)으로 변한다. In the pass gate circuit, the Q node is floating with the gate-on voltage (VGL) changed according to the start pulse. When the shift clock (GCLK) is applied to the pull-up transistor (Tup) while the Q node is floating, the Q node voltage changes to 2VGL, which is larger than the gate-on voltage (VGL) shown in FIG. 7 due to bootstrapping. The pull-up transistor (Tup) is turned on. At this time, the voltage of the output signal [Gout(n)] changes to the gate-on voltage (VGL).
에지 트리거 회로는 클럭(GCLK)의 에지에 동기되어 스타트 펄스의 전압으로 출력 신호[Gout(n)]의 전압이 변하기 때문에 스타트 펄스의 위상과 동일한 파형으로 출력 신호[Gout(n)]를 발생한다. 스타트 펄스 파형을 변경하면, 그에 따라 출력 신호의 파형도 변경된다. 에지 트리거 회로에서 입력 신호는 출력 신호와 오버랩(overlap)될 수 있다. The edge trigger circuit is synchronized to the edge of the clock (GCLK) and the voltage of the output signal [Gout(n)] changes with the voltage of the start pulse, so it generates the output signal [Gout(n)] with the same waveform as the phase of the start pulse. . When the start pulse waveform is changed, the waveform of the output signal is also changed accordingly. In an edge trigger circuit, the input signal may overlap with the output signal.
도 8은 본 명세서의 실시예에 따른 게이트 구동부(120)에서 하나의 스테이지 회로를 보여 주는 회로도이다. 도 9는 도 8에 도시된 회로의 입출력 파형을 보여 주는 파형도이다. 게이트 구동부(120)의 회로는 도 8에 도시된 회로에 한정되지 않는다. FIG. 8 is a circuit diagram showing one stage circuit in the gate driver 120 according to an embodiment of the present specification. FIG. 9 is a waveform diagram showing the input and output waveforms of the circuit shown in FIG. 8. The circuit of the gate driver 120 is not limited to the circuit shown in FIG. 8.
도 8 및 도 9를 참조하면, 게이트 구동부(120)는 다수의 트랜지스터들(M1~M8)과, 다수의 커패시터(CQ, CQB)를 포함한다.Referring to FIGS. 8 and 9 , the gate driver 120 includes a plurality of transistors M1 to M8 and a plurality of capacitors CQ and CQB.
제1 트랜지스터(M1a, M1b)는 제2 시프트 클럭(GCLK2)이 공급되는 제2 GCLK 노드의 게이트 온 전압(VGL)에 따라 턴-온되어 VST 노드에 인가되는 신호의 전압을 Q' 노드에 인가한다. 스타트 펄스(VST) 또는 이전 스테이지로부터의 캐리 신호가 VST 노드에 공급된다. Q' 노드와 Q 노드는 제1 트랜지스터(M1a, M1b)로부터 인가되는 게이트 온 전압(VGL)으로 충전된다. 제8 트랜지스터(M8)가 온 상태일 때, Q 노드는 Q' 노드에 연결된다. The first transistors (M1a, M1b) are turned on according to the gate-on voltage (VGL) of the second GCLK node to which the second shift clock (GCLK2) is supplied, and the voltage of the signal applied to the VST node is applied to the Q' node. do. A start pulse (VST) or a carry signal from the previous stage is supplied to the VST node. The Q' node and the Q node are charged with the gate-on voltage (VGL) applied from the first transistors (M1a and M1b). When the eighth transistor M8 is on, the Q node is connected to the Q' node.
제1 트랜지스터(M1a, M1b)는 누설 전류를 줄이기 위하여 듀얼 게이트(dual gate) 구조로 연결된 두 개의 트랜지스터들(M1a, M1b)로 구성될 수 있다. 제1a 트랜지스터(M1a)는 제2 GCLK 노드에 연결된 게이트, VST 노드에 연결된 제1 전극, 및 제1b 트랜지스터(M1b)에 연결된 제2 전극을 포함한다. 제1b 트랜지스터(M1b)는 제2 GCLK 노드에 연결된 게이트, 제1a 트랜지스터(M1a)의 제2 전극에 연결된 제1 전극, 및 Q' 노드에 연결된 제2 전극을 포함한다.The first transistors M1a and M1b may be composed of two transistors M1a and M1b connected in a dual gate structure to reduce leakage current. The 1a transistor M1a includes a gate connected to the second GCLK node, a first electrode connected to the VST node, and a second electrode connected to the 1b transistor M1b. The 1b transistor M1b includes a gate connected to the second GCLK node, a first electrode connected to the second electrode of the 1a transistor M1a, and a second electrode connected to the Q' node.
제2 트랜지스터(M2)는 제1 시프트 클럭(GCLK1)이 인가되는 제1 GCLK 노드의 게이트 온 전압(VGL)에 따라 턴-온된다. 제3 트랜지스터(M3)는 QB 노드의 게이트 온 전압(VGL)에 따라 턴-온된다. QB 노드의 전압이 게이트 온 전압(VGL)이고, 제1 GCLK 노드의 전압이 게이트 온 전압(VGL)일 때 제2 및 제3 트랜지스터들(M2, M3)이 턴-온된다. 이 때, Q 노드와 Q' 노드가 VGH 노드에 연결되어 Q 노드와 Q' 노드의 전압은 게이트 오프 전압(VGH)으로 충전된다. VGH 노드에 게이트 오프 전압(VGH)이 공급된다. 제2 트랜지스터(M2)는 제1 GCLK 노드에 연결된 게이트, Q' 노드에 연결된 제1 전극, 및 제3 트랜지스터(M3)의 제1 전극에 연결된 제2 전극을 포함한다. 제3 트랜지스터(M3)는 QB 노드에 연결된 게이트, 제2 트랜지스터(M2)의 제2 전극에 연결된 제1 전극, 및 VGH 노드에 연결된 제2 전극을 포함한다.The second transistor M2 is turned on according to the gate-on voltage (VGL) of the first GCLK node to which the first shift clock (GCLK1) is applied. The third transistor (M3) is turned on according to the gate-on voltage (VGL) of the QB node. When the voltage of the QB node is the gate-on voltage (VGL) and the voltage of the first GCLK node is the gate-on voltage (VGL), the second and third transistors (M2 and M3) are turned on. At this time, the Q node and Q' node are connected to the VGH node, and the voltages of the Q node and Q' node are charged to the gate-off voltage (VGH). A gate-off voltage (VGH) is supplied to the VGH node. The second transistor M2 includes a gate connected to the first GCLK node, a first electrode connected to the Q' node, and a second electrode connected to the first electrode of the third transistor M3. The third transistor M3 includes a gate connected to the QB node, a first electrode connected to the second electrode of the second transistor M2, and a second electrode connected to the VGH node.
제4 트랜지스터(M4)는 제2 GCLK 노드의 게이트 온 전압(VGL)에 따라 턴-온되어 VGL 노드를 QB 노드에 연결하여 QB 노드의 전압을 VGL로 방전시킨다. VGL 노드에 게이트 온 전압(VGL)이 공급된다. 제4 트랜지스터(M4)는 제2 GCLK 노드에 연결된 게이트, VGL 노드에 연결된 제1 전극, 및 QB 노드에 연결된 제2 전극을 포함한다.The fourth transistor M4 is turned on according to the gate-on voltage (VGL) of the second GCLK node, connects the VGL node to the QB node, and discharges the voltage of the QB node to VGL. Gate-on voltage (VGL) is supplied to the VGL node. The fourth transistor M4 includes a gate connected to the second GCLK node, a first electrode connected to the VGL node, and a second electrode connected to the QB node.
제5 트랜지스터(M5)는 Q' 노드의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 GCLK 노드를 QB 노드에 연결한다. 제5 트랜지스터(M5)는 Q' 노드에 연결된 게이트, 제2 GCLK 노드에 연결된 제1 전극, 및 QB 노드에 연결된 제2 전극을 포함한다. 제4 트랜지스터(M4)의 게이트 전압이 게이트 온 전압(VGL)이고 제3 트랜지스터(M3)의 게이트 전압이 게이트 오프 전압(VGL)일 때 VGL 노드와 QB 노드가 단락(short)될 수 있다. 이 경우, 제5 트랜지스터(M5)가 턴-온되어 제4 트랜지스터(M4)의 게이트 노드를 VGH 노드에 연결하여 제4 트랜지스터(M4)를 턴-오프시킴으로써 VGL 노드와 QB 노드가 단락되는 현상을 방지한다. The fifth transistor M5 is turned on according to the gate-on voltage (VGL) of the Q' node and connects the second GCLK node to the QB node. The fifth transistor M5 includes a gate connected to the Q' node, a first electrode connected to the second GCLK node, and a second electrode connected to the QB node. When the gate voltage of the fourth transistor M4 is the gate-on voltage (VGL) and the gate voltage of the third transistor (M3) is the gate-off voltage (VGL), the VGL node and the QB node may be shorted. In this case, the fifth transistor M5 is turned on and the gate node of the fourth transistor M4 is connected to the VGH node to turn the fourth transistor M4 off, thereby preventing the VGL node and the QB node from being short-circuited. prevent.
제6 트랜지스터(M6)는 Q 노드의 전압이 부트스트래핑에 의해 게이트 온 전압(VGL) 보다 더 낮은 전압(2VGL)으로 변할 때 턴-온되어 출력 신호[Gout(n)]의 전압이 게이트 온 전압(VGL)으로 변하게 하는 풀업 트랜지스터이다. 제6 트랜지스터(M6)는 Q 노드에 연결된 게이트, 제1 GCLK 노드에 연결된 제1 전극, 및 출력 노드에 연결된 제2 전극을 포함한다. 출력 노드는 픽셀들에 연결된 게이트 라인에 연결된다. The sixth transistor (M6) is turned on when the voltage of the Q node changes to a voltage (2VGL) lower than the gate-on voltage (VGL) by bootstrapping, so that the voltage of the output signal [Gout(n)] becomes the gate-on voltage. It is a pull-up transistor that changes to (VGL). The sixth transistor M6 includes a gate connected to the Q node, a first electrode connected to the first GCLK node, and a second electrode connected to the output node. The output node is connected to gate lines connected to pixels.
제7 트랜지스터(M7)는 QB 노드의 전압이 게이트 온 전압(VGL)일 때 턴-온되어 출력 신호[Gout(n)]의 전압을 게이트 오프 전압(VGH)으로 변하게 하는 풀다운 트랜지스터이다. 제7 트랜지스터(M7)는 QB 노드에 연결된 게이트, 출력 노드에 연결된 제1 전극, 및 VGH 노드에 연결된 제2 전극을 포함한다.The seventh transistor M7 is a pull-down transistor that turns on when the voltage of the QB node is the gate-on voltage (VGL) and changes the voltage of the output signal [Gout(n)] to the gate-off voltage (VGH). The seventh transistor M7 includes a gate connected to the QB node, a first electrode connected to the output node, and a second electrode connected to the VGH node.
제8 트랜지스터(M8)는 VGL 노드의 게이트 온 전압(VGL)에 따라 턴-온되어 Q' 노드를 Q 노드에 연결한다. 제8 트랜지스터(M8)는 VGL 노드에 연결된 게이트, Q' 노드에 연결된 제1 전극, 및 Q 노드에 연결된 제2 전극을 포함한다. 제8 트랜지스터(M8)는 Q' 노드의 전압이 VGL이고, Q 노드의 전압이 2VGL일 때 턴-오프되어 Q' 노드와 Q 노드를 분리한다. The eighth transistor M8 is turned on according to the gate-on voltage (VGL) of the VGL node and connects the Q' node to the Q node. The eighth transistor M8 includes a gate connected to the VGL node, a first electrode connected to the Q' node, and a second electrode connected to the Q node. The eighth transistor M8 is turned off when the voltage of the Q' node is VGL and the voltage of the Q node is 2VGL to separate the Q' node and the Q node.
제1 커패시터(CQ)는 Q 노드와 출력 노드 사이에 형성된다. 제1 커패시터(CQ)는 Q 노드의 부트스트래핑을 위한 커패시터이다. 제1 커패시터(CQ)는 출력 노드와 Q 노드를 커패시터 커플링으로 연결하여 출력 노드의 전압이 시프트 클럭(GCLK)의 게이트 온 전압(VGL)으로 충전될 때 Q 노드가 2VGL로 충전되도록 Q 노드를 부스팅한다. 제2 커패시터(CQB)는 QB 노드와 VGH 노드 사이에 형성된다. 제2 커패시터(CQB)는 제7 트랜지스터(M7)가 턴-온될 때 QB 노드의 전압을 게이트 오프 전압(VGH)으로 유지한다.The first capacitor CQ is formed between the Q node and the output node. The first capacitor (CQ) is a capacitor for bootstrapping of the Q node. The first capacitor (CQ) connects the output node and the Q node through capacitor coupling, so that the Q node is charged to 2VGL when the voltage of the output node is charged to the gate-on voltage (VGL) of the shift clock (GCLK). Boosting. The second capacitor (CQB) is formed between the QB node and the VGH node. The second capacitor CQB maintains the voltage of the QB node at the gate-off voltage VGH when the seventh transistor M7 is turned on.
제2 시프트 클럭(GCLK2)은 제1 시프트 클럭(GCLK1)에 대하여 역위상의 클럭으로 발생될 수 있다. The second shift clock GCLK2 may be generated as a clock in anti-phase with respect to the first shift clock GCLK1.
제2 시프트 클럭(GCLK2)과 Q' 노드의 전압이 게이트 온 전압(VGL)일 때 제4 및 제5 트랜지스터(M4, M5)가 턴-온되어 QB 노드의 전압이 게이트 온 전압(VGL)이다.When the voltage of the second shift clock (GCLK2) and the Q' node is the gate-on voltage (VGL), the fourth and fifth transistors (M4, M5) are turned on and the voltage of the QB node is the gate-on voltage (VGL). .
Q 노드가 게이트 온 전압(VGL)으로 충전된 상태에서, 제1 시프트 클럭(GCLK1)이 게이트 온 전압(VGL)으로 변할 때, Q 노드의 전압(Q)이 2VGL로 변하여 풀업 트랜지스터(M6)가 턴-온되어 출력 신호[Gout(n)]의 전압이 게이트 온 전압(VGL)으로 변한다. 이어서, 제2 시프트 클럭(GCLK2)이 게이트 온 전압(VGL)으로 변하면, QB 노드의 전압이 게이트 온 전압(VGL)으로 변하고, Q 노드, QB 노드 및 출력 노드의 전압이 게이트 오프 전압(VGH)으로 변한다. With the Q node charged to the gate-on voltage (VGL), when the first shift clock (GCLK1) changes to the gate-on voltage (VGL), the voltage (Q) of the Q node changes to 2VGL and the pull-up transistor (M6) It is turned on and the voltage of the output signal [Gout(n)] changes to the gate-on voltage (VGL). Then, when the second shift clock (GCLK2) changes to the gate-on voltage (VGL), the voltage of the QB node changes to the gate-on voltage (VGL), and the voltages of the Q node, QB node, and output node change to the gate-off voltage (VGH). changes to
도 10은 본 발명의 픽셀 회로를 개략적으로 보여 주는 도면이다.Figure 10 is a diagram schematically showing the pixel circuit of the present invention.
도 10을 참조하면, 픽셀 회로는 제1 내지 제3 회로부들(10, 20, 30)과, 제1 내지 제3 연결부들(12, 23, 13)을 포함할 수 있다. 이 픽셀 회로에서 하나 이상의 구성 요소가 생략되거나 추가될 수 있고 내부 보상 회로가 포함될 수 있다. Referring to FIG. 10 , the pixel circuit may include first to third circuit units 10, 20, and 30 and first to third connection units 12, 23, and 13. One or more components may be omitted or added to this pixel circuit and an internal compensation circuit may be included.
제1 회로부(10)는 픽셀 구동 전압(ELVDD)을 구동 소자(DT)에 공급한다. 구동 소자(DT)는 게이트(DRG), 소스(DRS), 및 드레인(DRD)을 포함한 트랜지스터로 구현될 수 있다. 제2 회로부(20)는 구동 소자(DT)의 게이트(DRG)에 연결된 커패시터(Cst)를 충전하고, 1 프레임 기간 동안 커패시터(Cst)의 전압을 유지한다. 제3 회로부(30)는 구동 소자(DT)를 통해 ELVDD로부터 공급되는 전류를 발광 소자(EL)에 제공하여 전류를 빛으로 전환한다. 제1 연결부(12)는 제1 회로부(10)와 제2 회로부(20)를 연결한다. 제2 연결부(23)는 제2 회로부(20)와 제3 회로부(30)를 연결한다. 제3 연결부(13)는 제3 회로부(30)와 제1 회로부(10)를 연결한다. The first circuit unit 10 supplies the pixel driving voltage ELVDD to the driving element DT. The driving element DT may be implemented as a transistor including a gate (DRG), a source (DRS), and a drain (DRD). The second circuit unit 20 charges the capacitor Cst connected to the gate DRG of the driving element DT and maintains the voltage of the capacitor Cst for one frame period. The third circuit unit 30 provides the current supplied from the ELVDD through the driving element DT to the light emitting element EL to convert the current into light. The first connection part 12 connects the first circuit part 10 and the second circuit part 20. The second connection portion 23 connects the second circuit portion 20 and the third circuit portion 30. The third connection part 13 connects the third circuit part 30 and the first circuit part 10.
픽셀 회로는 도 11 및 도 12와 같은 픽셀 회로로 구현될 수 있다. The pixel circuit may be implemented as a pixel circuit as shown in FIGS. 11 and 12.
도 11 및 도 12는 도 10에 도시된 픽셀 회로를 상세히 보여 주는 회로도들이다. 도 11 및 도 12에 도시된 픽셀 회로들은 제N 픽셀 라인에 속한 임의의 서브 픽셀 회로이다. 이 픽셀 회로들은 구동 소자(DT)의 문턱 전압(Vth)을 센싱하고 그 문턱 전압(Vth)만큼 구동 소자(DT)의 게이트 전압을 보상하는 내부 보상 회로를 포함한다. FIGS. 11 and 12 are circuit diagrams showing the pixel circuit shown in FIG. 10 in detail. The pixel circuits shown in FIGS. 11 and 12 are arbitrary subpixel circuits belonging to the Nth pixel line. These pixel circuits include an internal compensation circuit that senses the threshold voltage (Vth) of the driving element (DT) and compensates the gate voltage of the driving element (DT) by the threshold voltage (Vth).
표시패널은 도 11 및 도 12에 도시된 바와 같이 ELVDD를 픽셀들(P)에 공급하기 위한 ELVDD 배선(61), ELVSS를 픽셀들(P)에 공급하기 위한 ELVSS 배선(62), 및 픽셀 회로를 초기화하기 위한 초기화 전압(Vref, Vini)을 픽셀들(P)에 공급하기 위한 Vini/Vref 배선(63)을 포함할 수 있다. 전원 라인들(61, 62, 63)은 전원부(304)의 출력 채널들에 연결된다. As shown in FIGS. 11 and 12, the display panel includes an ELVDD wire 61 for supplying ELVDD to the pixels P, an ELVSS wire 62 for supplying ELVSS to the pixels P, and a pixel circuit. It may include a Vini/Vref line 63 for supplying initialization voltages (Vref, Vini) for initializing to the pixels (P). Power lines 61, 62, and 63 are connected to output channels of the power supply unit 304.
도 11을 참조하면, 본 발명의 제1 실시예에 따른 픽셀 회로는 발광 소자(EL)와, 다수의 트랜지스터들(T1~T5, DT), 커패시터(Cst) 등을 포함한다.Referring to FIG. 11, the pixel circuit according to the first embodiment of the present invention includes a light emitting element (EL), a plurality of transistors (T1 to T5, DT), a capacitor (Cst), etc.
트랜지스터들(T1~T5, DT)은 p 채널 트랜지스터로 구현될 수 있다. 트랜지스터들(T1~T5, DT)은 스위치 소자들(T1, T5)과, 구동 소자(DT)를 포함한다.The transistors (T1 to T5, DT) may be implemented as p-channel transistors. The transistors (T1 to T5, DT) include switch elements (T1, T5) and a driving element (DT).
발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드는 제4 노드(n4)를 통해 제4 및 제5 스위치 소자들(T4, T5)에 연결된다. OLED의 캐소드는 저전위 전원 전압(ELVSS)이 인가되는 ELVSS 배선(62)에 연결된다. 구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)로 흐르는 전류양을 조절하여 발광 소자(EL)를 구동한다. 발광 소자(EL)로 흐르는 전류는 제4 스위치 소자(T4)에 의해 스위칭될 수 있다. The light emitting element (EL) can be implemented as OLED. OLED includes an organic compound layer formed between an anode and a cathode. The organic compound layer may include, but is not limited to, a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), and an electron injection layer (EIL). The anode of the OLED is connected to the fourth and fifth switch elements (T4 and T5) through the fourth node (n4). The cathode of the OLED is connected to the ELVSS wiring 62 to which the low-potential power supply voltage (ELVSS) is applied. The driving element DT drives the light emitting element EL by adjusting the amount of current flowing into the light emitting element EL according to the gate-source voltage Vgs. The current flowing through the light emitting element (EL) may be switched by the fourth switch element (T4).
커패시터(Cst)는 제1 노드(n1)와 제2 노드(n2) 사이에 연결된다. 제1 노드(n1)는 제1 스위치 소자(T1)의 제2 전극, 제3 스위치 소자(T3)의 제1 전극, 및 커패시터(Cst)의 제1 전극에 연결된다. 제2 노드(n2)는 커패시터(Cst)의 제2 전극, 구동 소자(DT)의 게이트, 및 제2 스위치 소자(T2)의 제1 전극에 연결된다. 커패시터(Cst)에 센싱된 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상된 데이터 전압(Vdata)이 충전된다.The capacitor Cst is connected between the first node n1 and the second node n2. The first node n1 is connected to the second electrode of the first switch element T1, the first electrode of the third switch element T3, and the first electrode of the capacitor Cst. The second node n2 is connected to the second electrode of the capacitor Cst, the gate of the driving element DT, and the first electrode of the second switch element T2. The compensated data voltage (Vdata) is charged by the threshold voltage (Vth) of the driving element (DT) sensed in the capacitor (Cst).
제1 스위치 소자(T1)는 제2 스캔 신호(SCAN2)에 응답하여 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다. 제1 스위치 소자(T1)는 제2 게이트 라인(122)에 연결된 게이트, 데이터 라인(131)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다. The first switch element T1 supplies the data voltage Vdata to the first node n1 in response to the second scan signal SCAN2. The first switch element T1 includes a gate connected to the second gate line 122, a first electrode connected to the data line 131, and a second electrode connected to the first node n1.
제2 스캔 신호(SCAN2)는 제2 게이트 라인(122)을 통해 픽셀들(P)에 공급된다. 제2 스캔 신호(SCAN2)는 게이트 온 전압(VGL)의 펄스로 발생된다. 제2 스캔 신호(SCAN2)의 펄스는 센싱 단계(Ts)을 정의한다. 제2 스캔 신호(SCAN2)의 펄스폭은 대략 1 수평 기간(1H)으로 설정될 수 있다. 제2 스캔 신호(SCAN2)는 제1 스캔 신호(SCAN1) 보다 늦게 게이트 온 전압(VGL)으로 변하고, 제1 스캔 신호(SCAN1)와 동시에 게이트 오프 전압(VGH)으로 변한다. 제2 스캔 신호(SCAN2)의 펄스폭은 제1 스캔 신호(SCAN1)의 그 것 보다 작게 설정된다. 초기화 단계(Ti)과 발광 단계(Tem) 동안, 제2 스캔 신호(SCAN2)의 전압은 게이트 오프 전압(VGH)을 유지한다. The second scan signal SCAN2 is supplied to the pixels P through the second gate line 122. The second scan signal SCAN2 is generated as a pulse of the gate-on voltage VGL. The pulse of the second scan signal (SCAN2) defines the sensing stage (Ts). The pulse width of the second scan signal SCAN2 may be set to approximately 1 horizontal period (1H). The second scan signal SCAN2 changes to the gate-on voltage VGL later than the first scan signal SCAN1 and changes to the gate-off voltage VGH at the same time as the first scan signal SCAN1. The pulse width of the second scan signal SCAN2 is set to be smaller than that of the first scan signal SCAN1. During the initialization phase (Ti) and the light emission phase (Tem), the voltage of the second scan signal (SCAN2) maintains the gate-off voltage (VGH).
제2 스위치 소자(T2)는 제1 스캔 신호(SCAN1)에 응답하여 구동 소자(DT)의 게이트와 구동 소자(DT)의 제2 전극을 연결하여 구동 소자(DT)를 다이오드(Diode)로 동작하게 한다. 제2 스위치 소자(T2)는 제1 게이트 라인(121)에 연결된 게이트, 제2 노드(n2)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. The second switch element (T2) connects the gate of the driving element (DT) and the second electrode of the driving element (DT) in response to the first scan signal (SCAN1) to operate the driving element (DT) as a diode. Let's do it. The second switch element T2 includes a gate connected to the first gate line 121, a first electrode connected to the second node n2, and a second electrode connected to the third node n3.
제1 스캔 신호(SCAN1)는 제1 게이트 라인(121)을 통해 픽셀들(P)에 공급된다. 제1 스캔 신호(SCAN1)는 게이트 온 전압(VGL)의 펄스로 발생될 수 있다. 제1 스캔 신호(SCAN1)의 펄스는 초기화 단계(Ti)과 센싱 단계(Ts)을 정의한다. 발광 단계(Tem) 동안, 제1 스캔 신호(SCAN1)의 전압은 게이트 오프 전압(VGH)을 유지한다. The first scan signal SCAN1 is supplied to the pixels P through the first gate line 121. The first scan signal SCAN1 may be generated as a pulse of the gate-on voltage VGL. The pulse of the first scan signal (SCAN1) defines the initialization phase (Ti) and the sensing phase (Ts). During the light emission phase (Tem), the voltage of the first scan signal (SCAN1) maintains the gate-off voltage (VGH).
제3 스위치 소자(T3)는 EM 신호[EM(N)]에 응답하여 소정의 기준 전압(Vref)을 제1 노드(n1)에 공급한다. 기준 전압(Vref)은 Vini/Vref 배선(63)을 통해 픽셀들(P)에 공급된다. 제3 스위치 소자(T3)는 제3 게이트 라인(123)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 Vini/Vref 배선(63)에 연결된 제2 전극을 포함한다. EM 신호[EM(N)]는 발광 소자(EL)의 온/오프(on/off) 시간을 정의한다. The third switch element T3 supplies a predetermined reference voltage (Vref) to the first node (n1) in response to the EM signal [EM(N)]. The reference voltage Vref is supplied to the pixels P through the Vini/Vref line 63. The third switch element T3 includes a gate connected to the third gate line 123, a first electrode connected to the first node n1, and a second electrode connected to the Vini/Vref wire 63. The EM signal [EM(N)] defines the on/off time of the light emitting element (EL).
EM 신호[EM(N)]의 펄스는 센싱 단계(Ts) 동안 제1 노드(n1)와 Vini/Vref 배선(63) 사이의 전류 패스(current path)를 차단하고, 발광 소자(EL)의 전류 패스를 차단하기 위하여 게이트 오프 전압(VGH)로 발생될 수 있다. EM 신호[EM(N)]는 제2 스캔 신호(SCAN2)가 게이트 온 전압(VGL)으로 반전될 때 게이트 오프 전압(VGH)으로 반전되고, 제1 및 제2 스캔 신호(SCAN1, SCAN2)가 게이트 오프 전압(VGH)으로 반전된 후에 게이트 온 전압(VGL)으로 반전될 수 있다. 하위 계조 또는 저계조의 휘도를 정밀하게 표현하기 위하여, EM 신호[EM(N)]는 발광 단계(Tem) 동안 소정의 듀티비(duty ration)로 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙(swing)할 수 있다. The pulse of the EM signal [EM(N)] blocks the current path between the first node (n1) and the Vini/Vref wire 63 during the sensing stage (Ts), and the current of the light emitting element (EL) It can be generated as a gate-off voltage (VGH) to block the path. The EM signal [EM(N)] is inverted to the gate-off voltage (VGH) when the second scan signal (SCAN2) is inverted to the gate-on voltage (VGL), and the first and second scan signals (SCAN1, SCAN2) are inverted to the gate-on voltage (VGL). After being inverted to the gate-off voltage (VGH), it may be inverted to the gate-on voltage (VGL). In order to precisely express the luminance of a lower gray level or low gray level, the EM signal [EM(N)] is adjusted to the gate-on voltage (VGL) and gate-off voltage (VGH) at a predetermined duty ratio during the emission phase (Tem). ) can swing between.
제4 스위치 소자(T4)는 EM 신호[EM(N)]에 응답하여 발광 소자(EL)의 전류 패스를 스위칭한다. 제4 스위치 소자(T4)의 게이트는 제3 게이트 라인(123)에 연결된다. 제4 스위치 소자(T4)의 제1 전극은 제3 노드(n3)에 연결되고, 제4 스위치 소자(T4)의 제2 전극은 제4 노드(n4)에 연결된다. The fourth switch element T4 switches the current path of the light emitting element EL in response to the EM signal [EM(N)]. The gate of the fourth switch element T4 is connected to the third gate line 123. The first electrode of the fourth switch element T4 is connected to the third node n3, and the second electrode of the fourth switch element T4 is connected to the fourth node n4.
제5 스위치 소자(T5)는 제1 스캔 신호(SCAN1)의 게이트 온 전압(VGL)에 따라 턴-온되어 초기화 단계(Ti)과 센싱 단계(Ts) 동안 제4 노드(n4)에 기준 전압(Vref)을 공급한다. 초기화 단계(Ti)과 센싱 단계(Ts) 동안, 발광 소자(EL)의 애노드 전압이 기준 전압(Vref)으로 방전된다. 이 때, 발광 소자(EL)는 애노드와 캐소드간 전압이 자신의 문턱 전압 보다 작기 때문에 발광되지 않는다. 제5 스위치 소자(T5)는 제1 게이트 라인(121)에 연결된 게이트, Vini/Vref 배선(63)에 연결된 제1 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다. The fifth switch element (T5) is turned on according to the gate-on voltage (VGL) of the first scan signal (SCAN1) and applies a reference voltage ( Vref) is supplied. During the initialization step (Ti) and the sensing step (Ts), the anode voltage of the light emitting device (EL) is discharged to the reference voltage (Vref). At this time, the light emitting element EL does not emit light because the voltage between the anode and cathode is less than its threshold voltage. The fifth switch element T5 includes a gate connected to the first gate line 121, a first electrode connected to the Vini/Vref wire 63, and a second electrode connected to the fourth node n4.
구동 소자(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류를 조절하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, ELVDD 배선(61)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 픽셀 구동 전압(ELVDD)은 ELVDD 배선(61)을 통해 픽셀들(P)에 공급된다.The driving element DT drives the light emitting element EL by controlling the current flowing through the light emitting element EL according to the gate-source voltage Vgs. The driving element DT includes a gate connected to the second node n2, a first electrode connected to the ELVDD wire 61, and a second electrode connected to the third node n3. The pixel driving voltage ELVDD is supplied to the pixels P through the ELVDD wire 61.
도 12를 참조하면, 본 발명의 제2 실시예에 따른 픽셀 회로는 발광 소자(EL)와, 다수의 트랜지스터들(T11~T16, DT), 커패시터(Cst) 등을 포함한다.Referring to FIG. 12, the pixel circuit according to the second embodiment of the present invention includes a light emitting element (EL), a plurality of transistors (T11 to T16, DT), a capacitor (Cst), etc.
트랜지스터들(T11~T16, DT)은 p 채널 트랜지스터로 구현될 수 있다. 트랜지스터들(T11~T16, DT)은 스위치 소자들(T11~T16)과, 구동 소자(DT)를 포함한다.The transistors (T11 to T16, DT) may be implemented as p-channel transistors. The transistors (T11 to T16, DT) include switch elements (T11 to T16) and a driving element (DT).
이 픽셀 회로에 인가되는 게이트 신호는 제N-1 스캔 신호[SCAN(N-1)], 제N 스캔 신호[SCAN(N)], 및 EM 신호[EM(N)]를 포함한다. 제N-1 스캔 신호[SCAN(N-1)]는 제N-1 픽셀 라인의 데이터 전압(Vdata)에 동기된다. 제N 스캔 신호[SCAN(N)]는 제N 픽셀 라인의 데이터 전압(Vdata)에 동기된다. 제N 스캔 신호[SCAN(N)]의 펄스는 제N-1 스캔 신호(SCAN(N-1))와 동일한 펄스폭으로 발생되고, 제N-1 스캔 신호[SCAN(N-1)]의 펄스 보다 늦게 발생된다.The gate signal applied to this pixel circuit includes the N-1th scan signal [SCAN(N-1)], the Nth scan signal [SCAN(N)], and the EM signal [EM(N)]. The N-1th scan signal [SCAN(N-1)] is synchronized with the data voltage (Vdata) of the N-1th pixel line. The Nth scan signal [SCAN(N)] is synchronized with the data voltage (Vdata) of the Nth pixel line. The pulse of the Nth scan signal [SCAN(N)] is generated with the same pulse width as the N-1th scan signal (SCAN(N-1)), and the pulse of the Nth scan signal [SCAN(N-1)] is generated with the same pulse width as the N-1th scan signal [SCAN(N-1)]. It occurs later than the pulse.
커패시터(Cst)는 제1 노드(n11)와 제2 노드(n12) 사이에 연결된다. 픽셀 구동 전압(ELVDD)은 ELVDD 배선(61)을 통해 픽셀 회로에 공급된다. 제1 노드(n11)는 ELVDD 배선(61), 제3 스위치 소자(T13)의 제1 전극, 및 커패시터(Cst)의 제1 전극에 연결된다. The capacitor Cst is connected between the first node n11 and the second node n12. The pixel driving voltage (ELVDD) is supplied to the pixel circuit through the ELVDD wire 61. The first node (n11) is connected to the ELVDD wire 61, the first electrode of the third switch element (T13), and the first electrode of the capacitor (Cst).
제2 노드(n12)는 커패시터(Cst)의 제2 전극, 구동 소자(DT)의 게이트, 제1 스위치 소자(T11)의 제1 전극, 및 제5 스위치 소자(T15)의 제1 전극에 연결된다.The second node n12 is connected to the second electrode of the capacitor Cst, the gate of the driving element DT, the first electrode of the first switch element T11, and the first electrode of the fifth switch element T15. do.
제1 스위치 소자(T11)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 구동 소자(DT)의 게이트와 제2 전극을 연결한다. 제1 스위치 소자(T11)는 제2 게이트 라인(125)에 연결된 게이트, 제2 노드(n12)에 연결된 제1 전극, 및 제3 노드(n13)에 연결된 제2 전극을 포함한다. 제N 스캔 신호[SCAN(N)]는 제2 게이트 라인(125)을 통해 픽셀들(P)에 공급된다. 제3 노드(n13)는 구동 소자(DT)의 제2 전극, 제1 스위치 소자(T11)의 제2 전극, 및 제4 스위치 소자(T14)의 제1 전극에 연결된다. The first switch element T11 is turned on according to the gate-on voltage VGL of the Nth scan signal [SCAN(N)] and connects the gate of the driving element DT to the second electrode. The first switch element T11 includes a gate connected to the second gate line 125, a first electrode connected to the second node n12, and a second electrode connected to the third node n13. The Nth scan signal [SCAN(N)] is supplied to the pixels P through the second gate line 125. The third node n13 is connected to the second electrode of the driving element DT, the second electrode of the first switch element T11, and the first electrode of the fourth switch element T14.
제2 스위치 소자(T12)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 데이터 전압(Vdata)을 구동 소자(DT)의 제1 전극에 인가한다. 제2 스위치 소자(T12)는 제2 게이트 라인(125)에 연결된 게이트, 제5 노드(n15)에 연결된 제1 전극, 및 데이터 라인(131)에 연결된 제2 전극을 포함한다. 제5 노드(n15)는 구동 소자(DT)의 제1 전극, 제2 스위치 소자(T12)의 제1 전극, 및 제3 스위치 소자(T13)의 제2 전극에 연결된다. The second switch element T12 is turned on according to the gate-on voltage VGL of the Nth scan signal [SCAN(N)] and applies the data voltage Vdata to the first electrode of the driving element DT. The second switch element T12 includes a gate connected to the second gate line 125, a first electrode connected to the fifth node n15, and a second electrode connected to the data line 131. The fifth node n15 is connected to the first electrode of the driving element DT, the first electrode of the second switch element T12, and the second electrode of the third switch element T13.
제3 스위치 소자(T13)는 EM 신호[EM(N)]에 응답하여 픽셀 구동 전압(ELVDD)을 구동 소자(DT)의 제1 전극에 공급한다. 제3 스위치 소자(T13)는 제3 게이트 라인(126)에 연결된 게이트, ELVDD 배선(61)에 연결된 제1 전극, 및 제5 노드(n15)에 연결된 제2 전극을 포함한다. EM 신호[EM(N)]는 제3 게이트 라인(126)을 통해 픽셀들(P)에 공급된다. The third switch element T13 supplies the pixel driving voltage ELVDD to the first electrode of the driving element DT in response to the EM signal [EM(N)]. The third switch element T13 includes a gate connected to the third gate line 126, a first electrode connected to the ELVDD wire 61, and a second electrode connected to the fifth node n15. The EM signal [EM(N)] is supplied to the pixels P through the third gate line 126.
제4 스위치 소자(T14)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 구동 소자(DT)의 제2 전극을 발광 소자(EL)의 애노드에 연결한다. 제4 스위치 소자(T14)의 게이트는 제3 게이트 라인(126)에 연결된다. 제4 스위치 소자(T14)의 제1 전극은 제3 노드(n13)에 연결되고, 제4 스위치 소자(T14)의 제2 전극은 제4 노드(n14)에 연결된다. 제4 노드(n14)는 발광 소자(EL)의 애노드, 제4 스위치 소자(T14)의 제2 전극, 및 제6 스위치 소자(T16)의 제2 전극에 연결된다.The fourth switch element T14 is turned on according to the gate-on voltage VGL of the EM signal [EM(N)] to connect the second electrode of the driving element DT to the anode of the light emitting element EL. The gate of the fourth switch element T14 is connected to the third gate line 126. The first electrode of the fourth switch element T14 is connected to the third node n13, and the second electrode of the fourth switch element T14 is connected to the fourth node n14. The fourth node n14 is connected to the anode of the light emitting element EL, the second electrode of the fourth switch element T14, and the second electrode of the sixth switch element T16.
제5 스위치 소자(T15)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 노드(n12)를 Vini/Vref 배선(63)에 연결하여 초기화 단계(Ti) 동안 커패시터(Cst)와 구동 소자(DT)의 게이트를 초기화한다. 제5 스위치 소자(T15)는 제1 게이트 라인(124)에 연결된 게이트, 제2 노드(n12)에 연결된 제1 전극, 및 Vini/Vref 배선(63)에 연결된 제2 전극을 포함한다. The fifth switch element (T15) is turned on according to the gate-on voltage (VGL) of the N-1 scan signal [SCAN(N-1)] to connect the second node (n12) to the Vini/Vref wire 63. By connecting, the gate of the capacitor (Cst) and the driving element (DT) are initialized during the initialization phase (Ti). The fifth switch element T15 includes a gate connected to the first gate line 124, a first electrode connected to the second node n12, and a second electrode connected to the Vini/Vref wire 63.
제N-1 스캔 신호[SCAN(N-1)]는 제1 게이트 라인(124)을 통해 픽셀들(P)에 공급된다. 초기화 전압(Vini)은 Vini/Vref 배선(63)을 통해 픽셀들(P)에 공급된다.The N-1th scan signal [SCAN(N-1)] is supplied to the pixels P through the first gate line 124. The initialization voltage Vini is supplied to the pixels P through the Vini/Vref line 63.
제6 스위치 소자(T16)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 초기화 단계(Ti) 동안 Vini/Vref 배선(63)을 발광 소자(EL)의 애노드에 연결한다. 초기화 단계(Ti) 동안 발광 소자(EL)의 애노드 전압이 제6 스위치 소자(T16)를 통해 초기화 전압(Vini)으로 방전된다. 이 때, 발광 소자(EL)는 애노드와 캐소드간 전압이 자신의 문턱 전압 보다 작기 때문에 발광되지 않는다. 제6 스위치 소자(T16)는 제1 게이트 라인(124)에 연결된 게이트, Vini/Vref 배선(63)에 연결된 제1 전극, 및 제4 노드(n14)에 연결된 제2 전극을 포함한다.The sixth switch element (T16) is turned on according to the gate-on voltage (VGL) of the N-1 scan signal [SCAN(N-1)] to emit light on the Vini/Vref wire 63 during the initialization phase (Ti). Connect to the anode of the element (EL). During the initialization step (Ti), the anode voltage of the light emitting device (EL) is discharged to the initialization voltage (Vini) through the sixth switch device (T16). At this time, the light emitting element EL does not emit light because the voltage between the anode and cathode is less than its threshold voltage. The sixth switch element T16 includes a gate connected to the first gate line 124, a first electrode connected to the Vini/Vref wire 63, and a second electrode connected to the fourth node n14.
구동 소자(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류를 조절하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제2 노드(n12)에 연결된 게이트, 제5 노드(n15)에 연결된 제1 전극, 및 제3 노드(n13)에 연결된 제2 전극을 포함한다. The driving element DT drives the light emitting element EL by controlling the current flowing through the light emitting element EL according to the gate-source voltage Vgs. The driving element DT includes a gate connected to the second node n12, a first electrode connected to the fifth node n15, and a second electrode connected to the third node n13.
도 13a 내지 도 15b는 도 11에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다. 도 13a는 초기화 단계(Ti)에 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 14a는 센싱 단계(Ts)에 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 15a는 발광 단계(Tem) 동안 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 13a, 도 14a 및 도 15a에서 흐리게 보이는 트랜지스터는 오프 상태의 트랜지스터이다. 도 13b, 도 14b 및 도 15b는 도 11에 도시된 픽셀 회로에 인가되는 게이트 신호를 보여 주는 파형도들이다. FIGS. 13A to 15B are diagrams showing step-by-step the operation of the pixel circuit shown in FIG. 11. FIG. 13A is a diagram showing a current path flowing through a pixel circuit in the initialization phase (Ti). Figure 14a is a diagram showing the current path flowing through the pixel circuit in the sensing stage (Ts). FIG. 15A is a diagram showing a current path flowing through a pixel circuit during the light emission phase (Tem). Transistors that appear blurred in FIGS. 13A, 14A, and 15A are transistors in an off state. FIGS. 13B, 14B, and 15B are waveform diagrams showing gate signals applied to the pixel circuit shown in FIG. 11.
도 13a 및 도 13b를 참조하면, 초기화 단계(Ti)에 제1 스캔 신호(SCAN1)와 EM 신호[EM(N)]의 전압이 게이트 온 전압(VGL)이다. 제2 내지 제5 스위치 소자들(T2~T5)이 초기화 단계(Ti)에 턴-온되어 제1 노드(n1), 제2 노드(n2) 및 제4 노드(n4)의 전압이 기준 전압(Vref)으로 방전된다. 그 결과, 초기화 단계(Ti)에 커패시터(Cst), 구동 소자(DT)의 게이트 전압, 및 발광 소자(EL)의 애노드 전압이 기준 전압(Vref)으로 초기화된다. Referring to FIGS. 13A and 13B, the voltage of the first scan signal SCAN1 and the EM signal [EM(N)] in the initialization step Ti is the gate-on voltage VGL. The second to fifth switch elements (T2 to T5) are turned on in the initialization stage (Ti) so that the voltages of the first node (n1), the second node (n2), and the fourth node (n4) become the reference voltage ( Vref) is discharged. As a result, in the initialization step (Ti), the capacitor (Cst), the gate voltage of the driving element (DT), and the anode voltage of the light emitting element (EL) are initialized to the reference voltage (Vref).
도 14a 및 도 14b를 참조하면, 센싱 단계(Ts)에 제1 스캔 신호(SCAN1)와 제2 스캔 신호(SCAN2)의 전압이 게이트 온 전압(VGL)이다. 제1, 제2 및 제5 스위치 소자들(T1, T2, T5)이 센싱 단계(Ts)에 턴-온된다. 이 때, 데이터 전압(Vdata)이 제1 노드(n1)에 인가되고, 제2 노드(n2)의 전압이 VDD+Vth으로 변한다. 그 결과, 센싱 단계(Ts)에 구동 소자(DT)의 문턱 전압(Vth)이 센싱되어 제2 노드(n2)에 충전된다. 커패시터(Cst)에 센싱 단계(Ts) 동안 구동 소자(DT)의 문턱 전압(Vth)이 보상된 데이터 전압(Vdata)이 충전된다. Referring to FIGS. 14A and 14B , the voltage of the first scan signal SCAN1 and the second scan signal SCAN2 is the gate-on voltage VGL in the sensing stage Ts. The first, second, and fifth switch elements T1, T2, and T5 are turned on in the sensing stage Ts. At this time, the data voltage Vdata is applied to the first node n1, and the voltage of the second node n2 changes to VDD+Vth. As a result, in the sensing stage (Ts), the threshold voltage (Vth) of the driving element (DT) is sensed and charged to the second node (n2). The data voltage (Vdata) obtained by compensating the threshold voltage (Vth) of the driving element (DT) during the sensing phase (Ts) is charged to the capacitor (Cst).
도 15a 및 도 15b를 참조하면, 발광 단계(Tem)에 EM 신호[EM(N)]의 전압이 게이트 온 전압(VGL)이다. 제3 및 제4 스위치 소자들(T3, T4)이 발광 단계(Tem)에 턴-온된다. 이 때, 제1 노드(n1)의 전압은 기준 전압(Vref)으로 변하고, 제2 노드(n2)의 전압은 Vref-Vdata+VDD+Vth로 변한다. 발광 단계(Tem) 동안 구동 소자(DT)를 통해 발광 소자(EL)에 전류가 흘러 발광 소자(EL)가 발광될 수 있다. Referring to FIGS. 15A and 15B, the voltage of the EM signal [EM(N)] in the light emission stage (Tem) is the gate-on voltage (VGL). The third and fourth switch elements T3 and T4 are turned on in the light emission stage Tem. At this time, the voltage of the first node (n1) changes to the reference voltage (Vref), and the voltage of the second node (n2) changes to Vref-Vdata+VDD+Vth. During the light emission phase Tem, current may flow to the light emitting device EL through the driving device DT and the light emitting device EL may emit light.
발광 소자(EL)에 흐르는 전류는 구동 소자(DT)의 게이트-소스간 전압(Vge)에 따라 조절된다. 구동 소자(DT)의 게이트-소스간 전압(Vge)은 발광 단계(Tem) 동안 Vgs = Vref-Vdata+Vth이다. The current flowing through the light emitting device (EL) is adjusted according to the gate-source voltage (Vge) of the driving device (DT). The gate-source voltage (Vge) of the driving element (DT) is Vgs = Vref-Vdata+Vth during the light emission stage (Tem).
도 16a 내지 도 18b는 도 12에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다. 도 16a는 초기화 단계(Ti)에 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 17a는 센싱 단계(Ts)에 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 18a는 발광 단계(Tem) 동안 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 16a, 도 17a 및 도 18a에서 흐리게 보이는 트랜지스터는 오프 상태의 트랜지스터이다. 도 16b, 도 17b 및 도 18b는 도 12에 도시된 픽셀 회로에 인가되는 게이트 신호를 보여 주는 파형도들이다.FIGS. 16A to 18B are diagrams showing step-by-step the operation of the pixel circuit shown in FIG. 12. FIG. 16A is a diagram showing the current path flowing through the pixel circuit in the initialization phase (Ti). Figure 17a is a diagram showing the current path flowing through the pixel circuit in the sensing stage (Ts). FIG. 18A is a diagram showing a current path flowing through a pixel circuit during the light emission phase (Tem). Transistors that appear blurred in FIGS. 16A, 17A, and 18A are transistors in an off state. FIGS. 16B, 17B, and 18B are waveform diagrams showing gate signals applied to the pixel circuit shown in FIG. 12.
도 16a 및 도 16b를 참조하면, 초기화 단계(Ti)에 제N-1 스캔 신호[SCAN(N-1)]의 전압이 게이트 온 전압(VGL)이다. 제4 및 제5 스위치 소자들(T14, T15)이 초기화 단계(Ti)에 턴-온되어 제2 및 제4 노드(n12, n14)의 전압이 초기화 전압(Vini)으로 방전된다. 그 결과, 초기화 단계(Ti)에 커패시터(Cst), 구동 소자(DT)의 게이트 전압, 및 발광 소자(EL)의 애노드 전압이 초기화 전압(Vini)으로 초기화된다. Referring to FIGS. 16A and 16B, the voltage of the N-1th scan signal [SCAN(N-1)] in the initialization step (Ti) is the gate-on voltage (VGL). The fourth and fifth switch elements T14 and T15 are turned on in the initialization stage Ti, and the voltages of the second and fourth nodes n12 and n14 are discharged to the initialization voltage Vini. As a result, in the initialization step (Ti), the capacitor (Cst), the gate voltage of the driving element (DT), and the anode voltage of the light emitting element (EL) are initialized to the initialization voltage (Vini).
도 17a 및 도 17b를 참조하면, 센싱 단계(Ts)에 제N 스캔 신호[SCAN(N)]의 전압이 게이트 온 전압(VGL)이다. 제1 및 제2 스위치 소자들(T11, T12)이 센싱 단계(Ts)에 턴-온된다. 이 때, 데이터 전압(Vdata)이 제5 노드(n15)에 인가되고, 제2 노드(n12)의 전압이 Vdata+Vth으로 변한다. 그 결과, 센싱 단계(Ts)에 구동 소자(DT)의 문턱 전압(Vth)이 센싱되어 제2 노드(n12)에 충전된다. 커패시터(Cst)에 센싱 단계(Ts) 동안 구동 소자(DT)의 문턱 전압(Vth)이 보상된 데이터 전압(Vdata)이 충전된다. Referring to FIGS. 17A and 17B, the voltage of the Nth scan signal [SCAN(N)] in the sensing stage (Ts) is the gate-on voltage (VGL). The first and second switch elements T11 and T12 are turned on in the sensing stage (Ts). At this time, the data voltage Vdata is applied to the fifth node n15, and the voltage of the second node n12 changes to Vdata+Vth. As a result, in the sensing step (Ts), the threshold voltage (Vth) of the driving element (DT) is sensed and charged to the second node (n12). The data voltage (Vdata) obtained by compensating the threshold voltage (Vth) of the driving element (DT) during the sensing phase (Ts) is charged to the capacitor (Cst).
도 18a 및 도 18b를 참조하면, 발광 단계(Tem)에 EM 신호[EM(N)]의 전압이 게이트 온 전압(VGL)이다. 제3 및 제4 스위치 소자들(T13, T14)이 발광 단계(Tem)에 턴-온된다. 발광 단계(Tem) 동안 구동 소자(DT)를 통해 발광 소자(EL)에 전류가 흘러 발광 소자(EL)가 발광될 수 있다. Referring to FIGS. 18A and 18B, the voltage of the EM signal [EM(N)] in the light emission stage (Tem) is the gate-on voltage (VGL). The third and fourth switch elements T13 and T14 are turned on in the light emission stage Tem. During the light emission phase Tem, current may flow to the light emitting device EL through the driving device DT and the light emitting device EL may emit light.
발광 소자(EL)에 흐르는 전류는 구동 소자(DT)의 게이트-소스간 전압(Vge)에 따라 조절된다. 구동 소자(DT)의 게이트-소스간 전압(Vge)은 발광 단계(Tem) 동안 Vgs = Vdata+Vth-VDD이다. The current flowing through the light emitting device (EL) is adjusted according to the gate-source voltage (Vge) of the driving device (DT). The gate-source voltage (Vge) of the driving element (DT) is Vgs = Vdata + Vth - VDD during the light emission stage (Tem).
본 발명은 ELVDD 배선(61)의 IR 드롭 편차와, 화면 위치에 따라 달라지는 클럭 배선(51)의 RC 딜레이 편차를 EVDD 전압을 가변하여 동시에 최소화한다. 본 발명은 화면 위치에 따라, 그리고 픽셀 데이터의 계조에 따라 EVDD의 게인을 차등적으로 적용한다. EVDD 전압의 급격한 변동은 휘도 단차가 시인될 수 있다. 이를 고려하여 본 발명은 화질 평가 실험을 기반으로 화면 전체에서 휘도 불균일과 색좌표 변화가 없는 조건 하에서 ELVDD의 게인을 픽셀 라인 단위로 미세하게 가변하고 적절한 보상 범위 내에서 가변한다. 예를 들어, 모바일 시스템, 웨어러블 시스템, 차량용 디스플레이 시스템 등에서 ELVDD 전압은 2mV 이내에서 픽셀 라인별로 차등 적용될 수 있다. The present invention simultaneously minimizes the IR drop deviation of the ELVDD wire 61 and the RC delay deviation of the clock wire 51, which varies depending on the screen position, by varying the EVDD voltage. The present invention differentially applies the gain of EVDD according to the screen position and the gray level of pixel data. A sudden change in EVDD voltage may result in a difference in luminance. In consideration of this, the present invention finely varies the gain of the ELVDD on a pixel line basis and varies within an appropriate compensation range under conditions where there is no luminance unevenness and color coordinate change across the screen based on image quality evaluation experiments. For example, in mobile systems, wearable systems, automotive display systems, etc., the ELVDD voltage can be differentially applied to each pixel line within 2mV.
픽셀 어레이의 저항(R)에 따라 ELVDD 배선의 IR 드롭양이 달라진다. ELVDD의 IR 드롭양은 픽셀 어레이에 흐르는 전류(I)에 따라 달라진다. The amount of IR drop in the ELVDD wiring varies depending on the resistance (R) of the pixel array. The amount of IR drop in ELVDD varies depending on the current (I) flowing through the pixel array.
ELVDD는 드라이브 IC(300)로부터 멀어질수록 ELVDD 배선(61)의 저항이 커져 ELVDD의 IR 드롭양이 커진다. 반면에, ELVDD는 드라이브 IC(300)로부터 가까울수록 ELVDD 배선(61)의 저항이 작아져 ELVDD의 IR 드롭양이 작아진다. As the ELVDD moves away from the drive IC 300, the resistance of the ELVDD wiring 61 increases and the IR drop amount of the ELVDD increases. On the other hand, the closer the ELVDD is to the drive IC 300, the smaller the resistance of the ELVDD wiring 61 is, and the smaller the IR drop amount of the ELVDD becomes.
픽셀 데이터의 계조가 클수록 픽셀 회로의 발광 소자에 흐르는 전류가 높아져 ELVDD의 IR 드롭양이 커진다. 반면에, 픽셀 데이터의 계조가 작을수록 픽셀 회로의 발광 소자에 흐르는 전류가 높아져 ELVDD의 IR 드롭양이 작아진다. 최소 계조에서 발광 소자에 전류가 흐르지 않아 발광 소자가 발생되지 않기 때문에 IR 드롭양의 편차가 무시될 수 있다. 최소 계조는 계조 0(zero) 또는 블랙 계조로 해석될 수 있다. 따라서, 본 발명은 도 19a 내지 도 19c와 같이 ELVDD의 게인을 화면 위치에 따라 그리고 픽셀 데이터의 계조에 따라 다르게 차등 적용한다. The larger the gray level of the pixel data, the higher the current flowing through the light emitting element of the pixel circuit, increasing the amount of IR drop in the ELVDD. On the other hand, the smaller the gray level of the pixel data, the higher the current flowing through the light emitting element of the pixel circuit, and the smaller the IR drop amount of the ELVDD. At the minimum gray level, no current flows to the light emitting device and no light emitting device is generated, so the deviation of the IR drop amount can be ignored. The minimum grayscale can be interpreted as grayscale 0 (zero) or black grayscale. Therefore, the present invention differentially applies the ELVDD gain according to the screen position and the gray level of the pixel data, as shown in FIGS. 19A to 19C.
시프트 클럭은 클럭 배선(51)을 통해 게이트 구동부(120)에 입력된다. 클럭 배선의 RC 딜레이는 클럭 배선(51)의 저항과 기생 용량의 차이에 따라 편차가 발생한다. 한편, 클럭 배선(51)은 게이트 구동부(120)를 사이에 두고 픽셀 회로들과 분리되기 때문에 픽셀 데이터의 계조에 거의 영향을 받지 않는다. 따라서, 본 발명은 도 19a 내지 도 19c와 같이 화면 위치에 따른 클럭 배선의 RC 딜레이 편차를 보상하기 위하여 픽셀 데이터의 모든 계조에 ELVDD의 게인을 화면 위치에 따라 차등 적용한다. The shift clock is input to the gate driver 120 through the clock wire 51. The RC delay of the clock wire varies depending on the difference in resistance and parasitic capacitance of the clock wire 51. Meanwhile, since the clock wire 51 is separated from the pixel circuits with the gate driver 120 in between, it is hardly affected by the grayscale of the pixel data. Therefore, in the present invention, as shown in FIGS. 19A to 19C, the ELVDD gain is differentially applied to all gray levels of pixel data according to the screen position in order to compensate for the RC delay deviation of the clock wire according to the screen position.
본 발명은 화면 전체에서 ELVDD 배선(61)의 IR 드롭 편차를 보상하기 위한 제1 ELVDD 게인을 픽셀 데이터의 각 계조에서 구하고, 화면 전체에서 클럭 배선(51)의 RC 딜레이 IR 편차를 보상하기 위한 제2 ELVDD 게인을 구한다. 그리고 본 발명은 제1 ELVDD 게인과 제2 ELVDD 게인이 곱해진 결과로 최종 ELVDD 게인을 구하여 픽셀 라인별로 차등 적용함으로써 화면 전체에서 휘도를 균일하게 하고 색좌표를 화면 전체에서 이상적으로 표현할 수 있다. The present invention obtains a first ELVDD gain for compensating for the IR drop deviation of the ELVDD wire 61 across the entire screen from each gray level of pixel data, and provides a first ELVDD gain for compensating for the RC delay IR deviation of the clock wire 51 across the screen. 2 Find the ELVDD gain. In addition, the present invention obtains the final ELVDD gain as a result of multiplying the first ELVDD gain and the second ELVDD gain and applies it differentially to each pixel line, thereby making it possible to make luminance uniform throughout the screen and ideally express color coordinates throughout the screen.
도 19a 내지 도 19c는 본 발명의 실시예에 따른 ELVDD 게인을 보여 주는 도면들이다. 도 19a 내지 도 19c에서 가로축은 픽셀 라인 번호이고, 세로축은 ELVDD 게인이다. 이하에서, 제1 픽셀 라인(1)은 드라이브 IC(300)로부터 가장 먼 픽셀 라인으로 가정한다. 제2160 픽셀 라인(2160)은 드라이브 IC(300)로부터 가장 가까운 픽셀 라인으로 가정한다. Figures 19a to 19c are diagrams showing ELVDD gains according to an embodiment of the present invention. In FIGS. 19A to 19C, the horizontal axis represents the pixel line number, and the vertical axis represents the ELVDD gain. Hereinafter, the first pixel line 1 is assumed to be the pixel line furthest from the drive IC 300. The 2160th pixel line 2160 is assumed to be the closest pixel line to the drive IC 300.
도 19a는 픽셀 데이터의 최대 계조에 적용되는 제1 ELVDD 게인(GAIN255), 제2 ELVDD 게인(GCLK255), 및 상위 계조의 최종 ELVDD 게인(GAIN255)을 나타낸다. Figure 19a shows the first ELVDD gain (GAIN255), the second ELVDD gain (GCLK255) applied to the maximum gray level of pixel data, and the final ELVDD gain (GAIN255) of the upper gray level.
도 19a를 참조하면, 상위 계조의 제1 ELVDD 게인(IR255)은 픽셀 데이터의 상위 계조에서 ELVDD 배선(61)의 IR 드롭 보상만 적용할 때 상위 계조에서 화면의 모든 위치에서 균일하게 하는 픽셀 라인별 ELVDD의 최적 게인이다. 상위 계조는 최대 계조 255(255G)를 포함한다. 최대 계조 255(255G)는 화이트 계조와 같은 의미로 해석될 수 있다. Referring to FIG. 19A, the first ELVDD gain (IR255) of the upper gray level is a per-pixel line gain that is uniform at all positions on the screen in the upper gray level when only IR drop compensation of the ELVDD wire 61 is applied in the upper gray level of the pixel data. This is the optimal gain of ELVDD. Upper gradations include the maximum gradation 255 (255G). The maximum gray level of 255 (255G) can be interpreted as having the same meaning as white gray level.
ELVDD 배선(61)의 IR 드롭양이 큰 픽셀들에 인가되는 ELVDD는 전압이 낮아진다. 반면에, ELVDD 배선(61)의 IR 드롭양이 상대적으로 작은 픽셀들에 인가되는 ELVDD는 전압 강하양이 작기 때문에 상대적으로 높다. 제1 ELVDD 게인(IR255)은 ELVDD 배선(61)의 IR 드롭양이 큰 픽셀들에서 ELVDD를 높이고, ELVDD 배선(61)의 드롭양이 작은 픽셀들에서 낮춘다. 상위 계조의 경우, 클럭 배선(51)의 RC 딜레이 편차 보다 ELVDD 배선(61)의 IR 드롭양 편차가 화질에 더 큰 악영향을 끼친다.The voltage of the ELVDD applied to pixels with a large IR drop amount of the ELVDD wiring 61 is lowered. On the other hand, the ELVDD applied to pixels in which the IR drop amount of the ELVDD wire 61 is relatively small is relatively high because the voltage drop amount is small. The first ELVDD gain (IR255) increases the ELVDD in pixels where the IR drop amount of the ELVDD wire 61 is large, and lowers the ELVDD in pixels where the drop amount of the ELVDD wire 61 is small. In the case of higher gray scales, the deviation of the IR drop amount of the ELVDD wire 61 has a greater adverse effect on image quality than the deviation of the RC delay of the clock wire 51.
최대 계조 255(255G)의 경우에, ELVDD 배선(ELVDD)의 IR 드롭양 편차가 최대이고, 상대적으로 클럭 배선(51)의 RC 딜레이 편차는 작다. 최대 계조의 제1 ELVDD 게인(IR255)은 ELVDD 배선(61)의 IR 드롭양이 가장 큰 위치의 제1 픽셀 라인(1)에서 가장 크고, ELVDD 배선(61)의 IR 드롭양이 가장 작은 위치의 제2160 픽셀 라인(2160)으로 갈수록 작아진다. In the case of the maximum gray level of 255 (255G), the IR drop amount deviation of the ELVDD wire (ELVDD) is the maximum, and the RC delay deviation of the clock wire 51 is relatively small. The first ELVDD gain (IR255) of the maximum gray level is largest at the first pixel line (1) at the position where the IR drop amount of the ELVDD wire 61 is the largest, and at the position where the IR drop amount of the ELVDD wire 61 is the smallest. It gets smaller as it goes to the 2160th pixel line 2160.
제1 픽셀 라인(1)은 드라이브 IC(300)로부터 가장 먼 픽셀 라인이고, 제2160 픽셀 라인(2160)은 드라이브 IC(300)로부터 가장 가까운 픽셀 라인이다. 최대 계조의 제1 ELVDD 게인(IR255)의 커브는 드라이브 IC(300)와 가까운 위치에서 기울기가 크고 드라이브 IC(300)로부터 먼 위치에서 기울기가 작아지는 비선형 커브일 수 있다. The first pixel line 1 is the pixel line furthest from the drive IC 300, and the 2160th pixel line 2160 is the pixel line closest to the drive IC 300. The curve of the first ELVDD gain (IR255) of the maximum gray level may be a non-linear curve with a large slope at a position close to the drive IC 300 and a small slope at a position far from the drive IC 300.
클럭 배선(51)의 RC 딜레이가 가장 큰 위치의 제1 픽셀 라인(1)에서 킥백 전압이 작아져 구동 소자(DT)의 게이트 전압이 작아 휘도가 밝아지고 색좌표가 변동될 수 있다. 반면에, 클럭 배선(51)의 RC 딜레이가 가장 작은 위치의 제2160 픽셀 라인(2160)에서 상대적으로 큰 킥백 전압으로 인하여 구동 소자(DT)의 게이트 전압이 높아져 상대적으로 휘도가 낮아질 수 있다. The kickback voltage is reduced in the first pixel line 1 at the position where the RC delay of the clock wire 51 is the largest, and the gate voltage of the driving element DT is reduced, resulting in brighter luminance and color coordinate changes. On the other hand, the gate voltage of the driving element DT may increase due to a relatively large kickback voltage at the 2160th pixel line 2160 at the position where the RC delay of the clock wire 51 is the smallest, resulting in relatively low luminance.
최대 계조의 제2 ELVDD 게인(GCLK255)은 클럭 배선(51)의 RC 딜레이가 큰 픽셀들의 높은 휘도를 낮추기 위하여 ELVDD 전압을 낮춘다. 반면에, 클럭 배선(51)의 RC 딜레이가 작은 픽셀들의 낮은 휘도를 높이기 위하여 ELVDD 전압을 높인다. The second ELVDD gain (GCLK255) of the maximum gray level lowers the ELVDD voltage to reduce the high brightness of pixels with large RC delay of the clock line 51. On the other hand, the ELVDD voltage is increased to increase the low luminance of pixels with small RC delay of the clock wire 51.
최대 계조의 제2 ELVDD 게인(GCLK255)은 클럭 배선(51)의 RC 딜레이가 가장 큰 위치의 제1 픽셀 라인(1)에서 가장 낮고, 클럭 배선(51)의 RC 딜레이가 가장 작은 위치의 제2160 픽셀 라인(2160)으로 갈수록 커진다. 최대 계조의 제2 ELVDD 게인(GCLK255)의 커브는 드라이브 IC(300)와 가까운 위치에서 기울기가 작고 드라이브 IC(300)로부터 먼 위치에서 기울기가 커지는 비선형 커브일 수 있다. 클럭 배선(51)의 RC 딜레이 편차는 픽셀 데이터의 모든 계조에서 비슷한다. 따라서, 제2 ELVDD 게인(GCLK255)는 도 19a 내지 도 19c와 같이 동일하게 적용될 수 있다.The second ELVDD gain (GCLK255) of the maximum gray level is lowest at the first pixel line (1) at the position where the RC delay of the clock wire (51) is the largest, and the 2160th gain at the position where the RC delay of the clock wire (51) is the smallest. It gets bigger as it goes to the pixel line (2160). The curve of the second ELVDD gain (GCLK255) of the maximum gray level may be a non-linear curve with a small slope at a position close to the drive IC 300 and a large slope at a position far from the drive IC 300. The RC delay deviation of the clock wire 51 is similar for all gray levels of pixel data. Accordingly, the second ELVDD gain (GCLK255) can be applied in the same way as in FIGS. 19A to 19C.
최대 계조의 최종 ELVDD 게인(GAIN255)은 ELVDD 배선(61)의 IR 드롭양 편차와 클럭 배선(51)의 RC 딜레이 편차를 동시에 보상한다. 최대 계조에서 ELVDD 배선(61)의 IR 드롭양 편차가 최대이고, 상대적으로 클럭 배선(51)의 RC 딜레이의 영향이 작다. 최대 계조의 최종 ELVDD 게인(GAIN255)은 드라이브 IC(300)와 가까운 위치의 제2160 픽셀 라인(2160)으로부터 멀어질수록 커지고 가장 먼 제1 픽셀 라인(1)에서 가장 큰 값이다. 최대 계조의 최종 ELVDD 게인(GAIN255)을 포함한 상위 계조의 최종 ELVDD 게인은 픽셀 데이터의 계조가 상위 계조일 때 드라이브 IC(300)와 가까운 위치의 픽셀 라인으로부터 멀어질수록 ELVDD의 전압을 크게 한다.The final ELVDD gain (GAIN255) of the maximum gray level simultaneously compensates for the IR drop amount deviation of the ELVDD wire 61 and the RC delay deviation of the clock wire 51. At the maximum gray level, the IR drop amount deviation of the ELVDD wire 61 is the largest, and the influence of the RC delay of the clock wire 51 is relatively small. The final ELVDD gain (GAIN255) of the maximum gray level increases as it moves away from the 2160th pixel line 2160 located close to the drive IC 300, and is the largest value at the farthest first pixel line 1. The final ELVDD gain of the upper gray level, including the final ELVDD gain (GAIN255) of the maximum gray level, increases the ELVDD voltage as it moves away from the pixel line at a position close to the drive IC 300 when the gray level of the pixel data is the upper gray level.
최대 계조의 최종 ELVDD 게인(GAIN255)은 드라이브 IC(300)와 가까운 위치에서 기울기가 크고 드라이브 IC(300)로부터 먼 위치에서 기울기가 작아지는 비선형 커브일 수 있다.The final ELVDD gain (GAIN255) of the maximum gray level may be a non-linear curve with a large slope at a position close to the drive IC 300 and a small slope at a position far from the drive IC 300.
최대 계조에서 EVDD 배선(61)에 인가되는 ELVDD 전압은 최대 계조의 최종 ELVDD 게인(GAIN255)에 비례하여 그 전압에 결정된다. EVDD 전압은 화면의 스캔 방향을 따라 시프트되는 게이트 신호 예를 들어 스캔 신호에 동기되어 1 픽셀 라인 단위로 변하여 매 픽셀 라인마다 전압이 변경될 수 있다. The ELVDD voltage applied to the EVDD wire 61 at the maximum gray level is determined in proportion to the final ELVDD gain (GAIN255) of the maximum gray level. The EVDD voltage may change in units of 1 pixel line in synchronization with a gate signal, for example, a scan signal, which is shifted along the scan direction of the screen, so that the voltage may change for each pixel line.
도 19b는 픽셀 데이터의 중간 계조에 적용되는 제1 ELVDD 게인(GAIN127), 제2 ELVDD 게인(GCLK127), 및 중간 계조의 최종 ELVDD 게인(GAIN127)을 나타낸다.FIG. 19B shows the first ELVDD gain (GAIN127), the second ELVDD gain (GCLK127), and the final ELVDD gain (GAIN127) of the middle gray level applied to the middle gray level of the pixel data.
도 19b를 참조하면, 중간 계조의 제1 ELVDD 게인(IR127)은 픽셀 데이터의 중간 계조에서 ELVDD 배선(61)의 IR 드롭 보상만 적용할 때 상위 계조에서 화면의 모든 위치에서 균일하게 하는 픽셀 라인별 ELVDD의 최적 게인이다. 계조 127(127G)는 중간 계조 또는 그레이(gray) 계조이다.Referring to FIG. 19b, the first ELVDD gain (IR127) of the middle gray level is a per-pixel line gain that is uniform at all positions on the screen at the upper gray level when only IR drop compensation of the ELVDD wire 61 is applied at the middle gray level of the pixel data. This is the optimal gain of ELVDD. Grayscale 127 (127G) is a middle grayscale or gray grayscale.
ELVDD 배선(61)의 IR 드롭양이 큰 픽셀들에 인가되는 ELVDD는 전압이 낮아진다. 반면에, ELVDD 배선(61)의 IR 드롭양이 상대적으로 작은 픽셀들에 인가되는 ELVDD는 전압 강하양이 작기 때문에 상대적으로 높다. 제1 ELVDD 게인(IR127)은 ELVDD 배선(61)의 IR 드롭양이 큰 픽셀들에서 ELVDD를 높이고, ELVDD 배선(61)의 드롭양이 작은 픽셀들에서 낮춘다. 중간 계조의 경우, 클럭 배선(51)의 RC 딜레이 편차 보다 ELVDD 배선(61)의 IR 드롭양 편차가 화질에 더 큰 악영향을 끼친다. The voltage of the ELVDD applied to pixels with a large IR drop amount of the ELVDD wiring 61 is lowered. On the other hand, the ELVDD applied to pixels in which the IR drop amount of the ELVDD wire 61 is relatively small is relatively high because the voltage drop amount is small. The first ELVDD gain (IR127) increases the ELVDD in pixels where the IR drop amount of the ELVDD wire 61 is large, and lowers the ELVDD in pixels where the drop amount of the ELVDD wire 61 is small. In the case of intermediate gray levels, the deviation of the IR drop amount of the ELVDD wire 61 has a greater negative effect on image quality than the deviation of the RC delay of the clock wire 51.
중간 계조(127G)의 경우에, ELVDD 배선(ELVDD)의 IR 드롭양 편차와 클럭 배선(51)의 RC 딜레이 편차가 비슷한 수준이다. 중간 계조의 제1 ELVDD 게인(IR127)은 ELVDD 배선(61)의 IR 드롭양이 가장 큰 위치의 제1 픽셀 라인(1)에서 가장 크고, ELVDD 배선(61)의 IR 드롭양이 가장 작은 위치의 제2160 픽셀 라인(2160)으로 갈수록 작아진다. 중간 계조의 제1 ELVDD 게인(IR127)의 최대값은 최대 계조의 제1 ELVDD 게인(IR255)의 최대값 보다 작다. 중간 계조의 제1 ELVDD 게인(IR127)의 최소값은 상위 계조의 제1 ELVDD 게인(IR255)의 최소값 보다 크다.In the case of intermediate gray level (127G), the IR drop amount deviation of the ELVDD wire (ELVDD) and the RC delay deviation of the clock wire 51 are at a similar level. The first ELVDD gain (IR127) of the middle gray scale is largest at the first pixel line (1) at the position where the IR drop amount of the ELVDD wire 61 is the largest, and at the position where the IR drop amount of the ELVDD wire 61 is the smallest. It gets smaller as it goes to the 2160th pixel line 2160. The maximum value of the first ELVDD gain (IR127) of the intermediate gray level is smaller than the maximum value of the first ELVDD gain (IR255) of the maximum gray level. The minimum value of the first ELVDD gain (IR127) of the middle gray level is greater than the minimum value of the first ELVDD gain (IR255) of the upper gray level.
제1 픽셀 라인(1)은 드라이브 IC(300)로부터 가장 먼 픽셀 라인이고, 제2160 픽셀 라인(2160)은 드라이브 IC(300)로부터 가장 가까운 픽셀 라인이다. 중간 계조의 제1 ELVDD 게인(IR127)의 커브는 드라이브 IC(300)와 가까운 위치에서 기울기가 크고 드라이브 IC(300)로부터 먼 위치에서 기울기가 작아지는 비선형 커브일 수 있다. The first pixel line 1 is the pixel line furthest from the drive IC 300, and the 2160th pixel line 2160 is the pixel line closest to the drive IC 300. The curve of the first ELVDD gain (IR127) of the mid-gray scale may be a non-linear curve with a large slope at a position close to the drive IC 300 and a small slope at a position far from the drive IC 300.
클럭 배선(51)의 RC 딜레이가 가장 큰 위치의 제1 픽셀 라인(1)에서 킥백 전압이 작아져 구동 소자(DT)의 게이트 전압이 작아 휘도가 밝아지고 색좌표가 변동될 수 있다. 반면에, 클럭 배선(51)의 RC 딜레이가 가장 작은 위치의 제2160 픽셀 라인(2160)에서 상대적으로 큰 킥백 전압으로 인하여 구동 소자(DT)의 게이트 전압이 높아져 상대적으로 휘도가 낮아질 수 있다. The kickback voltage is reduced in the first pixel line 1 at the position where the RC delay of the clock wire 51 is the largest, and the gate voltage of the driving element DT is reduced, resulting in brighter luminance and color coordinate changes. On the other hand, the gate voltage of the driving element DT may increase due to a relatively large kickback voltage at the 2160th pixel line 2160 at the position where the RC delay of the clock wire 51 is the smallest, resulting in relatively low luminance.
중간 계조의 제2 ELVDD 게인(GCLK127)은 클럭 배선(51)의 RC 딜레이가 큰 픽셀들의 높은 휘도를 낮추기 위하여 ELVDD 전압을 낮춘다. 반면에, 중간 계조의 제2 ELVDD 게인(GCLK127)은 클럭 배선(51)의 RC 딜레이가 작은 픽셀들의 낮은 휘도를 높이기 위하여 ELVDD 전압을 높인다. The second ELVDD gain (GCLK127) of the middle gray level lowers the ELVDD voltage to reduce the high brightness of pixels with large RC delay of the clock line 51. On the other hand, the second ELVDD gain (GCLK127) of the middle gray level increases the ELVDD voltage to increase the low luminance of pixels with small RC delay of the clock line 51.
중간 계조의 제2 ELVDD 게인(GCLK127)은 클럭 배선(51)의 RC 딜레이가 가장 큰 위치의 제1 픽셀 라인(1)에서 가장 낮고, 클럭 배선(51)의 RC 딜레이가 가장 작은 위치의 제2160 픽셀 라인(2160)으로 갈수록 높아진다. 중간 계조의 제2 ELVDD 게인(GCLK127)의 커브는 드라이브 IC(300)와 가까운 위치에서 기울기가 작고 드라이브 IC(300)로부터 먼 위치에서 기울기가 커지는 비선형 커브일 수 있다. The second ELVDD gain (GCLK127) of the middle gray scale is lowest at the first pixel line (1) at the position where the RC delay of the clock wire (51) is the largest, and the 2160th gain at the position where the RC delay of the clock wire (51) is the smallest. It gets higher toward the pixel line (2160). The curve of the second ELVDD gain (GCLK127) of the mid-gray scale may be a non-linear curve with a small slope at a position close to the drive IC 300 and a large slope at a position far from the drive IC 300.
중간 계조의 최종 ELVDD 게인(GAIN127)은 ELVDD 배선(61)의 IR 드롭양 편차와 클럭 배선(51)의 RC 딜레이 편차를 동시에 보상한다. 중간 계조의 최종 ELVDD 게인(GAIN127)은 픽셀 어레이(AA)의 중앙부 픽셀 라인에서 가장 크고, 드라이브 IC(300)와 가까운 위치의 제2160 픽셀 라인(2160)과 먼 위치의 제1 픽셀 라인(1)으로 갈수록 작아진다. 중간 계조의 최종 ELVDD 게인(GAIN127)을 포함한 중간 계조들의 최종 ELVDD 게인은 픽셀 데이터의 계조가 중간 계조 범위에 포함될 때 픽셀 어레이(AA)의 중간 픽셀 라인으로부터 멀어질수록 ELVDD의 전압을 작게 한다.The final ELVDD gain (GAIN127) of the mid-gradation simultaneously compensates for the IR drop amount deviation of the ELVDD wire 61 and the RC delay deviation of the clock wire 51. The final ELVDD gain (GAIN127) of the middle gray scale is the largest at the central pixel line of the pixel array (AA), and the 2160th pixel line 2160 located close to the drive IC 300 and the 1st pixel line 1 located far away. It gets smaller as you go. The final ELVDD gain of the intermediate gray levels, including the final ELVDD gain (GAIN127) of the intermediate gray levels, decreases the voltage of the ELVDD as the distance from the middle pixel line of the pixel array AA increases when the gray level of the pixel data is included in the intermediate gray level range.
중간 계조의 최종 ELVDD 게인(GAIN127)은 드라이브 IC(300)와 가까운 위치와 먼 위치에서 기울기가 크고 픽셀 어레이(AA)의 중앙 위치로 갈수록 기울기가 감소되는 비선형 커브일 수 있다.The final ELVDD gain (GAIN127) of the mid-gray scale may be a non-linear curve with a large slope at positions close to and far from the drive IC 300 and a slope that decreases toward the center of the pixel array (AA).
중간 계조에서 EVDD 배선(61)에 인가되는 ELVDD 전압은 중간 계조의 최종 ELVDD 게인(GAIN127)에 비례하여 그 전압에 결정된다. EVDD 전압은 화면의 스캔 방향을 따라 시프트되는 게이트 신호 예를 들어 스캔 신호에 동기되어 1 픽셀 라인 단위로 변하여 매 픽셀 라인마다 전압이 변경될 수 있다.The ELVDD voltage applied to the EVDD wire 61 in the mid-gray scale is determined in proportion to the final ELVDD gain (GAIN127) of the mid-gray scale. The EVDD voltage may change in units of 1 pixel line in synchronization with a gate signal, for example, a scan signal, which is shifted along the scan direction of the screen, so that the voltage may change for each pixel line.
도 19c는 픽셀 데이터의 최소 계조에 적용되는 제1 ELVDD 게인(GAIN0), 제2 ELVDD 게인(GCLK0), 및 하위 계조의 최종 ELVDD 게인(GAIN0)을 나타낸다. FIG. 19C shows the first ELVDD gain (GAIN0), the second ELVDD gain (GCLK0) applied to the minimum gray level of pixel data, and the final ELVDD gain (GAIN0) of the lower gray level.
도 19c를 참조하면, 하위 계조의 제1 ELVDD 게인(IR0)은 픽셀 데이터의 하위 계조에서 ELVDD 배선(61)의 IR 드롭 보상만 적용할 때 하위 계조에서 화면의 모든 위치에서 균일하게 하는 픽셀 라인별 ELVDD의 최적 게인이다. 하위 계조는 최소 계조 0(0G)를 포함한다. 최소 계조(0G)는 블랙 계조와 같은 의미로 해석될 수 있다. Referring to FIG. 19C, the first ELVDD gain (IR0) of the lower gray level is a per-pixel line uniformity at all locations on the screen in the lower gray level when only IR drop compensation of the ELVDD wire 61 is applied to the lower gray level of the pixel data. This is the optimal gain of ELVDD. The lower gradation includes the minimum gradation 0 (0G). The minimum grayscale (0G) can be interpreted in the same way as black grayscale.
ELVDD 배선(61)의 IR 드롭양이 큰 픽셀들에 인가되는 ELVDD는 전압이 낮아진다. 반면에, ELVDD 배선(61)의 IR 드롭양이 상대적으로 작은 픽셀들에 인가되는 ELVDD는 전압 강하양이 작기 때문에 상대적으로 높다. 제1 ELVDD 게인(IR255)은 ELVDD 배선(61)의 IR 드롭양이 큰 픽셀들에서 ELVDD를 높이고, ELVDD 배선(61)의 드롭양이 작은 픽셀들에서 낮춘다. The voltage of the ELVDD applied to pixels with a large IR drop amount of the ELVDD wiring 61 is lowered. On the other hand, the ELVDD applied to pixels in which the IR drop amount of the ELVDD wire 61 is relatively small is relatively high because the voltage drop amount is small. The first ELVDD gain (IR255) increases the ELVDD in pixels where the IR drop amount of the ELVDD wire 61 is large, and lowers the ELVDD in pixels where the drop amount of the ELVDD wire 61 is small.
최소 계조(0G)의 경우, 픽셀에 전류가 흐르지 않기 때문에 ELVDD 배선(61)의 IR 드롭이 없다. 따라서, 최소 계조(0G)의 제1 ELVDD 게인(IR255)은 픽셀 어레이(AA)의 모든 위치에서 동일한 값이다. For the minimum gray level (0G), there is no IR drop in the ELVDD wire 61 because no current flows in the pixel. Accordingly, the first ELVDD gain (IR255) of the minimum gray level (0G) is the same value at all positions of the pixel array (AA).
제1 픽셀 라인(1)은 드라이브 IC(300)로부터 가장 먼 픽셀 라인이고, 제2160 픽셀 라인(2160)은 드라이브 IC(300)로부터 가장 가까운 픽셀 라인이다. The first pixel line 1 is the pixel line furthest from the drive IC 300, and the 2160th pixel line 2160 is the pixel line closest to the drive IC 300.
최소 계조의 경우, 클럭 배선(61)의 RC 딜레이 편차가 화질에 더 큰 악영향을 끼친다. 클럭 배선(51)의 RC 딜레이가 가장 큰 위치의 제1 픽셀 라인(1)에서 킥백 전압이 작아져 구동 소자(DT)의 게이트 전압이 작아 휘도가 밝아지고 색좌표가 변동될 수 있다. 반면에, 클럭 배선(51)의 RC 딜레이가 가장 작은 위치의 제2160 픽셀 라인(2160)에서 상대적으로 큰 킥백 전압으로 인하여 구동 소자(DT)의 게이트 전압이 높아져 상대적으로 휘도가 낮아질 수 있다. In the case of minimum gray level, the RC delay deviation of the clock wire 61 has a greater adverse effect on image quality. The kickback voltage is reduced in the first pixel line 1 at the position where the RC delay of the clock wire 51 is the largest, and the gate voltage of the driving element DT is reduced, resulting in brighter luminance and color coordinate changes. On the other hand, the gate voltage of the driving element DT may increase due to a relatively large kickback voltage at the 2160th pixel line 2160 at the position where the RC delay of the clock wire 51 is the smallest, resulting in relatively low luminance.
최소 계조의 제2 ELVDD 게인(GCLK0)은 클럭 배선(51)의 RC 딜레이가 큰 픽셀들의 높은 휘도를 낮추기 위하여 ELVDD 전압을 낮춘다. 반면에, 최소 계조의 클럭 배선(51)의 RC 딜레이가 작은 픽셀들의 낮은 휘도를 높이기 위하여 ELVDD 전압을 높인다. The second ELVDD gain (GCLK0) of the minimum gray level lowers the ELVDD voltage to reduce the high luminance of pixels with large RC delay of the clock line 51. On the other hand, the ELVDD voltage is increased to increase the low luminance of pixels with small RC delay of the minimum gray level clock line 51.
최소 계조의 제2 ELVDD 게인(GCLK0)은 클럭 배선(51)의 RC 딜레이가 가장 큰 위치의 제1 픽셀 라인(1)에서 가장 작고, ELVDD 배선(61)의 IR 드롭양이 가장 작은 위치의 제2160 픽셀 라인(2160)으로 갈수록 높아진다. The second ELVDD gain (GCLK0) of the minimum gray level is the smallest at the first pixel line (1) where the RC delay of the clock wire (51) is the largest, and the second ELVDD gain (GCLK0) is the smallest at the position where the IR drop amount of the ELVDD wire (61) is the smallest. It gets higher toward the 2160 pixel line (2160).
최소 계조의 제2 ELVDD 게인(GCLK0)의 커브는 드라이브 IC(300)와 가까운 위치에서 기울기가 작고 드라이브 IC(300)로부터 먼 위치에서 기울기가 커지는 비선형 커브일 수 있다. The curve of the second ELVDD gain (GCLK0) of the minimum gray level may be a non-linear curve with a small slope at a position close to the drive IC 300 and a large slope at a position far from the drive IC 300.
최소 계조의 최종 ELVDD 게인은 클럭 배선(51)의 RC 딜레이 편차를 보상한다. 최소 계조의 최종 ELVDD 게인(GAIN0)은 최소 계조의 제2 ELVDD 게인(GCLK0)과 실질적으로 동일하게 설정될 수 있다. 최소 계조의 최종 ELVDD 게인(GAIN0)을 포함한 하위 계조의 최종 ELVDD 게인은 픽셀 데이터의 계조가 하위 계조일 때 드라이브 IC(300)와 가까운 위치의 픽셀 라인으로부터 멀어질수록 ELVDD의 전압을 작게 한다.The final ELVDD gain of the minimum gray level compensates for the RC delay deviation of the clock wire 51. The final ELVDD gain (GAIN0) of the minimum gray level may be set to be substantially equal to the second ELVDD gain (GCLK0) of the minimum gray level. The final ELVDD gain of the lower gray level, including the final ELVDD gain (GAIN0) of the minimum gray level, decreases the ELVDD voltage as it moves away from the pixel line at a position close to the drive IC 300 when the gray level of the pixel data is a lower gray level.
최소 계조의 ELVDD 전압은 최소 계조의 최종 ELVDD 게인(GAIN0)에 비례하여 그 전압에 결정된다. EVDD 전압은 화면의 스캔 방향을 따라 시프트되는 게이트 신호 예를 들어 스캔 신호에 동기되어 1 픽셀 라인 단위로 변한다. The ELVDD voltage of the minimum gray level is determined in proportion to the final ELVDD gain (GAIN0) of the minimum gray level. The EVDD voltage changes in units of 1 pixel line in synchronization with a gate signal, such as a scan signal, that shifts along the scan direction of the screen.
EVDD 전압은 1 픽셀 라인에 배치된 모든 픽셀들에 공통으로 인가된다. EVDD 전압의 게인은 1 픽셀 라인의 대표 계조에 따라 선택될 수 있다. 1 픽셀 라인의 대표 계조가 상위 계조일 때 도 20과] 같은 룩업 테이블(LUT)로부터 상위 계조의 최종 ELVDD 게인이 선택된다. 1 픽셀 라인의 대표 계조는 1 픽셀 라인의 서브 픽셀들에 기입되는 픽셀 데이터를 합산한 값, 1 픽셀 라인의 서브 픽셀들에 기입되는 픽셀 데이터의 평균 값 등으로 선택될 수 있다. 1 픽셀 라인의 대표 계조는 픽셀 데이터의 계조와 같은 256 개로 나뉘어질 수 있다. 따라서, 최종 ELVDD 게인은 픽셀 데이터의 계조별로 설정될 수 있다. The EVDD voltage is commonly applied to all pixels arranged in one pixel line. The gain of the EVDD voltage can be selected according to the representative gray level of one pixel line. When the representative gray level of 1 pixel line is a higher gray level, the final ELVDD gain of the upper gray level is selected from the lookup table (LUT) as shown in FIG. 20. The representative gray level of a 1-pixel line may be selected as a sum of pixel data written in subpixels of a 1-pixel line, an average value of pixel data written in subpixels of a 1-pixel line, etc. The representative gray level of 1 pixel line can be divided into 256 levels, which is the same as the gray level of pixel data. Accordingly, the final ELVDD gain can be set for each gray level of pixel data.
도 20은 본 발명의 실시예에 따른 ELVDD 게인 발생 장치를 보여 주는 도면이다. Figure 20 is a diagram showing an ELVDD gain generator according to an embodiment of the present invention.
도 20을 참조하면, ELVDD 게인 발생 장치는 룩업 테이블(500)과 DAC(510)를 포함한다. Referring to FIG. 20, the ELVDD gain generator includes a lookup table 500 and a DAC 510.
룩업 테이블(500)은 호스트 시스템(200)으로부터 입력되는 픽셀 데이터의 계조에 따라 계조별 ELVDD 게인을 선택한다. 예를 들어, 룩업 테이블(500)은 입력 픽셀 데이터의 계조가 상위 계조일 때 상위 계조의 최종 ELVDD 게인을 출력하고, 상기 픽셀 데이터의 계조가 중간 계조일 때 중간 계조의 최종 ELVDD 게인을 출력한다. 그리고 룩업 테이블(500)은 입력 픽셀 데이터의 계조가 하위 계조일 때 하위 계조의 최종 ELVDD 게인을 출력한다. The lookup table 500 selects the ELVDD gain for each gray level according to the gray level of pixel data input from the host system 200. For example, when the gray level of the input pixel data is a high gray level, the lookup table 500 outputs the final ELVDD gain of the upper gray level, and when the gray level of the pixel data is a middle gray level, the lookup table 500 outputs the final ELVDD gain of the middle gray level. And the lookup table 500 outputs the final ELVDD gain of the lower gray level when the gray level of the input pixel data is lower gray level.
DAC(510)는 룩업 테이블(500)로부터 출력된 최종 ELVDD 게인의 디지털 데이터를 아날로그 전압으로 변환하여 ELVDD를 출력한다. DAC(510)는 ELVDD 배선(61)을 통해 픽셀 어레이의 픽셀 회로들에 공급된다. DAC(510)로부터 출력되는 ELVDD는 스캔 신호에 동기되어 매 픽셀 라인마다 전압이 가변된다. The DAC 510 converts the digital data of the final ELVDD gain output from the lookup table 500 into an analog voltage and outputs ELVDD. The DAC 510 is supplied to the pixel circuits of the pixel array through the ELVDD wire 61. The ELVDD output from the DAC 510 is synchronized with the scan signal and the voltage varies for each pixel line.
도 21은 룩업 테이블 데이터로 설정된 ELVDD 게인의 일 예를 보여 주는 도면이다.Figure 21 is a diagram showing an example of ELVDD gain set with lookup table data.
도 21을 참조하면, 룩업 테이블들(255G LUT, 127G LUT, 0G LUT) 각각은 픽셀 라인별로 구분되고 또한 계조별로 구분된 최종 ELVDD 게인이 설정된다. Referring to FIG. 21, each of the lookup tables (255G LUT, 127G LUT, 0G LUT) is divided by pixel line and the final ELVDD gain is set by gray level.
도 21에서 "Vertical Count"는 픽셀 라인 번호이다. 도 21에서, 룩업 테이블들(255G LUT, 127G LUT, 0G LUT)은 제1 룩업 테이블(255G LUT), 제2 룩업 테이블(127G LUT), 및 제3 룩업 테이블(0G LUT)을 포함하나, 그 사이의 룩업 테이블들은 생략되어 있다. 룩업 테이블들(255G LUT, 127G LUT, 0G LUT)은 픽셀 데이터의 계조별로 설정된다. In Figure 21, “Vertical Count” is the pixel line number. In Figure 21, the lookup tables (255G LUT, 127G LUT, 0G LUT) include a first lookup table (255G LUT), a second lookup table (127G LUT), and a third lookup table (0G LUT). The lookup tables in between are omitted. Lookup tables (255G LUT, 127G LUT, 0G LUT) are set for each gray level of pixel data.
제1 룩업 테이블(255G LUT)은 최대 계조의 ELVDD 게인(255GAIN)이 설정된다. 제2 룩업 테이블(127G LUT)은 중간 계조의 ELVDD 게인(127GAIN)이 설정된다. 제1 룩업 테이블(0G LUT)은 최소 계조의 ELVDD 게인(0GAIN)이 설정된다. The first lookup table (255G LUT) is set to the ELVDD gain (255GAIN) of the maximum gray level. The second lookup table (127G LUT) is set to a mid-gray level ELVDD gain (127GAIN). The first lookup table (0G LUT) is set to the ELVDD gain (0GAIN) of the minimum gray level.
최대 계조의 ELVDD 게인(255GAIN)와 중간 계조의 ELVDD 게인(127GAIN) 사이의 계조 값들과, 중간 계조의 ELVDD 게인(127GAIN)과 최소 계조의 ELVDD 게인(0GAIN)은 보간(Interpolation) 방법을 통해 산출되어 룩업 데이터블 데이터로 설정될 수 있다. The grayscale values between the maximum grayscale ELVDD gain (255GAIN) and the intermediate grayscale ELVDD gain (127GAIN), and the intermediate grayscale ELVDD gain (127GAIN) and the minimum grayscale ELVDD gain (0GAIN) are calculated through the interpolation method. It can be set as lookup datatable data.
최상위 계조(255G)의 ELVDD 게인(255GAIN), 중간 계조의 ELVDD 게인(127GAIN), 및 최소 계조의 ELVDD 게인(0GAIN)은 휘도와 색좌표 측정을 통해 최적 게인 값으로 결정될 수 있다. 이렇게 측정된 세 개의 계조를 기준 계조로 하여 그 사이의 계조값들은 보간 방법으로 산출될 수 있다. 더욱 정밀한 ELVDD 게인값을 도출하기 위하여, 휘도와 색좌표 측정을 통해 최적 게인 값으로 결정되는 기준 계조 수를 세 개 이상으로 늘리는 것도 가능하다. The ELVDD gain (255GAIN) of the highest gray level (255G), the ELVDD gain of the middle gray level (127GAIN), and the ELVDD gain of the minimum gray level (0GAIN) can be determined as optimal gain values through luminance and color coordinate measurements. Using the three gray levels measured in this way as reference gray levels, gray level values between them can be calculated using an interpolation method. In order to derive a more precise ELVDD gain value, it is also possible to increase the number of reference grayscales determined as the optimal gain value to three or more through luminance and color coordinate measurements.
보간 방법의 예로는, 기준 계조의 ELVDD 게인값을 토대로 추세선을 도출하는 방법과, 단순 선형 보간 방법으로 ELVDD 게인을 도출하는 방법이 이용될 수 있다. Examples of interpolation methods include a method of deriving a trend line based on the ELVDD gain value of a standard grayscale and a method of deriving the ELVDD gain using a simple linear interpolation method.
도 22는 세 개의 샘플에서 ELVDD의 전압을 본 발명의 ELVDD 게인으로 차등 적용할 때 화면의 9 개 위치에서 계조별로 측정된 델타 E 색차(최대값)을 측정한 실험 결과를 보여 주는 도면이다. 도 23은 도 22의 색차 측정 위치를 화면 상에서 보여 주는 도면이다. Figure 22 is a diagram showing the experimental results of measuring the Delta E color difference (maximum value) measured for each gray level at 9 positions on the screen when the ELVDD voltage of the three samples is differentially applied with the ELVDD gain of the present invention. FIG. 23 is a diagram showing the color difference measurement position of FIG. 22 on the screen.
도 22 및 도 23을 참조하면, 화면 상에서 9 개 위치(P1~P9) 각각에서 색차가 측정된 후 중앙 위치(P5)의 측정값과, 나머지 8 개 위치(P1~P4, P6-P9) 각각의 차이값이 델타 E 색차값(ΔE)이 측정되었다. 모든 측정 위치에서 델타 E 색차값(ΔE)은 6 미만의 기준 조건을 만족하였다. Referring to Figures 22 and 23, after the color difference is measured at each of 9 positions (P1 to P9) on the screen, the measured value at the center position (P5) and the remaining 8 positions (P1 to P4, P6-P9) are respectively measured. The difference value was measured as delta E color difference value (ΔE). At all measurement positions, the delta E color difference value (ΔE) satisfied the standard condition of less than 6.
본 발명의 표시장치와 그 구동 방법의 실시예들은 다음과 같이 설명될 수 있다. Embodiments of the display device and its driving method of the present invention can be described as follows.
본 발명의 표시장치의 실시예들은 다음과 같다. Embodiments of the display device of the present invention are as follows.
제1 실시예: 표시장치는 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치된 픽셀 어레이가 배치되고, 상기 픽셀들에 픽셀 구동 전압을 공급하는 전원 배선과, 시프트 클럭이 공급되는 클럭 배선을 포함한 표시패널; 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 출력하는 데이터 구동부; 상기 표시패널 상에 형성되어 상기 클럭 배선을 통해 입력되는 시프트 클럭에 따라 상기 게이트 라인들에 스캔 신호를 공급하는 게이트 구동부; 및 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 발생하고, 상기 데이터 전압을 데이터 라인들에 데이터 전압을 공급하고, 상기 시프트 클럭을 상기 클럭 배선에 공급하며, 상기 픽셀 어레이의 픽셀 라인별로 상기 픽셀 구동 전압을 가변하고 상기 픽셀 데이터의 계조별로 상기 픽셀 구동 전압을 가변하는 구동 장치를 포함한다. Embodiment 1: A display device includes a pixel array in which data lines and gate lines intersect and pixels are arranged in a matrix, a power line that supplies a pixel driving voltage to the pixels, and a clock that supplies a shift clock. Display panel including wiring; a data driver that converts pixel data into a gamma compensation voltage and outputs a data voltage; a gate driver formed on the display panel to supply a scan signal to the gate lines according to a shift clock input through the clock wire; and converting pixel data into a gamma compensation voltage to generate a data voltage, supplying the data voltage to data lines, and supplying the shift clock to the clock line, and supplying the pixel to each pixel line of the pixel array. and a driving device that varies the driving voltage and varies the pixel driving voltage for each gray level of the pixel data.
제2 실시예: 상기 구동 장치는 상기 픽셀 데이터의 계조가 상위 계조일 때 상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 높이고, 상기 픽셀 데이터의 계조가 중간 계조일 때 상기 픽셀 어레이의 중간 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 낮춘다. 상기 구동 장치는 상기 픽셀 데이터의 계조가 하위 계조일 때 상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 낮춘다. Second embodiment: When the grayscale of the pixel data is a high grayscale, the driving device increases the pixel driving voltage as it moves away from the pixel line at a position close to the driving device, and when the grayscale of the pixel data is a middle grayscale, the driving device increases the pixel driving voltage. The pixel driving voltage is lowered as the distance from the middle pixel line of the pixel array increases. When the gray level of the pixel data is a lower gray level, the driving device lowers the pixel driving voltage as it moves away from the pixel line at a position close to the driving device.
제3 실시예: 상기 구동 장치는 상기 표시패널의 매 픽셀 라인마다 상기 픽셀 구동 전압의 전압 레벨을 변경한다. Third embodiment: The driving device changes the voltage level of the pixel driving voltage for every pixel line of the display panel.
제4 실시예: 상기 구동 장치는 상기 픽셀 데이터를 입력 받아 상기 픽셀 데이터의 계조가 상위 계조일 때 상위 계조의 최종 ELVDD 게인을 출력하고, 상기 픽셀 데이터의 계조가 중간 계조일 때 중간 계조의 최종 ELVDD 게인을 출력하고, 상기 픽셀 데이터의 계조가 하위 계조일 때 하위 계조의 최종 ELVDD 게인을 출력하는 룩업 테이블; 및 상기 룩업 테이블로부터 출력된 ELVDD 게인의 디지털 데이터를 아날로그 전압으로 변환하여 상기 픽셀 구동 전압을 출력하는 디지털-아날로그 변환기를 더 포함한다. Fourth embodiment: The driving device receives the pixel data and outputs a final ELVDD gain of the upper gray level when the gray level of the pixel data is a higher gray level, and outputs a final ELVDD of the middle gray level when the gray level of the pixel data is a middle gray level. a lookup table that outputs a gain and outputs a final ELVDD gain of a lower gray level when the gray level of the pixel data is a lower gray level; and a digital-to-analog converter that converts digital data of the ELVDD gain output from the lookup table into an analog voltage and outputs the pixel driving voltage.
제5 실시예: 상기 픽셀 데이터의 계조는 1 픽셀 라인의 대표 계조이다. 상기 1 픽셀 라인의 대표 계조는 1 픽셀 라인의 서브 픽셀들에 기입되는 픽셀 데이터를 합산한 값과, 1 픽셀 라인의 서브 픽셀들에 기입되는 픽셀 데이터의 평균 값 중 어느 하나이다. Fifth embodiment: The gray level of the pixel data is a representative gray level of one pixel line. The representative gray level of the 1-pixel line is one of the sum of pixel data written in the subpixels of the 1-pixel line and the average value of the pixel data written in the subpixels of the 1-pixel line.
제6 실시예: 상기 상위 계조의 최종 ELVDD 게인은 상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 높아져 상기 구동 장치로부터 가장 먼 픽셀 라인에서 가장 큰 값을 갖는다. Sixth Embodiment: The final ELVDD gain of the upper gray scale increases as the distance from the pixel line located close to the driving device increases, and has the largest value at the pixel line furthest from the driving device.
제7 실시예: 상기 중간 계조의 최종 ELVDD 게인은 상기 픽셀 어레이의 중간 픽셀 라인에서 가장 크고 상기 중간 픽셀 라인으로부터 멀어질수록 작은 값을 갖는다.Seventh Embodiment: The final ELVDD gain of the middle grayscale is largest at the middle pixel line of the pixel array and has a smaller value as the distance from the middle pixel line increases.
제8 실시예: 상기 하위 계조의 최종 ELVDD 게인은 상기 구동 장치로부터 가장 먼 위치의 픽셀 라인에서 가장 작은 값을 가지며, 상기 구동 장치로부터 가장 먼 위치의 픽셀 라인으로부터 멀어질수록 높이진다. Embodiment 8: The final ELVDD gain of the lower gray level has the smallest value at the pixel line furthest from the driving device, and increases as the distance from the pixel line furthest from the driving device increases.
상기 표시장치의 구동 방법의 실시예들은 다음과 같다. Embodiments of the method of driving the display device are as follows.
제1 실시예: 상기 구동 방법은 데이터 구동부를 이용하여 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 발생하여 상기 데이터 전압을 픽셀 어레이의 데이터 라인들에 공급하는 단계; 게이트 구동부를 이용하여 상기 픽셀 어레이의 게이트 라인들에 스캔 신호를 공급하는 단계; 상기 픽셀 어레이의 픽셀 라인별로 상기 픽셀 구동 전압을 가변하고 상기 픽셀 데이터의 계조별로 상기 픽셀 구동 전압을 가변하는 단계; 상기 픽셀 어레이의 픽셀들에 연결된 전원 배선에 상기 픽셀 구동 전압을 공급하는 단계; 및 상기 게이트 구동부에 연결된 클럭 배선에 시프트 클럭을 공급하는 단계를 포함한다. First embodiment: The driving method includes converting pixel data into a gamma compensation voltage using a data driver to generate a data voltage and supplying the data voltage to data lines of a pixel array; supplying a scan signal to gate lines of the pixel array using a gate driver; varying the pixel driving voltage for each pixel line of the pixel array and varying the pixel driving voltage for each gray level of the pixel data; supplying the pixel driving voltage to power lines connected to pixels of the pixel array; and supplying a shift clock to a clock wire connected to the gate driver.
제2 실시예: 상기 픽셀 구동 전압을 가변하는 단계는 미리 설정된 픽셀 구동 전압의 게인을 바탕으로 상기 픽셀 데이터의 계조가 상위 계조일 때 상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 높이는 단계; 상기 픽셀 데이터의 게인을 바탕으로 상기 픽셀 데이터의 계조가 중간 계조일 때 상기 픽셀 어레이의 중간 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 낮추는 단계; 및 상기 픽셀 데이터의 계조가 하위 계조일 때 상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 낮추는 단계를 포함한다. Second embodiment: The step of varying the pixel driving voltage includes driving the pixel as it moves away from the pixel line at a position close to the driving device when the gray level of the pixel data is a higher gray level based on the gain of the preset pixel driving voltage. increasing the voltage; lowering the pixel driving voltage as the distance from the middle pixel line of the pixel array increases based on the gain of the pixel data when the gray level of the pixel data is a middle gray level; And when the gray level of the pixel data is a lower gray level, lowering the pixel driving voltage as the distance increases from the pixel line at a position close to the driving device.
제3 실시예: 상기 구동 방법은 상기 픽셀 구동 전압을 픽셀 어레이의 매 픽셀 라인마다 변경하는 단계를 더 포함한다. Third embodiment: The driving method further includes changing the pixel driving voltage for every pixel line of the pixel array.
제4 실시예: 상기 구동 방법은 상위 계조의 최종 ELVDD 게인, 중간 계조의 최종 ELVDD 게인, 및 하위 계조의 최종 ELVDD 게인을 포함한 계조별 ELVDD 게인을 룩업 테이블에 설정하는 단계; 픽셀 데이터를 상기 룩업 테이블에 입력하는 단계; 상기 픽셀 데이터의 계조가 상위 계조일 때 상기 룩업 테이블로부터 상기 상위 계조의 최종 ELVDD 게인이 출력되는 단계; 상기 픽셀 데이터의 계조가 중간 계조일 때 상기 룩업 테이블로부터 상기 중간 계조의 최종 ELVDD 게인이 출력되는 단계; 상기 픽셀 데이터의 계조가 하위 계조일 때 상기 룩업 테이블로부터 상기 하위 계조의 최종 ELVDD 게인이 출력되는 단계; 및 디지털-아날로그 변환기를 이용하여 상기 룩업 테이블로부터 출력된 ELVDD 게인의 디지털 데이터를 아날로그 전압으로 변환하여 상기 픽셀 구동 전압을 발생하는 단계를 더 포함한다. Fourth embodiment: The driving method includes setting the ELVDD gain for each gray level, including the final ELVDD gain of the upper gray level, the final ELVDD gain of the middle gray level, and the final ELVDD gain of the lower gray level, in a lookup table; Inputting pixel data into the lookup table; outputting a final ELVDD gain of the upper gray level from the lookup table when the gray level of the pixel data is a higher gray level; outputting the final ELVDD gain of the mid-gray level from the look-up table when the gray level of the pixel data is a mid-gray level; outputting a final ELVDD gain of the lower gray level from the lookup table when the gray level of the pixel data is a lower gray level; and generating the pixel driving voltage by converting digital data of the ELVDD gain output from the lookup table into an analog voltage using a digital-to-analog converter.
제5 실시예: 상기 픽셀 데이터의 계조는 1 픽셀 라인의 대표 계조이다. 상기 1 픽셀 라인의 대표 계조는 1 픽셀 라인의 서브 픽셀들에 기입되는 픽셀 데이터를 합산한 값과, 1 픽셀 라인의 서브 픽셀들에 기입되는 픽셀 데이터의 평균 값 중 어느 하나이다. Fifth embodiment: The gray level of the pixel data is a representative gray level of one pixel line. The representative gray level of the 1-pixel line is one of the sum of pixel data written in the subpixels of the 1-pixel line and the average value of the pixel data written in the subpixels of the 1-pixel line.
제6 실시예: 상기 상위 계조의 최종 ELVDD 게인은 상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 높아져 상기 구동 장치로부터 가장 먼 픽셀 라인에서 가장 큰 값을 갖는다. Sixth Embodiment: The final ELVDD gain of the upper gray scale increases as the distance from the pixel line located close to the driving device increases, and has the largest value at the pixel line furthest from the driving device.
제7 실시예: 상기 중간 계조의 최종 ELVDD 게인은 상기 픽셀 어레이의 중간 픽셀 라인에서 가장 크고 상기 중간 픽셀 라인으로부터 멀어질수록 작은 값을 갖는다. Seventh Embodiment: The final ELVDD gain of the middle grayscale is largest at the middle pixel line of the pixel array and has a smaller value as the distance from the middle pixel line increases.
제8 실시예: 상기 하위 계조의 최종 ELVDD 게인은 상기 구동 장치로부터 가장 먼 위치의 픽셀 라인에서 가장 작은 값을 가지며, 상기 구동 장치로부터 가장 먼 위치의 픽셀 라인으로부터 멀어질수록 높이진다. Embodiment 8: The final ELVDD gain of the lower gray level has the smallest value at the pixel line furthest from the driving device, and increases as the distance from the pixel line furthest from the driving device increases.
제9 실시예: 상기 구동 방법은 상기 상위 계조와 상기 중간 계조의 사이의 계조들에 대한 최종 ELVDD 게인값과, 상기 중간 계조와 상기 하위 계조의 사이의 계조들에 대한 최종 ELVDD 게인값을 보간 방법으로 산출하여 상기 룩업 테이블에 설정하는 단계를 더 포함한다. Ninth embodiment: The driving method interpolates the final ELVDD gain value for gray levels between the upper gray level and the middle gray level, and the final ELVDD gain value for the gray level between the middle gray level and the lower gray level. It further includes calculating and setting in the lookup table.
전술한 본 발명은, 프로그램이 기록된 매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 매체는, 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 매체의 예로는, HDD(Hard Disk Drive), SSD(Solid State Disk), SDD(Silicon Disk Drive), ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장 장치 등이 있으며, 또한 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 따라서, 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.The above-described present invention can be implemented as computer-readable code on a program-recorded medium. Computer-readable media includes all types of recording devices that store data that can be read by a computer system. Examples of computer-readable media include HDD (Hard Disk Drive), SSD (Solid State Disk), SDD (Silicon Disk Drive), ROM, RAM, CD-ROM, magnetic tape, floppy disk, optical data storage device, etc. This also includes those implemented in the form of carrier waves (e.g., transmission via the Internet). Accordingly, the above detailed description should not be construed as restrictive in all respects and should be considered illustrative. The scope of the present invention should be determined by reasonable interpretation of the appended claims, and all changes within the equivalent scope of the present invention are included in the scope of the present invention.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Through the above-described content, those skilled in the art will be able to see that various changes and modifications can be made without departing from the technical idea of the present invention. Therefore, the technical scope of the present invention should not be limited to what is described in the detailed description of the specification, but should be defined by the scope of the patent claims.
100 : 표시패널 200 : 호스트 시스템
300 : 드라이브 IC 303 : 타이밍 콘트롤러
304 : 전원부 306 : 데이터 구동부
307 : 레벨 시프터 500 : 룩업 테이블
510: 디지털-아날로그 변환기(DAC)100: display panel 200: host system
300: Drive IC 303: Timing controller
304: power unit 306: data driver
307: level shifter 500: lookup table
510: Digital-to-analog converter (DAC)
Claims (17)
상기 감마 기준 전압을 기초로 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 출력하는 데이터 구동부;
상기 표시패널 상에 형성되어 상기 클럭 배선을 통해 입력되는 시프트 클럭에 따라 상기 게이트 라인들에 스캔 신호를 공급하는 게이트 구동부; 및
픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 발생하고, 상기 데이터 전압을 데이터 라인들에 데이터 전압을 공급하고, 상기 시프트 클럭을 상기 클럭 배선에 공급하며, 상기 픽셀 어레이의 픽셀 라인별로 상기 픽셀 구동 전압을 가변하고 상기 픽셀 데이터의 계조별로 상기 픽셀 구동 전압을 가변하는 구동 장치를 포함하고,
상기 픽셀들은 상기 픽셀 구동 전압을 기초로 구동되며,
상기 픽셀 데이터의 계조는 1 픽셀 라인의 대표 계조이고,
상기 1 픽셀 라인의 대표 계조는,
1 픽셀 라인의 서브 픽셀들에 기입되는 픽셀 데이터를 합산한 값과, 1 픽셀 라인의 서브 픽셀들에 기입되는 픽셀 데이터의 평균 값 중 어느 하나인 표시장치. A pixel array is arranged in which data lines and gate lines intersect and pixels are arranged in a matrix form, a power wire connected to the output channel of the power supply unit that generates the gamma reference voltage and pixel driving voltage, and a clock wire to which the shift clock is supplied. Display panel including;
a data driver that converts pixel data into a gamma compensation voltage based on the gamma reference voltage and outputs a data voltage;
a gate driver formed on the display panel to supply a scan signal to the gate lines according to a shift clock input through the clock wire; and
Converting pixel data to a gamma compensation voltage to generate a data voltage, supplying the data voltage to data lines, supplying the shift clock to the clock line, and driving the pixel for each pixel line of the pixel array. A driving device that varies the voltage and varies the pixel driving voltage for each gray level of the pixel data,
The pixels are driven based on the pixel driving voltage,
The gray level of the pixel data is the representative gray level of one pixel line,
The representative gray level of the 1 pixel line is,
A display device that is either a sum of pixel data written in subpixels of a 1-pixel line or an average value of pixel data written in subpixels of a 1-pixel line.
상기 구동 장치는,
상기 픽셀 데이터의 계조가 상위 계조일 때 상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 높이고,
상기 픽셀 데이터의 계조가 중간 계조일 때 상기 픽셀 어레이의 중간 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 낮추며,
상기 픽셀 데이터의 계조가 하위 계조일 때 상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 낮추는 표시장치. According to claim 1,
The driving device is,
When the gray level of the pixel data is a higher gray level, the pixel driving voltage is increased as the distance from the pixel line near the driving device increases,
When the gray level of the pixel data is a middle gray level, the pixel driving voltage is lowered as the distance from the middle pixel line of the pixel array increases,
A display device that lowers the pixel driving voltage as it moves away from a pixel line located close to the driving device when the gray level of the pixel data is a lower gray level.
상기 구동 장치는,
상기 표시패널의 매 픽셀 라인마다 상기 픽셀 구동 전압의 전압 레벨을 변경하는 표시장치. According to claim 1,
The driving device is,
A display device that changes the voltage level of the pixel driving voltage for each pixel line of the display panel.
상기 구동 장치는,
상기 픽셀 데이터를 입력 받아 상기 픽셀 데이터의 계조가 상위 계조일 때 상위 계조의 최종 ELVDD 게인을 출력하고, 상기 픽셀 데이터의 계조가 중간 계조일 때 중간 계조의 최종 ELVDD 게인을 출력하고, 상기 픽셀 데이터의 계조가 하위 계조일 때 하위 계조의 최종 ELVDD 게인을 출력하는 룩업 테이블; 및
상기 룩업 테이블로부터 출력된 ELVDD 게인의 디지털 데이터를 아날로그 전압으로 변환하여 상기 픽셀 구동 전압을 출력하는 디지털-아날로그 변환기를 더 포함하는 표시장치. According to claim 1,
The driving device is,
Receives the pixel data, outputs the final ELVDD gain of the upper gray level when the gray level of the pixel data is a high gray level, outputs the final ELVDD gain of the mid gray level when the gray level of the pixel data is a mid gray level, and outputs the final ELVDD gain of the pixel data. A lookup table that outputs the final ELVDD gain of the lower gray level when the gray level is a lower gray level; and
A display device further comprising a digital-to-analog converter configured to convert digital data of the ELVDD gain output from the lookup table into an analog voltage and output the pixel driving voltage.
상기 상위 계조의 최종 ELVDD 게인은,
상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 높아져 상기 구동 장치로부터 가장 먼 픽셀 라인에서 가장 큰 값을 갖는 표시장치. According to claim 4,
The final ELVDD gain of the upper gray scale is,
A display device whose value increases as it moves away from a pixel line located close to the driving device and has the largest value at the pixel line furthest from the driving device.
상기 중간 계조의 최종 ELVDD 게인은,
상기 픽셀 어레이의 중간 픽셀 라인에서 가장 크고 상기 중간 픽셀 라인으로부터 멀어질수록 작은 값을 갖는 표시장치. According to claim 6,
The final ELVDD gain of the middle grayscale is,
A display device having the largest value at a middle pixel line of the pixel array and a smaller value as the distance from the middle pixel line increases.
상기 하위 계조의 최종 ELVDD 게인은,
상기 구동 장치로부터 가장 먼 위치의 픽셀 라인에서 가장 작은 값을 가지며, 상기 구동 장치로부터 가장 먼 위치의 픽셀 라인으로부터 멀어질수록 높이지는 표시장치. According to claim 7,
The final ELVDD gain of the sub-gradation is,
A display device that has the smallest value at the pixel line furthest from the driving device and becomes higher as the distance from the pixel line furthest from the driving device increases.
게이트 구동부를 이용하여 상기 픽셀 어레이의 게이트 라인들에 스캔 신호를 공급하는 단계;
상기 픽셀 어레이의 픽셀 라인별로 픽셀 구동 전압을 가변하고 상기 픽셀 데이터의 계조별로 상기 픽셀 구동 전압을 가변하는 단계;
상기 감마 기준 전압 및 상기 픽셀 구동 전압을 발생시키는 전원부의 출력 채널과 상기 픽셀 어레이의 픽셀들에 연결된 전원 배선에 상기 픽셀들을 구동시키는 상기 픽셀 구동 전압을 공급하는 단계; 및
상기 게이트 구동부에 연결된 클럭 배선에 시프트 클럭을 공급하는 단계를 포함하고,
픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 발생하고, 상기 데이터 전압을 데이터 라인들에 공급하고, 상기 시프트 클럭을 상기 클럭 배선에 공급하는 구동 장치가 상기 데이터 구동부를 포함하고,
상기 픽셀 데이터의 계조는 1 픽셀 라인의 대표 계조이고,
상기 1 픽셀 라인의 대표 계조는,
1 픽셀 라인의 서브 픽셀들에 기입되는 픽셀 데이터를 합산한 값과, 1 픽셀 라인의 서브 픽셀들에 기입되는 픽셀 데이터의 평균 값 중 어느 하나인 표시장치의 구동 방법. converting pixel data into a gamma compensation voltage based on a gamma reference voltage using a data driver to generate a data voltage and supplying the data voltage to data lines of a pixel array;
supplying a scan signal to gate lines of the pixel array using a gate driver;
varying the pixel driving voltage for each pixel line of the pixel array and varying the pixel driving voltage for each gray level of the pixel data;
supplying the pixel driving voltage for driving the pixels to an output channel of a power supply unit that generates the gamma reference voltage and the pixel driving voltage and a power line connected to the pixels of the pixel array; and
Comprising the step of supplying a shift clock to a clock wire connected to the gate driver,
A driving device that converts pixel data into a gamma compensation voltage to generate a data voltage, supplies the data voltage to data lines, and supplies the shift clock to the clock wire includes the data driver,
The gray level of the pixel data is the representative gray level of one pixel line,
The representative gray level of the 1 pixel line is,
A method of driving a display device using either a sum of pixel data written in subpixels of a 1-pixel line or an average value of pixel data written in subpixels of a 1-pixel line.
상기 픽셀 구동 전압을 가변하는 단계는.
미리 설정된 픽셀 구동 전압의 게인을 바탕으로 상기 픽셀 데이터의 계조가 상위 계조일 때 상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 높이는 단계;
상기 픽셀 데이터의 게인을 바탕으로 상기 픽셀 데이터의 계조가 중간 계조일 때 상기 픽셀 어레이의 중간 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 낮추는 단계; 및
상기 픽셀 데이터의 계조가 하위 계조일 때 상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 낮추는 단계를 포함하는 표시장치의 구동 방법. According to clause 9,
The step of varying the pixel driving voltage is.
increasing the pixel driving voltage as the distance from the pixel line near the driving device increases when the gray level of the pixel data is a higher gray level based on a preset gain of the pixel driving voltage;
lowering the pixel driving voltage as the distance from the middle pixel line of the pixel array increases based on the gain of the pixel data when the gray level of the pixel data is a middle gray level; and
When the gray level of the pixel data is a lower gray level, lowering the pixel driving voltage as the distance from a pixel line close to the driving device increases.
상기 픽셀 구동 전압을 픽셀 어레이의 매 픽셀 라인마다 변경하는 단계를 더 포함하는 표시장치의 구동 방법. According to claim 10,
A method of driving a display device further comprising changing the pixel driving voltage for each pixel line of a pixel array.
상위 계조의 최종 ELVDD 게인, 중간 계조의 최종 ELVDD 게인, 및 하위 계조의 최종 ELVDD 게인을 포함한 계조별 ELVDD 게인을 룩업 테이블에 설정하는 단계;
픽셀 데이터를 상기 룩업 테이블에 입력하는 단계;
상기 픽셀 데이터의 계조가 상위 계조일 때 상기 룩업 테이블로부터 상기 상위 계조의 최종 ELVDD 게인이 출력되는 단계;
상기 픽셀 데이터의 계조가 중간 계조일 때 상기 룩업 테이블로부터 상기 중간 계조의 최종 ELVDD 게인이 출력되는 단계;
상기 픽셀 데이터의 계조가 하위 계조일 때 상기 룩업 테이블로부터 상기 하위 계조의 최종 ELVDD 게인이 출력되는 단계; 및
디지털-아날로그 변환기를 이용하여 상기 룩업 테이블로부터 출력된 ELVDD 게인의 디지털 데이터를 아날로그 전압으로 변환하여 상기 픽셀 구동 전압을 발생하는 단계를 더 포함하는 표시장치의 구동 방법.According to claim 10,
Setting the ELVDD gain for each gray level, including the final ELVDD gain of the upper gray level, the final ELVDD gain of the middle gray level, and the final ELVDD gain of the lower gray level, in a lookup table;
Inputting pixel data into the lookup table;
outputting a final ELVDD gain of the upper gray level from the lookup table when the gray level of the pixel data is a higher gray level;
outputting the final ELVDD gain of the mid-gray level from the look-up table when the gray level of the pixel data is a mid-gray level;
outputting a final ELVDD gain of the lower gray level from the lookup table when the gray level of the pixel data is a lower gray level; and
A method of driving a display device further comprising generating the pixel driving voltage by converting digital data of the ELVDD gain output from the lookup table into an analog voltage using a digital-to-analog converter.
상기 상위 계조의 최종 ELVDD 게인은,
상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 높아져 상기 구동 장치로부터 가장 먼 픽셀 라인에서 가장 큰 값을 갖는 표시장치의 구동 방법.According to claim 12,
The final ELVDD gain of the upper gray scale is,
A method of driving a display device in which the value increases with increasing distance from a pixel line located close to the driving device and has the largest value at the pixel line furthest from the driving device.
상기 중간 계조의 최종 ELVDD 게인은,
상기 픽셀 어레이의 중간 픽셀 라인에서 가장 크고 상기 중간 픽셀 라인으로부터 멀어질수록 작은 값을 갖는 표시장치의 구동 방법.According to claim 14,
The final ELVDD gain of the middle grayscale is,
A method of driving a display device in which the value is largest at a middle pixel line of the pixel array and gets smaller as the distance from the middle pixel line increases.
상기 하위 계조의 최종 ELVDD 게인은,
상기 구동 장치로부터 가장 먼 위치의 픽셀 라인에서 가장 작은 값을 가지며, 상기 구동 장치로부터 가장 먼 위치의 픽셀 라인으로부터 멀어질수록 높이지는 표시장치의 구동 방법.According to claim 15,
The final ELVDD gain of the sub-gradation is,
A method of driving a display device in which the pixel line furthest from the driving device has the smallest value and becomes higher as the distance from the pixel line furthest from the driving device increases.
상기 상위 계조와 상기 중간 계조의 사이의 계조들에 대한 최종 ELVDD 게인값과, 상기 중간 계조와 상기 하위 계조의 사이의 계조들에 대한 최종 ELVDD 게인값을 보간 방법으로 산출하여 상기 룩업 테이블에 설정하는 단계를 더 포함하는 표시장치의 구동 방법.According to claim 12,
The final ELVDD gain value for the gray levels between the upper gray level and the middle gray level and the final ELVDD gain value for the gray levels between the middle gray level and the lower gray level are calculated using an interpolation method and set in the lookup table. A method of driving a display device further comprising steps.
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