KR102589904B1 - Display Device - Google Patents
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Abstract
본 발명에 의한 표시장치는 다수의 픽셀이 배치된 표시패널, 시스템, 타이밍 콘트롤러, 게이트 구동부 및 데이터 구동부를 포함한다. 시스템은 영상데이터 및 수직 블랭크 내에서 적어도 2회 이상 토글링되는 가변 수직동기신호를 출력한다. 타이밍 콘트롤러는 시스템으로부터 가변 수직동기신호를 수신하고, 가변 수직동기신호가 마지막으로 토글링되는 시점을 기준 토글링 타이밍으로 설정하고, 기준 토글링 타이밍으로부터 소정 기간 경과 후에 게이트 제어클럭을 생성한다. 게이트 제어클럭의 타이밍에 동기되는 게이트신호들을 생성한다. 영상데이터를 데이터전압으로 변환하고, 게이트신호들의 제어하에 데이터전압을 픽셀에 기입한다.The display device according to the present invention includes a display panel on which a plurality of pixels are arranged, a system, a timing controller, a gate driver, and a data driver. The system outputs a variable vertical synchronization signal that is toggled at least twice within the video data and vertical blank. The timing controller receives a variable vertical synchronization signal from the system, sets the time when the variable vertical synchronization signal is last toggled as the reference toggle timing, and generates a gate control clock after a predetermined period of time has elapsed from the reference toggle timing. Generates gate signals that are synchronized with the timing of the gate control clock. Image data is converted into data voltage, and the data voltage is written to the pixel under the control of gate signals.
Description
본 발명은 표시장치에 관한 것이다.The present invention relates to a display device.
평판 표시장치(FPD; Flat Panel Display)는 소형화 및 경량화에 유리한 장점으로 인해서 데스크탑 컴퓨터의 모니터뿐만 아니라, 노트북컴퓨터, 태블릿 등의 휴대용 컴퓨터나 휴대 전화 단말기 등에 폭넓게 이용되고 있다. 이러한 평판 표시장치는 액정표시장치{Liquid Crystal Display; LCD), 플라즈마 표시장치(Plasma Display Panel; PDP), 전계 방출표시장치{Field Emission Display; FED) 및 유기발광다이오드 표시장치(Organic Light Emitting diode Display; 이하, OLED) 등이 있다. Flat panel displays (FPDs) are widely used not only in desktop computer monitors but also in portable computers such as laptop computers and tablets and mobile phone terminals due to their advantages of miniaturization and weight reduction. These flat panel displays include liquid crystal displays; LCD), Plasma Display Panel (PDP), Field Emission Display; FED) and Organic Light Emitting Diode Display (OLED).
평판 표시장치는 시스템으로부터 영상 데이터 및 타이밍 신호를 제공받고, 이를 바탕으로 각종 타이밍 제어신호를 생성한다. 경우에 따라서 표시장치의 프레임 시간이 일정하지 않는 경우가 발생하는데, 이로 인해서 타이밍 제어신호가 원치 않은 타이밍에 출력되는 경우가 발생한다. A flat panel display device receives image data and timing signals from the system and generates various timing control signals based on this. In some cases, the frame time of the display device is not constant, which causes the timing control signal to be output at an undesirable timing.
또한, 프레임 길이가 가변되어서 특정 프레임에서 휘도가 낮아지는 현상이 발생하기도 한다.Additionally, because the frame length is variable, a phenomenon in which luminance is lowered in a specific frame may occur.
본 발명은 타이밍 제어신호의 출력 타이밍이 어긋나서 오동작이 발생하는 것을 개선할 수 있는 표시장치를 제공하기 위한 것이다.The purpose of the present invention is to provide a display device that can improve malfunctions that occur due to misalignment of the output timing of a timing control signal.
또한, 수직 블랭크의 기간이 달라져서 휘도가 낮아지는 현상을 개선할 수 있는 표시장치를 제공하기 위한 것이다.Additionally, the object is to provide a display device that can improve a phenomenon in which luminance is lowered due to a change in the vertical blank period.
본 발명에 의한 표시장치는 다수의 픽셀이 배치된 표시패널, 시스템, 타이밍 콘트롤러, 게이트 구동부 및 데이터 구동부를 포함한다. 시스템은 영상데이터 및 수직 블랭크 내에서 적어도 2회 이상 토글링되는 가변 수직동기신호를 출력한다. 타이밍 콘트롤러는 시스템으로부터 가변 수직동기신호를 수신하고, 가변 수직동기신호가 마지막으로 토글링되는 시점을 기준 토글링 타이밍으로 설정하고, 기준 토글링 타이밍으로부터 소정 기간 경과 후에 게이트 제어클럭을 생성한다. 게이트 제어클럭의 타이밍에 동기되는 게이트신호들을 생성한다. 영상데이터를 데이터전압으로 변환하고, 게이트신호들의 제어하에 데이터전압을 픽셀에 기입한다.The display device according to the present invention includes a display panel on which a plurality of pixels are arranged, a system, a timing controller, a gate driver, and a data driver. The system outputs a variable vertical synchronization signal that is toggled at least twice within the video data and vertical blank. The timing controller receives a variable vertical synchronization signal from the system, sets the time when the variable vertical synchronization signal is last toggled as the reference toggle timing, and generates a gate control clock after a predetermined period of time has elapsed from the reference toggle timing. Generates gate signals that are synchronized with the timing of the gate control clock. Image data is converted into data voltage, and the data voltage is written to the pixel under the control of gate signals.
본 발명은 수직 블랭크의 기간이 가변되는 것에 대응하여 게이트신호들의 타이밍을 결정하기 때문에, 게이트신호들의 타이밍 오류로 인한 오동작을 방지할 수 있다. Since the present invention determines the timing of gate signals in response to changes in the period of vertical blanking, malfunctions due to timing errors in gate signals can be prevented.
본 발명은 수직 블랭크의 기간이 가변되는 것에 대응하여 픽셀의 발광 기간을 조절함으로써, 수직 블랭크 기간이 늘어나서 휘도가 낮아지는 현상을 개선할 수 있다.The present invention can improve the phenomenon of lowering luminance due to an increase in the vertical blank period by adjusting the emission period of the pixel in response to the change in the vertical blank period.
도 1은 제1 실시 예에 의한 표시장치를 나타내는 도면이다.
도 2는 제1 실시 예에 의한 시스템과 타이밍 콘트롤러의 통신 프로토콜을 나타내는 도면이다.
도 3은 가변 수직동기신호의 실시 예를 나타내는 도면이다.
도 4는 비교 예에 의한 시스템과 타이밍 콘트롤러의 통신 프로토콜을 나타내는 도면이다.
도 5는 제2 실시 예에 의한 표시장치를 나타내는 도면이다.
도 6은 제2 실시 예에 의한 표시장치의 구동을 설명하는 도면이다.
도 7은 제2 실시 예에 의한 시스템과 타이밍 콘트롤러의 통신 프로토콜을 나타내는 도면이다.
도 8은 본 발명에 의한 시스템의 백 포치 정보를 설정하는 방법을 설명하는 도면이다. 1 is a diagram showing a display device according to a first embodiment.
Figure 2 is a diagram showing a communication protocol between a system and a timing controller according to the first embodiment.
Figure 3 is a diagram showing an example of a variable vertical synchronization signal.
Figure 4 is a diagram showing a communication protocol between a system and a timing controller according to a comparative example.
Figure 5 is a diagram showing a display device according to a second embodiment.
FIG. 6 is a diagram explaining driving of a display device according to the second embodiment.
Figure 7 is a diagram showing a communication protocol between a system and a timing controller according to a second embodiment.
Figure 8 is a diagram explaining a method of setting back porch information of the system according to the present invention.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the attached drawings. Like reference numerals refer to substantially the same elements throughout the specification. In the following description, if it is determined that a detailed description of a known function or configuration related to the present invention may unnecessarily obscure the gist of the present invention, the detailed description will be omitted.
도 1은 제1 실시 예에 의한 표시장치를 나타내는 도면이다. 1 is a diagram showing a display device according to a first embodiment.
도 1을 참조하면, 제1 실시 예에 의한 표시장치는 표시패널(100), 데이터 구동부(300), 게이트 구동부(400,500), 및 타이밍 콘트롤러(200)를 구비한다. Referring to FIG. 1, the display device according to the first embodiment includes a
표시패널(100)의 표시영역(AA)에는 다수의 데이터라인들(DL1~DLm) 및 다수의 게이트라인들(GL1~GLn)이 배치되고, 그의 교차영역에는 영상 표시를 위한 픽셀(P)들이 배치된다. A plurality of data lines (DL1 to DLm) and a plurality of gate lines (GL1 to GLn) are disposed in the display area (AA) of the
게이트라인들(GL1~GLn) 각각은 스캔라인, 에미션라인등을 포함할 수 있으며, 픽셀(P)의 실시 예에 따라 달라질 수 있다. Each of the gate lines (GL1 to GLn) may include a scan line, an emission line, etc., and may vary depending on the embodiment of the pixel (P).
타이밍 콘트롤러(200)는 시스템(100)으로부터 제공받는 수직 동기신호(Vsync), 수평 동기신호(Hsync) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 제어신호 및 게이트 제어신호를 생성한다. 데이터 제어신호는 데이터 구동부(300)의 동작 타이밍을 제어하고, 게이트 제어신호는 게이트 구동부(400,500)의 동작 타이밍을 제어한다.The
데이터 구동부(300)는 타이밍 콘트롤러(200)로부터 제공받는 데이터 제어신호 및 영상데이터(DATA)를 바탕으로 데이터전압을 생성하고 이를 데이터라인들(DL1~DLm)에 공급한다.The
게이트 구동부(400,500)는 레벨쉬프터(400) 및 시프트레지스터(500)를 포함한다. 레벨쉬프터(400)는 타이밍 콘트롤러(200)로부터 제공받는 게이트 제어신호를 바탕으로 게이트클럭(GCLK)을 생성한다. 시프트레지스터(500)는 레벨쉬프터(400)가 출력하는 게이트클럭(GCLK)을 바탕으로 게이트신호를 생성하고 이를 게이트라인(GL)들에 출력한다. 이를 위해서, 시프트레지스터(500)는 서로 종속적으로 접속하는 시프트레지스터를 포함한다. 시프트레지스터(500)는 GIP(Gate-driver In Panel) 방식에 따라 표시패널(DIS)의 비표시영역(NAA) 상에 직접 형성될 수 있다. The
도 2는 제1 실시 예에 따른 시스템과 타이밍 콘트롤러 간의 통신 프로토콜을 설명하는 도면이다. 도 3은 가변 수직동기신호의 기간의 타이밍을 구체적으로 설명하는 도면이다.FIG. 2 is a diagram illustrating a communication protocol between a system and a timing controller according to the first embodiment. Figure 3 is a diagram specifically explaining the timing of the period of the variable vertical synchronization signal.
도 2를 참조하면, 시스템(100)은 가변 수직동기신호(Vsync_A), 데이터 인에이블 신호(DE)를 전송한다. Referring to FIG. 2, the
타이밍 콘트롤러(200)는 수직 블랭크(VB) 내의 기준 타이밍으로부터 미리 설정된 설정기간만큼 지연된 시점에 게이트 제어클럭을 생성한다. n번째 수직 블랭크(VBn)는 n번째 수직 액티브(VAn)에서 데이터 인에이블 신호(DE)가 종료되는 타이밍부터 n+1 번째 수직 액티브(VA(n+1))에서 데이터 인에이블 신호(DE)가 시작되는 타이밍까지로 정의된다. 기준 타이밍은 수직 블랭크(VB)의 종료시점으로부터 미리 설정된 기간만큼 앞서는 타이밍이고, 매 프레임마다 동일하다. 기준 타이밍은 가변 수직동기신호(Vsync_A)의 두 번째 토글링 시점(t2)으로 설정될 수 있다. The
가변 수직동기신호(Vsync_A)는 수직 블랭크(VB) 내에서 적어도 두 번 토클링(toggling)한다. 가변 수직동기신호(Vsync_A)는 하이전압과 로우전압 중에서 어느 하나의 전압이고, 토글링은 전압레벨이 변경되는 것으로 정의될 수 있다. 이하, 본 명세서는 가변 수직동기신호(Vsync_A)가 수직 블랭크(VB) 내에서 제1 타이밍(t1)과 제2 타이밍(t2)에서 두 번 토글링하는 실시 예를 중심으로 설명하기로 한다.The variable vertical synchronization signal (Vsync_A) toggles at least twice within the vertical blank (VB). The variable vertical synchronization signal (Vsync_A) is either a high voltage or a low voltage, and toggling can be defined as changing the voltage level. Hereinafter, this specification will focus on an embodiment in which the variable vertical synchronization signal (Vsync_A) toggles twice at the first timing (t1) and the second timing (t2) within the vertical blank (VB).
도 3에서와 같이, 각각의 프레임내에서, 수직 블랭크(VB) 내의 제1 타이밍(t1)부터 제2 타이밍(t2)까지의 간격은 가변되고, 제2 타이밍(t2)부터 제3 타이밍(t3)까지의 간격은 고정된다. 즉, 수직 블랭크(VB)의 시작 시점부터 가변 수직동기신호(Vsync_A)의 첫 번째 토글링 타이밍까지의 간격은 가변되고, 가변 수직동기신호(Vsync_A)의 두 번째 토글링 타이밍(t2)부터 수직 블랭크(VB)의 종료 시점(t3)까지의 간격은 고정된다.As shown in Figure 3, within each frame, the interval from the first timing (t1) to the second timing (t2) in the vertical blank (VB) is variable, and from the second timing (t2) to the third timing (t3) ) is fixed. That is, the interval from the start of the vertical blank (VB) to the first toggling timing of the variable vertical synchronization signal (Vsync_A) is variable, and the interval from the second toggling timing (t2) of the variable vertical synchronization signal (Vsync_A) to the vertical blanking time is variable. The interval until the end point (t3) of (VB) is fixed.
가변 수직동기신호(Vsync_A)에서 가변되는 구간은 도 3의 (a)에서와 같이, 수직 블랭크(VB)의 시작 시점(t1)부터 가변 수직동기신호(Vsync_A)의 두 번째 토글링 시점(t2)까지로 설정될 수 있다. 또는 가변 수직동기신호(Vsync_A)에서 가변되는 구간은 도 3의 (b)에서와 같이, 수직 블랭크(VB)의 시작 시점(t1)부터 가변 수직동기신호(Vsync_A)의 첫 번째 토글링 타이밍까지로 설정될 수 있다. 도 3의 (b)에 도시된 실시 예에서 가변 수직동기신호(Vsync_A)의 첫 번째 토글링 시점부터 두 번째 토글링 시점(t2)까지의 간격은 고정될 수 있다. As shown in (a) of FIG. 3, the variable section in the variable vertical synchronization signal (Vsync_A) ranges from the start time (t1) of the vertical blank (VB) to the second toggling time (t2) of the variable vertical synchronization signal (Vsync_A). It can be set up to. Alternatively, the variable section in the variable vertical synchronization signal (Vsync_A) is from the start time (t1) of the vertical blank (VB) to the first toggle timing of the variable vertical synchronization signal (Vsync_A), as shown in (b) of FIG. can be set. In the embodiment shown in (b) of FIG. 3, the interval from the first toggling time of the variable vertical synchronization signal (Vsync_A) to the second toggling time (t2) may be fixed.
게이트 제어클럭은 스타트클럭(VST) 및 게이트클럭(GCLK) 등을 포함할 수 있다. 스타트클럭(VST)은 시프트레지스터(500)가 출력하는 스타트신호의 출력 타이밍을 결정하고, 게이트클럭(GCLK)은 시프트레지스터(500)가 출력하는 게이트신호의 출력 타이밍을 결정한다.The gate control clock may include a start clock (VST) and a gate clock (GCLK). The start clock (VST) determines the output timing of the start signal output from the
타이밍 콘트롤러(200)는 가변 수직동기신호(Vsync_A)의 두 번째 토글링 시점부터 스타트 설정기간(d1)이 경과한 타이밍에 스타트클럭(VST)을 생성한다. 스타트 설정기간(d1)은 스타트클럭(vst)의 생성 타이밍이 수직 액티브(VA)의 시작 타이밍 이전이 되도록 설정될 수 있다. The
타이밍 콘트롤러(200)는 가변 수직동기신호(Vsync_A)의 두 번째 토글링 시점부터 게이트 설정기간(d2)이 경과한 타이밍에 게이트클럭(GCLK)을 생성한다. 게이트 설정기간(d3)은 고정기간(df) 이상의 시간이 되도록 설정될 수 있다. 표시패널(100)이 비표시영역(NAA)에 더미 픽셀들을 포함하여, 게이트 구동부가 더미 픽셀들에 인가되는 게이트신호를 생성한다면, 게이트 설정기간(d2)은 고정기간(df) 미만으로 설정될 수도 있다.The
각각의 프레임마다 고정기간(df)은 서로 동일하다. 마찬가지로, 각각의 프레임마다 스타트 설정기간(d1)은 서로 동일하고, 게이트 설정기간(d2)은 서로 동일하다. The fixation period (df) for each frame is the same. Likewise, for each frame, the start setting period (d1) is the same and the gate setting period (d2) is the same.
기준 타이밍(t2)과 수직 액티브(VA) 기간의 시작 시점이 프레임마다 동일하고, 스타트 설정기간(d2)이 프레임마다 동일하기 때문에, 프레임마다 각각의 수직 액티브(VA) 기간으로부터 스타트클럭(VST)이 생성되는 타이밍이 동일하다. 예컨대, 제n 수직 블랭크(VB) 내에서 생성되는 스타트클럭(VST)과 제n 수직 블랭크(VB)의 종료 시점까지의 간격과 제n+1 수직 블랭크(VB) 내에서 생성되는 스타트클럭(VST)과 제n 수직 블랭크(VB)의 종료 시점까지의 간격은 'd1'으로 서로 동일하다. Since the reference timing (t2) and the start point of the vertical active (VA) period are the same for each frame, and the start setting period (d2) is the same for each frame, the start clock (VST) is generated from each vertical active (VA) period for each frame. The timing of this creation is the same. For example, the interval between the start clock (VST) generated within the nth vertical blank (VB) and the end of the nth vertical blank (VB), and the start clock (VST) generated within the n+1th vertical blank (VB) ) and the end point of the nth vertical blank (VB) are the same as 'd1'.
이와 마찬가지로, 프레임마다 수직 액티브(VA)의 시작 시점으로부터 게이트클럭(GCLK)이 생성되기 시작하는 타이밍은 동일하다. 예컨대, 게이트 설정기간(d2)이 고정기간(df)과 동일하게 설정되면, 모든 프레임에서 게이트클럭(GCLK)은 수직 액티브(VA)의 시작 시점과 동기되어 생성되기 시작한다.Likewise, the timing at which the gate clock (GCLK) starts to be generated from the start of the vertical active (VA) for each frame is the same. For example, if the gate setting period (d2) is set equal to the fixation period (df), the gate clock (GCLK) begins to be generated in synchronization with the start point of the vertical active (VA) in all frames.
살펴본 바와 같이, 제1 실시 예는 수직 블랭크(VB)의 기간이 가변되는 것과 무관하게 수직 액티브(VA) 기간의 시작 시점으로부터 일정한 타이밍에 게이트신호들을 생성할 수 있다. As seen, the first embodiment can generate gate signals at a constant timing from the start of the vertical active (VA) period regardless of the change in the vertical blank (VB) period.
수직 블랭크(VB)가 유지되는 기간은 시스템(100) 내에서 영상데이터(DATA)를 렌더링하는데에 소요되는 시간 차이로 인해서 달라질 수 있다. 시스템(100)이 영상 렌더링을 하지 않고 미리 정해진 영상데이터(DATA)를 그래도 타이밍 콘트롤러(200)로 전송하면, 모든 프레임들은 기간은 서로 동일하다. 하지만, 시스템(100)이 영상 렌더링을 수행할 때에는 프레임마다 영상데이터(DATA)를 렌더링하는 시간이 달라질 수 있다. 특히, AR이나 VR 등의 영상표시장치는 실시간으로 영상을 렌더링하는 경우가 많기 때문에 프레임 기간이 달라진다. 이처럼 프레임 기간이 달라지면 수직 블랭크(VB) 기간이 가변된다. The period during which the vertical blank (VB) is maintained may vary due to a difference in the time required to render image data (DATA) within the
수직 블랭크(VB) 기간이 가변되면, 게이트신호들의 출력 타이밍이 달라지는 문제점이 나타나기도 한다. 이를 살펴보면 다음과 같다. If the vertical blank (VB) period changes, a problem may occur in which the output timing of gate signals varies. Looking at this, it is as follows.
도 4는 비교 예에 의한 타이밍 콘트롤러가 게이트신호들을 생성하는 방법을 설명하는 도면이다.Figure 4 is a diagram explaining how a timing controller generates gate signals according to a comparative example.
도 4를 참조하면, 비교 예에 의한 타이밍 콘트롤러는 수직 액티브(VA)가 종료되어 데이터 인에이블 신호(DE)가 로우레벨로 일정 기간동안 유지되기 시작하는 시점을 기준으로 게이트 제어클럭을 생성한다. 즉, 비교 예는 수직 블랭크(VB) 기간의 시작 시점을 기준으로 게이트 제어클럭의 출력 시점을 결정한다. 따라서, 수직 블랭크(VB) 기간이 달라지면, 게이트 제어클럭의 출력 타이밍이 달라진다. 예컨대, 제2 수직 블랭크(VB) 기간이 제1 수직 블랭크(VB) 기간에 대비하여 '△t'만큼 늘어나면, 스타트클럭(VST) 및 게이트클럭(GCLK)은 정상 구동을 위한 타이밍 보다 '△t'만큼 이른 시점에 출력된다. 이로 인해서 영상데이터(DATA)를 기입하는 타이밍이 어긋나고 영상 표시에 오류가 발생한다. Referring to FIG. 4, the timing controller according to the comparative example generates a gate control clock based on the point in time when the vertical active (VA) ends and the data enable signal (DE) begins to be maintained at a low level for a certain period of time. That is, in the comparative example, the output point of the gate control clock is determined based on the start point of the vertical blank (VB) period. Therefore, if the vertical blank (VB) period changes, the output timing of the gate control clock changes. For example, if the second vertical blank (VB) period is extended by '△t' compared to the first vertical blank (VB) period, the start clock (VST) and gate clock (GCLK) are set to '△' compared to the timing for normal driving. It is output as early as t'. As a result, the timing of writing video data (DATA) is misaligned and errors occur in video display.
본 발명의 가변 수직동기신호(Vsync_A)는 영상 렌더링 등으로 수직 블랭크(VB) 기간이 가변되어도 수직 액티브(VA) 기간의 시작 시점에서부터 일정한 타이밍에 게이트 제어클럭들(VST,GCLK)을 생성할 수 있다. 그 결과, 시프트레지스터에서 생성하는 게이트신호들의 타이밍이 프레임마다 일정하게 유지되어 구동 타이밍의 신뢰성이 보장된다. The variable vertical synchronization signal (Vsync_A) of the present invention can generate gate control clocks (VST, GCLK) at a constant timing from the start of the vertical active (VA) period even if the vertical blank (VB) period is changed due to image rendering, etc. there is. As a result, the timing of gate signals generated by the shift register is kept constant for each frame, ensuring reliability of driving timing.
도 5는 제2 실시 예에 따른 표시장치를 나타내는 도면이다. 도 6은 제2 실시 예의 표시장치의 발광 타이밍을 나타내는 도면이다. 전술한 제1 실시 예와 실질적으로 동일한 구성에 대해서는 도면에서의 표현과 자세한 설명을 생략하기로 한다. Figure 5 is a diagram showing a display device according to a second embodiment. Figure 6 is a diagram showing the light emission timing of the display device in the second embodiment. For configurations that are substantially the same as the above-described first embodiment, the representation in the drawings and detailed description will be omitted.
도 5 및 도 6을 참조하면, 제2 실시 예에 따른 표시장치는 고전위 구동전압(VDD)의 입력단과 픽셀(P)들 간의 전류 패스를 스위칭하는 셔터부(600)를 포함한다. Referring to FIGS. 5 and 6 , the display device according to the second embodiment includes an input terminal of a high-potential driving voltage (VDD) and a
데이터 구동부(300)는 각 프레임의 수직 액티브(VA) 동안 데이터라인(DL)을 통해서 픽셀(P)들에 데이터전압(Vdata)을 기입한다. The
셔터부(600)는 턴-온 전압의 셔터 제어신호(GS)에 응답하여, 고전위 구동전압(VDD)의 입력단과 픽셀(P)들을 전기적으로 연결시킨다. 셔터 제어신호(GS)는 수직 액티브(VA) 기간에서 턴-오프 전압을 유지하고, 수직 블랭크(VB) 기간에서 적어도 일정 기간 동안 턴-온 전압을 유지한다. 셔터부(600)는 스위칭 트랜지스터를 포함하고, 로직전압인 셔터 제어신호(GS)를 아날로그 전압으로 변환하여, 스위칭 트랜지스터를 동작시키는 구성으로 구현될 수 있다.The
한 프레임내의 수직 액티브(VA) 기간에서 모든 픽셀(P)들은 라인순차 방식으로 데이터전압(Vdata)을 제공받는다. 수직 액티브(VA) 기간 동안 각 픽셀(P)들과 고전위 구동전압(VDD)의 입력단은 전기적으로 차단되기 때문에, 각 픽셀(P)들은 발광하지 않는다. During the vertical active (VA) period within one frame, all pixels (P) receive data voltage (Vdata) in a line sequential manner. During the vertical active (VA) period, each pixel (P) and the input terminal of the high potential driving voltage (VDD) are electrically blocked, so each pixel (P) does not emit light.
수직 블랭크(VB) 기간에서, 셔터부(600)가 턴-온되어 각 픽셀(P)들은 동시에 고전위 구동전압(VDD)을 제공받고, 이에 따라 동시에 발광한다. In the vertical blank (VB) period, the
이와 같이, 제2 실시 예의 표시장치는 한 프레임의 영상 데이터를 순차적으로 기입한 이후에 모든 픽셀(P)들을 동시에 발광시켜서, 응답속도(Motion Picture Response Time; MPRT)를 향상시킬 수 있다. In this way, the display device of the second embodiment can improve the response speed (Motion Picture Response Time (MPRT)) by emitting all pixels P simultaneously after sequentially writing one frame of image data.
도 7은 제2 실시 예에 따른 시스템과 타이밍 콘트롤러 간의 신호 전송 타이밍을 나타내는 도면이다. 도 7에서 전술한 실시 예와 실질적으로 동일한 구성에 대해서는 자세한 설명을 생략하기로 한다.Figure 7 is a diagram showing signal transmission timing between a system and a timing controller according to a second embodiment. Detailed descriptions of configurations that are substantially the same as those of the embodiment described above in FIG. 7 will be omitted.
도 7을 참조하면, 시스템(100)은 가변 수직동기신호(Vsync_A), 데이터 인에이블 신호(DE)를 전송한다. Referring to FIG. 7, the
타이밍 콘트롤러(200)는 수직 블랭크(VB) 내의 기준 타이밍으로부터 미리 설정된 설정기간만큼 지연된 시점에 게이트 제어클럭들(VST,GCLK) 및 셔터 제어신호(GS)를 생성한다. The
타이밍 콘트롤러(200)는 가변 수직동기신호(Vsync_A)의 두 번째 토글링 시점(t2)부터 스타트 설정기간(d1)이 경과한 타이밍에 스타트클럭(VST)을 생성한다. 그리고 타이밍 콘트롤러(200)는 가변 수직동기신호(Vsync_A)의 두 번째 토글링 시점(t2)부터 게이트 설정기간(d2)이 경과한 타이밍에 게이트클럭(GCLK)을 생성한다. The
또한, 타이밍 콘트롤러(200)는 데이터 인에이블 신호(DE)가 수직 블랭크(VB)에서 로우전압으로 폴링되는 타이밍에 셔터 제어신호(GS)를 턴-온 전압으로 반전시킨다. 타이밍 콘트롤러는 수직방향 해상도 정보를 바탕으로 수직 액티브(VA)를 확인할 수 있고, 수직 액티브(VA)가 종료되는 타이밍에서 데이터 인에이블 신호(DE)의 폴링 시점을 수직 블랭크(VB)의 시작 타이밍으로 결정한다. Additionally, the
그리고 타이밍 콘트롤러(200)는 가변 수직동기신호(Vsync_A)의 두 번째 토글링 시점(t2)부터 셔터제어 설정기간(d3)이 경과한 타이밍에 턴-온 전압의 셔터 제어신호(GS)를 턴-오프 전압으로 반전시킨다. 셔터제어 설정기간(d3)은 고정기간(df) 보다 길지 않게 설정되어, 픽셀(P)의 발광하는 기간이 수직 블랭크(VB) 내에서 한정되도록 한다. And the
제2 실시 예에 의한 표시장치에서 셔터 제어신호(GS)의 턴-온 전압은 수직 블랭크(VB) 기간에 비례하여 길어진다. In the display device according to the second embodiment, the turn-on voltage of the shutter control signal (GS) becomes longer in proportion to the vertical blank (VB) period.
만약 셔터 제어신호(GS)의 출력 타이밍을 매 프레임마다 고정시키면, 수직 블랭크(VB) 기간이 길어지는 프레임에서 비발광 기간이 더 길어지기 때문에 휘도가 낮아진다. If the output timing of the shutter control signal (GS) is fixed for each frame, the luminance is lowered because the non-emission period becomes longer in frames where the vertical blank (VB) period becomes longer.
이에 반해서, 제2 실시 예에 의한 표시장치는 수직 블랭크(VB) 기간에 비례하여 발광하는 기간을 길게 설정한다. 따라서, 제2 실시 예는 수직 블랭크(VB) 기간이 확장되어 휘도가 낮아지는 현상을 개선할 수 있다. In contrast, the display device according to the second embodiment sets the light emission period to be long in proportion to the vertical blank (VB) period. Accordingly, the second embodiment can improve the phenomenon of lowering luminance due to the expansion of the vertical blank (VB) period.
도 8은 시스템에서 송신하는 신호들의 타이밍을 결정하는 방법을 설명하는 도면이다. Figure 8 is a diagram explaining a method of determining the timing of signals transmitted by the system.
도 2 및 도 7을 바탕으로 설명된, 수직 블랭크(VB) 내에서의 고정기간(df), 스타트 설정기간(d1), 게이트 설정기간(d2), 셔터제어 설정기간(d3)은 미리 설정된 값으로 고정되고, 시스템(100)과 타이밍 콘트롤러(200)는 미리 약속된 절차를 바탕으로 전술한 제1 및 제2 실시 예를 구현할 수 있다. 2 and 7, the fixation period (df), start setting period (d1), gate setting period (d2), and shutter control setting period (d3) within the vertical blank (VB) are preset values. is fixed, and the
이에 반해서, 본 발명에서 수직 블랭크(VB) 내에서의 고정기간(df), 스타트 설정기간(d1), 게이트 설정기간(d2), 셔터제어 설정기간(d3) 등은 미리 설정되지 않고, 시스템(100)과 타이밍 콘트롤러(200) 간의 통신에 의해서 정해질 수도 있다. In contrast, in the present invention, the fixation period (df), start setting period (d1), gate setting period (d2), shutter control setting period (d3), etc. within the vertical blank (VB) are not set in advance, and the system ( It may also be determined by communication between 100) and the
도 8을 참조하면, 시스템(100)이 타이밍 콘트롤러(200)로 전송하는 영상데이터(DATA)는 백 포치 정보(BP info)를 포함한다. Referring to FIG. 8, image data (DATA) transmitted from the
백 포치 정보(BP info)는 가변 수직동기신호(Vsync_A)의 폴링 에지와 라이징 에지 사이에 전송될 수 있다. 이러한 경우, 가변 수직동기신호(Vsync_A)의 폴링 에지와 라이징 에지 사이의 간격은 백 포치 정보(BP info)의 전송 시간 이상으로 설정된다. Back porch information (BP info) may be transmitted between the falling edge and rising edge of the variable vertical synchronization signal (Vsync_A). In this case, the interval between the falling edge and the rising edge of the variable vertical synchronization signal (Vsync_A) is set to be longer than the transmission time of the back porch information (BP info).
백 포치 정보(BP info)는 가변 수직동기신호(Vsync_A)의 제2 토글링 타이밍(t2)에서 수직 블랭크(VB)의 종료 시점까지의 간격에 해당하는 고전기간(df)의 간격, 수직 블랭크(VB) 내에서의 고정기간(df), 스타트 설정기간(d1), 게이트 설정기간(d2), 셔터제어 설정기간(d3) 등의 정보를 포함할 수 있다. The back porch information (BP info) is the interval of the classic period (df) corresponding to the interval from the second toggling timing (t2) of the variable vertical synchronization signal (Vsync_A) to the end of the vertical blank (VB), the vertical blank ( VB) may include information such as a fixation period (df), a start setting period (d1), a gate setting period (d2), and a shutter control setting period (d3).
타이밍 콘트롤러(200)는 미리 정의된 백 포치 정보(BP info)를 시스템(100)으로부터 제공받고, 이를 바탕으로 구동신호들을 생성할 수 있다. 또는 시스템(100)이 미리 정의된 백 포치 정보(BP info)를 타이밍 콘트롤러(200)로 제공하고, 타이밍 콘트롤러(200)는 백 포치 정보(BP info)를 활용할지를 결정할 수 있다. 타이밍 콘트롤러(200)는 시스템(100)이 전송한 백 포치 정보(BP info)를 그대로 활용하거나, 타이밍 콘트롤러(200)에서 정의된 백 포치 정보(BP info)를 활용하기 해서 타이밍 콘트롤러(200)가 백 포치 정보(BP info)를 재전송하도록 요청할 수 있다. 또는 시스템(100)이 확장된 디스플레이 식별 데이터(Extended Display Identification Data; EDID)에 접속하거나 타이밍 콘트롤러(200)를 통하여 백 포치 정보(BP info)를 확인하고, 해당 디스플레이 타이밍과 시스템 상황에 맞는 구동 및 비디오 신호를 백 포치 정보(BP info)와 함께 전송할 수 있다.The
가변 수직동기신호(Vsync_A)의 제2 토글링 타이밍(t2)은 수직 블랭크(VB)의 가변 기간을 고려하여 설정된다. 즉, 시스템(100)은 영상 렌더링 과정에서 프레임 기간의 확장이 요구되는 만큼 가변 수직동기신호(Vsync_A)의 제2 토글링 타이밍(t2)을 지연시켜서 수직 블랭크(VB)를 확장할 수 있다. The second toggling timing (t2) of the variable vertical synchronization signal (Vsync_A) is set in consideration of the variable period of the vertical blank (VB). That is, the
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Through the above-described content, those skilled in the art will be able to see that various changes and modifications can be made without departing from the technical idea of the present invention. Therefore, the technical scope of the present invention should not be limited to what is described in the detailed description of the specification, but should be defined by the scope of the patent claims.
100: 표시패널 200: 타이밍 콘트롤러
300: 데이터 구동회로 400,500: 게이트 구동회로100: display panel 200: timing controller
300: data driving circuit 400,500: gate driving circuit
Claims (11)
영상데이터, 및 수직 블랭크 내에서 적어도 2회 이상 토글링되는 가변 수직동기신호를 출력하는 시스템; 및
상기 시스템으로부터 상기 가변 수직동기신호를 수신하고, 상기 가변 수직동기신호가 마지막으로 토글링되는 시점을 기준 토글링 타이밍으로 설정하고, 상기 기준 토글링 타이밍으로부터 소정 기간 경과 후에 게이트 제어클럭을 생성하는 타이밍 콘트롤러;
상기 게이트 제어클럭의 타이밍에 동기되는 게이트신호들을 생성하는 게이트 구동부; 및
상기 영상데이터를 데이터전압으로 변환하고, 상기 게이트신호들의 제어하에 상기 데이터전압을 상기 픽셀에 기입하는 데이터 구동부를 포함하되,
상기 게이트 제어클럭은 스타트클럭 및 게이트클럭을 포함하고,
상기 기준 토글링 타이밍으로부터 상기 스타트클럭의 생성 타이밍 사이의 간격 및 상기 기준 토글링 타이밍으로부터 상기 게이트클럭의 생성 타이밍 사이의 간격은 고정기간으로 프레임마다 동일하게 설정되고,
상기 수직 블랭크의 시작 시점부터 상기 기준 토글링 타이밍까지의 간격은 프레임마다 가변되는 표시장치.A display panel with a plurality of pixels arranged;
A system that outputs video data and a variable vertical synchronization signal that is toggled at least twice within the vertical blank; and
Timing to receive the variable vertical synchronization signal from the system, set the time when the variable vertical synchronization signal is last toggled as a reference toggle timing, and generate a gate control clock after a predetermined period of time from the reference toggle timing. controller;
a gate driver that generates gate signals synchronized to the timing of the gate control clock; and
A data driver converting the image data into a data voltage and writing the data voltage to the pixel under the control of the gate signals,
The gate control clock includes a start clock and a gate clock,
The interval between the reference toggling timing and the start clock generation timing and the interval between the reference toggling timing and the gate clock generation timing are set to be the same for each frame as a fixed period,
A display device in which the interval from the start of the vertical blank to the reference toggling timing varies for each frame.
상기 가변 수직동기신호의 상기 기준 토글링 타이밍부터 상기 수직 블랭크의 종료 시점까지의 고정기간은 프레임마다 동일하게 설정되는 표시장치.According to claim 1,
A display device wherein a fixation period from the reference toggling timing of the variable vertical synchronization signal to the end of the vertical blank is set to be the same for each frame.
상기 타이밍 콘트롤러는 상기 기준 토글링 타이밍으로부터 스타트 설정기간이 경과한 이후에 상기 스타트클럭을 생성하고, 상기 기준 토글링 타이밍으로부터 게이트 설정기간이 경과한 이후에 상기 게이트클럭을 생성하는 표시장치.According to claim 2,
The timing controller generates the start clock after a start setting period has elapsed from the reference toggling timing, and generates the gate clock after a gate setting period has elapsed from the reference toggling timing.
상기 스타트 설정기간은 상기 가변 수직동기신호의 상기 기준 토글링 타이밍부터 상기 수직 블랭크의 종료 시점까지의 고정기간 보다 짧게 설정되는 표시장치.According to claim 4,
The start setting period is set shorter than the fixed period from the reference toggling timing of the variable vertical synchronization signal to the end of the vertical blanking.
상기 가변 수직동기신호는 2 회에 걸쳐서 토글링되고,
상기 시스템은 상기 가변 수직동기신호의 토글링 타이밍 사이에 상기 게이트 제어클럭을 생성하기 위한 소정 기간에 대한 정보를 전송하는 표시장치.According to claim 1,
The variable vertical synchronization signal is toggled twice,
The system is a display device that transmits information about a predetermined period for generating the gate control clock between toggling timings of the variable vertical synchronization signal.
상기 시스템은 상기 영상데이터를 전송하는 채널을 통해서 상기 소정 기간에 대한 정보를 전송하는 표시장치.According to claim 6,
The system is a display device that transmits information about the predetermined period through a channel that transmits the image data.
상기 시스템은 인접하는 상기 수직 블랭크 사이의 수직 액티브 동안 상기 영상데이터를 출력하고,
상기 픽셀은 고전위 구동전압의 입력단으로부터 고전위 구동전압을 제공받아서 발광하고,
셔터 제어신호에 제어하에, 상기 픽셀과 상기 고전위 구동전압의 입력단을 전기적으로 스위칭하는 셔터 제어부를 더 포함하는 표시장치.According to claim 1,
The system outputs the image data during vertical activation between adjacent vertical blanks,
The pixel emits light by receiving a high-potential driving voltage from the input terminal of the high-potential driving voltage,
A display device further comprising a shutter control unit that electrically switches the pixel and the input terminal of the high potential driving voltage under the control of a shutter control signal.
상기 타이밍 콘트롤러는
상기 수직 블랭크 기간의 시작시점에서, 상기 셔터 제어신호를 턴-온 전압으로 출력하고,
상기 기준 토글링 타이밍으로부터 셔터제어 설정기간이 경과한 이후에 상기 셔터 제어신호를 턴-오프 전압으로 출력하는 표시장치.According to claim 8,
The timing controller is
At the start of the vertical blank period, outputting the shutter control signal as a turn-on voltage,
A display device that outputs the shutter control signal as a turn-off voltage after a shutter control setting period has elapsed from the reference toggling timing.
상기 가변 수직동기신호는 2 회에 걸쳐서 토글링되고,
상기 시스템은 상기 가변 수직동기신호의 토글링 타이밍 사이에, 상기 셔터제어 설정기간에 대한 정보를 송신하는 표시장치.According to clause 9,
The variable vertical synchronization signal is toggled twice,
The system transmits information about the shutter control setting period between toggling timing of the variable vertical synchronization signal.
상기 시스템은 상기 영상데이터를 전송하는 채널을 통해서 상기 셔터제어 설정기간에 대한 정보를 송신하는 표시장치.According to claim 10,
The system is a display device that transmits information about the shutter control setting period through a channel that transmits the image data.
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