KR102570573B1 - 유기 발광 표시 장치 - Google Patents

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Abstract

유기 발광 표시 장치는 기판, 상기 기판 상에 위치하는 액티브 패턴, 상기 액티브 패턴 상에 위치하며, 상기 액티브 패턴의 일부와 중첩하는 컨택홀을 포함하는 절연층, 상기 컨택홀과 이웃하여 상기 절연층 상에 위치하며 상기 액티브 패턴의 테두리와 중첩하는 블록 패턴, 및 상기 블록 패턴 상에 위치하며 상기 블록 패턴을 지나 상기 컨택홀을 통해 상기 액티브 패턴과 연결된 연결부를 포함한다.

Description

유기 발광 표시 장치{ORGANIC LIGHT EMITTING DIODE DISPLAY}
본 기재는 유기 발광 표시 장치에 관한 것이다.
표시 장치의 일례로서, 유기 발광 표시 장치(organic light emitting diode display) 및 액정 표시 장치(liquid crystal display) 등이 있다.
이 중, 유기 발광 표시 장치는 기판 상에 형성된 복수의 배선들, 복수의 박막 트랜지스터들, 및 복수의 유기 발광 소자들을 포함한다.
유기 발광 표시 장치에 포함된 복수의 배선들은 절연층에 포함된 컨택홀을 통해 박막 트랜지스터 또는 유기 발광 소자와 연결된다.
일 실시예는, 컨택홀과 이웃하는 절연층의 일 부분이 파손되는 것이 억제된 유기 발광 표시 장치를 제공하고자 한다.
일 측면은 기판, 상기 기판 상에 위치하는 액티브 패턴, 상기 액티브 패턴 상에 위치하며, 상기 액티브 패턴의 일부와 중첩하는 컨택홀을 포함하는 절연층, 상기 컨택홀과 이웃하여 상기 절연층 상에 위치하며, 상기 액티브 패턴의 테두리와 중첩하는 블록 패턴, 및 상기 블록 패턴 상에 위치하며, 상기 블록 패턴을 지나 상기 컨택홀을 통해 상기 액티브 패턴과 연결된 연결부를 포함하는 유기 발광 표시 장치를 제공한다.
상기 절연층은 상기 컨택홀을 둘러싸는 측면을 더 포함하며, 상기 블록 패턴은 상기 컨택홀의 상기 측면과 동일 평면인 단부면을 포함할 수 있다.
상기 블록 패턴은 섬(island) 형태일 수 있다.
상기 블록 패턴은 상기 컨택홀을 완전히 둘러싸는 폐루프(closed loop) 형태일 수 있다.
상기 블록 패턴은 상기 컨택홀의 일부를 둘러싸는 개루프(open loop) 형태일 수 있다.
상기 블록 패턴은 상기 컨택홀을 사이에 두고 서로 이격된 제1 서브 블록 패턴 및 제2 서브 블록 패턴을 포함할 수 있다.
상기 연결부는 상기 블록 패턴과 접촉할 수 있다.
상기 절연층은 상기 액티브 패턴 상에 위치하는 제1 서브 절연층, 및 상기 제1 서브 절연층 상에 위치하는 제2 서브 절연층을 더 포함하며, 상기 블록 패턴은 상기 제1 서브 절연층과 상기 제2 서브 절연층 사이에 위치하는 제3 서브 블록 패턴, 및 상기 제2 서브 절연층 상에 위치하며 상기 제3 서브 블록 패턴과 중첩하는 제4 서브 블록 패턴을 포함할 수 있다.
상기 액티브 패턴은 서로 연결된 복수의 서브 액티브 패턴들을 포함하며, 상기 유기 발광 표시 장치는 상기 절연층 상에 위치하며 상기 복수의 서브 액티브 패턴들 중 일부를 제1 방향으로 가로 지르는 제1 배선들, 상기 제1 배선들 상에 위치하여 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 배선들을 포함하며, 상기 제2 배선들 중 적어도 일부는 상기 연결부와 연결될 수 있다.
상기 제1 배선들과 상기 제2 배선들 사이의 층에 위치하는 제3 배선을 더 포함하며, 상기 블록 패턴은 상기 제3 배선과 동일 층일 수 있다.
상기 블록 패턴은 상기 제1 배선들과 동일 층일 수 있다.
상기 연결부는 상기 제2 배선들과 동일 층일 수 있다.
상기 유기 발광 표시 장치는 상기 연결부와 연결된 제1 전극, 상기 제1 전극 상에 위치하는 유기 발광층, 상기 유기 발광층 상에 위치하는 제2 전극을 포함하는 유기 발광 소자를 더 포함할 수 있다.
상기 기판은 유기 재료를 포함할 수 있다.
일 실시예에 따르면, 컨택홀과 이웃하는 절연층의 일 부분이 파손되는 것이 억제된 유기 발광 표시 장치가 제공된다.
도 1은 일 실시예에 따른 유기 발광 표시 장치를 나타낸 배치도이다.
도 2는 도 1의 유기 발광 표시 장치를 Ⅱ-Ⅱ를 따른 단면도이다.
도 3은 도 2의 A 부분을 확대한 단면도이다.
도 4는 블록 패턴을 포함하지 않는 유기 발광 표시 장치의 일 부분을 나타낸 단면도이다.
도 5는 다른 실시예에 따른 유기 발광 표시 장치를 나타낸 배치도이다.
도 6은 도 5의 유기 발광 표시 장치를 Ⅵ-Ⅵ을 따른 단면도이다.
도 7은 다른 실시예에 따른 유기 발광 표시 장치를 나타낸 배치도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 도 1 내지 도 3을 참조하여 일 실시예에 따른 유기 발광 표시 장치를 설명한다.
도 1은 일 실시예에 따른 유기 발광 표시 장치를 나타낸 배치도이다. 도 2는 도 1의 유기 발광 표시 장치를 Ⅱ-Ⅱ를 따른 단면도이다. 도 1은 유기 발광 표시 장치의 일 화소를 나타낼 수 있으나, 이에 한정되지는 않는다.
도 1 및 도 2에 도시된 바와 같이, 일 실시예에 따른 유기 발광 표시 장치(1000)는 기판(SUB), 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 액티브 패턴(AP), 절연층(IL), 제1 블록 패턴(BP1), 제2 블록 패턴(BP2), 제3 블록 패턴(BP3), 제4 블록 패턴(BP4), 제5 블록 패턴(BP5), 제1 연결부(CT1), 제2 연결부(CT2), 제3 연결부(CT3), 제4 연결부(CT4), 제5 연결부(CT5), 제1 스캔 라인(Sn), 제2 스캔 라인(Sn-1), 제3 스캔 라인(Sn-2), 발광 제어 라인(EM), 제1 배선들(WI1), 커패시터(Cst), 제3 배선(WI3), 데이터 라인(DA), 구동 전원 라인(ELVDD), 게이트 브릿지(GB), 제2 배선들(WI2), 초기화 전원 라인(Vin), 유기 발광 소자(OLED)를 포함한다.
기판(SUB)은 유기 재료, 무기 재료, 및 유리 중 적어도 하나를 포함할 수 있다. 기판(SUB)은 플렉서블(flexible)하거나, 스트렛쳐블(stretchable)하거나, 롤러블(rollable)하거나, 폴더블(foldable)할 수 있다.
제1 박막 트랜지스터(T1)는 기판(SUB) 상에 위치하며, 제1 서브 액티브 패턴(A1) 및 제1 게이트 전극(G1)을 포함한다.
제1 서브 액티브 패턴(A1)은 제1 소스 전극(S1), 제1 채널 영역(C1), 제1 드레인 전극(D1)을 포함한다. 제1 소스 전극(S1)은 제2 박막 트랜지스터(T2)의 제2 드레인 전극(D2) 및 제5 박막 트랜지스터(T5)의 제5 드레인 전극(D5) 각각과 연결되어 있으며, 제1 드레인 전극(D1)은 제3 박막 트랜지스터(T3)의 제3 소스 전극(S3) 및 제6 박막 트랜지스터(T6)의 제6 소스 전극(S6) 각각과 연결된다. 제1 게이트 전극(G1)과 중첩하는 제1 서브 액티브 패턴(A1)의 채널 영역인 제1 채널 영역(C1)은 적어도 한번 절곡 연장된 형태를 가지고 있다.
한편, 다른 실시예에서 제1 채널 영역(C1)은 직선 연장된 형태를 가질 수 있다.
제1 서브 액티브 패턴(A1)은 폴리 실리콘 또는 산화물 반도체로 이루어질 수 있다. 제1 서브 액티브 패턴(A1)이 산화물 반도체로 이루어지는 경우에는 고온 등의 외부 환경에 취약한 산화물 반도체를 보호하기 위해 별도의 보호층이 추가될 수 있다.
제1 서브 액티브 패턴(A1)의 제1 채널 영역(C1)은 N형 불순물 또는 P형 불순물로 채널 영역 도핑될 수 있으며, 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 각각은 제1 채널 영역(C1)을 사이에 두고 이격되어 제1 채널 영역(C1)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑될 수 있다.
제1 게이트 전극(G1)은 제1 서브 액티브 패턴(A1)의 제1 채널 영역(C1) 상에 위치하고 있으며, 섬(island) 형태를 가지고 있다. 제1 게이트 전극(G1)은 게이트 브릿지(GB)에 의해 제4 박막 트랜지스터(T4)의 제4 드레인 전극(D4) 및 제3 박막 트랜지스터(T3)의 제3 드레인 전극(D3)과 연결된다. 제1 게이트 전극(G1)은 커패시터 전극(CE)과 중첩한다. 제1 게이트 전극(G1)은 제1 박막 트랜지스터(T1)의 게이트 전극이며, 커패시터(Cst)의 일 전극이다. 제1 게이트 전극(G1)은 커패시터 전극(CE)과 함께 커패시터(Cst)를 형성한다.
제2 박막 트랜지스터(T2)는 기판(SUB) 상에 위치하며, 제2 서브 액티브 패턴(A2) 및 제2 게이트 전극(G2)을 포함한다. 제2 서브 액티브 패턴(A2)은 제2 소스 전극(S2), 제2 채널 영역(C2), 제2 드레인 전극(D2)을 포함한다. 제2 소스 전극(S2)은 절연층(IL)의 제1 컨택홀(CNT1)을 통해 데이터 라인(DA)과 연결되어 있으며, 제2 드레인 전극(D2)은 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1)과 연결된다. 제2 게이트 전극(G2)과 중첩하는 제2 서브 액티브 패턴(A2)의 채널 영역인 제2 채널 영역(C2)은 제2 소스 전극(S2)과 제2 드레인 전극(D2) 사이에 위치한다. 제2 서브 액티브 패턴(A2)은 제1 서브 액티브 패턴(A1)과 연결된다.
제2 게이트 전극(G2)은 제2 서브 액티브 패턴(A2)의 제2 채널 영역(C2) 상에 위치하고 있으며, 제1 스캔 라인(Sn)과 일체로 형성된다.
제3 박막 트랜지스터(T3)는 기판(SUB) 상에 위치하며, 제3 서브 액티브 패턴(A3) 및 제3 게이트 전극(G3)을 포함한다.
제3 서브 액티브 패턴(A3)은 제3 소스 전극(S3), 제3 채널 영역(C3), 제3 드레인 전극(D3)을 포함한다. 제3 소스 전극(S3)은 제1 드레인 전극(D1)과 연결되어 있으며, 제3 드레인 전극(D3)은 절연층(IL)의 제2 컨택홀(CNT2)을 통하는 게이트 브릿지(GB)에 의해 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)과 연결된다. 제3 게이트 전극(G3)과 중첩하는 제3 서브 액티브 패턴(A3)의 채널 영역인 제3 채널 영역(C3)은 제3 소스 전극(S3)과 제3 드레인 전극(D3) 사이에 위치한다. 즉, 제3 서브 액티브 패턴(A3)은 제1 서브 액티브 패턴(A1)과 제1 게이트 전극(G1) 사이를 연결한다.
제3 게이트 전극(G3)은 제3 서브 액티브 패턴(A3)의 제3 채널 영역(C3) 상에 위치하고 있으며, 제1 스캔 라인(Sn)과 일체로 형성된다. 제3 게이트 전극(G3)은 듀얼 게이트(dual gate) 전극으로서 형성되어 있으나, 이에 한정되지는 않는다.
제4 박막 트랜지스터(T4)는 기판(SUB) 상에 위치하며, 제4 서브 액티브 패턴(A4) 및 제4 게이트 전극(G4)을 포함한다.
제4 서브 액티브 패턴(A4)은 제4 소스 전극(S4), 제4 채널 영역(C4), 제4 드레인 전극(D4)을 포함한다. 제4 소스 전극(S4)은 절연층(IL)의 제5 컨택홀(CNT5)을 통해 초기화 전원 라인(Vin)과 연결되어 있으며, 제4 드레인 전극(D4)은 제2 컨택홀(CNT2)을 통하는 게이트 브릿지(GB)에 의해 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)과 연결된다. 제4 게이트 전극(G4)과 중첩하는 제4 서브 액티브 패턴(A4)의 채널 영역인 제4 채널 영역(C4)은 제4 소스 전극(S4)과 제4 드레인 전극(D4) 사이에 위치한다. 즉, 제4 서브 액티브 패턴(A4)은 초기화 전원 라인(Vin)과 제1 게이트 전극(G1) 사이를 연결하는 동시에, 제3 서브 액티브 패턴(A3)과 제1 게이트 전극(G1) 각각과 연결된다.
제4 게이트 전극(G4)은 제4 서브 액티브 패턴(A4)의 제4 채널 영역(C4) 상에 위치하고 있으며, 제2 스캔 라인(Sn-1)과 일체로 형성된다. 제4 게이트 전극(G4)은 듀얼 게이트(dual gate) 전극으로서 형성되어 있으나, 이에 한정되지는 않는다.
제5 박막 트랜지스터(T5)는 기판(SUB) 상에 위치하며, 제5 서브 액티브 패턴(A5) 및 제5 게이트 전극(G5)을 포함한다.
제5 서브 액티브 패턴(A5)은 제5 소스 전극(S5), 제5 채널 영역(C5), 제5 드레인 전극(D5)을 포함한다. 제5 소스 전극(S5)은 절연층(IL)의 제3 컨택홀(CNT3)을 통해 구동 전원 라인(ELVDD)과 연결되어 있으며, 제5 드레인 전극(D5)은 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1)과 연결된다. 제5 게이트 전극(G5)과 중첩하는 제5 서브 액티브 패턴(A5)의 채널 영역인 제5 채널 영역(C5)은 제5 소스 전극(S5)과 제5 드레인 전극(D5) 사이에 위치한다. 즉, 제5 서브 액티브 패턴(A5)은 구동 전원 라인(ELVDD)과 제1 서브 액티브 패턴(A1) 사이를 연결한다.
제5 게이트 전극(G5)은 제5 서브 액티브 패턴(A5)의 제5 채널 영역(C5) 상에 위치하고 있으며, 발광 제어 라인(EM)과 일체로 형성된다.
제6 박막 트랜지스터(T6)는 기판(SUB) 상에 위치하며, 제6 서브 액티브 패턴(A6) 및 제6 게이트 전극(G6)을 포함한다.
제6 서브 액티브 패턴(A6)은 제6 소스 전극(S6), 제6 채널 영역(C6), 제6 드레인 전극(D6)을 포함한다. 제6 소스 전극(S6)은 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 연결되어 있으며, 제6 드레인 전극(D6)은 절연층(IL)의 제4 컨택홀(CNT4)을 통해 유기 발광 소자(OLED)의 제1 전극(E1)과 연결된다. 제6 게이트 전극(G6)과 중첩하는 제6 서브 액티브 패턴(A6)의 채널 영역인 제6 채널 영역(C6)은 제6 소스 전극(S6)과 제6 드레인 전극(D6) 사이에 위치한다. 즉, 제6 서브 액티브 패턴(A6)은 제1 서브 액티브 패턴(A1)과 유기 발광 소자(OLED)의 제1 전극(E1) 사이를 연결한다.
제6 게이트 전극(G6)은 제6 서브 액티브 패턴(A6)의 제6 채널 영역(C6) 상에 위치하고 있으며, 발광 제어 라인(EM)과 일체로 형성된다.
제7 박막 트랜지스터(T7)는 기판(SUB) 상에 위치하며, 제7 서브 액티브 패턴(A7) 및 제7 게이트 전극(G7)을 포함한다.
제7 서브 액티브 패턴(A7)은 제7 소스 전극(S7), 제7 채널 영역(C7), 제7 드레인 전극(D7)을 포함한다. 제7 소스 전극(S7)은 도 1에 도시되지 않은 다른 픽셀(도 2에 도시된 픽셀의 상측에 위치하는 픽셀일 수 있다)의 유기 발광 소자의 제1 전극과 연결되어 있으며, 제7 드레인 전극(D7)은 제4 박막 트랜지스터(T4)의 제4 소스 전극(S4)과 연결된다. 제7 게이트 전극(G7)과 중첩하는 제7 서브 액티브 패턴(A7)의 채널 영역인 제7 채널 영역(C7)은 제7 소스 전극(S7)과 제7 드레인 전극(D7) 사이에 위치한다. 즉, 제7 서브 액티브 패턴(A7)은 유기 발광 소자의 제1 전극과 제4 서브 액티브 패턴(A4) 사이를 연결한다.
제7 게이트 전극(G7)은 제7 서브 액티브 패턴(A7)의 제7 채널 영역(C7) 상에 위치하고 있으며, 제3 스캔 라인(Sn-2)과 일체로 형성된다.
액티브 패턴(AP)은 상술한 제1 서브 액티브 패턴(A1), 제2 서브 액티브 패턴(A2), 제3 서브 액티브 패턴(A3), 제4 서브 액티브 패턴(A4), 제5 서브 액티브 패턴(A5), 제6 서브 액티브 패턴(A6), 제7 서브 액티브 패턴(A7)을 포함한다. 액티브 패턴(AP)의 제1 서브 액티브 패턴(A1), 제2 서브 액티브 패턴(A2), 제3 서브 액티브 패턴(A3), 제4 서브 액티브 패턴(A4), 제5 서브 액티브 패턴(A5), 제6 서브 액티브 패턴(A6), 제7 서브 액티브 패턴(A7)은 일체로 형성된다.
한편, 액티브 패턴(AP)에 포함된 제1 서브 액티브 패턴(A1), 제2 서브 액티브 패턴(A2), 제3 서브 액티브 패턴(A3), 제4 서브 액티브 패턴(A4), 제5 서브 액티브 패턴(A5), 제6 서브 액티브 패턴(A6), 제7 서브 액티브 패턴(A7)은 서로 이격되어 형성될 수 있다.
절연층(IL)은 액티브 패턴(AP) 상에 순차적으로 적층된 제1 서브 절연층(SIL1), 제2 서브 절연층(IL), 및 제3 서브 절연층(SIL3)과, 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5)을 포함한다.
제1 서브 절연층(SIL1), 제2 서브 절연층(SIL2), 제3 서브 절연층(SIL3) 각각은 실리콘 질화물 또는 실리콘 산화물 등의 무기 절연층 또는 유기 절연층일 수 있다. 또한, 제1 서브 절연층(SIL1), 제2 서브 절연층(SIL2), 제3 서브 절연층(SIL3) 각각은 단층 또는 복층으로 형성될 수 있다.
제1 서브 절연층(SIL1)은 액티브 패턴(AP) 상에 위치한다. 제1 서브 절연층(SIL1)은 액티브 패턴(AP)과 제1 게이트 전극(G1)을 포함하는 제1 배선들(WI1) 사이에 위치하고 있으며, 서로 다른 층에 위치하는 구성들 간의 단락을 방지한다.
제2 서브 절연층(SIL2)은 제1 서브 절연층(SIL1) 상에 위치한다. 제2 서브 절연층(SIL2)은 제1 배선들(WI1)과 커패시터 전극(CE)을 포함하는 제3 배선(WI3) 사이에 위치하고 있으며, 서로 다른 층에 위치하는 구성들 간의 단락을 방지한다.
제3 서브 절연층(SIL3)은 제2 서브 절연층(SIL2) 상에 위치한다. 제3 서브 절연층(SIL3)은 제3 배선(WI3)과 데이터 라인(DA)을 포함하는 제2 배선들(WI2) 사이에 위치하고 있으며, 서로 다른 구성들 간의 단락을 방지한다.
제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5) 각각은 액티브 패턴(AP) 상에 위치하며, 제1 서브 절연층(SIL1), 제2 서브 절연층(SIL2), 제3 서브 절연층(SIL3)을 관통하여 액티브 패턴(AP)의 일부와 중첩한다.
제1 컨택홀(CNT1)은 액티브 패턴(AP)의 제2 서브 액티브 패턴(A2)의 제2 소스 전극(S2)과 중첩한다. 제1 컨택홀(CNT1)을 통해 데이터 라인(DA)이 제2 서브 액티브 패턴(A2)과 연결된다.
제2 컨택홀(CNT2)은 액티브 패턴(AP)의 제3 서브 액티브 패턴(A3)의 제3 드레인 전극(D3)과 중첩한다. 제2 컨택홀(CNT2)을 통해 게이트 브릿지(GB)가 제3 서브 액티브 패턴(A3)과 연결된다.
제3 컨택홀(CNT3)은 액티브 패턴(AP)의 제5 서브 액티브 패턴(A5)의 제5 소스 전극(S5)과 중첩한다. 제3 컨택홀(CNT3)을 통해 구동 전원 라인(ELVDD)이 제5 서브 액티브 패턴(A5)과 연결된다.
제4 컨택홀(CNT4)은 액티브 패턴(AP)의 제6 서브 액티브 패턴(A6)의 제6 드레인 전극(D6)과 중첩한다. 제4 컨택홀(CNT4)을 통해 유기 발광 소자(OLED)의 제1 전극(E1)이 제6 서브 액티브 패턴(A6)과 연결된다.
제5 컨택홀(CNT5)은 액티브 패턴(AP)의 제4 서브 액티브 패턴(A4)의 제4 소스 전극(S4)과 중첩한다. 제5 컨택홀(CNT5)을 통해 초기화 전원 라인(Vin)이 제4 서브 액티브 패턴(A4)과 연결된다.
제1 블록 패턴(BP1)은 제1 컨택홀(CNT1)과 이웃하여, 제2 서브 절연층(SIL2) 상에 위치한다. 제1 블록 패턴(BP1)은 제2 서브 절연층(SIL2)과 제3 서브 절연층(SIL3) 사이에 위치한다. 제1 블록 패턴(BP1)은 제3 배선(WI3)과 동일한 층에 위치한다. 제1 블록 패턴(BP1)은 액티브 패턴(AP)의 제2 서브 액티브 패턴(A2)의 테두리와 중첩한다. 제1 블록 패턴(BP1)은 섬(island) 형태를 가진다. 제1 블록 패턴(BP1)은 제1 컨택홀(CNT1)을 완전히 둘러싸는 폐루프(closed loop) 형태를 가진다.
도 3은 도 2의 A 부분을 확대한 단면도이다.
도 3에 도시된 바와 같이, 절연층(IL)은 제1 컨택홀(CNT1)을 둘러싸는 측면(SS)을 포함하며, 제1 블록 패턴(BP1)은 제1 컨택홀(CNT1)의 측면(SS)과 동일 평면인 단부면(ES)을 포함한다.
여기서 동일 평면이라 함은 동일 평면 상에 위치함을 의미할 수 있다.
또한, 동일 평면은 실질적으로 동일한 평면을 의미할 수 있다. 또한, 동일 평면은 공정 오차로 인해 발생된 굴곡이 있는 동일 면일 수 있다.
일례로, 절연층(IL)에 제1 컨택홀(CNT1)을 형성하는 건식 식각 공정 중 제1 블록 패턴(BP1)이 식각 수단을 블록(block)함으로써, 제1 블록 패턴(BP1)의 단부면(ES)이 제1 컨택홀(CNT1)의 측면(SS)과 동일 평면을 형성할 수 있다. 이와 같이, 제1 블록 패턴(BP1)은 제1 컨택홀(CNT1)이 형성되는 영역을 설정할 수 있다.
도 4는 블록 패턴을 포함하지 않는 유기 발광 표시 장치의 일 부분을 나타낸 단면도이다.
도 4에 도시된 바와 같이, 제1 블록 패턴(BP1)이 포함되지 않은 일 유기 발광 표시 장치(10)의 경우, 마스크를 이용해 절연층(IL)에 제1 컨택홀(CNT1)을 형성하는 건식 식각 공정 중 공정 오차가 발생되면, 제1 컨택홀(CNT1)의 일부 영역이 제2 서브 액티브 패턴(A2)을 벗어나게 된다. 이로 인해, 기판(SUB)과 제2 서브 액티브 패턴(A2) 사이에 위치하는 버퍼층(BU) 또는 절연층(IL)에 크랙(CR)이 발생될 수 있다.
버퍼층(BU) 또는 절연층(IL)에 크랙(CR)이 발생되면 외부로부터 습기가 기판(SUB)을 통해 유기 발광 소자(OLED)로 침투될 수 있으며, 이로 인해 유기 발광 소자(OLED)의 유기 발광층(OL)에 불량이 발생될 수 있다.
특히, 기판(SUB)이 유기 재료를 포함하는 플렉서블 기판인 경우, 무기 재료나 유리 대비 유기 재료의 치밀도가 떨어지기 때문에, 외부의 습기가 기판(SUB)을 통해 유기 발광 소자(OLED)로 쉽게 침투되어 유기 발광 소자(OLED)에 불량이 발생될 수 있다.
이와는 다르게, 도 1 내지 도 3에 도시된 일 실시예에 따른 유기 발광 표시 장치(1000)는 제1 블록 패턴(BP1)이 제1 컨택홀(CNT1)이 형성되는 영역을 설정함으로써, 절연층(IL)에 제1 컨택홀(CNT1)을 형성하는 건식 식각 공정 중 공정 오차가 발생되더라도, 제1 컨택홀(CNT1)의 일부 영역이 제2 서브 액티브 패턴(A2)을 벗어나지 않는다.
즉, 제1 컨택홀(CNT1)과 이웃하는 절연층(IL)의 일 부분이 파손되는 것이 억제된 유기 발광 표시 장치(1000)가 제공된다. 이로 인해, 기판(SUB)이 유리 대비 치밀도가 떨어지는 유기 재료를 포함하더라도, 외부의 습기가 기판(SUB)을 통해 유기 발광 소자(OLED)로 침투되는 것이 억제됨으로써, 습기에 의해 유기 발광 소자(OLED)에 불량이 발생되는 것이 억제된다.
이와 같이, 제1 블록 패턴(BP1)을 포함함으로써, 유기 발광 소자(OLED)의 수명이 향상된 유기 발광 표시 장치(1000)가 제공된다.
제2 블록 패턴(BP2)은 제2 컨택홀(CNT2)과 이웃하여, 제2 서브 절연층(SIL2) 상에 위치한다. 제2 블록 패턴(BP2)은 제2 서브 절연층(SIL2)과 제3 서브 절연층(SIL3) 사이에 위치한다. 제2 블록 패턴(BP2)은 제3 배선(WI3)과 동일한 층에 위치한다. 제2 블록 패턴(BP2)은 액티브 패턴(AP)의 제3 서브 액티브 패턴(A3)의 테두리와 중첩한다. 제2 블록 패턴(BP2)은 섬(island) 형태를 가진다. 제2 블록 패턴(BP2)은 제2 컨택홀(CNT2)을 완전히 둘러싸는 폐루프(closed loop) 형태를 가진다. 제2 블록 패턴(BP2)은 제2 컨택홀(CNT2)의 측면과 동일 평면인 단부면을 포함한다. 제2 블록 패턴(BP2)은 제2 컨택홀(CNT2)이 형성되는 영역을 설정할 수 있다.
제2 블록 패턴(BP2)이 제2 컨택홀(CNT2)이 형성되는 영역을 설정함으로써, 절연층(IL)에 제2 컨택홀(CNT2)을 형성하는 건식 식각 공정 중 공정 오차가 발생되더라도, 제2 컨택홀(CNT2)의 일부 영역이 제3 서브 액티브 패턴(A3)을 벗어나지 않는다.
즉, 제2 컨택홀(CNT2)과 이웃하는 절연층(IL)의 일 부분이 파손되는 것이 억제된 유기 발광 표시 장치(1000)가 제공된다. 이와 같이, 제2 블록 패턴(BP2)을 포함함으로써, 유기 발광 소자(OLED)의 수명이 향상된 유기 발광 표시 장치(1000)가 제공된다.
제3 블록 패턴(BP3)은 제3 컨택홀(CNT3)과 이웃하여, 제2 서브 절연층(SIL2) 상에 위치한다. 제3 블록 패턴(BP3)은 제2 서브 절연층(SIL2)과 제3 서브 절연층(SIL3) 사이에 위치한다. 제3 블록 패턴(BP3)은 제3 배선(WI3)과 동일한 층에 위치한다. 제3 블록 패턴(BP3)은 액티브 패턴(AP)의 제5 서브 액티브 패턴(A5)의 테두리와 중첩한다. 제3 블록 패턴(BP3)은 섬(island) 형태를 가진다. 제3 블록 패턴(BP3)은 제3 컨택홀(CNT3)을 완전히 둘러싸는 폐루프(closed loop) 형태를 가진다. 제3 블록 패턴(BP3)은 제3 컨택홀(CNT3)의 측면과 동일 평면인 단부면을 포함한다. 제3 블록 패턴(BP3)은 제3 컨택홀(CNT3)이 형성되는 영역을 설정할 수 있다.
제3 블록 패턴(BP3)이 제3 컨택홀(CNT3)이 형성되는 영역을 설정함으로써, 절연층(IL)에 제3 컨택홀(CNT3)을 형성하는 건식 식각 공정 중 공정 오차가 발생되더라도, 제3 컨택홀(CNT3)의 일부 영역이 제5 서브 액티브 패턴(A5)을 벗어나지 않는다.
즉, 제3 컨택홀(CNT3)과 이웃하는 절연층(IL)의 일 부분이 파손되는 것이 억제된 유기 발광 표시 장치(1000)가 제공된다. 이와 같이, 제3 블록 패턴(BP3)을 포함함으로써, 유기 발광 소자(OLED)의 수명이 향상된 유기 발광 표시 장치(1000)가 제공된다.
제4 블록 패턴(BP4)은 제4 컨택홀(CNT4)과 이웃하여, 제2 서브 절연층(SIL2) 상에 위치한다. 제4 블록 패턴(BP4)은 제2 서브 절연층(SIL2)과 제3 서브 절연층(SIL3) 사이에 위치한다. 제4 블록 패턴(BP4)은 제3 배선(WI3)과 동일한 층에 위치한다. 제4 블록 패턴(BP4)은 액티브 패턴(AP)의 제6 서브 액티브 패턴(A6)의 테두리와 중첩한다. 제4 블록 패턴(BP4)은 섬(island) 형태를 가진다. 제4 블록 패턴(BP4)은 제4 컨택홀(CNT4)을 완전히 둘러싸는 폐루프(closed loop) 형태를 가진다. 제4 블록 패턴(BP4)은 제4 컨택홀(CNT4)의 측면과 동일 평면인 일 단부면을 포함한다. 제4 블록 패턴(BP4)의 타 단부면은 제4 컨택홀(CNT4)의 측면과 이격된다. 제4 블록 패턴(BP4)은 제4 컨택홀(CNT4)이 형성되는 영역의 일부를 설정할 수 있다.
제4 블록 패턴(BP4)이 제4 컨택홀(CNT4)이 형성되는 영역의 일부를 설정함으로써, 절연층(IL)에 제4 컨택홀(CNT4)을 형성하는 건식 식각 공정 중 공정 오차가 발생되더라도, 제4 컨택홀(CNT4)의 일부 영역이 제6 서브 액티브 패턴(A6)을 벗어나지 않는다.
즉, 제4 컨택홀(CNT4)과 이웃하는 절연층(IL)의 일 부분이 파손되는 것이 억제된 유기 발광 표시 장치(1000)가 제공된다. 이와 같이, 제4 블록 패턴(BP4)을 포함함으로써, 유기 발광 소자(OLED)의 수명이 향상된 유기 발광 표시 장치(1000)가 제공된다.
제5 블록 패턴(BP5)은 제5 컨택홀(CNT5)과 이웃하여, 제2 서브 절연층(SIL2) 상에 위치한다. 제5 블록 패턴(BP5)은 제2 서브 절연층(SIL2)과 제3 서브 절연층(SIL3) 사이에 위치한다. 제5 블록 패턴(BP5)은 제3 배선(WI3)과 동일한 층에 위치한다. 제5 블록 패턴(BP5)은 액티브 패턴(AP)의 제4 서브 액티브 패턴(A4)의 테두리와 중첩한다. 제5 블록 패턴(BP5)은 섬(island) 형태를 가진다. 제5 블록 패턴(BP5)은 제5 컨택홀(CNT5)을 완전히 둘러싸는 폐루프(closed loop) 형태를 가진다. 제5 블록 패턴(BP5)은 제5 컨택홀(CNT5)의 측면과 동일 평면인 단부면을 포함한다. 제5 블록 패턴(BP5)은 제5 컨택홀(CNT5)이 형성되는 영역을 설정할 수 있다.
제5 블록 패턴(BP5)이 제5 컨택홀(CNT5)이 형성되는 영역을 설정함으로써, 절연층(IL)에 제5 컨택홀(CNT5)을 형성하는 건식 식각 공정 중 공정 오차가 발생되더라도, 제5 컨택홀(CNT5)의 일부 영역이 제4 서브 액티브 패턴(A4)을 벗어나지 않는다.
즉, 제5 컨택홀(CNT5)과 이웃하는 절연층(IL)의 일 부분이 파손되는 것이 억제된 유기 발광 표시 장치(1000)가 제공된다. 이와 같이, 제5 블록 패턴(BP5)을 포함함으로써, 유기 발광 소자(OLED)의 수명이 향상된 유기 발광 표시 장치(1000)가 제공된다.
제1 연결부(CT1)는 제1 블록 패턴(BP1) 상에 위치한다. 제1 연결부(CT1)는 제1 블록 패턴(BP1)을 지나 제1 컨택홀(CNT1)을 통해 제2 서브 액티브 패턴(A2)과 연결된다. 제1 연결부(CT1)는 제1 블록 패턴(BP1)과 접촉한다. 제1 연결부(CT1)는 제2 배선들(WI2) 중 일부인 데이터 라인(DA)과 연결된다. 제1 연결부(CT1)는 데이터 라인(DA)과 일체이다. 제1 연결부(CT1)는 제2 배선들(WI2)과 동일한 층에 위치한다.
제2 연결부(CT2)는 제2 블록 패턴(BP2) 상에 위치한다. 제2 연결부(CT2)는 제2 블록 패턴(BP2)을 지나 제2 컨택홀(CNT2)을 통해 제3 서브 액티브 패턴(A3)과 연결된다. 제2 연결부(CT2)는 제2 블록 패턴(BP2)과 접촉한다. 제2 연결부(CT2)는 제2 배선들(WI2) 중 일부인 게이트 브릿지(GB)와 연결된다. 제2 연결부(CT2)는 게이트 브릿지(GB)와 일체이다. 제2 연결부(CT2)는 제2 배선들(WI2)과 동일한 층에 위치한다.
제3 연결부(CT3)는 제3 블록 패턴(BP3) 상에 위치한다. 제3 연결부(CT3)는 제3 블록 패턴(BP3)을 지나 제3 컨택홀(CNT3)을 통해 제5 서브 액티브 패턴(A5)과 연결된다. 제3 연결부(CT3)는 제3 블록 패턴(BP3)과 접촉한다. 제3 연결부(CT3)는 제3 배선(WI3) 중 일부인 구동 전원 라인(ELVDD)과 연결된다. 제3 연결부(CT3)는 구동 전원 라인(ELVDD)과 일체이다. 제3 연결부(CT3)는 제3 배선(WI3)과 동일한 층에 위치한다.
제4 연결부(CT4)는 제4 블록 패턴(BP4) 상에 위치한다. 제4 연결부(CT4)는 제4 블록 패턴(BP4)을 지나 제4 컨택홀(CNT4)을 통해 제6 서브 액티브 패턴(A6)과 연결된다. 제4 연결부(CT4)는 제4 블록 패턴(BP4)과 접촉한다. 제4 연결부(CT4)는 제6 서브 액티브 패턴(A6)과 유기 발광 소자(OLED)의 제1 전극(E1) 사이를 연결한다. 제4 연결부(CT4)는 제2 배선들(WI2)과 동일한 층에 위치한다.
제5 연결부(CT5)는 제5 블록 패턴(BP5) 상에 위치한다. 제5 연결부(CT5)는 제5 블록 패턴(BP5)을 지나 제5 컨택홀(CNT5)을 통해 제4 서브 액티브 패턴(A4)과 연결된다. 제5 연결부(CT5)는 제5 블록 패턴(BP5)과 접촉한다. 제5 연결부(CT5)는 제4 서브 액티브 패턴(A4)과 초기화 전원 라인(Vin) 사이를 연결한다. 제5 연결부(CT5)는 제2 배선들(WI2)과 동일한 층에 위치한다.
제1 스캔 라인(Sn)은 제1 서브 절연층(SIL1)을 사이에 두고 제2 서브 액티브 패턴(A2) 및 제3 서브 액티브 패턴(A3) 상에 위치하여 제2 서브 액티브 패턴(A2) 및 제3 서브 액티브 패턴(A3)을 가로지르는 제1 방향(X)으로 연장되어 있으며, 제2 게이트 전극(G2) 및 제3 게이트 전극(G3)과 일체로 형성되어 제2 게이트 전극(G2) 및 제3 게이트 전극(G3)과 연결된다.
제2 스캔 라인(Sn-1)은 제1 스캔 라인(Sn)과 이격되어 제1 서브 절연층(SIL1)을 사이에 두고 제4 서브 액티브 패턴(A4) 상에 위치하며, 제4 서브 액티브 패턴(A4)을 가로지르는 제1 방향(X)으로 연장되어 있으며, 제4 게이트 전극(G4)과 일체로 형성되어 제4 게이트 전극(G4)과 연결된다.
제3 스캔 라인(Sn-2)은 제2 스캔 라인(Sn-1)과 이격되어 제1 서브 절연층(SIL1)을 사이에 두고 제7 서브 액티브 패턴(A7) 상에 위치하며, 제7 서브 액티브 패턴(A7)을 가로지르는 제1 방향(X)으로 연장되어 있으며, 제7 게이트 전극(G7)과 일체로 형성되어 제7 게이트 전극(G7)과 연결된다.
발광 제어 라인(EM)은 제1 스캔 라인(Sn)과 이격되어 제1 서브 절연층(SIL1)을 사이에 두고 제5 서브 액티브 패턴(A5) 및 제6 서브 액티브 패턴(A6) 상에 위치하며, 제5 서브 액티브 패턴(A5) 및 제6 서브 액티브 패턴(A6)을 가로지르는 제1 방향(X)으로 연장되어 있으며, 제5 게이트 전극(G5) 및 제6 게이트 전극(G6)과 일체로 형성되어 제5 게이트 전극(G5) 및 제6 게이트 전극(G6)과 연결된다.
제1 배선들(WI1)은 액티브 패턴(AP)을 가로지르는 제1 방향(X)으로 연장된다. 제1 배선들(WI1)은 상술한 발광 제어 라인(EM), 제3 스캔 라인(Sn-2), 제2 스캔 라인(Sn-1), 제1 스캔 라인(Sn), 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제3 게이트 전극(G3), 제4 게이트 전극(G4), 제5 게이트 전극(G5), 제6 게이트 전극(G6), 제7 게이트 전극(G7)을 포함한다.
제1 배선들(WI1)에 포함된 발광 제어 라인(EM), 제3 스캔 라인(Sn-2), 제2 스캔 라인(Sn-1), 제1 스캔 라인(Sn), 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제3 게이트 전극(G3), 제4 게이트 전극(G4), 제5 게이트 전극(G5), 제6 게이트 전극(G6), 제7 게이트 전극(G7)은 동일한 층에 위치하며, 동일한 재료로 형성된다.
한편, 본 발명의 다른 실시예에서, 발광 제어 라인(EM), 제3 스캔 라인(Sn-2), 제2 스캔 라인(Sn-1), 제1 스캔 라인(Sn), 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제3 게이트 전극(G3), 제4 게이트 전극(G4), 제5 게이트 전극(G5), 제6 게이트 전극(G6), 제7 게이트 전극(G7) 각각은 선택적으로 서로 다른 층에 위치하여 서로 다른 재료로 형성될 수 있다.
커패시터(Cst)는 제2 서브 절연층(SIL2)을 사이에 두고 서로 대향하는 일 전극 및 타 전극을 포함한다. 상술한 일 전극은 커패시터 전극(CE)이며, 타 전극은 제1 게이트 전극(G1)이다. 커패시터 전극(CE)은 제2 서브 절연층(SIL2)을 사이에 두고 제1 게이트 전극(G1) 상에 위치하며, 컨택홀을 통해 구동 전원 라인(ELVDD)과 연결된다.
커패시터 전극(CE)은 제2 서브 절연층(SIL2)을 사이에 두고 제1 게이트 전극(G1)상에 위치하며, 제1 게이트 전극(G1)과 함께 커패시터(Cst)를 형성한다. 커패시터 전극(CE)과 제1 게이트 전극(G1) 각각은 서로 다른 층에서 서로 다르거나 서로 동일한 메탈(metal)로 형성된다.
제3 배선(WI3)은 상술한 커패시터 전극(CE)을 포함한다. 제3 배선(WI3)은 제1 배선들(WI1)과 제2 배선들(WI2) 사이의 층에 위치한다. 제3 배선(WI3)은 제1 서브 절연층(SIL1)과 제2 서브 절연층(SIL2) 사이에 위치한다. 제3 배선(WI3)은 제1 방향(X)으로 연장되나, 이에 한정되지 않는다.
데이터 라인(DA)은 제3 서브 절연층(SIL3)을 사이에 두고 제1 스캔 라인(Sn) 상에 위치하여 제1 스캔 라인(Sn)을 가로지르는 제2 방향(Y)으로 연장된다. 제2 방향(Y)은 제1 방향(X)과 교차한다. 데이터 라인(DA)은 제1 연결부(CT1)와 연결되어 있으며, 제1 컨택홀(CNT1)을 통해 제2 서브 액티브 패턴(A2)의 제2 소스 전극(S2)과 연결된다. 데이터 라인(DA)은 제1 스캔 라인(Sn), 제2 스캔 라인(Sn-1), 제3 스캔 라인(Sn-2), 발광 제어 라인(EM)을 가로질러 연장된다.
구동 전원 라인(ELVDD)은 데이터 라인(DA)과 이격되어 제3 서브 절연층(SIL3)을 사이에 두고 제1 스캔 라인(Sn) 상에 위치한다. 구동 전원 라인(ELVDD)은 제1 스캔 라인(Sn)을 가로지르는 제2 방향(Y)으로 연장된다. 구동 전원 라인(ELVDD)은 컨택홀을 통해 커패시터 전극(CE)과 연결된다. 구동 전원 라인(ELVDD)은 제3 연결부(CT3)와 연결되어 있으며, 제3 컨택홀(CNT3)을 통해 제5 서브 액티브 패턴(A5)의 제5 소스 전극(S5)과 연결된다. 구동 전원 라인(ELVDD)은 제1 스캔 라인(Sn), 제2 스캔 라인(Sn-1), 제3 스캔 라인(Sn-2), 발광 제어 라인(EM)을 가로질러 연장된다.
게이트 브릿지(GB)는 제3 서브 절연층(SIL3)을 사이에 두고 제1 스캔 라인(Sn) 상에 위치하여 구동 전원 라인(ELVDD)과 이격되어 있다. 게이트 브릿지(GB)는 제2 연결부(CT2)와 연결되어 있으며, 제2 컨택홀(CNT2)을 통해 제3 서브 액티브 패턴(A3)의 제3 드레인 전극(D3)과 연결된다. 게이트 브릿지(GB)는 제3 서브 액티브 패턴(A3)과 제1 게이트 전극(G1) 사이를 연결한다.
제2 배선들(WI2)은 제1 배선들(WI1) 상에 위치하여 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장된다. 제2 배선들(WI2)은 상술한 데이터 라인(DA), 구동 전원 라인(ELVDD), 게이트 브릿지(GB)를 포함한다.
제2 배선들(WI2)에 포함된 데이터 라인(DA), 구동 전원 라인(ELVDD), 게이트 브릿지(GB)는 동일한 층에 위치하며, 동일한 재료로 형성된다.
한편, 본 발명의 다른 실시예에서, 데이터 라인(DA), 구동 전원 라인(ELVDD), 게이트 브릿지(GB) 각각은 선택적으로 서로 다른 층에 위치하여 서로 다른 재료로 형성될 수 있다.
초기화 전원 라인(Vin)은 제2 스캔 라인(Sn-1) 상에 위치하며, 제5 연결부(CT5)와 연결된다. 초기화 전원 라인(Vin)은 제5 컨택홀(CNT5)을 통해 제4 서브 액티브 패턴(A4)의 제4 소스 전극(S4)과 연결된다. 초기화 전원 라인(Vin)은 유기 발광 소자(OLED)의 제1 전극(E1)과 동일한 층에 위치하여 동일한 재료로 형성된다. 한편, 본 발명의 다른 실시예에서 초기화 전원 라인(Vin)은 제1 전극(E1)과 다른 층에 위치하여 다른 재료로 형성될 수 있다.
유기 발광 소자(OLED)는 제1 전극(E1), 유기 발광층(OL), 제2 전극(E2)을 포함한다. 제1 전극(E1)은 제4 연결부(CT4)와 연결되어, 제4 컨택홀(CNT4)을 통해 제6 박막 트랜지스터(T6)의 제6 드레인 전극(D6)과 연결된다. 유기 발광층(OL)은 제1 전극(E1)과 제2 전극(E2) 사이에 위치한다. 제2 전극(E2)은 유기 발광층(OL) 상에 위치한다. 제1 전극(E1) 및 제2 전극(E2) 중 하나 이상의 전극은 광 투과성 전극, 광 반사성 전극, 광 반투과성 전극 중 어느 하나 이상일 수 있으며, 유기 발광층(OL)으로부터 발광된 빛은 제1 전극(E1) 및 제2 전극(E2) 어느 하나 이상의 전극 방향으로 방출될 수 있다.
유기 발광 소자(OLED) 상에는 유기 발광 소자(OLED)를 덮는 캡핑층(capping layer)이 위치할 수 있으며, 이 캡핑층을 사이에 두고 유기 발광 소자(OLED) 상에는 박막 밀봉층(thin film encapsulation layer)이 위치하거나, 또는 밀봉 기판이 위치할 수 있다.
이상과 같이, 일 실시예에 따른 유기 발광 표시 장치(1000)는 제1 블록 패턴(BP1), 제2 블록 패턴(BP2), 제3 블록 패턴(BP3), 제4 블록 패턴(BP4), 제5 블록 패턴(BP5) 각각이 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5) 각각과 이웃하여 제2 서브 절연층(SIL2) 상에 위치함으로써, 건식 식각 공정 중 제1 블록 패턴(BP1), 제2 블록 패턴(BP2), 제3 블록 패턴(BP3), 제4 블록 패턴(BP4), 제5 블록 패턴(BP5) 각각이 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5) 각각이 형성되는 영역을 설정할 수 있다.
제1 블록 패턴(BP1), 제2 블록 패턴(BP2), 제3 블록 패턴(BP3), 제4 블록 패턴(BP4), 제5 블록 패턴(BP5) 각각이 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5) 각각이 형성되는 영역을 설정함으로써, 절연층(IL)에 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5)을 형성하는 건식 식각 공정 중 공정 오차가 발생되더라도, 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5) 각각의 일부 영역이 액티브 패턴(AP)을 벗어나지 않는다.
즉, 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5)과 이웃하는 절연층(IL)의 일 부분이 파손되는 것이 억제된 유기 발광 표시 장치(1000)가 제공된다. 이로 인해 유기 발광 소자(OLED)의 수명이 향상된 유기 발광 표시 장치(1000)가 제공된다.
이하, 도 5 및 도 6을 참조하여, 다른 실시예에 따른 유기 발광 표시 장치를 설명한다.
이하에서는 상술한 일 실시예에 따른 유기 발광 표시 장치와 다른 부분에 대해서 설명한다.
도 5는 다른 실시예에 따른 유기 발광 표시 장치를 나타낸 배치도이다. 도 6은 도 5의 Ⅵ-Ⅵ을 따른 단면도이다.
도 5 및 도 6에 도시된 바와 같이, 유기 발광 표시 장치(1000)의 제1 블록 패턴(BP1)은 제1 컨택홀(CNT1)과 이웃하여, 제1 서브 절연층(SIL1) 상에 위치한다. 제1 블록 패턴(BP1)은 제3 서브 블록 패턴(SP3) 및 제4 서브 블록 패턴(SP4)을 포함한다.
제3 서브 블록 패턴(SP3)은 제1 서브 절연층(SIL1)과 제2 서브 절연층(SIL2) 사이에 위치한다. 제3 서브 블록 패턴(SP3)은 제1 배선들(WI1)과 동일한 층에 위치한다.
제4 서브 블록 패턴(SP4)은 제2 서브 절연층(SIL2) 상에 위치하며, 제3 서브 블록 패턴(SP3)과 중첩한다. 제4 서브 블록 패턴(SP4)은 제3 배선(WI3)과 동일한 층에 위치한다.
즉, 제1 블록 패턴(BP1)은 다층 패턴 구조를 가지고 있다.
제2 블록 패턴(BP2), 제3 블록 패턴(BP3), 제4 블록 패턴(BP4), 제5 블록 패턴(BP5) 각각은 선택적으로 제1 블록 패턴(BP1)과 동일 또는 유사한 다층 패턴 구조를 가질 수 있다.
이상과 같이, 다른 실시예에 따른 유기 발광 표시 장치(1000)는 제1 블록 패턴(BP1), 제2 블록 패턴(BP2), 제3 블록 패턴(BP3), 제4 블록 패턴(BP4), 제5 블록 패턴(BP5) 각각이 선택적으로 다층 패턴 구조를 가짐으로써, 건식 식각 공정 중 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5)과 이웃하는 절연층(IL)의 일 부분이 파손되는 것이 억제된다. 이로 인해 유기 발광 소자(OLED)의 수명이 향상된 유기 발광 표시 장치(1000)가 제공된다.
이하, 도 7을 참조하여, 다른 실시예에 따른 유기 발광 표시 장치를 설명한다.
이하에서는 상술한 일 실시예에 따른 유기 발광 표시 장치와 다른 부분에 대해서 설명한다.
도 7은 다른 실시예에 따른 유기 발광 표시 장치를 나타낸 배치도이다.
도 7에 도시된 바와 같이, 유기 발광 표시 장치(1000)의 제1 블록 패턴(BP1)은 평면적으로 개루프(open loop) 형태를 가진다.
여기서, 개루프 형태란, 적어도 일부가 개방된 루프 형태를 의미할 수 있다.
제2 블록 패턴(BP2)은 제2 컨택홀(CNT2)을 사이에 두고 서로 이격된 제1 서브 블록 패턴(SP1) 및 제2 서브 블록 패턴(SP2)을 포함한다. 제1 서브 블록 패턴(SP1) 및 제2 서브 블록 패턴(SP2)은 서로 동일한 층 또는 서로 다른 층에 위치할 수 있다. 일례로, 제1 서브 블록 패턴(SP1) 및 제2 서브 블록 패턴(SP2) 중 적어도 하나는 제1 배선들(WI1) 및 제3 배선(WI3) 중 적어도 하나와 동일한 층에 위치할 수 있다.
제3 블록 패턴(BP3) 및 제4 블록 패턴(BP4)은 평면적으로 폐루프(closed loop) 형태를 가진다.
제5 블록 패턴(BP5)은 평면적으로 막대 형태를 가진다.
이상과 같이, 다른 실시예에 따른 유기 발광 표시 장치(1000)는 제1 블록 패턴(BP1), 제2 블록 패턴(BP2), 제3 블록 패턴(BP3), 제4 블록 패턴(BP4), 제5 블록 패턴(BP5) 각각이 선택적으로 서로 다른 형태를 가짐으로써, 유기 발광 소자(OLED)와 연결된 화소 회로의 형태에 유연하게 대응할 수 있다.
즉, 제1 블록 패턴(BP1), 제2 블록 패턴(BP2), 제3 블록 패턴(BP3), 제4 블록 패턴(BP4), 제5 블록 패턴(BP5) 각각이 유기 발광 소자(OLED)와 연결된 다양한 형태의 화소 회로에 대응하여 다양한 형태를 가지고 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5) 각각과 이웃함으로써, 건식 식각 공정 중 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5)과 이웃하는 절연층(IL)의 일 부분이 파손되는 것이 억제된 유기 발광 표시 장치(1000)가 제공된다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
기판(SUB), 액티브 패턴(AP), 절연층(IL), 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5), 제1 블록 패턴(BP1), 제2 블록 패턴(BP2), 제3 블록 패턴(BP3), 제4 블록 패턴(BP4), 제5 블록 패턴(BP5), 제1 연결부(CT1), 제2 연결부(CT2), 제3 연결부(CT3), 제4 연결부(CT4), 제5 연결부(CT5)

Claims (14)

  1. 기판;
    상기 기판 상에 위치하는 액티브 패턴;
    상기 액티브 패턴 상에 위치하며, 상기 액티브 패턴의 일부와 중첩하는 컨택홀을 포함하는 절연층;
    상기 컨택홀과 이웃하여 상기 절연층 상에 위치하며, 상기 액티브 패턴의 테두리와 중첩하는 블록 패턴; 및
    상기 블록 패턴 상에 위치하며, 상기 블록 패턴을 지나 상기 컨택홀을 통해 상기 액티브 패턴과 연결된 연결부
    를 포함하며,
    상기 블록 패턴은 상기 컨택홀이 형성되는 영역을 설정하는 유기 발광 표시 장치.
  2. 제1항에서,
    상기 절연층은 상기 컨택홀을 둘러싸는 측면을 더 포함하며,
    상기 블록 패턴은 상기 컨택홀의 상기 측면과 동일 평면인 단부면을 포함하는 유기 발광 표시 장치.
  3. 제1항에서,
    상기 블록 패턴은 섬(island) 형태인 유기 발광 표시 장치.
  4. 제1항에서,
    상기 블록 패턴은 상기 컨택홀을 완전히 둘러싸는 폐루프(closed loop) 형태인 유기 발광 표시 장치.
  5. 제1항에서,
    상기 블록 패턴은 상기 컨택홀의 일부를 둘러싸는 개루프(open loop) 형태인 유기 발광 표시 장치.
  6. 제1항에서,
    상기 블록 패턴은 상기 컨택홀을 사이에 두고 서로 이격된 제1 서브 블록 패턴 및 제2 서브 블록 패턴을 포함하는 유기 발광 표시 장치.
  7. 제1항에서,
    상기 연결부는 상기 블록 패턴과 접촉하는 유기 발광 표시 장치.
  8. 제1항에서,
    상기 절연층은,
    상기 액티브 패턴 상에 위치하는 제1 서브 절연층; 및
    상기 제1 서브 절연층 상에 위치하는 제2 서브 절연층
    을 더 포함하며,
    상기 블록 패턴은,
    상기 제1 서브 절연층과 상기 제2 서브 절연층 사이에 위치하는 제3 서브 블록 패턴; 및
    상기 제2 서브 절연층 상에 위치하며 상기 제3 서브 블록 패턴과 중첩하는 제4 서브 블록 패턴
    을 포함하는 유기 발광 표시 장치.
  9. 제1항에서,
    상기 액티브 패턴은 서로 연결된 복수의 서브 액티브 패턴들을 포함하며,
    상기 절연층 상에 위치하며, 상기 복수의 서브 액티브 패턴들 중 일부를 제1 방향으로 가로 지르는 제1 배선들;
    상기 제1 배선들 상에 위치하여 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 배선들
    을 포함하며,
    상기 제2 배선들 중 적어도 일부는 상기 연결부와 연결된 유기 발광 표시 장치.
  10. 제9항에서,
    상기 제1 배선들과 상기 제2 배선들 사이의 층에 위치하는 제3 배선을 더 포함하며,
    상기 블록 패턴은 상기 제3 배선과 동일 층인 유기 발광 표시 장치.
  11. 제9항에서,
    상기 블록 패턴은 상기 제1 배선들과 동일 층인 유기 발광 표시 장치.
  12. 제9항에서,
    상기 연결부는 상기 제2 배선들과 동일 층인 유기 발광 표시 장치.
  13. 제1항에서,
    상기 연결부와 연결된 제1 전극, 상기 제1 전극 상에 위치하는 유기 발광층, 상기 유기 발광층 상에 위치하는 제2 전극을 포함하는 유기 발광 소자를 더 포함하는 유기 발광 표시 장치.
  14. 제1항에서,
    상기 기판은 유기 재료를 포함하는 유기 발광 표시 장치.
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