KR102468781B1 - 반도체 소자의 제조방법 - Google Patents

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KR102468781B1
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Abstract

기판에 소자 분리막을 형성하여 활성 영역이 정의되고, 활성 영역 상에 도전층이 형성되고, 도전층 상에 상기 활성 영역과 교차하는 제 1 마스크 패턴들이 형성되고, 제 1 마스크 패턴들을 이용하여 도전층을 식각하여 비트 라인들이 형성되고, 제 1 마스크 패턴들의 상면으로부터 제 2 마스크 패턴들을 성장시키고, 제 2 마스크 패턴들을 식각 마스크로 패터닝 공정을 수행하여 비트 라인들 사이에 활성 영역을 노출하는 콘택홀들을 형성한다.

Description

반도체 소자의 제조방법{Method of fabricating Semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 공정 불량을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업이 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 공정 불량을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 공정을 단순화할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 기판에 소자 분리막을 형성하여 활성 영역을 정의하는 것; 상기 활성 영역 상에 도전층을 형성하는 것; 상기 도전층 상에 상기 활성 영역과 교차하는 제 1 마스크 패턴들을 형성하는 것; 상기 제 1 마스크 패턴들을 이용하여 상기 도전층을 식각하여 비트 라인들을 형성하는 것; 상기 제 1 마스크 패턴들의 상면으로부터 제 2 마스크 패턴들을 성장시키는 것; 및 상기 제 2 마스크 패턴들을 식각 마스크로 패터닝 공정을 수행하여 상기 비트 라인들 사이에 상기 활성 영역을 노출하는 콘택홀들을 형성하는 것을 포함할 수 있다.
도전 물질로 상기 콘택홀들을 채운 후 에치백 공정을 수행하여 스토리지 노드 콘택들을 형성하는 것을 더 포함하고, 상기 에치백 공정 시 상기 제 2 마스크 패턴들의 적어도 일부가 함께 제거될 수 있다.
상기 스토리지 노드 콘택들 상에 커패시터들을 형성하는 것을 더 포함할 수 있다.
상기 스토리지 노드 콘택들과 상기 커패시터들 사이에 랜딩 패드들을 형성하는 것을 더 포함할 수 있다.
상기 제 2 마스크 패턴들의 두께는 상기 제 1 마스크 패턴들의 두께의 25% 내지 50%일 수 있다.
상기 제 2 마스크 패턴들은 상기 제 1 마스크 패턴들의 상면 상에 국부적으로 형성될 수 있다.
상기 제 1 마스크 패턴들은 라인 형상이고, 상기 제 2 마스크 패턴들은 상기 제 1 마스크 패턴들과 얼라인되는 라인 형상을 갖고 상기 제 1 마스크 패턴들의 상면과 접하도록 형성될 수 있다.
상기 제 2 마스크 패턴들은 포토 리소그래피 공정없이 형성될 수 있다.
상기 제 2 마스크 패턴들을 형성하는 것은 동일 공정 챔버 내에 소스 가스와 식각 가스를 교대로 반복하여 공급하는 것을 포함할 수 있다.
상기 소스 가스가 공급될 때 상기 식각 가스는 공급되지 않을 수 있다.
상기 공정 챔버는 상기 기판이 배치되는 서셉터 및 상기 서셉터에 연결되는 RF 바이어스를 포함하고, 상기 RF 바이어스의 파워는 상기 소스 가스가 공급될 때보다 상기 식각 가스가 공급될 때 더 클 수 있다.
상기 RF 바이어스는 상기 소스 가스가 공급될 때는 오프(off)되고 상기 식각 가스가 공급될 때는 온(on)될 수 있다.
상기 제 2 마스크 패턴들을 형성하는 것은 상기 소스 가스의 공급과 상기 식각 가스의 공급 사이에 퍼지(purge) 공정을 더 포함할 수 있다.
상기 제 2 마스크 패턴들을 형성하는 것은 유도 결합 플라즈마(Inductively Coupled Plasma) 방식으로 수행될 수 있다.
상기 제 2 마스크 패턴들은 그 상부의 폭이 하부의 폭보다 작게 형성될 수 있다.
상기 제 2 마스크 패턴들의 상부는 상기 기판과 반대 방향으로 돌출된 뾰족한 단부를 가질 수 있다.
상기 제 2 마스크 패턴들은 상기 제 1 마스크 패턴들과 동일 물질로 형성될 수 있다.
상기 도전층을 형성하는 것은: 상기 활성 영역 상에 반도체층을 형성하는 것; 상기 반도체층을 관통하여 상기 활성 영역에 연결되는 콘택 패턴들을 형성하는 것; 및 상기 콘택 패턴들 상에 금속층을 형성하는 것을 포함할 수 있다.
상기 도전층을 상기 제 1 마스크 패턴들을 이용하여 식각하는 것에 의하여 상기 콘택 패턴들이 패터닝되어 비트라인 노드 콘택들이 형성될 수 있다.
상기 비트 라인들 사이에 절연 패턴들을 형성하는 것을 더 포함하고, 기 콘택홀들은 상기 비트 라인들과 상기 절연 패턴들에 의하여 정의된 영역일 수 있다.
기판에 소자 분리막을 형성하여 활성 영역을 정의하는 것; 상기 활성 영역 상에 도전층을 형성하는 것; 상기 도전층 상에 상기 활성 영역과 교차하는 제 1 마스크 패턴들을 형성하는 것; 상기 제 1 마스크 패턴들을 이용하여 상기 도전층을 식각하여 비트 라인들을 형성하는 것; 상기 제 1 마스크 패턴들 상에 제 2 마스크 패턴들을 성장시키는 것; 및 상기 제 2 마스크 패턴들과 교차하도록 상기 비트 라인들 사이에 절연 패턴들을 형성하는 것; 상기 제 2 마스크 패턴들과 상기 절연 패턴들에 의해 정의된 콘택홀들을 형성하는 것; 및 상기 콘택홀 내에 도전물질을 형성한 후 에치백 공정을 수행하는 것을 포함하고, 상기 에치백 공정 시, 상기 제 2 마스크 패턴들의 적어도 일부가 제거될 수 있다.
상기 에치백 공정에 의하여 상기 제 2 마스크 패턴들은 전부 제거되고 상기 제 1 마스크 패턴들의 일부도 함께 제거되고, 상기 에치백 공정 이후, 상기 제 1 마스크 패턴들의 상부는 상기 기판 방향으로 돌출된 뾰족한 단부를 가질 수 있다.
상기 제 2 마스크 패턴들은 상기 제 1 마스크 패턴들의 상면 상에 국부적으로 형성될 수 있다.
상기 제 1 마스크 패턴들은 라인 형상이고, 상기 제 2 마스크 패턴들은 상기 제 1 마스크 패턴들과 얼라인되는 라인 형상을 갖고 상기 제 1 마스크 패턴들의 상면과 접하도록 형성될 수 있다.
상기 제 2 마스크 패턴들을 형성하는 것은 동일 공정 챔버 내에 소스 가스와 식각 가스를 교대로 반복하여 공급하는 것을 포함할 수 있다.
상기 공정 챔버는 상기 기판이 배치되는 서셉터 및 상기 서셉터에 연결되는 RF 바이어스를 포함하고, 상기 RF 바이어스의 파워는 상기 소스 가스가 공급될 때보다 상기 식각 가스가 공급될 때 더 클 수 있다.
상기 RF 바이어스는 상기 소스 가스가 공급될 때는 오프(off)되고 상기 식각 가스가 공급될 때는 온(on)될 수 있다.
상기 제 2 마스크 패턴들의 상부는 상기 기판과 반대 방향으로 돌출된 뾰족한 단부를 가질 수 있다.
기판 상에 차례로 제 1 식각 대상층 및 제 2 식각 대상층을 형성하는 것; 상기 제 2 식각 대상층 상에 제 1 마스크 패턴들을 형성하는 것; 상기 제 1 마스크 패턴들을 식각 마스크로 상기 제 2 식각 대상층을 패터닝하는 것; 및 상기 제 2 식각 대상층의 패터닝 이후, 상기 제 1 마스크 패턴들 상에 제 2 마스크 패턴들을 성장시키는 것을 포함하고, 상기 제 2 마스크 패턴들을 성장시키는 것은: 상기 기판을 공정 챔버에 로딩하는 것; 및 상기 공정 챔버에 소스 가스 및 식각 가스를 교대로 반복하여 공급하는 것을 포함하고, 상기 공정 챔버는 상기 기판이 배치되는 서셉터 및 상기 서셉터에 연결되는 RF 바이어스를 포함하고, 상기 RF 바이어스는 상기 소스 가스가 공급될 때는 오프(off)되고 상기 식각 가스가 공급될 때는 온(on)될 수 있다.
상기 소스 가스가 공급될 때 상기 식각 가스는 공급되지 않을 수 있다.
상기 소스 가스의 공급과 상기 식각 가스의 공급 사이에 퍼지(purge) 공정을 더 포함할 수 있다.
상기 제 2 마스크 패턴들은 유도 결합 플라즈마 장치에서 형성될 수 있다.
상기 제 2 마스크 패턴들은 그 상부의 폭이 하부의 폭보다 작게 형성될 수 있다.
상기 제 2 마스크 패턴들의 상부는 상기 기판과 반대 방향으로 돌출된 뾰족한 단부를 가질 수 있다.
상기 제 2 마스크 패턴들은 상기 제 1 마스크 패턴들과 동일 물질로 형성될 수 있다.
본 발명의 실시예들에 따르면, 비트 라인 형성을 위한 마스크 패턴의 높이를 낮추고 비트 라인 패터닝 이후에 마스크 패턴들을 추가하여 최초 형성되는 마스크 패턴들의 두께를 낮추어 리닝(leaning) 불량을 방지할 수 있다. 또한, 마스크 패턴을 추가하는 것은 추가적인 포토 리소그래피 공정없이 수행되므로 공정을 단순화하면서도 리닝 불량을 방지할 수 있다.
도 1a 내지 도 13a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 평면도들이다.
도 1b 내지 13b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1a 내지 도 13a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 1c 내지 도 13c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1a 내지 도 13a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 1d 내지 도 13d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1a 내지 도 13a의 Ⅲ-Ⅲ'선 방향으로 자른 단면도들이다.
도 14는 본 발명의 일 실시예에 따른 상기 제 2 마스크 패턴들(H20)의 형성을 위한 증착 장비의 개념도이다.
도 15는 본 발명의 일 실시예에 따른 상기 제 2 마스크 패턴들(H20)의 형성 공정을 설명하기 위한 공정 흐름도이다.
도 16은 본 발명의 일 실시예에 따른 상기 제 2 마스크 패턴들(H20)의 형성 공정의 소스 가스 공급, 식각 가스 공급, 및 RF 바이어스의 타이밍도이다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 상기 제 2 마스크 패턴들(H20)의 형성 공정을 설명하기 위한 단면도들이다.
도 19 및 도 20은 증착 공정이 최종적으로 종료된 상태의 제 2 마스크 패턴의 형상을 설명하기 위한 단면도들이다.
도 21 및 도 22는 상기 에치백 공정 이후 마스크 패턴들의 형상을 설명하기 위한 단면도들이다.
도 23은 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 24는 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 다른 예를 간략히 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 내지 도 13a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 평면도들이다. 도 1b 내지 13b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1a 내지 도 13a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다. 도 1c 내지 도 13c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1a 내지 도 13a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다. 도 1d 내지 도 13d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1a 내지 도 13a의 Ⅲ-Ⅲ'선 방향으로 자른 단면도들이다.
도 1a 내지 도 1d를 참조하면, 기판(100) 내에 소자 분리막(111)을 형성하여 활성 영역들(AR)을 정의할 수 있다. 상기 소자 분리막(110)은 상기 기판(100)에 트렌치들(미도시)을 형성하고, 트렌치들 내에 절연물질을 채워 형성될 수 있다. 상기 활성 영역들(AR)은 일 방향(Z, 이하 제 3 방향)으로 길쭉한 바(bar) 형태를 가지며, 서로가 평행하게 배치될 수 있다. 상기 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다. 상기 소자 분리막(111)은 예를 들어 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 2a 내지 도 2d를 참조하면, 상기 활성 영역들(AR)의 상부에 소오스/드레인 영역들(SD)을 형성할 수 있다. 상기 소오스/드레인 영역들(SD)은 상기 소자 분리막(111)을 이온 주입 마스크로 이용한 이온 주입 공정에 의하여 형성될 수 있다. 상기 소오스/드레인 영역들(SD)은 상기 기판(100)과 다른 도전형을 가질 수 있다
상기 기판(100) 내에 트렌치들(131)를 형성할 수 있다. 두 개의 트렌치들(131)이 각각의 상기 활성 영역들(AR)을 제 1 방향(X)으로 가로지르도록 형성될 수 있다. 상기 트렌치들(131)은 상기 제 1 방향(X)에 교차하는 제 2 방향(Y)을 따라 평행하게 배열될 수 있다. 상기 트렌치들(131)의 표면을 컨포말하게 덮는 게이트 절연막(151)을 형성할 수 있다. 그리고, 상기 게이트 절연막(151) 상에 상기 트렌치들(131)을 채우는 워드 라인들(WL)을 형성할 수 있다. 상기 게이트 절연막(151)은 절연물질을 포함하며, 예를 들어, 실리콘 산화막, 실리콘 산화질화막, 및 고유전막들 중 하나 이상을 포함할 수 있다. 상기 워드 라인들(WL)은 도전물질을 포함하며, 예를 들어, 도핑된 폴리 실리콘, 금속 물질, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
상기 트렌치들(131) 상부에 형성된 상기 게이트 절연막(151) 및 상기 워드 라인들(WL)의 일부를 제거하고, 상기 트렌치들(131) 내에 캐핑 패턴들(191)을 형성할 수 있다. 상기 캐핑 패턴들(191)은 상기 워드 라인들(WL) 상에 형성되며, 상기 트렌치들(131)을 완전히 채울 수 있다. 상기 캐핑 패턴들(191)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 3a 내지 도 3d를 참조하면, 상기 기판(100) 상에 상기 버퍼막(210)을 형성할 수 있다. 상기 버퍼막(210)은 하나 이상의 절연막들로 이루어질 수 있다. 상기 버퍼막(210)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들 중 둘 이상을 포함하는 복수 개의 절연막들일 수 있다. 상기 버퍼막(210) 상에 반도체층(231)을 형성할 수 있다. 일 예로, 상기 반도체층(231)은 도핑되지 않은 폴리 실리콘층일 수 있다. 상기 버퍼막(210) 및 상기 반도체층(231)은 화학 기상 증착 또는 물리 기상 증착 중 하나에 의하여 형성될 수 있다.
상기 반도체층(231) 상에 상기 반도체층(231)의 일부분을 노출시키는 마스크 패턴(미도시)을 형성할 수 있다. 마스크 패턴에 노출된 상기 반도체층(231)을 패터닝하기 위한 식각 공정이 수행될 수 있다. 식각 공정으로 상기 반도체층(231), 상기 버퍼막(210)의 일부분 및 상기 기판(100)의 상부 일부분이 식각되어, 상기 활성 영역들(AR) 상에 제 1 콘택홀들(CH1)이 형성될 수 있다. 상세하게, 평면적 관점에서, 상기 제 1 콘택홀들(CH1)은 하나의 활성영역(AR)과 오버랩되는 한 쌍의 워드 라인들(WL) 사이에 배치된 소오스/드레인 영역들(SD)을 노출시킬 수 있다. 상기 제 1 콘택홀들(CH1)을 형성하면서, 상기 소오스/드레인 영역들(SD)과 인접하는 소자 분리막(111)의 상부 일부분이 식각될 수 있다.
상기 제 1 콘택홀들(CH1) 내에 콘택 패턴들(215)을 형성할 수 있다. 상기 콘택 패턴들(215)은 상기 제 1 콘택홀들(CH1)을 완전히 채울 수 있다. 상기 콘택 패턴들(215)은 상기 반도체층(231) 상에 도핑된 반도체층을 형성하고, 상기 반도체층(231)의 상부면이 노출될 때까지 도핑된 반도체층에 평탄화 공정(예를 들어, CMP 또는 etch back)을 진행하여 형성될 수 있다. 일 예로, 상기 콘택 패턴들(215)은 n형 또는 p형으로 도핑된 폴리 실리콘을 포함할 수 있다.
도 4a 내지 도 4d를 참조하면, 상기 콘택 패턴들(215)이 형성된 상기 반도체층(231) 상에 도전층(233)이 형성될 수 있다. 상기 도전층(233)은 적어도 하나의 도전성 막들을 포함할 수 있다. 예를 들어, 상기 도전층(233)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 또는 코발트(Co)를 포함할 수 있다. 도면 상에 도시하지 않았지만, 상기 도전층(233)과 상기 반도체층(231) 사이에 확산 방지막이 개재될 수 있다. 상기 확산 방지막은 확산 베리어 메탈(diffusion barrier metal)로서, 예를 들어 TiN, Ti/TiN, TiSiN, TaN 또는 WN을 포함할 수 있다.
상기 도전층(233) 상에 제 1 마스크 패턴들(H10)이 형성될 수 있다. 상기 제 1 마스크 패턴들(H10)은 상기 워드 라인들(WL)과 교차하는 방향으로 연장된 라인 형상을 가질 수 있다. 일 예로, 상기 제 1 마스크 패턴들(H10)은 상기 제 2 방향(Y)으로 연장되며, 상기 제 1 방향(X)을 따라 배열될 수 있다. 상기 제 1 마스크 패턴들(H10) 각각은 상기 제 2 방향(Y)을 따라 배열된 상기 콘택 패턴들(215)과 오버랩될 수 있다. 상기 제 1 마스크 패턴들(H10)은 상기 도전층(233) 상에 절연층을 형성한 후, 포토 레지스트 패턴들을 이용한 식각 공정으로 형성될 수 있다. 상기 포토 레지스트 패턴들은 애싱(ashing) 공정에 의하여 제거될 수 있다. 상기 제 1 마스크 패턴들(H10)은 실리콘 질화물, 실리콘 산화물 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 제 1 마스크 패턴들(H10)은 제 1 두께(h1) 및 제 1 폭(w1)을 가질 수 있다. 일 예로, 상기 제 1 두께(h1)는 상기 도전층(233)의 두께의 약 5배 이상일 수 있다. 상기 제 1 폭(w1)은 상기 제 1 두께(h1)의 약 1/3 이하일 수 있다. 일 예로, 상기 제 1 두께(h1)는 약 700Å 내지 약 2000Å일 수 있다.
도 5a 내지 도 5d를 참조하면, 상기 제 1 마스크 패턴들(H10)에 노출된 상기 도전층(233), 상기 반도체층(231), 및 상기 콘택 패턴들(215)이 패터닝되어 비트 라인들(BL) 및 비트라인 노드 콘택들(DCC)이 형성될 수 있다. 상기 패터닝 공정은 물리적 및/또는 화학적 식각 공정을 포함할 수 있다. 상기 패터닝에 의하여 상기 버퍼막(210)의 상부면의 일부가 노출될 수 있다. 상기 비트 라인들(BL) 각각은 상기 기판(100) 상에 차례로 적층된 반도체 패턴(232) 및 도전 패턴(234)을 포함할 수 있다. 상기 도전 패턴들(234)은 상기 비트라인 노드 콘택들(DCC)을 통하여 상기 소오스/드레인 영역들(SD)에 전기적으로 연결될 수 있다. 상기 비트 라인들(BL) 각각은 상기 비트라인 노드 콘택들(DCC) 상을 지나도록 상기 제 2 방향(Y)으로 연장되며, 제 상기 1 방향(X)으로 배열될 수 있다.
도 4a 내지 도 4d의 상기 제 1 마스크 패턴들(H10)은 상기 패터닝 공정 동안 상부가 소실되어 제 1 마스크 패턴들(H11)이 될 수 있다. 그 결과, 상기 제 1 마스크 패턴들(H11)은 상기 제 1 두께(h1) 보다 작은 제 2 두께(h2)가 될 수 있다. 일 예로, 상기 제 2 두께(h2)는 상기 제 1 두께(h1)의 약 50% 내지 약 85%일 수 있다.
상기 제 1 마스크 패턴들(H11), 상기 비트 라인들(BL) 및 상기 비트라인 노드 콘택들(DCC)의 측벽을 덮는 스페이서들(SP)을 형성할 수 있다. 스페이서들(SP)은 제 1 내지 제 3 스페이서들(SP1, SP2, SP3)을 포함할 수 있다. 상기 제 1 스페이서(SP1)는 상기 제 1 마스크 패턴들(H11), 상기 비트 라인들(BL) 및 상기 비트라인 노드 콘택들(DCC)의 측벽을 덮을 수 있다. 상기 제 2 스페이서(SP2)는 상기 제 1 스페이서(SP1) 상에 형성될 수 있다. 상기 제 3 스페이서(SP3)는 상기 제 2 스페이서(SP2) 상에 형성될 수 있다. 상기 스페이서들(SP)은 상기 기판(100) 상에 제 1 절연막(미도시), 제 2 절연막(미도시) 및 제 3 절연막(미도시)을 형성한 후 이방성 식각 공정을 진행하여 형성될 수 있다. 상기 이방성 식각 공정에 의하여 상기 제 1 마스크 패턴들(H11)의 상면이 노출될 수 있다. 상기 제 1 마스크 패턴들(H11)의 상부는 상기 이방성 식각 공정에 의하여 일부가 소실될 수 있다. 상기 스페이서들(SP)의 하부는 상기 비트라인 노드 콘택들(DCC)에 의해 채워지지 않은 제 1 콘택홀들(CH1)의 일부분을 채울 수 있다. 도시된 바와는 달리, 상기 제 1 스페이서(SP1)는 상기 제 2 스페이서(SP2)의 하면으로 연장될 수 있다. 상기 제 1 스페이서(SP1)는 상기 제 2 스페이서(SP2) 및 상기 제 3 스페이서(SP3)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 제 1 스페이서(SP1)는 예를 들어, SiBCN막, SiBN막, SiOCN막 및 SiN막 중 적어도 하나를 포함할 수 있다. 상기 제 2 스페이서(SP2)는 상기 제 3 스페이서(SP3)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제 2 스페이서(SP2)는 실리콘 산화막(SiO2)을 포함할 수 있다. 상기 제 3 스페이서(SP3)는 예를 들어, 실리콘 질화막(SiN)을 포함할 수 있다.
도 6a 내지 도 6d를 참조하면, 상기 제 1 마스크 패턴들(H11) 상에 상기 제 1 마스크 패턴들(H11)을 따라 연장하는 제 2 마스크 패턴들(H20)을 형성할 수 있다. 상기 제 2 마스크 패턴들(H20)은 라인 형상의 상기 제 1 마스크 패턴들(H11)과 얼라인되는 라인 형상을 가질 수 있다. 상기 제 2 마스크 패턴들(H20)은 상기 제 1 마스크 패턴들(H11)의 상면과 접하도록 형성될 수 있다. 상기 제 2 마스크 패턴들(H20)은 제 3 두께(h3)를 가질 수 있다. 상기 제 3 두께(h3)는 도 4a 내지 도 4d를 참조하여 설명된 상기 제 1 마스크 패턴들(H10)의 제 1 두께(h1)의 약 25% 내지 약 50%일 수 있다.
상기 제 2 마스크 패턴들(H20)은 추가적인 포토 리소그래피 공정 없이 상기 제 1 마스크 패턴들(H11)의 상면 상에 국부적으로 성장될 수 있다. 이하, 상기 제 2 마스크 패턴들(H20)의 형성 공정에 대하여 보다 상세히 설명된다.
도 14는 본 발명의 일 실시예에 따른 상기 제 2 마스크 패턴들(H20)의 형성을 위한 증착 장비의 개념도이다. 도 15는 본 발명의 일 실시예에 따른 상기 제 2 마스크 패턴들(H20)의 형성 공정을 설명하기 위한 공정 흐름도이다. 도 16은 본 발명의 일 실시예에 따른 상기 제 2 마스크 패턴들(H20)의 형성 공정의 소스 가스 공급, 식각 가스 공급, 및 RF 바이어스의 타이밍도이다.
도 14의 증착 장비(10)는 유도 결합 플라즈마(Inductively Coupled Plasma) 장비일 수 있다. 상기 증착 장비(10)는 하우징(15), 상기 하우징(15) 상에 제공되어 개폐가 가능한 상부 커버(16), 상기 상부 커버(16) 내에 제공되는 상부 코일(18), 상기 상부 코일(18) 상에 제공되는 히터 구조체(19)를 포함할 수 있다. 상기 히터 구조체(19) 상에 챔버의 클리닝을 위한 리모트 플라즈마 장치(21)가 제공될 수 있다. 상기 상부 커버(16)의 측벽 상에는 사이드 코일(17)이 제공될 수 있다.
상기 하우징(15) 내에 서셉터(11)가 제공되고, 상기 서셉터(11)를 관통하여 웨이퍼(WF)를 지지하는 리프트핀들(12) 및 상기 리프트핀들(12)과 연결되고 상기 서섭터(11) 하부에 배치되는 리프트핀 컴포넌트(13)가 제공될 수 있다. 상기 서셉터(11)는 온도 조절 장치(CH)에 연결되어 히터 또는 냉매(예를 들어, 헬륨)에 의하여 상기 서셉터(11)의 온도가 조절될 수 있다. 상기 하우징(15) 아래에는 터보 펌프(32) 및 밸브부(31)가 제공되어 상기 하우징(15) 내의 압력을 조절할 수 있다. 상기 터보 펌프(32), 상기 상부 코일(18), 및 상기 상기 리모트 플라즈마 장치(21)는 냉각수 조절부(CW)에 연결되어 냉각수로 냉각될 수 있다. 상기 히터 구조체(19), 상기 리모트 플라즈마 장치(21) 및 상기 하우징(15)은 열 교환기(HE)에 연결될 수 있다.
상기 증착 장비(10)는 공정 챔버 내에 가스를 공급하기 위한 노즐(41)을 포함할 수 있다. 증착을 위한 소스 가스를 공급하는 제 1 소스(SC) 및 식각 가스를 공급하는 제 2 소스(EG)가 상기 노즐(41)에 연결될 수 있다. 상기 노즐(41)을 통하여 챔버 내에 공급되는 가스는 상기 상부 코일(18) 및 상기 사이드 코일(17)에 의한 전자기장에 의하여 플라즈마 상태로 될 수 있다. 상기 상부 코일(18) 및 상기 사이드 코일(17)의 주파수는 고정 값을 갖거나 변화될 수 있다. 일 예로, 상기 상부 코일(18)의 주파수는 400KHz, 2MHz, 및 13.45MHz 중 하나이고, 상기 사이드 코일(17)의 주파수는 400KHz, 2MHz, 및 13.45MHz 중 다른 하나일 수 있다. 상기 서셉터(11)는 RF 바이어스(35)에 연결될 수 있다.
도 14 내지 도 16을 참조하면, 상기 제 1 마스크 패턴들(H11)이 형성된 웨이퍼(WF)가 상기 증착 장비(10)의 공정 챔버에 로딩될 수 있다(S1). 상기 제 2 마스크 패턴들(H20)의 형성 공정은 상기 증착 장비(10)의 공정 챔버 내에 소스 가스를 공급하는 단계(S2)와 식각 가스를 공급하는 단계(S3)를 복수 회 반복하는 것을 포함할 수 있다. 즉, 증착 단계와 식각 단계가 동일 공정 챔버 내에서 인-시츄(in-situ)로 반복하여 수행될 수 있다. 상기 소스 가스를 공급하는 단계(S2)와 상기 식각 가스를 공급하는 단계(S3)의 실행 횟수(N)가 기 설정된 횟수(n1)에 도달할 때까지 상기 소스 가스와 상기 식각 가스는 교대로 반복하여 공급될 수 있다. 일 예로, 상기 소스 가스는 실레인 및 산소를 포함할 수 있다. 상기 식각 가스는 NF3를 포함할 수 있다. 상기 소스 가스가 공급되는 증착 단계에서는 상기 식각 가스가 공급되지 않고, 상기 식각 가스가 공급되는 식각 단계에서는 상기 소스 가스가 공급되지 않을 수 있다. 상기 RF 바이어스(35)의 파워는 상기 소스 가스가 공급될 때보다 상기 식각 가스가 공급될 때 더 클 수 있다. 일 예로, 도 16에 도시된 바와 같이, 상기 RF 바이어스는 상기 소스 가스가 공급될 때 오프(off)되고 상기 식각 가스가 공급될 때 온(on)될 수 있다. 즉, 상기 제 2 마스크 패턴들(H20)의 형성을 위한 공정은, 상기 소스 가스와 상기 식각 가스가 교대로 반복하여 공급되며, 상기 소스 가스가 공급될 때는 상기 RF 바이어스가 오프(off)되고 상기 식각 가스가 공급될 때는 상기 RF 바이어스가 온(on)될 수 있다. 다시 말하면, 상기 RF 바이어스는 상기 소스 가스 및 상기 식각 가스의 교대 타이밍에 맞추어 펄스 형태로 제공될 수 있다. 일 예로, 상기 식각 가스가 공급될 때, 상기 RF 바이어스의 파워는 약 700 내지 1300W일 수 있다. 한 사이클 당 상기 소스 가스의 공급 시간은 약 50 초 내지 약 100초 이며, 상기 식각 가스의 공급 시간은 약 10초 내지 약 50초일 수 있다. 상기 증착 단계와 상기 식각 단계의 사이에 상기 터보 펌프(32) 및 상기 밸브부(31)를 이용한 퍼지(purge) 단계가 추가될 수 있으나, 퍼지 단계는 생략될 수 있다. 상기 증착 단계와 상기 식각 단계 동안 상기 공정 챔버는 약 300℃ 내재 약 500℃로 유지될 수 있다. 상기 소스 가스의 유량은 약 50 ccm 내지 약 100ccm일 수 있다. 상기 식각 가스의 유량은 약 50 ccm 내지 약 100ccm일 수 있다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 상기 제 2 마스크 패턴들(H20)의 형성 공정을 설명하기 위한 단면도들이다. 도 17은 상기 RF 바이어스가 오프 상태로 소스 가스가 공급될 때, 상기 제 1 마스크 패턴들(H11) 상에 상기 제 2 마스크 패턴 물질이 제 1 형상(H20a)로 형성되는 것을 도시한다. 상기 제 1 형상(H20a)의 상기 제 2 마스크 패턴 물질은 상기 제 1 마스크 패턴들(H11)의 상면에 국부적으로(locally) 형성되며, 상기 제 1 마스크 패턴들(H11)의 측벽, 즉, 상기 스페이서들(SP)의 측벽에는 형성되지 않거나 상대적으로 적은 양만 형성될 수 있다. 이는 상기 RF 바이어스가 오프 상태로 소스 가스가 공급되기 때문에, 소스의 공급 위치와 상대적으로 가까운, 즉, 도 14를 참조하여 설명된 노즐(41) 측에 가까운 상기 제 1 마스크 패턴들(H11)의 상면에 상대적으로 상기 제 2 마스크 패턴 물질이 증착되기 쉽기 때문일 수 있다. 상기 제 1 형상(H20a)은 기판과 반대 방향으로 돌출된 뾰족한 형상을 가질 수 있다. 상기 제 1 형상(H20a)은 일 예로 5각형 단면을 가질 수 있다. 상기 제 1 형상(H20a)은 하부 및 상부보다 중간 부분의 폭이 큰 형상일 수 있다. 즉, 상기 제 1 형상(H20a)은 그 중심으로부터 측벽 방향으로 돌출되어 상기 스페이서들(SP)의 측벽 상으로 연장되는 오버행(over hang) 부분(OH)을 포함할 수 있다.
도 18은 상기 RF 바이어스가 온 상태로 식각 가스가 공급될 때, 도 17에 따라 형성된 제 1 형상(H20a)의 제 2 마스크 패턴 물질이 일부 식각되어 제 2 형상(H20b)으로 변형되는 것을 도시한다. 상기 RF 바이어스가 온 상태이므로 플라즈마 상태의 식각 가스 라디칼들은 기판 방향으로 직진성을 갖게 되고, 그 결과 상기 오버행 부분(OH)이 용이하게 제거될 수 있다. 즉, 상기 제 2 형상(H20b)은 오버행 부분(OH)이 없거나 적은 형상일 수 있다. 따라서, 도 15에 따른 증착 단계 및 식각 단계가 반복됨에 따라 제 2 마스크 패턴 물질은 주로 수직 방향으로 성장되며 수평 방향으로의 성장은 제한될 수 있다.
도 19 및 도 20은 증착 공정이 최종적으로 종료된 상태의 제 2 마스크 패턴의 형상을 설명하기 위한 단면도들이다. 최종적인 제 2 마스크 패턴의 형상은 도 19 및 도 20에 도시된 바와 같이 기판과 반대방향으로 돌출된 뾰족한 형상을 가질 수 있다. 최종적인 제 2 마스크 패턴은 도 19에 도시된 제 3 형상(H20c)과 같이 상기 제 1 마스크 패턴들(H11)의 상면 상에 국부적으로 형성된 형상을 가질 수 있다. 다른 실시예에서, 최종적인 제 2 마스크 패턴은 도 20에 도시된 제 4 형상(H20d)과 같이 상기 스페이서들(SP)의 측벽 상으로 연장된 형상을 가질 수 있다. 이와 같은 형상은, 도 15 및 도 16을 참조하여 설명한 소스 가스 공급 단계 또는 식각 가스 공급 단계를 변형하여 만들어질 수 있다. 일 예로, 상기 소스 가스 공급 단계에서 RF 바이어스를 오프 상태가 아닌 식각 가스 공급 단계보다 상대적으로 낮은 정도로 조절할 경우 상기 스페이서들(SP)의 측벽 상에 제 2 마스크 패턴 물질이 잔류할 수 있다.
도 7a 내지 도 7d를 참조하면, 상기 기판(100) 상에 절연막을 형성한 후 평탄화 공정 및/또는 패터닝 공정을 수행하여 트렌치들(TR)을 사이에 두고 제 2 방향(Y)으로 상호 이격되고 제 1 방향(X)으로 연장하는 제 1 절연 패턴들(250)을 형성할 수 있다. 일 예로, 상기 평탄화 공정은 에치백 또는 CMP 공정일 수 있다. 상기 제 1 절연 패턴들(250)은 이하 설명될 제 2 절연 패턴들의 형성을 위한 몰드(mould) 패턴일 수 있다. 상기 제 1 절연 패턴들(250)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 제 1 절연 패턴들(250)은 CVD 공정으로 형성될 수 있다.
도 8a 내지 도 8d를 참조하면, 상기 트렌치들(TR)을 채우는 예비 제 2 절연 패턴들(255)이 형성될 수 있다. 평면적 관점에서, 상기 예비 제 2 절연 패턴들(255)은 제 1 방향(X)으로 연장되고 제 2 방향으로 상호 이격된 라인 형상일 수 있다. 상기 예비 제 2 절연 패턴들(255)은 상기 비트 라인들(BL)과 교차하는 부분에서 상기 제 2 마스크 패턴들(H20)의 상면을 덮고, 상기 비트 라인들(BL)과 교차하지 않는 부분에서 상기 버퍼막(210)의 상면을 덮을 수 있다. 상기 예비 제 2 절연 패턴들(255)은 상기 기판(100) 상에 절연 물질을 증착한 후 평탄화 공정을 수행하여 형성될 수 있다. 상기 예비 제 2 절연 패턴들(255)은 상기 제 1 절연 패턴들(250)과 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 제 1 절연 패턴들(250)은 실리콘 산화물을 포함하고, 상기 예비 제 2 절연 패턴들(255)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
도 9a 내지 도 9d를 참조하면, 상기 제 1 절연 패턴들(250)이 선택적으로 제거되어 제 2 콘택홀들(CH2)이 형성될 수 있다. 일 예로, 상기 제 1 절연 패턴들(25)의 선택적 제거는 습식 식각을 포함할 수 있다. 상기 제 2 콘택홀들(CH2)은 제 1 방향(X)으로 연장하는 상기 예비 제 2 절연 패턴들(255) 및 제 2 방향(Y)으로 연장하는 상기 비트 라인들(BL), 상기 제 1 및 제 2 마스크 패턴들(H11, H20)에 의하여 정의된 영역일 수 있다. 상기 제 2 콘택홀들(CH2)은 상기 버퍼막(210)의 상면을 노출할 수 있다.
도 10a 내지 도 10d를 참조하면, 상기 제 2 콘택홀들(CH2)에 의하여 노출된 상기 버퍼막(210) 및 그 아래의 소자 분리막(111)의 일부가 식각되어 상기 소오스/드레인 영역들(SD)이 노출될 수 있다. 즉, 상기 제 2 콘택홀들(CH2)은 상기 활성 영역들(AR)의 상부를 노출하도록 연장될 수 있다. 상기 식각 공정은 상기 예비 제 2 절연 패턴들(255) 및 상기 제 2 마스크 패턴들(H20)을 식각 마스크로하여 수행될 수 있으며, 그에 의하여 상기 제 2 마스크 패턴들(H20)의 상부가 식각되어 제 2 마스크 패턴들(H21)이 될 수 있다. 또한, 상기 예비 제 2 절연 패턴들(255) 각각은 상기 제 2 마스크 패턴들(H21)을 사이에 두고 분리되어 평면적 관점에서 상기 비트 라인들(BL) 사이에 한정된 제 2 절연 패턴들(256)이 될 수 있다.
상기 제 2 마스크 패턴들(21)의 두께(h4)는 도 6a 내지 도 6d를 참조하여 설명된 제 2 마스크 패턴들(20)의 두께(h3)의 약 30 내지 약 70%일 수 있다. 상기 제 2 콘택홀들(CH2)은 상기 활성 영역들(AR) 각각의 양 단부에 형성된 소오스/드레인 영역들(SD)을 노출할 수 있다. 상기 소오소/드레인 영역들(SD)을 노출하는 것은 건식 식각 공정으로 수행될 수 있다.
도 11a 내지 도 11d를 참조하면, 상기 제 2 콘택홀들(CH2) 내에 스토리지 노드 콘택들(BC)이 형성될 수 있다. 상기 스토리지 노드 콘택들(BC)은 상기 제 1 마스크 패턴들(H11)의 상면보다 낮게 형성될 수 있다. 즉, 상기 스토리지 노드 콘택들(BC)은 상기 제 2 콘택홀들(CH2)의 일부만을 채우도록 형성될 수 있다. 상기 스토리지 노드 콘택들(BC)은 상기 제 2 콘택홀들(CH2)을 완전히 채우는 도전막을 형성한 후, 에치백 공정을 수행하여 형성될 수 있다. 상기 에치백 공정 동안, 도 10a 내지 도 10d의 제 2 마스크 패턴들(H21)의 적어도 일부가 제거될 수 있다.
상기 에치백 공정 이후, 상기 스토리지 노드 콘택들(BC)에 의하여 노출된 상기 스페이서들(SP)의 상부가 제거되어 상기 제 1 마스크 패턴들(H11)의 측벽이 상기 제 2 콘택홀들(CH2)에 의하여 노출될 수 있다. 다른 실시예에 있어서, 상기 제 2 콘택홀들(CH2)에 의하여 노출된 상기 제 1 스페이서(SP1)가 제거되고, 이하 설명될 추가 스페이서가 형성되어 상기 비트 라인들(BL)의 측벽 상에 에어갭이 형성될 수 있다. 설명의 간소화를 위하여 상기 제 2 마스크 패턴들(21)의 전부가 제거되는 것으로 도시하였으나, 이와는 달리, 상기 제 2 마스크 패턴들(21)의 일부가 상기 제 1 마스크 패턴들(H11) 상에 잔류하거나, 상기 제 1 마스크 패턴들(H11)의 상부가 상기 제 2 마스크 패턴들(21)과 함께 제거될 수 있다. 이하, 도 21 및 도 22를 참조하여 에치백 공정 이후 마스크 패턴들의 형상이 보다 상세히 설명된다.
도 21 및 도 22는 상기 에치백 공정 이후 마스크 패턴들의 형상을 설명하기 위한 단면도들이다. 도 21은 상기 에치백 공정에 의하여 상기 제 2 마스크 패턴들(H21)이 완전히 제거되고, 상기 제 1 마스크 패턴들(H11)의 상부 일부가 제거된 것을 도시한다. 상술한 바와 같이, 상기 제 2 마스크 패턴들(H21)은 기판의 반대 방향으로 돌출된 뾰족한 형상을 가지므로, 이와 같은 형상이 잔류하는 제 1 마스크 패턴들(H11a)의 상부에 전사될 수 있다. 즉, 본 실시예에 따른 제 1 마스크 패턴들(H11a)의 상부는 기판의 반대 방향으로 돌출된 뾰족한 형상을 가질 수 있다. 도 22는 상기 에치백 공정 이후 상기 제 2 마스크 패턴들의 일부(H21a)가 상기 제 1 마스크 패턴들(H11) 상에 잔류하는 것을 도시한다. 본 실시예와 같은 형상은, 최초 제 1 마스크 패턴들이 상대적으로 얇게 형성되고 제 2 마스크 패턴들이 상대적으로 두껍게 형성되는 경우에 도출될 수 있다. 상기 잔류한 제 2 마스크 패턴들의 일부(H21a)은 상기 스페이서들(SP)의 측벽 상으로 연장될 수 있으나, 이와는 달리 상기 스페이서들(SP)의 측벽 상에는 상기 제 2 마스크 패턴들이 잔류하지 않을 수 있다.
도 12a 내지 도 12d를 참조하면, 상기 제 1 마스크 패턴들(H11)의 측벽 상에 추가 스페이서들(261)이 형성될 수 있다. 상기 추가 스페이서들(261)은 상기 스페이서들(SP)보다 넓은 폭을 가질 수 있다. 상기 추가 스페이서들(261)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 추가 스페이서들(261)이 형성된 결과물 상에 도전층을 형성한 후 패터닝 공정을 수행하여 랜딩 패드들(LP)을 형성할 수 있다. 상기 랜딩 패드들(LP) 각각은 상기 스토리지 노드 콘택들(BC) 각각과 연결되어 상기 스토리지 노드 콘택들(BC)을 이하 설명될 하부 전극들과 연결할 수 있다. 상기 랜딩 패드들(LP)은 금속, 도전성 금속 질화물, 및 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다. 상기 랜딩 패드들(LP)은 상기 비트라인들(BL) 상으로 수평 적으로 연장되는 부분 및 상기 스토리지 노드 콘택들(BC) 방향으로 수직적으로 연장되는 부분을 포함할 수 있다. 이와는 달리, 상기 랜딩 패드들(LP)의 형상은 변경될 수 있다. 상기 랜딩 패드들(LP) 사이를 채우는 층간 절연막(260)이 형성될 수 있다. 상기 층간 절연막(260)은 상기 랜딩 패드들(LP) 상에 절연막을 형성한 후, 상기 랜딩 패드들(LP)이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 상기 층간 절연막(260)은 실리콘 산화막일 수 있다.
도 13a 내지 도 13d를 참조하여, 상기 랜딩 패드들(LP) 상에 차례로 하부 전극들(280), 유전막(281), 및 상부 전극(282)이 형성될 수 있다. 상기 하부 전극들(280), 상기 유전막(281), 및 상기 상부 전극(282) 반도체 소자의 커패시터들을 구성할 수 있다. 상기 하부 전극들(280)은 하부면이 막힌 실린더 형태로 형성될 수 있다. 상기 하부 전극들(280)의 형성 공정은 상기 랜딩 패드들(LP)을 노출하는 희생층(미도시)을 형성하고, 상기 희생층 상에 컨포멀하게 도전층을 형성하는 것 및 상기 도전층 상에 매립막을 형성하는 것을 포함할 수 있다. 이 후, 상기 도전층은 식각 공정에 의하여 상기 랜딩 패드들(LP) 상에 각각 상에 분리된 하부 전극들(280)이 되고, 상기 희생층 및 상기 매립막은 제거될 수 있다. 상기 하부 전극들(280)이 형성 공정 중 높은 종횡비(aspect ratio)에 의하여 상기 하부 전극들(280)이 쓰러지는 것을 방지하기 위한 지지층이 형성될 수 있다.
상기 하부 전극들(280) 및 상기 상부 전극(282)은 불순물이 도핑된 반도체 물질(예를 들어, 도핑된 다결정 실리콘), 도전성 금속질화물(예를 들어, 티타늄 질화물, 탄탈늄 질화물, 또는 텅스텐 질화물), 금속(예를 들어, 루세늄, 이리듐, 티타늄, 또는 탄탈늄), 또는 도전성 금속산화물(예를 들어, 산화 이리듐) 중에서 적어도 하나를 포함할 수 있다. 상기 유전막(281)은 금속 산화물(예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3, 또는 TiO2)과 페브로스카이트(perovskite) 구조의 유전 물질(예를 들어, SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, 또는 PLZT) 중에서 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다. 유전막(281)은, 일 예로, 약 5nm 내지 약 15nm의 두께를 가질 수 있다.
본 발명의 일 실시예에 따르면, 최초 형성되는 도 4a 내지 도 4d의 제 1 마스크 패턴들(H10)의 두께(h1)를 낮출 수 있다. 제 1 마스크 패턴들은 비트라인들의 형성을 위한 마스크로 사용될 뿐 아니라, 도 10a 내지 도 10d를 참조하여 설명된 소오스/드레인 영역들의 오픈 공정의 마스크로 사용되고 도 11a 내지 도 11d를 참조하여 설명된 스토리지 노드 콘택들의 형성을 위한 에치백 공정에 의하여 소실되므로, 도 4a 내지 도 4d 단계에서 두껍게 형성되어야 한다. 그 결과 최초 형성 단계의 제 1 마스크 패턴들은 매우 큰 종횡비(aspect ratio)를 가지게 된다. 또한, 제 1 마스크 패턴들의 종횡비는 반도체 소자의 집적도가 증가할 수 록 증가되고 있다. 일 예로, 제 1 마스크 패턴들의 종횡비는 약 15 내지 약 25일 수 있다. 이와 같이, 제 1 마스크 패턴들이 큰 종횡비를 갖는 경우 마스크 패턴들이 쓰러지는 리닝(leaning) 불량이 발생될 수 있다.
본 발명의 일 실시예에 따르면, 비트 라인 패터닝 이후에, 보다 상세히는 비트 라인 패터닝 이후 및 제 2 절연 패턴들의 형성 이전에 제 2 마스크 패턴들을 추가하여 최초 형성되는 제 1 마스크 패턴들의 두께를 낮출 수 있다. 상기 제 2 마스크 패턴들은 추가적인 포토 리소그래피 공정없이 상기 제 1 마스크 패턴들 상에 국부적으로 형성되므로 공정을 단순화하면서도 리닝 불량을 방지할 수 있다.
도 23은 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 23을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예에 따른 반도체 소자를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 24는 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 다른 예를 간략히 도시한 블록도이다.
도 24를 참조하면, 전자 시스템(1200)은 본 발명의 실시예에 따른 반도체 소자를 적어도 하나 포함할 수 있다. 전자 시스템(1200)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(1200)은 메모리 시스템(1210), 프로세서(1220), 램(1230), 및 유저인터페이스(1240)를 포함할 수 있고, 이들은 버스(Bus, 1150)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(1220)는 프로그램을 실행하고 전자 시스템(1200)을 제어하는 역할을 할 수 있다. 램(1230)은 프로세서(1220)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(1220) 및 램(1230)은 각각 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다. 이와 달리, 프로세서(1220)와 램(1230)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(1240)는 전자 시스템(1200)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(1210)은 프로세서(1220)의 동작을 위한 코드, 프로세서(1220)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(1210)은 제어기 및 메모리를 포함할 수 있다.
상기 전자 시스템(1200)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1200)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1200)은 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판에 소자 분리막을 형성하여 활성 영역을 정의하는 것;
    상기 활성 영역 상에 도전층을 형성하는 것;
    상기 도전층 상에 상기 활성 영역과 교차하는 제 1 마스크 패턴들을 형성하는 것;
    상기 제 1 마스크 패턴들을 이용하여 상기 도전층을 식각하여 비트 라인들을 형성하는 것;
    상기 제 1 마스크 패턴들의 상면으로부터 제 2 마스크 패턴들을 성장시키는 것; 및
    상기 제 2 마스크 패턴들을 식각 마스크로 패터닝 공정을 수행하여 상기 비트 라인들 사이에 상기 활성 영역을 노출하는 콘택홀들을 형성하는 것을 포함하고,
    상기 제 2 마스크 패턴들을 형성하는 것은 동일 공정 챔버 내에 소스 가스와 식각 가스를 교대로 반복하여 공급하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    도전 물질로 상기 콘택홀들을 채운 후 에치백 공정을 수행하여 스토리지 노드 콘택들을 형성하는 것을 더 포함하고,
    상기 에치백 공정 시 상기 제 2 마스크 패턴들의 적어도 일부가 함께 제거되는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 스토리지 노드 콘택들 상에 커패시터들을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.

  4. 제 3 항에 있어서,
    상기 스토리지 노드 콘택들과 상기 커패시터들 사이에 랜딩 패드들을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 마스크 패턴들의 두께는 상기 제 1 마스크 패턴들의 두께의 25% 내지 50%인 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 마스크 패턴들은 상기 제 1 마스크 패턴들의 상면 상에 국부적으로 형성되는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 마스크 패턴들은 라인 형상이고,
    상기 제 2 마스크 패턴들은 상기 제 1 마스크 패턴들과 얼라인되는 라인 형상을 갖고 상기 제 1 마스크 패턴들의 상면과 접하도록 형성되는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 2 마스크 패턴들은 포토 리소 그래피 공정없이 형성되는 반도체 소자의 제조 방법.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 소스 가스가 공급될 때 상기 식각 가스는 공급되지 않는 반도체 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 공정 챔버는 상기 기판이 배치되는 서셉터 및 상기 서셉터에 연결되는 RF 바이어스를 포함하고,
    상기 RF 바이어스의 파워는 상기 소스 가스가 공급될 때보다 상기 식각 가스가 공급될 때 더 큰 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 RF 바이어스는 상기 소스 가스가 공급될 때는 오프(off)되고 상기 식각 가스가 공급될 때는 온(on)되는 반도체 소자의 제조 방법.
  13. 제 11 항에 있어서,
    상기 제 2 마스크 패턴들을 형성하는 것은 상기 소스 가스의 공급과 상기 식각 가스의 공급 사이에 퍼지(purge) 공정을 더 포함하는 반도체 소자의 제조 방법.
  14. 제 1 항에 있어서,
    상기 제 2 마스크 패턴들을 형성하는 것은 유도 결합 플라즈마(Inductively Coupled Plasma) 방식으로 수행되는 반도체 소자의 제조 방법.
  15. 제 1 항에 있어서,
    상기 제 2 마스크 패턴들은 그 상부의 폭이 하부의 폭보다 작게 형성되는 반도체 소자의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제 2 마스크 패턴들의 상부는 상기 기판과 반대 방향으로 돌출된 뾰족한 단부를 갖는 반도체 소자의 제조 방법.
  17. 제 1 항에 있어서,
    상기 제 2 마스크 패턴들은 상기 제 1 마스크 패턴들과 동일 물질로 형성되는 반도체 소자의 제조 방법.
  18. 제 1 항에 있어서,
    상기 도전층을 형성하는 것은:
    상기 활성 영역 상에 반도체층을 형성하는 것;
    상기 반도체층을 관통하여 상기 활성 영역에 연결되는 콘택 패턴들을 형성하는 것; 및
    상기 콘택 패턴들 상에 금속층을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  19. 제 18 항에 있어서,
    상기 도전층을 상기 제 1 마스크 패턴들을 이용하여 식각하는 것에 의하여 상기 콘택 패턴들이 패터닝되어 비트라인 노드 콘택들이 형성되는 반도체 소자의 제조 방법.
  20. 제 1 항에 있어서,
    상기 비트 라인들 사이에 절연 패턴들을 형성하는 것을 더 포함하고,
    상기 콘택홀들은 상기 비트 라인들과 상기 절연 패턴들에 의하여 정의된 영역인 반도체 소자의 제조 방법.
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