KR102242957B1 - 고속 낸드 메모리 시스템과 고속 낸드 메모리 패키지 디바이스 - Google Patents

고속 낸드 메모리 시스템과 고속 낸드 메모리 패키지 디바이스 Download PDF

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Abstract

낸드 메모리 패키지 디바이스를 구성하는 복수개의 낸드 메모리 칩이 낸드 인터페이스를 통해 복수개의 페이지 단위 데이터를 병렬로(Parallel) 전송하도록 스위칭 제어하는 스위칭 버퍼를 낸드 메모리 칩과 호스트 컨트롤러 사이에 구비시켜 낸드 메모리 칩과 호스트 컨트롤러 간의 데이터 송수신 속도를 증가시켜 낸드 메모리 시스템의 성능을 향상시킬 수 있다.

Description

고속 낸드 메모리 시스템과 고속 낸드 메모리 패키지 디바이스 {High speed NAND memory system and high speed NAND memory package device}
본 문서는 낸드 메모리 시스템과 낸드 메모리 패키지 디바이스에 관한 것으로서, 낸드 메모리 패키지 디바이스 내의 스위칭 버퍼를 이용하여 낸드 메모리 칩과 호스트 컨트롤러와의 데이터 전송 속도를 증가시켜 지연시간(Latency)을 단축하는 기술에 관련된다.
SSD(Solid State Drive) 등 메모리 스토리지에 적용되는 낸드 플레시 메모리(NAND flash memory)는 비휘발성 메모리(Non-volatile memory)로서 Multi-level cell 구성을 통해 저장 용량을 증대하고 있다. 복수개의 낸드(NAND) 메모리 칩로 구성되는 낸드 플레시 메모리 패키지 디바이스는 낸드(NAND) 메모리 칩 및 낸드 셀을 선별적으로 선택하여 쓰기(Write) 동작(프로그래밍 동작), 읽기(Read) 동작 및 소거(Erase) 동작을 수행한다. 낸드 플레시 메모리 디바이스의 쓰기 동작과 읽기 동작은 하나의 페이지 단위로 실행이 된다. 최근에 낸드 메모리의 사용이 확대되면서, 외부 인터페이스 동작 속도도 지속적으로 빨라지고 있다. 그런데 낸드 플레시 메모리의 응용은 용량이 중요하며 하나의 패키지에 여러 개의 칩을 적층(Stack)하여 사용하게 되는데, 이 경우 적층되는 칩의 수가 많으면 신호 전달 속도의 증가를 어렵게 하는 요인이 된다. 이를 해결하기 위해 적층되는 칩의 수를 줄여야 하는데 그렇게 되면 스토리지 시스템의 용량이 줄어 드는 결과가 초래된다. 이런 문제를 해결하기 위한 방법으로써 하나의 전송선에 연결되는 칩의 수가 일정 수를 초과하지 않도록 하기 위해 호스트 컨트롤러와 낸드 플레시 메모리 칩 사이에 버퍼 칩(Buffer chip)을 추가하여 인터페이스의 속도를 높이고 있다. 그러나 이 경우에도 낸드 플레시 메모리 칩과 버퍼 칩 간의 속도는 버퍼 칩과 직접 연결되는 낸드 플레시 메모리 칩의 수에 따라 최고 동작 속도가 제한되게 된다. 따라서 이론상으로 가능한 최고의 속도까지 외부 인터 페이스의 동작 속도를 높이려면 버퍼에 직접 연결되는 낸드 플레시 메모리 칩의 수를 최소한으로 줄여야 하는데, 그렇게 되면 버퍼 칩의 수가 늘어 나게 되어 비용이 증가하는 문제가 발생한다. 따라서, 현재 통상적으로 8개의 낸드 플레시 메모리 칩 당 하나의 버퍼 칩을 추가하여 호스트 컨트롤러와 낸드 플레시 메모리 칩(낸드 메모리 칩) 간의 동작 속도를 가능한 수준까지 높이고 있다. 그런데 용량 증가에 비해 외부 인터페이스 동작 속도의 증가가 상대적으로 느린 상황이다. 더군다나, Multi-level cell 기술의 발달로 페이지의 크기(사이즈)가 증가하거나 에러 정정(Error correction)을 위한 읽기 재시도(Read-retry) 단계가 추가로 발생하여 낸드 메모리 칩과 호스트 컨트롤러 간에 데이터 전송 양이 증가하게 되어 속도가 느려지게 되는 문제, 다시 말해, 지연시간(Latency)이 증가하는 문제가 발생하게 된다. 본 발명은 이와 같은 지연시간(Latency)이 증가되는 문제를 해결하기 위한 것이다.
도 1은 종래의 낸드 메모리 시스템을 설명하는 도면이다. 도시된 바와 같이, 낸드 메모리 시스템(1000)은 호스트 컨트롤러(100), 낸드 메모리 패키지 디바이스(200)를 포함하여 구성되고, 낸드 메모리 패키지 디바이스(200)는 복수개의 낸드 메모리 칩(210)이 적층되어(Stacked) 구성된 메모리 그룹(220)과 버퍼(240)를 포함하여 구성된다. 버퍼(240)는 호스트 인터페이스(①), 낸드 인터페이스(②)와 각각 연결되어 호스트 컨트롤러(100)과 낸드 메모리 칩(210) 간 데이터 송수신을 한다. 이 경우 호스트 인터페이스와 낸드 인터페이스의 데이터 전송 속도는 동일하다.
낸드 메모리 패키지 디바이스(200)는 복수개로 구성되어 호스트 컨트롤러에 연결될 수 있고, 하나의 낸드 메모리 패키지 디바이스(200)에 복수개의 버퍼(240)가 구비될 수 있다. 통상적으로, 낸드 메모리 칩(210)이 적층되어 사용됨에 따라 메모리 그룹(220)에서 데이터 신호의 로딩(Loading)이 증가하여 데이터 송수신 속도가 떨어지는 문제가 발생한다. 이와 같이 적층되는 낸드 메모리 칩(210)의 수가 증가할수록 인터페이스 동작 속도가 제한되는데, 이 문제를 해결하기 위해 적당한 수의 낸드 메모리 칩(210) 마다 버퍼(240)를 설치하여 로딩을 감소시키는 완충(Buffering) 기능이 추가되고 있다. 예를 들면, 800Mbps의 외부 인터페이스 동작 속도를 가지는 16개의 낸드 메모리 칩(210)이 적층된 낸드 메모리 패키지 디바이스(200)의 경우, 현재 8개의 낸드 메모리 칩(210) 당 1개의 버퍼(칩)을 사용하고 있다. 즉, 1개의 낸드 메모리 패키지 디바이스(200) 당 2개의 버퍼를 사용하고 있다. 그러나, 동작 속도를 더 높이기 위해서는, 사용되는 버퍼의 수를 더 늘려야 하므로 비용상의 문제가 발생할 뿐만 아니라, 페이지의 크기(용량)가 크면 페이지 단위로 전송되는 특성에 따라 페이지 크기의 데이터가 모두 전송될 때 까지 걸리는 Latency도 이에 비례해서 증가하게 되므로 동작 속도, 즉 데이터 송수신 속도의 저하를 근본적으로 해결할 수 없게 된다.
도 2는 종래의 낸드 메모리 칩으로부터 읽기 동작을 수행하는 방식을 설명하는 도면이다. 도 1의 낸드 메모리 칩(210)은 도 2(a)에 도시된 바와 같이, 낸드 셀(211)을 구성하는 낸드 셀 어레이(NAND cell array)와 페이지 레지스터(페이지 버퍼, 212)를 포함하여 구성된다. 페이지 레지스터(212)는 페이지 정보를 임시로 저장하고 호스트 컨트롤러(100) 또는 낸드 셀(211)에 제공한다.
낸드 메모리 칩(210)은 페이지 단위로 읽기 동작이 수행되므로 호스트 컨트롤러(100)는 페이지 단위로 낸드 셀의 정보를 가져온다. 만일 낸드 셀 에 저장된 각 페이지의 크기가 16KB라면, 호스트 컨트롤러(100)는 16KB 단위로 데이터를 수신하여 읽게 된다. 데이터를 읽는(Read) 과정은, 데이터를 페이지 단위로 낸드 셀(211)로부터 페이지 레지스터(212)로 읽어 저장하는 1단계와, 데이터를 페이지 단위로 페이지 레지스터(212)에서 호스트 컨트롤러(100)로 전송하는 2단계로 구분된다. 1단계와 2단계에서 각각 소요되는 시간의 합이 읽기(Read) 동작에서의 Latency를 의미한다.
그런데, 상기 2단계에서, 데이터는 페이지 단위로 전송이 되어 하나의 페이지가 완전히 전송되는데 걸리는 시간은 16KB의 데이터가 전송되는 외부 인터페이스의 속도에 따라 결정된다. 예를 들어, 페이지 크기가 16KB이고, 동작 속도가 800Mbps인 I/O 핀(Pins)이 8개가 구비된 경우 Latency는 20.48uS(Micro-second)가 되어 데이터를 페이지 단위로 페이지 레지스터(212)에서 호스트 컨트롤러(100)로 전송하는데 걸리는 시간이 길어 지는 만큼, 낸드 메모리 시스템의 성능 저하를 초래한다. 또한, 에러 정정(Error correction)을 위한 읽기 재시도(Read-retry) 동작이 추가될 때 마다 이와 같은 전송 시간(Latency)이 배 만큼 증가하여 데이터 전송시간이 그 만큼 증가하게 된다.
도 2(b)에 도시된 바와 같이, 낸드 메모리 칩의 페이지 데이터를 버퍼(버퍼 칩)에 페이지 단위로 전송해야 하고, 버퍼에서 호스트 컨트롤러에 의 전송도 동일한 페이지 데이터를 전송하므로 Latency를 단축시키지 못하고 있다.
한국특허공보(등록공보번호: 10-1548288, "버스트 읽기 레이턴시 기능을 갖는 낸드 플래시 메모리장치")는 낸드 플래시 메모리 디바이스에서 내부 클록 신호의 지연 시간을 제거함으로써 읽기 인에이블 신호의 사이클 시간을 단축하여 Latency를 단축하는 기술이 개시되어 있으나, 복수개의 페이지 단위 데이터를 병렬로(Parallel) 전송하도록 스위칭 제어하는 기술에 대해서는 개시되어 있지 않다.
본 발명은 낸드 메모리 패키지 디바이스와 호스트 컨트롤러와의 데이터 송수신 시간을 줄여 Latency를 단축하는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 일 양상에 따른 고속 낸드(NAND) 메모리 시스템은,
호스트 컨트롤러(Host controller); 및
호스트 컨트롤러와 데이터 송수신을 하는 낸드 메모리 패키지 디바이스(NAND memory package device),
상기 낸드(NAND) 메모리 패키지 디바이스는,
복수개의 낸드 메모리 칩이 각각의 낸드 인터페이스 채널(NAND interface channel)을 통해 서로 직렬 또는 병렬로 연결된 메모리 그룹((NAND memory group);
낸드 인터페이스 채널(NAND Interface Channels)을 선택적으로 연결하여 낸드 메모리 칩의 읽기 또는 쓰기를 수행하도록 제어하는 낸드 인터페이스 제어부(NAND interface controller), 및
메모리 그룹과 연결되어, 메모리 그룹과의 데이터 송수신을 위한 낸드 인터페이스 기능과, 호스트 컨트롤러와 연결되어, 호스트 컨트롤러와의 데이터 송수신을 위한 호스트 인터페이스 기능을 수행하는 스위칭 버퍼(Switching buffer)를 포함하고,
상기 스위칭 버퍼는,
데이터를 임시로 저장하고, 저장된 데이터를 호스트 컨트롤러 또는 낸드 메모리 칩에 제공하는 제1의 레지스터(First register) 및,
복수개의 낸드 메모리 칩이 낸드 인터페이스를 통해 복수개의 페이지 단위 데이터를 병렬로(Parallel) 전송하도록 스위칭 제어하는 호스트 인터페이스 제어부(Host interface controller)를 포함하여 구성한다.
본 발명은 낸드 메모리 패키지 디바이스를 구성하는 복수개의 낸드 메모리 칩이 낸드 인터페이스를 통해 복수개의 페이지 단위 데이터를 병렬로(Parallel) 전송하도록 스위칭 제어하는 스위칭 버퍼를 낸드 메모리 칩과 호스트 컨트롤러 사이에 구비시켜 지연시간(Latency)을 단축할 수 있다.
도 1은 종래의 낸드 메모리 시스템을 설명하는 도면이다.
도 2는 종래의 낸드 메모리 칩으로부터 읽기 동작을 수행하는 방식을 설명하는 도면이다.
도 3은 일 실시예에 따른 고속 낸드 메모리 시스템을 설명하는 도면이다.
도 4는 일 실시예에 따른 스위칭 버퍼를 설명하는 도면이다.
도 5는 읽기 모드에서, 낸드 인터페이스와 호스트 인터페이스의 데이터 전송 방식을 설명하는 도면이다.
이하, 첨부된 도면을 참조하여 기술되는 바람직한 실시예를 통하여 본 발명을 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 기술하기로 한다. 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명 실시예들의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 본 발명 명세서 전반에 걸쳐 사용되는 용어들은 본 발명 실시예에서의 기능을 고려하여 정의된 용어들로서, 사용자 또는 운용자의 의도, 관례 등에 따라 충분히 변형될 수 있는 사항이므로, 이 용어들의 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
또한 전술한, 그리고 추가적인 발명의 양상들은 후술하는 실시예들을 통해 명백해질 것이다. 본 명세서에서 선택적으로 기재된 양상이나 선택적으로 기재된 실시예의 구성들은 비록 도면에서 단일의 통합된 구성으로 도시되었다 하더라도 달리 기재가 없는 한 당업자에게 기술적으로 모순인 것이 명백하지 않다면 상호간에 자유롭게 조합될 수 있는 것으로 이해된다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
도 3은 일 실시예에 따른 고속 낸드 메모리 시스템을 설명하는 도면이고, 도 4는 일 실시예에 따른 스위칭 버퍼를 설명하는 도면이며, 도 5는 읽기 모드에서, 낸드 인터페이스와 호스트 인터페이스의 데이터 전송 방식을 설명하는 도면이다. 도 3에 도시된 바와 같이, 낸드 메모리 시스템(1000, NAND memory system)은 호스트 컨트롤러(100, Host controller), 낸드 메모리 패키지 디바이스(200, NAND memory package device)을 포함하여 구성되며, 낸드 메모리 패키지 디바이스(200)는 스위칭 버퍼(230, Switching buffer), 메모리 그룹(220, Memory group)을 포함한다. 그리고 메모리 그룹(220)은 복수개의 낸드 메모리 칩(210, NAND memory chips)으로 구성된다. 스위칭 버퍼(230)는 호스트 컨트롤러(100)와 메모리 그룹(220) 사이에 연결되어 호스트 컨트롤러(100)와 데이터를 송수신하는 호스트 인터페이스(①)와, 낸드 메모리 칩(210)과 데이터를 송수신하는 낸드 인터페이스(②)의 기능을 수행한다. 낸드 메모리 시스템(1000)은 SSD일수 있으나 이에 한정되지 않는다.
호스트 컨트롤러(100)는 복수개의 낸드 메모리 칩(210)의 셀 어레이(211)에 저장된 데이터를 읽혀지도록 제어하거나 셀 어레이(211)에 데이터를 입력하도록 제어하는 기능을 수행한다.
낸드 메모리 패키지 디바이스(200)는 호스트 컨트롤러와 데이터 송수신을 한다.
메모리 그룹(220)은 복수개의 낸드 메모리 칩(220)이 각각의 낸드 인터페이스 채널(NAND interface channel)을 통해 서로 직렬 또는 병렬로 연결되어 있다. 복수개의 낸드 메모리 칩(210)은 PCB상에서 적층되어(Stacked) 있을 수 있다. 이로 인해 고용량의 낸드 메모리 칩이 구현될 수 있다.
스위칭 버퍼(230)는 메모리 그룹(220)과 연결되어, 메모리 그룹과의 데이터 송수신을 위한 낸드 인터페이스 기능과, 호스트 컨트롤러(100)와 연결되어, 호스트 컨트롤러와의 데이터 송수신을 위한 호스트 인터페이스 기능을 수행할 수 있다. 따라서 호스트 인터페이스(①)를 통해 호스트 컨트롤러(100)와 데이터를 송수신할 수 있고, 낸드 인터페이스(②)를 통해 낸드 메모리 칩(210)과 데이터를 송수신할 수 있다. 인터페이스 라인(①, ②)은 복수개의 신호 라인으로 구성될 수 있다.
호스트 컨트롤러(100)는 동작 속도, 즉 데이터 처리 속도가 빠른 반면에 낸드 메모리 칩(210)은 데이터 처리 속도가 느릴 수 있다. 따라서 호스트 인터페이스(①)에서의 데이터 송수신 속도는 낸드 인터페이스(②)에서의 데이터 송수신 속도 보다 빠를 수 있다. 또한, 호스트 인터페이스 라인(①)이 낸드 인터페이스 라인(②)에 비해 전기적 신호 전송 환경이 양호하여 비교적 빠른 환경을 제공할 수도 있다.
스위칭 버퍼(230) 및 메모리 그룹(220)은 복수개일 수 있으며, 낸드(NAND) 메모리 패키지 디바이스도 복수개로 구성되어 호스트 컨트롤러(100)와 전기적으로 연결될 수 있다. 스위칭 버퍼는 낸드 메모리 칩의 증가에 따라 인터페이스 동작 속도의 제한에 따른 지연시간(Latency)이 증가하는 문제를 해결하기 위해 적당한 수의 낸드 메모리 칩(210) 마다 설치되어 로딩(Loading)을 감소 시키는 기능을 추가적으로 가질 수 있다.
호스트 인터페이스의 데이터 송수신 속도는 낸드 인터페이스의 데이터 송수신 속도 보다 빠르고, 호스트 인터페이스의 신호 라인 수는 낸드 인터페이스의 신호 라인 수 보다 작을 수 있다.
도 4에 도시된 바와 같이, 스위칭 버퍼(230)는 호스트 인터페이스 제어부(231, Host interface controller), 제1의 레지스터(232, First register), 낸드 인터페이스 제어부(NAND interface controller, 233), 제2의 레지스터(234, Second register), 디코더(235, Decoder), 인터페이스 회로(236)를 포함하여 구성될 수 있다. 스위칭 버퍼(230)는 인터페이스 회로(236)를 통해 호스트 인터페이스와 낸드 인터페이스와 연결될 수 있다.
낸드 인터페이스 제어부(233)는, 낸드 인터페이스 채널(NAND Interface Channels)을 선택적으로 또는 동시에 연결하여 낸드 메모리 칩의 읽기 또는 쓰기를 수행하도록 제어할 수 있다. 낸드 인터페이스 채널은 복수개 일 수 있다. 낸드 인터페이스 제어부가 낸드 인터페이스 채널(Ch 0)을 선택하면 낸드 메모리 칩 0과 연결되고, 낸드 인터페이스 채널(Ch 1)을 선택하면 낸드 메모리 칩 1과 연결될 수 있다. 또한, Ch 0과 Ch 1를 동시에 연결하도록 제어할 수 있다. 이로 인해 선택적 또는 동시적으로 읽기 또는 쓰기가 수행될 수 있다. 낸드 인터페이스 채널은 상기와 같이 낸드 메모리 칩에 대응될 수도 있고, 또한 낸드 셀 어레이의 낸드 셀(셀 0, 셀 1)에 각각 대응될 수도 있다.
호스트 인터페이스 제어부(231)는 낸드 메모리 칩(210)의 데이터를 단위 페이지 크기 보다 작은 크기의 단위로 분할하여 호스트 컨트롤러(100)에 전송할 수 있다. 일반적으로 호스트 인터페이스는 고속 송수신 환경이므로 일정한 시간 내에 데이터를 많이 보낼 필요가 있다. 따라서 반드시 낸드 인터페이스와 같은 페이지 단위로 데이터를 송수신 해야 할 필요가 없을 수도 있다.
읽기 모드(Read mode)의 경우, 스위칭 버퍼(230)의 호스트 인터페이스 제어부(231)는 복수개의 낸드 메모리 칩(210)으로부터 페이지 단위로 데이터를 수신하고, 제1의 레지스터(232)에 임시로 저장된 데이터를 낸드 메모리 칩의 상태 또는 호스트 컨트롤로의 상태에 맞게 적절한 개수로 분할하여 호스트 인터페이스 제어부(231)에 전송할 수 있다. 예를 들어, 하나의 페이지 데이터 16KB이면 1KB의 16개로 분할 할 수 있다. 분할하는 기준은 낸드 메모리 칩 또는 호스트 컨트롤러의 상태에 따라 결정된다.
도 5는 읽기 모드에서, 낸드 인터페이스와 호스트 인터페이스의 데이터 전송 방식을 설명하는 도면이다. 도 5(a)는 도 2(b)의 종래의 Latency 상태를 재도시한 것이고, 도 5(b)는 개선된 Latency 상태를 나타낸 도면이다.
도 5(b)에 도시된 바와 같이, 호스트 인터페이스 제어부는, 메모리 그룹이 낸드 인터페이스를 통해 복수개의 페이지 단위 데이터를 병렬로(In Parallel) 전송하도록 스위칭 제어할 수 있다. 도시된 바와 같이, 스위칭 버퍼는 낸드 메모리 칩 0과 1로부터 각각 페이지 0의 데이터와 페이지 1의 데이터를 낸드 인터페이스를 통해 병렬로(Parallel) 수신할 수 있다. 이 경우 복수개의 채널이 동시에 연결될 수 있다.
병렬(Parallel)로 수신한다는 의미는, 2개 이상의 페이지 데이터가 적어도 일부가 중첩되어 동시에 수신되는 구간이 존재함을 의미할 수 있다. 이와 같이 페이지 레지스터(212)에서 스위칭 버퍼(230)까지 데이터 전송 가능한 신호 라인의 수를 늘리도록 스위칭 제어하여 낸드 인터페이스(②)에서의 데이터 전송 속도를 높일 수 있다. 일반적으로 낸드 인터페이스는 느린 환경이므로 이와 같은 방식으로 데이터 전송 속도를 증가, 즉 Latency를 단축할 수 있다.
그 다음, 스위칭 버퍼가 병렬로(Parallel) 수신한 페이지 0의 데이터와 페이지 1의 데이터를 임시로 저장하고, 페이지 0의 데이터 및 페이지 1의 데이터를 분할하여 각각 일부의 데이터를 호스트 컨트롤러에 전송할 수 있다. 이로 인해 호스트 컨트롤러는 페이지 0을 수신한 다음에 비로서 페이지 1을 수신할 필요는 없으며, 페이지 0과 페이지 1의 데이터 중 필요한 데이터를 우선적으로 수신하여 정보를 읽을 수 있다. 따라서, 호스트 인터페이스를 효율적으로 활용할 수 있어 Latency를 단축할 수 있고 이로 인해 낸드 메모리 시스템의 성능을 향상 시킬 수 있다.
또 다른 일 실시예에 따른 낸드 메모리 시스템에 있어서, 스위칭 버퍼(Switching buffer)에서 호스트 컨트롤러(Host controller)로 데이터를 전송하여 읽기 동작을 수행할 경우, 페이지 0의 데이터와 페이지 1의 데이터를 각각 분할하여 페이지 0의 데이터 일부와 페이지 1의 데이터 일부를 호스트 컨트롤러(Host controller)로 전송하여 호스트 컨트롤러가 필요한 작업을 우선적으로 할 수 있게 할 수 있다. 도 5(b)에 도시된 바와 같이, 16KB의 페이지 사이즈를 각각 가진 페이지 0 데이터(Page 0 data)와 페이지 1 데이터(Page 1 data)를 각각 1KB의 서브 페이지로 분할하고, 이 중 페이지 0 데이터의 일부 서브 페이지(Page 0-0, 0-1)를 호스트 컨트롤러에 먼저전송하고, 페이지 1 데이터의 일부 서브 페이지(Page 1-15, 1-16)를 호스트 인터페이스를 통해 호스트 컨트롤러에 나중에 전송할 수 있다.
페이지 0과 페이지 1은 상기와 같이 낸드 메모리 칩 0과 낸드 메모리 칩 1에 각각 대응될 수도 있고, 또한 낸드 셀 어레이의 낸드 셀(셀 0, 셀 1)에 대응될 수도 있다. 어떤 낸드 메모리 칩을 선택할지 또는 어떤 낸드 셀을 선택할지는 호스트 인터페이스 컨트롤러(231)과 낸드 인터페이스 컨트롤러(233)가 결정할 수 있다.
또한, 스위칭 버퍼(230)는 낸드 메모리 칩의 단위 페이지 크기와 동일한 크기의 단위로 메모리 그룹(220)에 데이터 전송하도록 스위칭 제어할 수 있다. 스위칭 버퍼가 호스트 컨트롤러로부터 수신 받은 데이터를 메모리 그룹으로 전송할 때에는 낸드 메모리 칩이 적용하는 페이지 크기 단위로 전송할 수 있다.
또 다른 일 실시예에 따른 낸드 메모리 시스템에 있어서, 호스트 인터페이스 제어부(Host interface controller)는, 낸드 인터페이스 채널(NAND interface channel)의 ID(Identification)를 식별하여 복수개의 낸드 메모리 칩을 선택적으로 접근 및 어드레싱(Accessing and addressing)할 수 있다. 상기 선택적으로 접근 및 어드레싱은 타이밍 제어 될 수 있다.
또 다른 일 실시예에 따른 낸드 메모리 시스템에 있어서, 먼저 입력된 데이터가 먼저 출력(FIFO)되는 방식으로 저장되고 저장된 데이터를 호스트 컨트롤러 또는 낸드 메모리 칩에 제공하는 제2의 레지스터(Second register, 234)를 더 포함될 수 있다. 제2의 레지스터(234)는 FIFO(First in, first out) 방식으로 큐(Queue)에 포함된 데이터를 처리할 수 있으므로, 데이터를 분할할 필요가 없을 경우 데이터를 제1의 레지스터(231)에 임시 저장하지 않고 제2의 레지스터(234)에 저장하여 종래의 방식으로 데이터를 송수신할 수 있다. 송수신 데이터를 제1의 레지스터(231)에 저장할 것인지, 제2의 레지스터(234)에 저장할 것인지는 스위칭 버퍼(230)의 호스트 인터페이스 제어부(231)에 의해 스위칭 제어 될 수 있다.
또 다른 일 실시예에 따른 낸드 메모리 시스템에 있어서, 호스트 인터페이스 제어부(Host interface controller)와 낸드 인터페이스 제어부 사이에 연결되어, 호스트 인터페이스 제어부가 제공하는 명령을 디코딩하고, 호스트 인터페이스와 낸드 인터페이스 간에 수행되어야 하는 명령의 처리와 수행 중인 명령의 상태를 관리하는 기능을 수행하는 디코더(Decoder)를 더 포함할 수 있다.
1000 : 낸드 메모리 시스템
100 : 호스트 컨트롤러
200 : 낸드 메모리 패키지 디바이스
210 : 낸드 메모리 칩
211 : 낸드 셀
212 : 페이지 레지스터
220 : 메모리 그룹
230 : 스위칭 버퍼
240 : 버퍼
231 : 호스트 인터페이스 제어부
232 : 제1의 레지스터
233 : 낸드 인터페이스 제어부
234 : 제2의 레지스터
235 : 디코더
236 : 인터페이스 회로

Claims (13)

  1. 고속 낸드(NAND) 메모리 시스템에 있어서,
    호스트 컨트롤러(Host controller); 및
    호스트 컨트롤러와 데이터 송수신을 하는 낸드 메모리 패키지 디바이스(NAND memory package device);를 포함하고,
    상기 낸드(NAND) 메모리 패키지 디바이스는,
    복수개의 낸드 메모리 칩이 각각의 낸드 인터페이스 채널(NAND interface channel)을 통해 서로 직렬 또는 병렬로 연결된 메모리 그룹((NAND memory group);과
    메모리 그룹과 연결되어, 메모리 그룹과의 데이터 송수신을 위한 낸드 인터페이스 기능과, 호스트 컨트롤러와 연결되어, 호스트 컨트롤러와의 데이터 송수신을 위한 호스트 인터페이스 기능을 수행하는 스위칭 버퍼(Switching buffer);를 포함하고,
    상기 스위칭 버퍼는,
    데이터를 임시로 저장하고, 저장된 데이터를 호스트 컨트롤러 또는 낸드 메모리 칩에 제공하는 제1의 레지스터(First register);와
    낸드 인터페이스 채널(NAND Interface Channels)을 선택적으로 및 동시에 연결하여 낸드 메모리 칩의 읽기 또는 쓰기를 수행하도록 제어하는 낸드 인터페이스 제어부(NAND interface controller); 및
    낸드 메모리 칩으로부터 수신하여 제1의 레지스터에 임시로 저장된 낸드 메모리 칩의 데이터를 낸드 인터페이스의 동작 속도 보다 빠른 속도로 호스트 컨트롤러에 전송하고, 복수개의 낸드 메모리 칩이 낸드 인터페이스를 통해 복수개의 페이지 단위 데이터를 병렬로(Parallel) 전송하도록 스위칭 제어하는 호스트 인터페이스 제어부(Host interface controller);
    를 포함하는 낸드 메모리 시스템(NAND memory system).
  2. 제1항에 있어서,
    호스트 인터페이스 제어부는,
    제1의 레지스터에 임시로 저장된 낸드 메모리 칩의 데이터를 낸드 인터페이스의 동작 속도 보다 빠른 속도로 호스트 컨트롤러에 전송하고, 낸드 메모리 칩의 단위 페이지 크기와 동일한 크기의 단위로 메모리 그룹에 데이터 전송하도록 스위칭 제어하는 낸드 메모리 시스템.
  3. 제2항에 있어서,
    호스트 인터페이스 제어부는,
    전송하는 데이터의 단위를 낸드 메모리 칩의 단위 페이지 크기 보다 작은 크기의 단위로 분할하여 호스트 컨트롤러에 전송하도록 스위칭 제어하는 낸드 메모리 시스템.
  4. 제1항에 있어서,
    호스트 인터페이스 제어부(Host interface controller)는, 낸드 인터페이스 채널(NAND interface channel)의 ID(Identification)를 식별하여 복수개의 낸드 메모리 칩을 선택적으로 또는 동시에 접근 및 어드레싱(Accessing and addressing)하는 낸드 메모리 시스템.
  5. 제1항에 있어서,
    FIFO 방식으로 저장되고 저장된 데이터를 호스트 컨트롤러 또는 낸드 메모리 칩에 제공하는 제2의 레지스터(Second register);를 더 포함하는 낸드 메모리 시스템.
  6. 제1항에 있어서,
    호스트 인터페이스 제어부(Host interface controller)와 낸드 인터페이스 제어부 사이에 연결되어, 호스트 인터페이스 제어부가 제공하는 명령을 디코딩하고, 호스트 인터페이스와 낸드 인터페이스 간에 수행되어야 하는 명령의 처리와 수행 중인 명령의 상태를 관리하는 기능을 수행하는 디코더(Decoder);를 더 포함하는 낸드 메모리 시스템.
  7. 제1항에 있어서,
    제1의 레지스터는,
    호스트 인터페이스의 데이터 송수신 상태에 맞추어, 저장된 데이터를 호스트 컨트롤러 또는 낸드 메모리 칩에 제공하는 낸드 메모리 시스템.
  8. 제1항에 있어서,
    낸드 인터페이스 제어부는,
    낸드 메모리 칩이 데이터 송수신하는 단위 데이터량에 맞추어 데이터를 송수신하도록 제어하는 낸드 메모리 시스템.
  9. 호스트 컨트롤러와 고속 데이터 송수신이 가능한 낸드(NAND) 메모리 패키지 디바이스에 있어서,
    복수개의 낸드 메모리 칩이 각각의 낸드 인터페이스 채널(NAND interface channel)을 통해 서로 직렬 또는 병렬로 연결된 메모리 그룹((NAND memory group); 및
    메모리 그룹과 연결되어, 메모리 그룹과의 데이터 송수신을 위한 낸드 인터페이스 기능과, 호스트 컨트롤러와 연결되어, 호스트 컨트롤러와의 데이터 송수신을 위한 호스트 인터페이스 기능을 수행하는 스위칭 버퍼(Switching buffer);를 포함하고,
    상기 스위칭 버퍼는,
    데이터를 임시로 저장하고, 저장된 데이터를 호스트 컨트롤러 또는 낸드 메모리 칩에 제공하는 제1의 레지스터(First register);와
    낸드 인터페이스 채널(NAND Interface Channels)을 선택적으로 및 동시에 연결하여 낸드 메모리 칩의 읽기 또는 쓰기를 수행하도록 제어하는 낸드 인터페이스 제어부(NAND interface controller); 및
    낸드 메모리 칩으로부터 수신하여 제1의 레지스터에 임시로 저장된 낸드 메모리 칩의 데이터를 낸드 인터페이스의 동작 속도 보다 빠른 속도로 호스트 컨트롤러에 전송하고, 복수개의 낸드 메모리 칩이 낸드 인터페이스를 통해 복수개의 페이지 단위 데이터를 병렬로(Parallel) 전송하도록 스위칭 제어하는 호스트 인터페이스 제어부(Host interface controller);
    를 포함하는 낸드 메모리 패키지 디바이스(NAND memory package device).
  10. 제9항에 있어서,
    호스트 인터페이스 제어부는,
    제1의 레지스터에 임시로 저장된 낸드 메모리 칩의 데이터를 낸드 인터페이스의 동작 속도 보다 빠른 속도로 호스트 컨트롤러에 전송하고, 낸드 메모리 칩의 단위 페이지 크기와 동일한 크기의 단위로 메모리 그룹에 데이터 전송하도록 스위칭 제어하는 낸드 메모리 패키지 디바이스.
  11. 제10항에 있어서,
    호스트 인터페이스 제어부는,
    전송하는 데이터의 단위를 낸드 메모리 칩의 단위 페이지 크기 보다 작은 크기의 단위로 분할하여 호스트 컨트롤러에 전송하도록 스위칭 제어하는 낸드 메모리 패키지 디바이스.
  12. 제9항에 있어서,
    호스트 인터페이스 제어부(Host interface controller)는, 낸드 인터페이스 채널(NAND interface channel)의 ID(Identification)를 식별하여 복수개의 낸드 메모리 칩을 선택적으로 또는 동시에 접근 및 어드레싱(Accessing and addressing)하는 낸드 메모리 패키지 디바이스.
  13. 제9항에 있어서,
    FIFO 방식으로 저장되고 저장된 데이터를 호스트 컨트롤러 또는 낸드 메모리 칩에 제공하는 제2의 레지스터(Second register);를 더 포함하는 낸드 메모리 패키지 디바이스.
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