KR102225114B1 - Pseudo static random access memory and method for writing data thereof - Google Patents

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Abstract

내부 클록 신호를 조정해, 리프레쉬 동작 및 기입 동작의 경합의 발생을 회피할 수 있는, 의사 SRAM 및 그 데이터 기입 방법을 제공한다. 데이터 기입 방법은, 기본 주기를 가지는 기본 클록 신호를 제공하는 단계와, 칩 인에이블 신호를 유효로 하여 기입 동작을 실행하고, 칩 인에이블 신호가 유효로 되어 있는 시간 구간에서 기입 데이터를 수신하는 단계와, 기입 커맨드 인에이블 신호에 따라, 기본 주기의 간격으로 복수의 내부 클록 신호를 순차 발생하는 단계와, 리프레쉬 경합 신호를 수신하여, 리프레쉬 경합 신호가 유효로 되어 있는지 여부를 판단하는 단계와, 리프레쉬 경합 신호가 유효로 되어 있을 때, 내부 클록 신호를 지연시키고, 지연한 내부 클록 신호에 근거해 기입 데이터를 선택된 센스 앰프에 기입하는 단계를 포함한다.A pseudo SRAM and a data writing method thereof capable of avoiding the occurrence of contention in refresh operation and write operation by adjusting an internal clock signal are provided. The data writing method includes the steps of providing a basic clock signal having a basic period, performing a write operation by validating the chip enable signal, and receiving write data in a time interval in which the chip enable signal is valid. Wow, in accordance with the write command enable signal, sequentially generating a plurality of internal clock signals at intervals of basic periods, receiving a refresh contention signal and determining whether the refresh contention signal is valid, and refreshing When the contention signal is valid, delaying the internal clock signal, and writing write data to the selected sense amplifier based on the delayed internal clock signal.

Description

의사 스태틱 랜덤 액세스 메모리 및 그 데이터 기입 방법{PSEUDO STATIC RANDOM ACCESS MEMORY AND METHOD FOR WRITING DATA THEREOF}Pseudo static random access memory and its data writing method {PSEUDO STATIC RANDOM ACCESS MEMORY AND METHOD FOR WRITING DATA THEREOF}

본 발명은, 메모리의 제어 방법에 관한 것으로, 특히 의사(Pseudo) 스태틱 랜덤 액세스 메모리 및 그 데이터 기입 방법에 관한 것이다.The present invention relates to a memory control method, and more particularly, to a pseudo static random access memory and a data writing method thereof.

근년, 반도체 메모리 디바이스의 집적도가 점점 높아지고, 고속화도 요구되고 있기 때문에, 스태틱 랜덤 액세스 메모리(Static　Random　Access　Memory) 및 다이나믹 랜덤 액세스 메모리(Dynamic　Random　Access　Memory)의 이점을 동시에 가지는 의사 스태틱 랜덤 액세스 메모리(Pseudo　Static　Random　Access　Memory, 이하, 의사 SRAM으로 기재한다)의 수요는, 특히 모바일 장치에의 운용에 있어서, 계속 증가하고 있다.In recent years, since the degree of integration of semiconductor memory devices is gradually increasing, and high speed is also required, a pseudo static random access memory ( The demand for Pseudo 　 Static 　 Random Access Memory (hereinafter referred to as pseudo SRAM) continues to increase, especially in operation to mobile devices.

의사 SRAM은, 다이나믹 랜덤 액세스 메모리의 셀 구조와 스태틱 랜덤 액세스 메모리의 주변 회로를 가지는 메모리 디바이스이다. 의사 SRAM은, 대용량 및 저비용의 이점을 가지지만, 리프레쉬 동작을 정기적으로 실행할 필요성을 고려하지 않으면 안된다. 리프레쉬 동작과 기입 동작이 경합하는 경우, 기존의 의사 SRAM 메모리는, 리프레쉬 주기를 단축하는 방식으로, 데이터의 신뢰성을 유지하는 경우가 많지만, 이 방식은, 대기(待機)시에 전류가 증가해 소비 전력이 증가하는 문제가 있다.The pseudo SRAM is a memory device having a cell structure of a dynamic random access memory and a peripheral circuit of a static random access memory. The pseudo SRAM has the advantage of large capacity and low cost, but the necessity of regularly executing the refresh operation must be considered. When the refresh operation and the write operation compete, the conventional pseudo SRAM memory is a method that shortens the refresh cycle and maintains data reliability in many cases, but this method consumes an increased current during standby. There is a problem of increasing power.

본 발명은, 내부 클록 신호를 조정해, 리프레쉬 동작 및 기입 동작의 경합의 발생을 회피할 수 있는, 의사 SRAM 및 그 데이터 기입 방법을 제공한다.The present invention provides a pseudo SRAM and a data writing method thereof capable of adjusting an internal clock signal to avoid occurrence of contention between a refresh operation and a write operation.

본 발명의 데이터 기입 방법은, 의사 SRAM에 적용된다. 데이터 기입 방법은, 기본 주기를 가지는 기본 클록 신호를 제공하는 단계와, 칩 인에이블 신호를 유효로 하여 기입 동작을 실행하고, 칩 인에이블 신호가 유효로 되어 있는 시간 구간에서 기입 데이터를 수신하는 단계와, 기입 커맨드 인에이블 신호에 근거해 기본 주기의 간격으로 복수의 내부 클록 신호를 순차 발생하는 단계와, 리프레쉬 경합 신호를 수신하여, 리프레쉬 경합 신호가 유효로 되어 있는지 여부를 판단하는 단계와, 리프레쉬 경합 신호가 유효로 되어 있을 때, 내부 클록 신호를 지연시키고, 지연한 내부 클록 신호에 근거해 기입 데이터를 선택된 센스 앰프에 기입하는 단계를 포함한다.The data writing method of the present invention is applied to a pseudo SRAM. The data writing method includes the steps of providing a basic clock signal having a basic period, performing a write operation by validating the chip enable signal, and receiving write data in a time interval in which the chip enable signal is valid. Wow, sequentially generating a plurality of internal clock signals at intervals of basic periods based on the write command enable signal, receiving a refresh contention signal and determining whether the refresh contention signal is valid, and refreshing When the contention signal is valid, delaying the internal clock signal, and writing write data to the selected sense amplifier based on the delayed internal clock signal.

본 발명의 의사 SRAM은, 제어기, 내부 클록 제너레이터 및 기입 버퍼를 포함한다. 제어기는, 기본 주기를 가지는 기본 클록 신호 및 칩 인에이블 신호를 수신하는 것에 이용된다. 내부 클록 제너레이터는, 제어기에 결합되어, 제어기에 의해 송신된 기입 커맨드 인에이블 신호에 근거해 기본 주기의 간격으로 복수의 내부 클록 신호를 순차 발생하는 것에 이용된다. 기입 버퍼는, 제어기 및 내부 클록 제너레이터에 결합되어, 내부 클록 신호에 근거해 기입 데이터를 선택된 센스 앰프에 기입하는 것에 이용된다. 리프레쉬 경합 신호가 유효로 되어 있을 때, 내부 클록 제너레이터는, 내부 클록 신호를 지연시킨다.The pseudo SRAM of the present invention includes a controller, an internal clock generator, and a write buffer. The controller is used to receive a basic clock signal and a chip enable signal having a basic period. The internal clock generator is coupled to the controller and is used to sequentially generate a plurality of internal clock signals at intervals of basic periods based on the write command enable signal transmitted by the controller. The write buffer is coupled to the controller and the internal clock generator, and is used to write write data to the selected sense amplifier based on the internal clock signal. When the refresh contention signal is valid, the internal clock generator delays the internal clock signal.

상기에 근거해, 본 발명의 의사 SRAM은, 기본 주기의 간격으로 복수의 내부 클록 신호를 순차 발생할 수 있다. 리프레쉬 동작과 기입 동작이 경합 하는 경우, 본 발명의 의사 SRAM은, 리프레쉬 주기를 단축하지 않고 내부 클록 신호를 지연시키는 방식으로 기입 동작의 시간을 지연시켜, 리프레쉬 동작 및 기입 동작을 원활히 실행시킬 수 있다.Based on the above, the pseudo SRAM of the present invention can sequentially generate a plurality of internal clock signals at intervals of basic periods. When the refresh operation and the write operation compete, the pseudo SRAM of the present invention delays the write operation time by delaying the internal clock signal without shortening the refresh cycle, so that the refresh operation and the write operation can be performed smoothly. .

[도 1] 본 발명의 일실시예에 따른 의사 SRAM의 블록도이다.
[도 2] 본 발명의 일실시예에 따른 제어기의 블록도이다.
[도 3] 본 발명의 일실시예에 따른 리프레쉬 경합 판단 회로의 설명도이다.
[도 4] 본 발명의 일실시예에 따른 내부 클록 제너레이터의 블록도이다.
[도 5] 본 발명의 일실시예에 따른 기입 버퍼의 블록도이다.
[도 6a], [도 6b] 본 발명의 일실시예에 따른 데이터 기입 방법의 파형 설명도이다.
[도 7] 본 발명의 일실시예에 따른 딜레이 회로의 설명도이다.
[도 8] 본 발명의 일실시예에 따른 인에이블 신호 발생 회로의 설명도이다.
[도 9] 본 발명의 일실시예에 따른 내부 클록 발생 회로의 부분 설명도이다.
[도 10] 본 발명의 실시예에 따른 의사 SRAM 데이터 기입 방법의 플로우도이다.1 is a block diagram of a pseudo SRAM according to an embodiment of the present invention.
2 is a block diagram of a controller according to an embodiment of the present invention.
3 is an explanatory diagram of a refresh contention determination circuit according to an embodiment of the present invention.
4 is a block diagram of an internal clock generator according to an embodiment of the present invention.
5 is a block diagram of a write buffer according to an embodiment of the present invention.
6A and 6B are diagrams illustrating waveforms of a data writing method according to an embodiment of the present invention.
7 is an explanatory diagram of a delay circuit according to an embodiment of the present invention.
8 is an explanatory diagram of an enable signal generation circuit according to an embodiment of the present invention.
9 is a partial explanatory diagram of an internal clock generation circuit according to an embodiment of the present invention.
10 is a flow diagram of a method of writing pseudo SRAM data according to an embodiment of the present invention.

본 발명의 상기 특징 및 이점을 알기 쉽게 하기 위해, 실시예를 들어 도면을 따라 이하에 상세히 설명한다.In order to make it easier to understand the above features and advantages of the present invention, examples will be described in detail below with reference to the drawings.

도 1을 참조하고, 도 1은, 본 발명의 일실시예에 따른 의사 SRAM의 블록도이다. 의사 SRAM(100)은, 제어기(110), 내부 클록 제너레이터(120) 및 기입 버퍼(130)를 포함한다. 제어기(110)는, 기본 주기를 가지는 기본 클록 신호(CLK) 및 칩 인에이블 신호(CE#)를 수신하는 것에 이용된다.Referring to FIG. 1, FIG. 1 is a block diagram of a pseudo SRAM according to an embodiment of the present invention. The pseudo SRAM 100 includes a controller 110, an internal clock generator 120 and a write buffer 130. The controller 110 is used to receive a basic clock signal CLK and a chip enable signal CE# having a basic period.

제어기(110)는, 복수의 논리 게이트로 구성되는 논리 회로를 이용할 수 있다(단, 이것으로 한정하는 것은 아니다). 예를 들면, 도 2는, 본 발명의 일실시예에 따른 제어기의 블록도이다. 도 2에서, 제어기(110)는, 제어 논리 회로(210), 클록 버퍼(220) 및 리프레쉬 경합 판단 회로(230)를 포함한다. 제어 논리 회로(210)는, 칩 인에이블 신호(CE#)에 근거해 메모리의 내부에서 사용하기 위한 칩 인에이블 신호(CE0)를 발생할 수 있다. 또한, 제어 논리 회로(210)는, 칩 인에이블 신호(CE#)의 트리거에 근거해 인에이블 단펄스 신호(CLKCE)를 발생할 수 있고, 또한, 기입 동작을 실행할 때, 제어 논리 회로(210)는, 기입 커맨드 인에이블 신호(CWE)를 유효로 하고, 기입 동작을 제어하기 위한 제어 신호(CSL) 출력할 수 있다.The controller 110 can use a logic circuit composed of a plurality of logic gates (however, it is not limited thereto). For example, Figure 2 is a block diagram of a controller according to an embodiment of the present invention. In FIG. 2, the controller 110 includes a control logic circuit 210, a clock buffer 220, and a refresh contention determination circuit 230. The control logic circuit 210 may generate a chip enable signal CE0 for use in the memory based on the chip enable signal CE#. In addition, the control logic circuit 210 may generate an enable short pulse signal CLKCE based on the trigger of the chip enable signal CE#, and when performing a write operation, the control logic circuit 210 The write command enable signal CWE is valid, and a control signal CSL for controlling the write operation can be output.

클록 버퍼(220)는, 제어 논리 회로(210)에 결합된다. 클록 버퍼(220)는, 칩 인에이블 신호(CE0) 및 기본 클록 신호(CLK)에 근거해 칩 인에이블 신호(CE0)가 유효로 되어 있는 시간 구간에서 정기준(正基準) 클록 신호(ICLKT) 및 역기준 클록 신호(ICLKB)를 발생시킬 수 있다.The clock buffer 220 is coupled to the control logic circuit 210. The clock buffer 220 includes a positive reference clock signal ICLKT and a positive reference clock signal ICLKT in a time period in which the chip enable signal CE0 is valid based on the chip enable signal CE0 and the basic clock signal CLK. An inverse reference clock signal (ICLKB) can be generated.

리프레쉬 경합 판단 회로(230)는, 제어 논리 회로(210)에 결합된다. 리프레쉬 경합 판단 회로(230)는, 리프레쉬 동작을 실시하는 것을 나타내는 리프레쉬 신호(REF) 및 인에이블 단펄스 신호(CLKCE)를 수신하는 것에 이용된다. 리프레쉬 신호(REF)는, 예를 들면, 타이머(도시하지 않음)에 의해 정시에 유효로 되고, 의사 SRAM(100)의 리프레쉬 동작을 정기적으로 실행한다. 또한, 리프레쉬 경합 판단 회로(230)는, 칩 인에이블 신호(CE0) 및 리프레쉬 신호(REF)에 근거해 인에이블 단펄스 신호(CLKCE)가 발생될 때, 리프레쉬 경합 신호(REFC)를 유효로 한다.The refresh contention determination circuit 230 is coupled to the control logic circuit 210. The refresh contention determination circuit 230 is used to receive a refresh signal REF indicating performing a refresh operation and an enable short pulse signal CLKCE. The refresh signal REF becomes effective on time by, for example, a timer (not shown), and a refresh operation of the pseudo SRAM 100 is periodically performed. Further, the refresh contention determination circuit 230 makes the refresh contention signal REFC effective when the enable short pulse signal CLKCE is generated based on the chip enable signal CE0 and the refresh signal REF. .

예를 들면, 도 3은, 본 발명의 일실시예에 따른 리프레쉬 경합 판단 회로의 설명도이다. 도 3을 참조하고, 리프레쉬 경합 판단 회로(230)는, 래치 회로(310), 스위칭 회로(320) 및 버퍼 회로(330)를 포함한다. 버퍼 회로(330)는, 딜레이 유닛(340)을 포함한다. 래치 회로(310)는, 리프레쉬 신호(REF) 및 칩 인에이블 신호(CE0)를 수신한다. 인에이블 단펄스 신호(CLKCE)가 발생될 때, 스위칭 회로(320)는, 온이 된다. 이때, 기입 동작에 대응하는 칩 인에이블 신호(CE0) 및 리프레쉬 동작에 대응하는 리프레쉬 신호(REF)가 동시에 유효로 되는 경우(예를 들면, 칩 인에이블 신호(CE0)가 저 논리 레벨로 인하(引下)되고, 리프레쉬 신호(REF)가 고 논리 레벨로 인상(引上)될 때), 래치 회로(310)의 배치에 의해, 버퍼 회로(330)를 통해 리프레쉬 경합 신호(REFC)를 유효로 할 수 있다.For example, FIG. 3 is an explanatory diagram of a refresh contention determination circuit according to an embodiment of the present invention. Referring to FIG. 3, the refresh contention determination circuit 230 includes a latch circuit 310, a switching circuit 320, and a buffer circuit 330. The buffer circuit 330 includes a delay unit 340. The latch circuit 310 receives a refresh signal REF and a chip enable signal CE0. When the enable short pulse signal CLKCE is generated, the switching circuit 320 is turned on. At this time, when the chip enable signal CE0 corresponding to the write operation and the refresh signal REF corresponding to the refresh operation are valid at the same time (for example, the chip enable signal CE0 is lowered to a low logic level ( When the refresh signal REF is pulled up and the refresh signal REF is raised to a high logic level), by the arrangement of the latch circuit 310, the refresh contention signal REFC is effectively enabled through the buffer circuit 330. can do.

도 1로 돌아와서, 도 1에서는, 내부 클록 제너레이터(120)는, 제어기(110)에 결합된다. 내부 클록 제너레이터(120)는, 제어기(110)가 송신하는 기입 커맨드 인에이블 신호(CWE)에 근거해, 기본 주기의 간격으로 4개의 내부 클록 신호(ICLK1~ICLK4)를 순차 발생하는 것에 이용된다. 내부 클록 신호(ICLK1~ICLK4)의 주기는, 동일하고, 기본 주기의 정수 배(예를 들면, 8배)이다. 또한, 내부 클록 제너레이터(120)는, 내부 클록 신호(ICLK1~ICLK4)를 4개의 단펄스 클록 신호(CCLK1~CCLK4)로 변환할 수 있다.Returning to FIG. 1, in FIG. 1, the internal clock generator 120 is coupled to the controller 110. The internal clock generator 120 is used to sequentially generate four internal clock signals ICLK1 to ICLK4 at intervals of basic periods based on the write command enable signal CWE transmitted from the controller 110. The period of the internal clock signals ICLK1 to ICLK4 is the same, and is an integer multiple (eg, 8 times) of the basic period. In addition, the internal clock generator 120 may convert the internal clock signals ICLK1 to ICLK4 into four short pulse clock signals CCLK1 to CCLK4.

예를 들면, 도 4는, 본 발명의 일실시예에 따른 내부 클록 제너레이터의 블록도이다. 내부 클록 제너레이터(120)는, 인에이블 신호 발생 회로(410), 내부 클록 발생 회로(420), 딜레이 회로(430)를 포함한다. 인에이블 신호 발생 회로(410)는, 기입 커맨드 인에이블 신호(CWE)와 역기준 클록 신호(ICLKB)에 근거해 기본 주기의 간격으로 4개의 내부 클록 인에이블 신호(ICKE1~ICKE4)를 순차 발생하는 것에 이용된다.For example, FIG. 4 is a block diagram of an internal clock generator according to an embodiment of the present invention. The internal clock generator 120 includes an enable signal generation circuit 410, an internal clock generation circuit 420, and a delay circuit 430. The enable signal generation circuit 410 sequentially generates four internal clock enable signals ICE1 to IKE4 at intervals of basic periods based on a write command enable signal CWE and an inverse reference clock signal ICLKB. It is used for things.

내부 클록 발생 회로(420)는, 인에이블 신호 발생 회로(410)에 결합된다. 내부 클록 발생 회로(420)는, 내부 클록 인에이블 신호(ICKE1~ICKE4) 및 정기준 클록 신호(ICLKT)에 근거해 내부 클록 신호(ICLK1~ICLK4)를 발생하는 것에 이용된다.The internal clock generation circuit 420 is coupled to the enable signal generation circuit 410. The internal clock generation circuit 420 is used to generate the internal clock signals ICLK1 to ICLK4 based on the internal clock enable signals ICE1 to ICE4 and the regular reference clock signal ILKT.

딜레이 회로(430)는, 내부 클록 발생 회로(420)에 결합된다. 리프레쉬 경합 신호(REFC)가 유효로 될 때, 딜레이 회로(430)는, 내부 클록 신호(ICLK1~ICLK4)를 지연시킬 수 있다. 구체적으로는, 딜레이 회로(430)는, 리프레쉬 경합 신호(REFC) 및 기입 커맨드 인에이블 신호(CWE)를 수신하고, 리프레쉬 경합 신호(REFC)에 근거해 내부 클록 신호(ICLK1~ICLK4) 및 기입 커맨드 인에이블 신호(CWE)를 지연시키는 것이 필요한지 여부를 결정한다.The delay circuit 430 is coupled to the internal clock generation circuit 420. When the refresh contention signal REFC becomes valid, the delay circuit 430 can delay the internal clock signals ICLK1 to ICLK4. Specifically, the delay circuit 430 receives the refresh contention signal REFC and the write command enable signal CWE, and based on the refresh contention signal REFC, the internal clock signals ICLK1 to ICLK4 and the write command It is determined whether it is necessary to delay the enable signal CWE.

리프레쉬 경합 신호(REFC)가 유효로 될 때, 딜레이 회로(430)는, 내부 클록 신호(ICLK1~ICLK4) 및 기입 커맨드 인에이블 신호(CWE)를 큰 폭으로 지연시키고, 지연한 내부 클록 신호(ICLK1~ICLK4)를 4개의 단펄스 클록 신호(CCLK1~CCLK4)로 변환할 수 있다. 그 후, 딜레이 회로(430)는, 단펄스 클록 신호(CCLK1~CCLK4)를 기입 버퍼(130)에 송신할 수 있다.When the refresh contention signal REFC becomes valid, the delay circuit 430 significantly delays the internal clock signals ICLK1 to ICLK4 and the write command enable signal CWE, and delays the delayed internal clock signal ICLK1. ~ICLK4) can be converted into 4 short pulse clock signals (CCLK1~CCLK4). After that, the delay circuit 430 can transmit the short pulse clock signals CCLK1 to CCLK4 to the write buffer 130.

리프레쉬 경합 신호(REFC)가 유효로 되어 있지 않을 때, 딜레이 회로(430)는, 내부 클록 신호(ICLK1~ICLK4) 및 기입 커맨드 인에이블 신호(CWE)를 큰 폭으로 지연시키지 않고, 직접 지연하지 않은 내부 클록 신호(ICLK1~ICLK4)를 4개의 단펄스 클록 신호(CCLK1~CCLK4)로 변환한다. 그 후, 딜레이 회로(430)는, 단펄스 클록 신호(CCLK1~CCLK4)를 기입 버퍼(130)에 송신할 수 있다.When the refresh contention signal REFC is not valid, the delay circuit 430 does not significantly delay the internal clock signals ICLK1 to ICLK4 and the write command enable signal CWE, and does not directly delay. Converts the internal clock signals ICLK1 to ICLK4 into four short pulse clock signals CCLK1 to CCLK4. After that, the delay circuit 430 can transmit the short pulse clock signals CCLK1 to CCLK4 to the write buffer 130.

도 1로 돌아와서, 도 1에서, 기입 버퍼(130)는, 제어기(110) 및 내부 클록 제너레이터(120)에 결합된다. 기입 버퍼(130)는, 내부 클록 신호(ICLK1~ICLK4)로부터 변환된 단펄스 클록 신호(CCLK1~CCLK4) 및 제어 신호(CSL)에 근거해, 기입 데이터(Din)를 출력 데이터(Dout)로서 출력하여, 메모리 어레이 내의 적어도 하나의 선택된 센스 앰프(도시하지 않음)에 기입하는 것에 이용된다.Returning to FIG. 1, in FIG. 1, the write buffer 130 is coupled to the controller 110 and the internal clock generator 120. The write buffer 130 outputs write data Din as output data Dout based on short pulse clock signals CCLK1 to CCLK4 and control signals CSL converted from internal clock signals ICLK1 to ICLK4. Thus, it is used for writing to at least one selected sense amplifier (not shown) in the memory array.

구체적으로는, 도 5는, 본 발명의 일실시예에 따른 기입 버퍼의 블록도이다. 기입 버퍼(130)는, 짝수 기입 버퍼(510) 및 홀수 기입 버퍼(520)를 포함한다. 기입 데이터(Din)는, 홀수 데이터(Din＿O) 및 짝수 데이터(Din＿E)를 포함할 수 있다. 기입 버퍼(130)는, 짝수 기입 버퍼(510) 및 홀수 기입 버퍼(520)를 통해 내부의 단펄스 클록 신호(CCLK1~CCLK4) 및 제어 신호(CSL)에 근거하여 동시에 홀수 데이터(Dout＿O) 및 짝수 데이터(Dout＿E)를 메모리 어레이 내의 선택된 센스 앰프에 기입할 수 있다.Specifically, FIG. 5 is a block diagram of a write buffer according to an embodiment of the present invention. The write buffer 130 includes an even write buffer 510 and an odd write buffer 520. The write data Din may include odd data Din_O and even data Din_E. The write buffer 130 is based on internal short pulse clock signals CCLK1 to CCLK4 and control signals CSL through the even write buffer 510 and the odd write buffer 520 at the same time as odd data Dout_O and even numbers. Data Dout_E can be written to the selected sense amplifier in the memory array.

도 6a 및 도 6b는, 본 발명의 일실시예에 따른 데이터 기입 방법의 파형도이다. 이하, 도 6a 및 도 6b를 참조하고, 상술한 도 1~도 5의 실시예에서 이용되는 각종 신호의 동작 및 타이밍에 대해 구체적으로 설명한다. 의사 SRAM(100)의 동작의 상세에 대하여, 의사 SRAM(100)은, 제어기(110)에 의해 기본 클록 신호(CLK) 및 칩 인에이블 신호(CE#)를 수신한다. 본 실시예에서, 칩 인에이블 신호(CE#)는 로우 액티브(low　active) 신호이며, 즉, 칩 인에이블 신호(CE#)가 인에이블 상태에 있을 때는, 로우 논리 레벨이다. 당연히, 본 발명의 다른 실시예에서, 칩 인에이블 신호(CE#)는, 하이 액티브(high　active) 신호여도 무방하고, 일정한 제한을 가지는 것은 아니다.6A and 6B are waveform diagrams of a data writing method according to an embodiment of the present invention. Hereinafter, operations and timings of various signals used in the above-described embodiments of FIGS. 1 to 5 will be described in detail with reference to FIGS. 6A and 6B. For details of the operation of the pseudo SRAM 100, the pseudo SRAM 100 receives the basic clock signal CLK and the chip enable signal CE# by the controller 110. In this embodiment, the chip enable signal CE# is a low active signal, that is, when the chip enable signal CE# is in the enable state, it is at a low logic level. Naturally, in another embodiment of the present invention, the chip enable signal CE# may be a high active signal, and does not have a certain limitation.

도 6a에서, 칩 인에이블 신호(CE#)가 제1 시간(TA1)에서 유효로 되는 것과 동시에, 제어기(110)는, 제1 시간(TA1)에서 유효로 된 칩 인에이블 신호(CE#)를 수신해 제1 기입 동작을 실행하고, 칩 인에이블 신호(CE#)가 유효로 되어 있는 시간 구간에서 어드레스 데이터 신호(ADj)를 수신하고, 어드레스 데이터(W, A1~A3) 및 기입 데이터(Din)(기입 데이터 D1에서 D7)를 순차 수신시킬 수 있다.In FIG. 6A, the chip enable signal CE# becomes valid at the first time TA1, and the controller 110, the chip enable signal CE#, which becomes valid at the first time TA1. Is received, the first write operation is performed, the address data signal ADj is received in the time interval in which the chip enable signal CE# is valid, and the address data W, A1 to A3 and the write data ( Din) (write data D1 to D7) can be sequentially received.

도 6a에 도시한 것처럼, 제어기(110) 중의 제어 논리 회로(210)는, 칩 인에이블 신호(CE#)에 근거해 메모리 내부에서 사용하기 위한 칩 인에이블 신호(CE0)를 발생할 수 있다. 또한, 제어기(110) 중의 클록 버퍼(220)는, 칩 인에이블 신호(CE0) 및 기본 클록 신호(CLK)에 근거해 칩 인에이블 신호(CE0)가 유효로 되어 있는 시간 구간에서 정기준 클록 신호(ICLKT) 및 역기준 클록 신호(ICLKB)를 발생할 수 있다.As shown in FIG. 6A, the control logic circuit 210 in the controller 110 may generate a chip enable signal CE0 for use in the memory based on the chip enable signal CE#. In addition, the clock buffer 220 in the controller 110 is based on the chip enable signal CE0 and the basic clock signal CLK, in a time period in which the chip enable signal CE0 is valid. ICLKT) and an inverse reference clock signal (ICLKB) may be generated.

기입 동작 또는 리프레쉬 동작을 실행할 때, 제어기(110) 중의 제어 논리 회로(210)는, 서브 워드라인 구동 신호(RASB)를 유효로 하여, 메모리 어레이 내의 대응하는 서브 워드라인을 구동할 수 있다.When performing a write operation or a refresh operation, the control logic circuit 210 in the controller 110 can drive a corresponding sub word line in the memory array by validating the sub word line driving signal RASB.

도 6a에 도시한 것처럼, 제1 기입 동작을 실시할 때, 제어 논리 회로(210)는, 칩 인에이블 신호(CE#)의 트리거에 근거해 인에이블 단펄스 신호(CLKCE)를 발생할 수 있다. 이때, 제어기(110) 중의 리프레쉬 경합 판단 회로(230)는, 리프레쉬 동작을 실시하는 것을 나타내는 리프레쉬 신호(REF)에 근거해 기입 동작과 리프레쉬 동작이 경합을 발생하는지 여부를 판단할 수 있다.As illustrated in FIG. 6A, when performing the first write operation, the control logic circuit 210 may generate an enable short pulse signal CLKCE based on a trigger of the chip enable signal CE#. In this case, the refresh contention determination circuit 230 in the controller 110 may determine whether the write operation and the refresh operation cause contention based on the refresh signal REF indicating that the refresh operation is performed.

도 6a에서, 제2 시간(TA2)의 단펄스 신호(CLKCE)가 발생된 후, 리프레쉬 경합 신호(REFC)는, 리프레쉬 경합 판단 회로(230)에 의해 유효로 되지 않는다. 즉, 제1 기입 동작은, 어떠한 리프레쉬 동작과도 경합하지 않는다. 따라서, 도 6a 및 도 6b에 도시한 것처럼, 내부 클록 제너레이터(120) 중의 딜레이 회로(430)는, 내부 클록 신호(ICLK1~ICLK4) 및 기입 커맨드 인에이블 신호(CWE)를 큰 폭으로 지연시키지 않고, 직접 내부 클록 신호(ICLK1~ICLK4)를 4개의 단펄스 클록 신호(CCLK1~CCLK4)로 변환한다. 또한, 기입 버퍼(130)는, 내부의 단펄스 클록 신호(CCLK1~CCLK4)에 따라, 또한 제어 신호(CSL)의 4개의 펄스파를 통하여, 홀수 데이터(Dout＿O) 및 짝수 데이터(Dout＿E)를 메모리 어레이 내의 선택된 센스 앰프에 순차 기입할 수 있다.In FIG. 6A, after the short pulse signal CLKCE of the second time TA2 is generated, the refresh contention signal REFC is not validated by the refresh contention determination circuit 230. That is, the first write operation does not compete with any refresh operation. Therefore, as shown in Figs. 6A and 6B, the delay circuit 430 in the internal clock generator 120 does not significantly delay the internal clock signals ICLK1 to ICLK4 and the write command enable signal CWE. , Directly converts internal clock signals (ICLK1 to ICLK4) into four short pulse clock signals (CCLK1 to CCLK4). Further, the write buffer 130 stores odd data (Dout_O) and even data (Dout_E) according to the internal short pulse clock signals CCLK1 to CCLK4 and through four pulse waves of the control signal CSL. You can write sequentially to selected sense amplifiers in the array.

설명의 편의상, 원래의 파형의 내부 클록 신호(ICLK1~ICLK4) 및 기입 커맨드 인에이블 신호(CWE)를 나타내는 이외에, 도 6a, 도 6b에서, 내부 클록 지연 신호(ICLK1D~ICLK4D) 및 기입 커맨드 인에이블 지연 신호(CWED)에 의해 지연한 상황을 더 나타내고 있다. 따라서, 제2 시간(TA2)의 싱글 펄스 신호(CLKCE)가 발생한 후에는, 제1 기입 동작에 대해 내부 클록 신호(ICLK1~ICLK4) 및 기입 커맨드 인에이블 신호(CWE)를 지연시킬 필요가 없고, 내부 클록 신호(ICLK1~ICLK4) 및 내부 클록 지연 신호(ICLK1D~ICLK4D)의 파형은, 동일하며, 기입 커맨드 인에이블 신호(CWE) 및 기입 커맨드 인에이블 지연 신호(CWED)의 파형은, 동일하다.For convenience of explanation, in addition to showing the internal clock signals ICLK1 to ICLK4 and the write command enable signal CWE of the original waveform, in Figs. 6A and 6B, the internal clock delay signals ICLK1D to ICLK4D and the write command enable It further shows the situation delayed by the delay signal CWED. Therefore, after the single pulse signal CLKCE of the second time TA2 is generated, there is no need to delay the internal clock signals ICLK1 to ICLK4 and the write command enable signal CWE for the first write operation, The waveforms of the internal clock signals ICLK1 to ICLK4 and the internal clock delay signals ICLK1D to ICLK4D are the same, and the waveforms of the write command enable signal CWE and the write command enable delay signal CWED are the same.

한편, 도 6a에서, 칩 인에이블 신호(CE#)는, 제3 시간(TA3)일 때 유효로 되고, 동시에 제어기(110)는, 제3 시간(TA3)에서 유효로 된 칩 인에이블 신호(CE#)를 수신해, 제2 기입 동작을 실행한다.On the other hand, in FIG. 6A, the chip enable signal CE# becomes valid at the third time TA3, and at the same time, the controller 110, the chip enable signal CE# which becomes valid at the third time TA3. CE#) is received, and a second write operation is performed.

그렇지만, 도 6a에 도시한 것처럼, 제4 시간(TA4)의 단펄스 신호(CLKCE)가 발생된 후, 리프레쉬 경합 신호(REFC)는, 리프레쉬 경합 판단 회로(230)에 의해 유효로 된다. 즉, 제2 기입 동작은, 리프레쉬 동작과 경합을 발생하게 된다. 따라서, 도 6a 및 도 6b에 도시한 것처럼, 내부 클록 제너레이터(120)에서의 딜레이 회로(430)는, 내부 클록 신호(ICLK1~ICLK4) 및 기입 커맨드 인에이블 신호(CWE)를 큰 폭으로 지연시켜서(도 6a 및 도 6b에서는 내부 클록 지연 신호(ICLK1D~ICLK4D) 및 기입 커맨드 인에이블 지연 신호(CWED)로서 나타낸다), 리프레쉬 동작을 원활하게 완료한다.However, as shown in FIG. 6A, after the short pulse signal CLKCE of the fourth time TA4 is generated, the refresh contention signal REFC is validated by the refresh contention determination circuit 230. That is, the second write operation causes contention with the refresh operation. Therefore, as shown in Figs. 6A and 6B, the delay circuit 430 in the internal clock generator 120 significantly delays the internal clock signals ICLK1 to ICLK4 and the write command enable signal CWE. (Shown as internal clock delay signals ICLK1D to ICLK4D and write command enable delay signals CWED in FIGS. 6A and 6B), the refresh operation is smoothly completed.

또한, 기입 버퍼(130)는, 지연한 내부 클록 신호(ICLK1~ICLK4)(도 6b에서는 내부 클록 지연 신호(ICLK1D~ICLK4D)로서 나타낸다)로부터 변환된 내부의 단펄스 클록 신호(CCLK1~CCLK4)에 따라, 또한 제어 신호(CSL)의 4개의 펄스를 통하여, 홀수 데이터(Dout＿O)와 짝수 데이터(Dout＿E)를 메모리 어레이 중의 선택된 센스 앰프에 순차 기입해, 기입 동작을 지연시키는 작용을 달성한다.Further, the write buffer 130 is converted from the delayed internal clock signals ICLK1 to ICLK4 (shown as internal clock delay signals ICLK1D to ICLK4D in Fig. 6B) to the internal short pulse clock signals CCLK1 to CCLK4. Accordingly, the odd data Dout_O and the even data Dout_E are sequentially written to the selected sense amplifier in the memory array through four pulses of the control signal CSL, thereby delaying the write operation.

이하에 예를 들어, 딜레이 회로(430)의 상세한 구조를 설명한다. 도 7은, 본 발명의 일실시예에 따른 딜레이 회로의 설명도이다. 도 7을 참조하고, 딜레이 회로(430)는, 롱 딜레이 유닛(710~718), 스위칭 회로(720) 및 변환 회로(730)를 포함한다. 딜레이 회로(430)는, 내부 클록 신호(ICLK1~ICLK4) 및 기입 커맨드 인에이블 신호(CWE)를 수신할 수 있다. 도 7에서, 내부 클록 신호(ICLK1~ICLK4) 및 기입 커맨드 인에이블 신호(CWE)는, 인버터(INV1~INV5)를 통해 롱 딜레이 유닛(710~718) 및 스위칭 회로(720)에 도달할 수 있다.Hereinafter, a detailed structure of the delay circuit 430 will be described, for example. 7 is an explanatory diagram of a delay circuit according to an embodiment of the present invention. Referring to FIG. 7, the delay circuit 430 includes long delay units 710 to 718, a switching circuit 720, and a conversion circuit 730. The delay circuit 430 may receive the internal clock signals ICLK1 to ICLK4 and the write command enable signal CWE. In FIG. 7, the internal clock signals ICLK1 to ICLK4 and the write command enable signal CWE may reach the long delay units 710 to 718 and the switching circuit 720 through the inverters INV1 to INV5. .

도 7에서, 스위칭 회로(720)는, 복수의 스위치 및 인버터(INV6)를 포함한다. 리프레쉬 경합 신호(REFC)는, 인버터(INV7)를 통해 스위칭 회로(720)에 도달할 수 있고, 이에 따라 스위칭 회로(720)에 대해 스위치 제어를 실행한다. 도 7에 도시한 것처럼, 스위칭 회로(720) 중의 스위치는, 롱 딜레이 유닛(710~718)을 통과하는 경로 스위치 및 롱 딜레이 유닛(710~718)을 통과하지 않는 경로 스위치로 나눌 수 있다. 롱 딜레이 유닛(710~718)은, 내부 클록 신호(ICLK1~CLK4) 및 기입 커맨드 인에이블 신호(CWE)를 큰 폭으로 지연시키는 것에 이용된다. 리프레쉬 경합 신호(REFC)가 유효로 되어 있지 않을 때, 롱 딜레이 유닛(710~718)을 통과하는 경로 스위치는 오프가 되고, 롱 딜레이 유닛(710~718)을 통과하지 않는 경로 스위치는 온이 된다. 이때, 내부 클록 신호(ICLK1~ICLK4) 및 기입 커맨드 인에이블 신호(CWE)는, 롱 딜레이 유닛(710~718)을 통과하지 않고, 딜레이 회로(430)는, 내부 클록 신호(ICLK1~ICLK4) 및 기입 커맨드 인에이블 신호(CWE)를 큰 폭으로 지연시키지 않는다. 반대로, 리프레쉬 경합 신호(REFC)가 유효로 될 때, 롱 딜레이 유닛(710~718)을 통과하는 경로 스위치는 온이 되고, 롱 딜레이 유닛(710~718)을 통과하지 않는 경로 스위치는 오프가 된다. 이때, 내부 클록 신호(ICLK1~ICLK4) 및 기입 커맨드 인에이블 신호(CWE)는, 롱 딜레이 유닛(710~718)을 통과하고, 딜레이 회로(430)는, 내부 클록 신호(ICLK1~ICLK4) 및 기입 커맨드 인에이블 신호(CWE)를 큰 폭으로 지연시킨다.In FIG. 7, the switching circuit 720 includes a plurality of switches and an inverter INV6. The refresh contention signal REFC may reach the switching circuit 720 through the inverter INV7, and accordingly, switch control is performed on the switching circuit 720. As shown in FIG. 7, the switch in the switching circuit 720 can be divided into a path switch passing through the long delay units 710 to 718 and a path switch not passing through the long delay units 710 to 718. The long delay units 710 to 718 are used to largely delay the internal clock signals ICLK1 to CLK4 and the write command enable signal CWE. When the refresh contention signal REFC is not valid, the path switch passing through the long delay units 710 to 718 is turned off, and the path switch not passing through the long delay units 710 to 718 is turned on. . At this time, the internal clock signals ICLK1 to ICLK4 and the write command enable signal CWE do not pass through the long delay units 710 to 718, and the delay circuit 430, the internal clock signals ICLK1 to ICLK4 and The write command enable signal CWE is not significantly delayed. Conversely, when the refresh contention signal REFC is valid, the path switch passing through the long delay units 710 to 718 is turned on, and the path switch not passing through the long delay units 710 to 718 is turned off. . At this time, the internal clock signals ICLK1 to ICLK4 and the write command enable signal CWE pass through the long delay units 710 to 718, and the delay circuit 430, the internal clock signals ICLK1 to ICLK4 and write The command enable signal CWE is significantly delayed.

변환 회로(730)는, 인버터(INV8~INV24), NAND 게이트(NAND1~NAND12), NOR 게이트(NOR1~NOR4) 및 딜레이 유닛(740~746)을 포함한다. 도 7에 도시한 회로 구성에 도시한 것처럼, 변환 회로(730)는, 내부 클록 신호(ICLK1~ICLK4)를 4개의 단펄스 클록 신호(CCLK1~CCLK4)로 변환하고, 도 6a 및 도 6b에 도시한 것과 같은 신호 파형을 발생할 수 있다.The conversion circuit 730 includes inverters INV8 to INV24, NAND gates NAND1 to NAND12, NOR gates NOR1 to NOR4, and delay units 740 to 746. As shown in the circuit configuration shown in Fig. 7, the conversion circuit 730 converts the internal clock signals ICLK1 to ICLK4 into four short pulse clock signals CCLK1 to CCLK4, and is shown in Figs. 6A and 6B. It can generate a signal waveform like one

이하에 예를 들어, 인에이블 신호 발생 회로(410)의 상세한 구조를 설명한다. 도 8은, 본 발명의 일실시예에 따른 인에이블 신호 발생 회로의 설명도이다. 도 8을 참조하고, 인에이블 신호 발생 회로(410)는, 인버터(INV25~INV44), NAND 게이트(NAND13~NAND16) 및 스위치(810~880)를 포함한다.Hereinafter, for example, a detailed structure of the enable signal generation circuit 410 will be described. 8 is an explanatory diagram of an enable signal generation circuit according to an embodiment of the present invention. Referring to FIG. 8, the enable signal generation circuit 410 includes inverters INV25 to INV44, NAND gates NAND13 to NAND16, and switches 810 to 880.

인에이블 신호 발생 회로(410)는, 역기준 클록 신호(ICLKB), 기입 커맨드 인에이블 신호(CWE) 및 제어 논리 회로(210)가 발생하는 칩 인에이블 신호(CE0), 를 수신하고, 역기준 클록 신호(ICLKB), 기입 커맨드 인에이블 신호(CWE) 및 칩 인에이블 신호(CE0)는, 각각 인버터(INV25~INV27)에 입력된다.The enable signal generation circuit 410 receives an inverse reference clock signal (ICLKB), a write command enable signal (CWE), and a chip enable signal CE0, which is generated by the control logic circuit 210, and receives the reverse reference. The clock signal ICLKB, the write command enable signal CWE, and the chip enable signal CE0 are respectively input to the inverters INV25 to INV27.

도 8에 도시한 것처럼, 스위치(810~880)는, 역기준 클록 신호(ICLKB)에 의해 제어된다. 도 8에 도시한 회로 레이아웃에서, 인에이블 신호 발생 회로(410)는, 스위치(810~880)의 제어에 의해, 그리고 기입 커맨드 인에이블 신호(CWE) 및 칩 인에이블 신호(CE0)에 근거해, 기본 주기의 간격으로 4개의 내부 클록 인에이블 신호(ICKE1~ICKE4)를 순차 발생해, 도 6a, 도 6b에 도시한 것과 같은 신호 파형을 발생할 수 있다.As shown in Fig. 8, the switches 810 to 880 are controlled by an inverse reference clock signal (ICLKB). In the circuit layout shown in Fig. 8, the enable signal generation circuit 410 is controlled by the switches 810 to 880 and based on the write command enable signal CWE and the chip enable signal CE0. , Four internal clock enable signals IKE1 to IKE4 are sequentially generated at intervals of a basic period, thereby generating a signal waveform as shown in FIGS. 6A and 6B.

내부 클록 발생 회로(420)은, 내부 클록 인에이블 신호(ICKE1~ICKE4) 및 정기준 클록 신호(ICLKT)에 근거해 내부 클록 신호(ICLK1~ICLK4)를 발생할 수 있다. 이하, 도 9는, 내부 클록 신호(ICLK1)를 발생하는 것에 이용되는 회로 구조를 범례로서 내부 클록 발생 회로(420)의 구조를 설명한다. 또한, 이 밖의 내부 클록 신호(ICLK2~ICLK4)를 발생하는 것에 이용되는 회로 구조는, 이에 따라 유추 가능하다.The internal clock generation circuit 420 may generate internal clock signals ICLK1 to ICLK4 based on the internal clock enable signals ICE1 to ICE4 and the regular reference clock signal ILKT. Hereinafter, in FIG. 9, the structure of the internal clock generation circuit 420 will be described as a legend using the circuit structure used to generate the internal clock signal ICLK1. Further, the circuit structure used for generating other internal clock signals ICLK2 to ICLK4 can be inferred accordingly.

도 9는, 본 발명의 일실시예에 따른 내부 클록 발생 회로의 부분 설명도이다. 도 9를 참조하고, 내부 클록 발생 회로(420)는, 인버터(INV45~INV64), NAND 게이트(NAND17~NAND19) 및 스위치(910~960)를 포함한다.9 is a partial explanatory diagram of an internal clock generation circuit according to an embodiment of the present invention. Referring to FIG. 9, the internal clock generation circuit 420 includes inverters INV45 to INV64, NAND gates NAND17 to NAND19, and switches 910 to 960.

내부 클록 발생 회로(420)는, 정기준 클록 신호(ICLKT) 및 내부 클록 인에이블 신호(ICKE1)를 수신한다. 스위치(910~960)는, 정기준 클록 신호(ICLKT)로 제어된다. 도 9에 도시한 회로 레이아웃에서, 내부 클록 발생 회로(420)는, 스위치(910~960) 제어를 통해, 그리고 내부 클록 인에이블 신호(ICKE1)에 근거해, 주기가 기본 주기의 8배인 내부 클록 신호(ICLK1)를 발생하고, 도 6a 및 도 6b에 도시한 것과 같은 신호 파형을 발생할 수 있다.The internal clock generation circuit 420 receives the positive reference clock signal ILKT and the internal clock enable signal IKE1. The switches 910 to 960 are controlled by a positive reference clock signal ILKT. In the circuit layout shown in Fig. 9, the internal clock generation circuit 420, through the control of the switches 910 to 960, and based on the internal clock enable signal IEKE1, is an internal clock whose period is 8 times the basic period. A signal ICLK1 may be generated, and a signal waveform as shown in FIGS. 6A and 6B may be generated.

도 10은, 본 발명의 일실시예에 따른 의사 SRAM의 데이터 기입 방법의 플로우도이다. 도 10을 참조하고, 본 실시예에서의 의사 SRAM의 데이터 기입 방법은, 이하의 단계를 포함한다. 기본 주기를 가지는 기본 클록 신호를 제공한다(단계 S1010). 칩 인에이블 신호를 유효로 두고 기입 동작을 실행하고, 칩 인에이블 신호가 유효로 되어 있는 시간 구간에서 기입 데이터를 수신한다(단계 S1020). 그리고, 기입 커맨드 인에이블 신호에 근거해 기본 주기의 간격으로 복수의 내부 클록 신호를 순차 발생하고, 각 내부 클록 신호의 주기는, 동일하고, 기본 주기의 정수 배이다(단계 S1030). 다음으로, 리프레쉬 경합 신호를 수신하여, 리프레쉬 경합 신호가 유효로 되어 있는지 여부를 판단한다(단계 S1040). 마지막으로, 리프레쉬 경합 신호가 유효로 될 때, 내부 클록 신호를 지연시키고, 지연한 내부 클록 신호에 근거해 기입 데이터를 선택된 센스 앰프에 기입한다(단계 S1050). 상기의 단계(S1010, S1020, S1030, S1040, 및 S1050)의 순서는, 설명용이며, 본 발명의 실시예는, 이것으로 제한하는 것은 아니다. 상기의 단계(S1010, S1020, S1030, S1040 및 S1050)의 상세에 대해서는, 도 1~도 9의 실시예를 참조할 수 있고, 여기에서는 재차 설명하지 않는다.10 is a flowchart of a method of writing data in a pseudo SRAM according to an embodiment of the present invention. Referring to Fig. 10, the data writing method of the pseudo SRAM in this embodiment includes the following steps. A basic clock signal having a basic period is provided (step S1010). A write operation is performed with the chip enable signal valid, and write data is received in a time interval in which the chip enable signal is valid (step S1020). Then, based on the write command enable signal, a plurality of internal clock signals are sequentially generated at intervals of basic periods, and the periods of each internal clock signal are the same and are an integer multiple of the basic period (step S1030). Next, the refresh contention signal is received, and it is determined whether or not the refresh contention signal is valid (step S1040). Finally, when the refresh contention signal becomes valid, the internal clock signal is delayed, and write data is written to the selected sense amplifier based on the delayed internal clock signal (step S1050). The order of the above steps (S1010, S1020, S1030, S1040, and S1050) is for illustrative purposes only, and embodiments of the present invention are not limited thereto. For details of the above steps (S1010, S1020, S1030, S1040, and S1050), reference may be made to the embodiments of FIGS. 1 to 9 and will not be described again here.

상기를 종합하여, 본 발명의 의사 SRAM은, 복수의 내부 클록 신호에 근거해 기입 동작을 실행할 수 있다. 정기적으로 발생하는 리프레쉬 동작과 기입 동작이 경합할 때, 본 발명의 의사 SRAM은, 리프레쉬 주기를 단축할 필요가 없이, 내부 클록 신호를 지연시키는 방식으로 기입 동작의 시간을 지연시킬 수 있다. 이에 따라, 리프레쉬 동작 및 기입 동작을 원활히 실시할 수 있어, 소비 전력을 증대시키지 않는다.In summary, the pseudo SRAM of the present invention can perform a write operation based on a plurality of internal clock signals. When a refresh operation that occurs regularly and a write operation collide, the pseudo SRAM of the present invention can delay the write operation time by delaying the internal clock signal without shortening the refresh cycle. Accordingly, the refresh operation and the write operation can be performed smoothly, and power consumption is not increased.

본 발명은, 상기와 같이 실시예를 개시했지만, 이는 본 발명을 한정하기 위한 것이 아니고, 당업자는, 본 발명의 정신 및 범위로부터 일탈하지 않고 약간의 변경 및 수식을 실시할 수 있고, 그러므로 본 발명의 보호 범위는, 후술하는 특허 청구의 범위가 정의하는 것을 기준으로 한다.The present invention has disclosed the examples as described above, but this is not intended to limit the present invention, and those skilled in the art can make slight changes and modifications without departing from the spirit and scope of the present invention, and therefore the present invention The scope of protection of is based on what is defined by the claims to be described later.

100: 의사 SRAM
110: 제어기
120: 내부 클록 제너레이터
130: 기입 버퍼
210: 제어 논리 회로
220: 클록 버퍼
230: 리프레쉬 경합 판단 회로
310: 래치 회로
320, 720: 스위칭 회로
330: 버퍼 회로
340, 740~746: 딜레이 유닛
410: 인에이블 신호 발생 회로
420: 내부 클록 발생 회로
430: 딜레이 회로
510: 짝수 기입 버퍼
520: 홀수 기입 버퍼
710~718: 롱 딜레이 유닛
730: 변환 회로
810~880, 910~960: 스위치
A1~A3, W: 어드레스 데이터
Adj: 어드레스 데이터 신호
CCLK1~CCLK4: 단펄스 클록 신호
CE#, CE0: 칩 인에이블 신호
CLK: 기본 클록 신호
CLKCE: 인에이블 단펄스 신호
CSL: 제어 신호
CWE: 기입 커맨드 인에이블 신호
CWED: 기입 커맨드 인에이블 지연 신호
Din, D1~D7: 기입 데이터
Din＿E, Dout＿E: 짝수 데이터
Din＿O, Dout＿O: 홀수 데이터
Dout: 출력 데이터
ICKE1~ICKE4: 내부 클록 인에이블 신호
ICLK1~ICLK4: 내부 클록 신호
ICLK1D~ICLK4D: 내부 클록 지연 신호
ICLKB: 역기준 클록 신호
ICLKT: 정기준 클록 신호
INV1~INV64: 인버터
NAND1~NAND19: NAND 게이트
NOR1~NOR4: NOR 게이트
RASB: 서브 워드라인 구동 신호
REF: 리프레쉬 신호
REFC: 리프레쉬 경합 신호
S1010~S1050: 단계100: pseudo SRAM
110: controller
120: internal clock generator
130: write buffer
210: control logic circuit
220: clock buffer
230: refresh contention determination circuit
310: latch circuit
320, 720: switching circuit
330: buffer circuit
340, 740~746: delay unit
410: enable signal generation circuit
420: internal clock generation circuit
430: delay circuit
510: even write buffer
520: odd write buffer
710~718: Long delay unit
730: conversion circuit
810~880, 910~960: switch
A1 to A3, W: address data
Adj: Address data signal
CCLK1 to CCLK4: short pulse clock signal
CE#, CE0: chip enable signal
CLK: Basic clock signal
CLKCE: Enable short pulse signal
CSL: control signal
CWE: Write command enable signal
CWED: Write command enable delay signal
Din, D1 to D7: Write data
Din_E, Dout_E: even data
Din_O, Dout_O: odd data
Dout: output data
ICKE1~ICKE4: Internal clock enable signal
ICLK1 to ICLK4: internal clock signal
ICLK1D to ICLK4D: internal clock delay signal
ICLKB: inverse reference clock signal
ICLKT: Positive reference clock signal
INV1~INV64: inverter
NAND1~NAND19: NAND gate
NOR1~NOR4: NOR gate
RASB: Sub word line drive signal
REF: refresh signal
REFC: refresh contention signal
S1010~S1050: steps

Claims (13)

의사 스태틱 랜덤 액세스 메모리에 적용되는 데이터 기입 방법에 있어서,
기본 주기를 가지는 기본 클록 신호를 제공하는 단계;
칩 인에이블 신호를 유효로 하고, 상기 칩 인에이블 신호가 유효로 되어 있는 시간 구간에서 기입 데이터를 수신하는 단계;
기입 커맨드 인에이블 신호에 따라, 기본 주기의 간격으로 복수의 내부 클록 신호를 순차 발생하는 단계;
리프레쉬 경합 신호를 수신하여, 상기 리프레쉬 경합 신호가 유효로 되어 있는지 여부를 판단하는 단계; 및
상기 리프레쉬 경합 신호가 유효로 되어 있을 때, 상기 복수의 내부 클록 신호를 지연시키고, 지연한 상기 복수의 내부 클록 신호에 근거하여 상기 기입 데이터를 적어도 하나의 센스 앰프에 기입하는 단계
를 포함하는 데이터 기입 방법.In the data writing method applied to a pseudo static random access memory,
Providing a basic clock signal having a basic period;
Validating a chip enable signal and receiving write data in a time interval in which the chip enable signal is valid;
Sequentially generating a plurality of internal clock signals at intervals of a basic period according to the write command enable signal;
Receiving a refresh contention signal and determining whether the refresh contention signal is valid; And
Delaying the plurality of internal clock signals when the refresh contention signal is valid, and writing the write data to at least one sense amplifier based on the delayed plurality of internal clock signals
Data writing method comprising a. 제1항에 있어서,
각 내부 클록 신호의 주기는,
동일하고, 상기 기본 주기의 정수 배인, 데이터 기입 방법.The method of claim 1,
The period of each internal clock signal is,
The same, and an integer multiple of the basic period, the data writing method. 제1항에 있어서,
상기 리프레쉬 경합 신호가 유효로 되어 있는지 여부를 판단하는 단계의 후에,
상기 리프레쉬 경합 신호가 유효로 되어 있지 않을 때, 지연하지 않은 상기 내부 클록 신호에 근거하여, 상기 기입 데이터를 상기 적어도 하나의 센스 앰프에 기입하는 단계
를 더 포함하는 데이터 기입 방법.The method of claim 1,
After the step of determining whether the refresh contention signal is valid,
Writing the write data to the at least one sense amplifier based on the non-delayed internal clock signal when the refresh contention signal is not valid
Data writing method further comprising. 제1항에 있어서,
상기 칩 인에이블 신호 및 상기 기본 클록 신호에 근거해 상기 칩 인에이블 신호가 유효로 되어 있는 시간 구간에서 정기준 클록 신호 및 역기준 클록 신호를 발생하는 단계
를 더 포함하는 데이터 기입 방법.The method of claim 1,
Generating a positive reference clock signal and an inverse reference clock signal in a time interval in which the chip enable signal is valid based on the chip enable signal and the basic clock signal
Data writing method further comprising. 제4항에 있어서,
상기 기입 커맨드 인에이블 신호에 근거하여 상기 기본 주기의 간격으로 상기 복수의 내부 클록 신호를 순차 발생하는 단계는,
상기 기입 커맨드 인에이블 신호 및 상기 역기준 클록 신호에 근거하여 상기 기본 주기의 간격으로 복수의 내부 클록 인에이블 신호를 순차 발생하는 단계; 및
상기 복수의 내부 클록 인에이블 신호 및 상기 정기준 클록 신호에 근거하여 상기 복수의 내부 클록 신호를 발생하는 단계
를 포함하는 데이터 기입 방법.The method of claim 4,
The step of sequentially generating the plurality of internal clock signals at intervals of the basic period based on the write command enable signal,
Sequentially generating a plurality of internal clock enable signals at intervals of the basic period based on the write command enable signal and the inverse reference clock signal; And
Generating the plurality of internal clock signals based on the plurality of internal clock enable signals and the positive reference clock signal
Data writing method comprising a. 제1항에 있어서,
상기 리프레쉬 경합 신호를 수신하기 전에,
리프레쉬 동작을 실행하는 것을 나타내는 리프레쉬 신호 및 상기 칩 인에이블 신호의 트리거에 의해 발생하는 인에이블 단펄스 신호를 수신하는 단계와,
상기 칩 인에이블 신호 및 상기 리프레쉬 신호에 근거해 상기 인에이블 단펄스 신호가 발생할 때에 상기 리프레쉬 경합 신호를 유효로 하는 단계
를 포함하는 데이터 기입 방법.The method of claim 1,
Before receiving the refresh contention signal,
Receiving a refresh signal indicating execution of a refresh operation and an enable short pulse signal generated by triggering of the chip enable signal; and
Validating the refresh contention signal when the enable short pulse signal is generated based on the chip enable signal and the refresh signal
Data writing method comprising a. 제1항에 있어서,
상기 기입 데이터는, 홀수 데이터 및 짝수 데이터를 포함하고,
지연한 상기 복수의 내부 클록 신호에 근거하여 상기 기입 데이터를 상기 적어도 하나의 센스 앰프에 기입하는 단계는,
지연한 상기 복수의 내부 클록 신호를 복수의 단펄스 클록 신호로 변환하는 단계; 및
상기 단펄스 클록 신호에 근거하여 상기 홀수 데이터 및 상기 짝수 데이터를 대응하는 센스 앰프에 동시에 기입하는 단계
를 포함하는 데이터 기입 방법.The method of claim 1,
The write data includes odd data and even data,
Writing the write data to the at least one sense amplifier based on the delayed plurality of internal clock signals,
Converting the delayed plurality of internal clock signals into a plurality of short pulse clock signals; And
Simultaneously writing the odd data and the even data to a corresponding sense amplifier based on the short pulse clock signal
Data writing method comprising a. 의사 스태틱 랜덤 액세스 메모리에 있어서,
기본 주기를 가지는 기본 클록 신호 및 칩 인에이블 신호를 수신하는 것에 이용되는 제어기;
상기 제어기에 결합되어, 상기 제어기에 의해 송신된 기입 커맨드 인에이블 신호에 근거하여 상기 기본 주기의 간격으로 복수의 내부 클록 신호를 순차 발생하는 것에 이용되는 내부 클록 제너레이터; 및
상기 제어기 및 상기 내부 클록 제너레이터에 결합되어, 상기 복수의 내부 클록 신호에 근거하여 기입 데이터를 적어도 하나의 센스 앰프에 기입하는 것에 이용되는 기입 버퍼
를 포함하고,
리프레쉬 경합 신호가 유효로 될 때, 상기 내부 클록 제너레이터는,
상기 복수의 내부 클록 신호를 지연시키는,
의사 스태틱 랜덤 액세스 메모리.In the pseudo static random access memory,
A controller used to receive a basic clock signal and a chip enable signal having a basic period;
An internal clock generator coupled to the controller and used for sequentially generating a plurality of internal clock signals at intervals of the basic period based on a write command enable signal transmitted by the controller; And
A write buffer coupled to the controller and the internal clock generator and used for writing write data to at least one sense amplifier based on the plurality of internal clock signals
Including,
When the refresh contention signal becomes valid, the internal clock generator,
Delaying the plurality of internal clock signals,
Pseudostatic random access memory. 제8항에 있어서,
각 내부 클록 신호의 주기는,
동일하고, 상기 기본 주기의 정수 배인, 의사 스태틱 랜덤 액세스 메모리.The method of claim 8,
The period of each internal clock signal is,
The pseudo-static random access memory that is the same and is an integer multiple of the basic period. 제8항에 있어서,
상기 제어기는, 클록 버퍼를 포함하고,
상기 클록 버퍼는,
상기 칩 인에이블 신호 및 상기 기본 클록 신호에 근거해 상기 칩 인에이블 신호가 유효로 되어 있는 시간 구간에서 정기준 클록 신호 및 역기준 클록 신호를 발생하는
의사 스태틱 랜덤 액세스 메모리.The method of claim 8,
The controller includes a clock buffer,
The clock buffer,
Generating a positive reference clock signal and an inverse reference clock signal in a time interval in which the chip enable signal is valid based on the chip enable signal and the basic clock signal.
Pseudostatic random access memory. 제10항에 있어서,
상기 내부 클록 제너레이터는,
상기 기입 커맨드 인에이블 신호 및 상기 역기준 클록 신호에 근거하여 상기 기본 주기의 간격으로 복수의 내부 클록 인에이블 신호를 순차 발생하는 인에이블 신호 발생 회로;
상기 인에이블 신호 발생 회로에 결합되어, 상기 복수의 내부 클록 인에이블 신호 및 상기 정기준 클록 신호에 근거하여 상기 복수의 내부 클록 신호를 발생하는 내부 클록 발생 회로; 및
상기 내부 클록 발생 회로에 결합되어, 상기 리프레쉬 경합 신호가 유효로 되어 있을 때, 상기 복수의 내부 클록 신호를 지연시키는 딜레이 회로
를 포함하는 의사 스태틱 랜덤 액세스 메모리.The method of claim 10,
The internal clock generator,
An enable signal generation circuit for sequentially generating a plurality of internal clock enable signals at intervals of the basic period based on the write command enable signal and the inverse reference clock signal;
An internal clock generation circuit coupled to the enable signal generation circuit to generate the plurality of internal clock signals based on the plurality of internal clock enable signals and the positive reference clock signal; And
Delay circuit coupled to the internal clock generation circuit to delay the plurality of internal clock signals when the refresh contention signal is valid
Pseudo static random access memory comprising a. 제11항에 있어서,
상기 기입 데이터는, 홀수 데이터 및 짝수 데이터를 포함하고,
상기 딜레이 회로는,
상기 복수의 내부 클록 신호를 복수의 단펄스 클록 신호로 변환하고, 상기 단펄스 클록 신호를 상기 기입 버퍼로 송신하고,
상기 기입 버퍼는,
상기 단펄스 클록 신호에 근거하여 상기 홀수 데이터 및 상기 짝수 데이터를 대응하는 센스 앰프에 동시에 기입하는
의사 스태틱 랜덤 액세스 메모리.The method of claim 11,
The write data includes odd data and even data,
The delay circuit,
Converting the plurality of internal clock signals into a plurality of short pulse clock signals, and transmitting the short pulse clock signals to the write buffer,
The write buffer,
Simultaneously writing the odd data and the even data to a corresponding sense amplifier based on the short pulse clock signal
Pseudostatic random access memory. 제8항에 있어서,
상기 제어기는,
상기 칩 인에이블 신호의 트리거에 근거해 인에이블 단펄스 신호를 발생하는 것에 이용되는 제어 논리 회로와,
상기 제어 논리 회로에 결합되어, 리프레쉬 동작을 실행하는 것을 나타내는 리프레쉬 신호 및 상기 인에이블 단펄스 신호를 수신하고, 상기 칩 인에이블 신호 및 상기 리프레쉬 신호에 근거해 상기 인에이블 단펄스 신호가 발생될 때에 상기 리프레쉬 경합 신호를 유효로 하는 것에 이용되는 리프레쉬 경합 판단 회로
를 포함하는 의사 스태틱 랜덤 액세스 메모리.The method of claim 8,
The controller,
A control logic circuit used to generate an enable short pulse signal based on a trigger of the chip enable signal;
When coupled to the control logic circuit to receive a refresh signal indicating executing a refresh operation and the enable short pulse signal, and when the enable short pulse signal is generated based on the chip enable signal and the refresh signal Refresh contention determination circuit used to validate the refresh contention signal
Pseudo static random access memory comprising a.
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