KR102040692B1 - 공급 전압을 안정화시키기 위한 디바이스 및 방법 - Google Patents

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Abstract

특정 구현에서, 공급 전압을 안정화시키기 위한 장치는 제1 전류 소스, 제2 전류 소스, 및 제어 회로를 포함한다. 제1 전류 소스는 검출 신호에 응답하며, 출력 노드를 통해 전압 조절기 회로에 커플링된 출력을 갖는다. 제2 전류 소스가 또한 출력 노드에 커플링된다. 제어 회로는 검출 신호에 응답하는 입력 및 제2 전류 소스에 커플링된 출력을 포함한다. 제어 회로는, 검출 신호의 지연된 버전에 기반하여 제2 전류 소스를 인에이블링시키도록 구성된다.

Description

공급 전압을 안정화시키기 위한 디바이스 및 방법
[0001] 본 출원은 2016년 9월 21일자로 출원된 미국 특허 출원 제 15/272,110호를 우선권으로 주장하며, 그 특허 출원의 전체 내용들은 인용에 의해 본 명세서에 포함된다.
[0002] 본 개시내용은 일반적으로 공급 전압을 안정화시키기 위한 디바이스들 및 방법들에 관한 것이다.
[0003] 기술에서의 발전은 더 작고 더 강력한 컴퓨팅 디바이스들을 초래했다. 예컨대, 모바일 및 스마트 폰들, 태블릿들 및 랩톱 컴퓨터들과 같은 무선 텔레폰들을 포함하는 다양한 휴대용 개인 컴퓨팅 디바이스들은 소형이고, 경량이며 사용자들에 의해 용이하게 휴대된다. 이들 디바이스들은 무선 네트워크들을 통해 음성 및 데이터 패킷들을 통신할 수 있다. 추가로, 많은 그러한 디바이스들은 디지털 스틸 카메라, 디지털 비디오 카메라, 디지털 레코더, 및 오디오 파일 플레이어와 같은 부가적인 기능을 포함한다. 또한, 그러한 디바이스들은, 인터넷에 액세스하기 위해 사용될 수 있는 웹 브라우저 애플리케이션과 같은 소프트웨어 애플리케이션들을 포함하는 실행가능한 명령들을 프로세싱할 수 있다. 이로써, 이들 디바이스들은 상당한 컴퓨팅 및 네트워킹 능력들을 포함할 수 있다.
[0004] 전압 변동들을 감소시키기 위해, 그러한 디바이스들은 전압 조절기들을 이용하는 프로세서 코어들을 포함한다. 전압 조절기는 간단한 피드-포워드 설계일 수 있거나 또는 네거티브 피드백 제어 루프들을 포함할 수 있다. 설계에 의존하여, 전압 조절기는 하나 이상의 교류(AC) 또는 직류(DC) 전압들을 조절하기 위해 사용될 수 있다. 전압 조절기들, 이를테면 벅(buck) 조절기들은 로드 전류에서의 급격한 스텝(step)들로 인해 수용가능하지 않은 전압 "드룹(droop)"을 나타낼 수 있다. 예컨대, 프로세서 코어가 "파워 업(power up)"될 경우, 큰 로드 전류는 공급 전압으로 하여금, 전압 조절기가 전압을 안정화시키기에 충분한 전류를 제공할 수 있을 때까지 드롭(drop)되게 할 수 있다. 큰 전압 드룹은 조절된 공급 전압으로 하여금 회로 동작에 대한 최소의 요구되는 레벨들 미만으로 떨어지게 할 수 있다.
[0005] 본 개시내용의 일 구현에 따르면, 공급 전압을 안정화시키기 위한 장치는 제1 전류 소스, 제2 전류 소스, 및 제어 회로를 포함한다. 제1 전류 소스는 검출 신호에 응답하며, 출력 노드를 통해 전압 조절기 회로에 커플링된 출력을 갖는다. 제2 전류 소스가 또한 출력 노드에 커플링된다. 제어 회로는 검출 신호에 응답하는 입력 및 제2 전류 소스에 커플링된 출력을 포함한다. 제어 회로는, 검출 신호의 지연된 버전에 기반하여 제2 전류 소스를 인에이블링시키도록 구성된다.
[0006] 본 개시내용의 다른 구현에 따르면, 방법은 제어 회로에서 검출 신호를 수신하는 단계를 포함한다. 검출 신호는, 전압 조절기 회로의 출력 전압이 임계 전압 미만이라는 것을 표시한다. 방법은 또한, 검출 신호에 응답하는 제1 전류 소스를 인에이블링시키는 단계 및 검출 신호의 지연된 버전에 대한 응답으로 제2 전류 소스를 인에이블링시키는 단계를 포함한다.
[0007] 본 개시내용의 다른 구현에 따르면, 장치는 출력 노드에 제1 전류를 제공하기 위한 수단을 포함한다. 제1 전류를 제공하기 위한 수단은 검출 신호에 응답하며, 출력 노드를 통해, 출력 노드에서의 전압을 조절하기 위한 수단에 커플링된다. 장치는 또한, 출력 노드에 제2 전류를 제공하기 위한 수단을 포함한다. 장치는, 검출 신호의 지연된 버전에 기반하여 제2 전류를 제공하기 위한 수단을 인에이블링시키기 위한 수단을 더 포함한다.
[0008] 본 개시내용의 다른 구현에 따르면, 비-일시적인 컴퓨터-판독가능 매체는, 프로세서에 의해 실행될 경우, 프로세서로 하여금 검출 신호에 대한 응답으로 제1 전류 소스를 인에이블링시키는 것을 포함하는 동작들을 수행하게 하는 명령들을 포함한다. 검출 신호는, 전압 조절기 회로의 출력 전압이 임계 전압 미만이라는 것을 표시한다. 동작들은 또한, 검출 신호의 지연된 버전에 대한 응답으로 제2 전류 소스를 인에이블링시키는 것을 포함한다.
[0009] 도 1은 출력 전압 드룹을 감소시키도록 동작가능한 시스템의 다이어그램이다.
[0010] 도 2는 도 1의 시스템에 포함될 수 있는, 공급 전압을 안정화시키기 위한 디바이스의 회로 다이어그램이다.
[0011] 도 3은 공급 전압을 안정화시키기 위한 디바이스의 다른 예시적인 예의 다이어그램이다.
[0012] 도 4는 공급 전압을 안정화시키기 위한 디바이스의 전류 소스의 예시적인 예의 다이어그램이다.
[0013] 도 5는 전압 조절기 회로의 출력 노드에 전류를 제공하기 위한 방법이다.
[0014] 도 6은 출력 전압 드룹을 감소시키도록 동작가능한 컴포넌트들을 포함할 수 있는 디바이스의 블록 다이어그램이다.
[0015] 본 개시내용의 특정한 구현들은 도면들을 참조하여 아래에서 설명된다. 설명에서, 공통 피처들은 도면들 전반에 걸쳐 공통 참조 번호들에 의해 지정된다.
[0016] 도 1을 참조하면, 출력 전압 드룹을 감소시키도록 동작가능한 시스템(100)이 도시된다. 시스템(100)은, 전압 조절기 회로(102), 검출 회로(104), 공급 전압 안정화 회로(106), 및 로드(108)를 포함한다. 전압 조절기 회로(102)는 출력 노드(110)에서의 전압을 조절하도록 구성될 수 있다. 공급 전압 안정화 회로(106)는 출력 노드(110)에서의 전압의 급작스러운 드롭에 대한 응답으로 출력 노드(110)에 대한 전류(190)를 신속하게 램프 업(ramp up)시키도록 구성될 수 있다. 예컨대, 로드(108)를 통한 로드 전류가, 전압 조절기 회로(102)의 트랜션트(transient) 응답이 증가된 로드 전류를 수용할 수 있는 것보다 더 빠르게 증가할 경우, 출력 노드(110)에서의 전압이 드롭된다. 전압 드롭에 대한 응답으로, 공급 전압 안정화 회로(106)는, 출력 노드(110)에서의 전압이 안정화될 때까지 전류(190)를 증가시킬 수 있고, 이어서, 전압 조절기 회로(102)가 증가된 로드 전류에 적응될 때 전류(190)를 램프 다운(ramp down)시킬 수 있다. 공급 전압 안정화 회로(106)는 또한, ATRA(asynchronous transient response accelerator)(106)로 본 명세서에서 지칭된다.
[0017] 전압 조절기 회로(102)는, 출력 노드(110)에 커플링되고 조절기 피드백 부분(172)으로부터의 제어 신호(137)에 응답하는 조절기 공급 부분(170)을 포함할 수 있다. 몇몇 구현들에서, 전압 조절기 회로(102)는 벅 조절기를 포함하거나 또는 그에 대응할 수 있다.
[0018] 조절기 공급 부분(170)은, 풀-업(pull-up) 트랜지스터(124)의 게이트 및 풀-다운(pull-down) 트랜지스터(126)의 게이트에 커플링된 게이트 드라이버 회로(120)를 포함한다. 인덕터(140)의 제1 단자는 트랜지스터들(124, 126)의 드레인들에 커플링되고, 인덕터(140)의 제2 단자는 출력 노드(110)에 커플링된다. 커패시터(142)의 제1 단자는 출력 노드(110)에 커플링되고, 커패시터(142)의 제2 단자는 접지에 커플링된다.
[0019] 게이트 드라이버 회로(120)는 제어 신호(137)에 대한 응답으로 트랜지스터들(124, 126) 각각을 선택적으로 활성화 및 비활성화시키도록 구성된다. 예컨대, 게이트 드라이버 회로(120)는, 풀-업 트랜지스터(124)를 활성화시키고 풀-다운 트랜지스터(126)를 비활성화시킴으로써 제어 신호(137)가 제1 전압 레벨(예컨대, 로지컬 하이(high) 전압)을 갖는 동안 인덕터(140)를 공급 전압(Vin)에 커플링시키고, 그리고 풀-업 트랜지스터(124)를 비활성화시키고 풀-다운 트랜지스터(126)를 활성화시킴으로써 제어 신호(137)가 제2 전압 레벨(예컨대, 로지컬 로우(low) 전압)을 갖는 동안 인덕터(140)를 접지에 커플링시키도록 구성될 수 있다.
[0020] 조절기 피드백 부분(172)은 출력 노드(110)에 커플링되며, 출력 노드(110)에서의 전압에 기반한 듀티 사이클을 갖는 펄스-폭 변조(PWM) 신호로서 제어 신호(137)를 생성하도록 구성된다. 조절기 피드백 부분(172)은, 제1 전압(V1)과 기준 전압(Vref) 사이의 차이에 기반하여 전압(Vcomp)(135)을 생성하도록 구성되는 전압 생성기 회로(102)에 대한 에러 증폭기(132)를 포함한다. 저항기(134) 및 커패시터들(136, 138)은 저항기들(144, 146) 및 커패시터(148)와 함께, 에러 증폭기(132)에 대한 타입 III 보상 네트워크를 구현하도록 구성된 보상 컴포넌트들이다.
[0021] 전압 조절기 회로(102)는 또한, 비교기 회로(128), 클록 및 램프 생성기(130), 및 펄스-폭 변조(PWM) 래치(latch)(122)를 포함한다. 비교기 회로(128)의 제1 입력 단자는 클록 및 램프 생성기(130)에 의해 생성된 램프 전압(Vramp)(131)을 수신하도록 커플링되고, 비교기 회로(128)의 제2 입력 단자는 에러 증폭기(132)로부터 Vcomp(135)를 수신하도록 커플링된다. Vramp(131)는, 낮은 전압 레벨로부터 증가하고 높은 전압 레벨에 도달한 이후 (낮은 전압 레벨로) 리세팅되는 전압 레벨을 가질 수 있다. 따라서, Vramp(131)는 연속적인 방식으로 끊임없이 증가, 리세팅 및 반복될 수 있다.
[0022] 비교기 회로(128)는, 램핑 전압(Vramp)(131)이 Vcomp(135)보다 낮은 동안 낮은 전압을 출력하고 Vramp(131)가 Vcomp(135)를 초과하는 경우 높은 전압으로 트랜지션함으로써 펄스 폭 변조된 신호(V2)를 생성할 수 있다. PWM 래치(122)는, 비교기 회로(128)의 출력(V2) 및 클록 및 램프 생성기(130)로부터의 클록 신호(129)에 응답하며, 제어 신호(137)를 출력하도록 구성된 S-R(set-reset) 플립-플롭을 포함할 수 있다. 동작의 예시적인 예로서, 클록 신호(129)는 먼저 PWM 래치(122)를 셋팅할 수 있고, PWM 래치(122)는 이어서 풀-업 트랜지스터(124)를 턴 온시킨다. Vramp 신호(131)는 PWM 래치(122)가 셋팅되는 것과 동시에(예컨대, 시간 상 적어도 부분적으로 중첩하여) 자신의 가장 낮은 값으로부터 증가하기 시작할 수 있다. Vramp(131)의 전압이 Vcomp(135) 초과로 상승되는 것에 대한 응답으로, 비교기 회로(128)의 출력(V2)은 로지컬 하이 전압으로 트랜지션된다. 출력(V2)의 트랜지션은 PWM 래치(122)를 리셋팅하며, PWM 래치(122)는 풀-업 트랜지스터(124)를 턴 오프시키고 풀-다운 트랜지스터(126)를 턴 온시킨다. 에러 증폭기(132)는, 출력(110)에서의 전압이 기준 전압(Vref)과 대략적으로 동일(또는 동일)한 결과를 초래하는 PWM 듀티 사이클을 생성하기 위해 Vcomp(135)를 느리게(Vramp 신호(131)가 얼마나 빠르게 슬루(slew)되는지와 비교하여 느리게) 조정한다.
[0023] 검출 회로(104)는 또한 "드룹 비교기"로 지칭될 수 있다. 검출 회로(104)는 비교기 회로(150) 및 비교기 회로(152)를 포함한다. 출력 노드(110)는 비교기 회로(150)의 제1 입력 단자에 그리고 비교기 회로(152)의 제2 입력 단자에 커플링된다. 비교기 회로(150)의 제2 입력 단자는 임계 전압(VthHi)(예컨대, "높은" 임계 전압)을 수신하도록 커플링되고, 비교기 회로(150)의 제1 입력 단자는 다른 임계 전압(VthLow)(예컨대, "낮은" 임계 전압)을 수신하도록 커플링된다. 비교기 회로(152)는, 출력 노드(110)에서의 전압이 VthLow 보다 낮은 것에 대한 응답으로 검출 신호(112)를 생성(예컨대, 로지컬 하이 전압을 출력)하도록 구성된다. 비교기 회로(152)는, 출력 노드(110)에서의 전압이 VthHi 보다 큰 것에 대한 응답으로 리셋 신호(114)를 생성(예컨대, 로지컬 하이 전압을 출력)하도록 구성될 수 있다.
[0024] ATRA(106)는 검출 회로(104)로부터 검출 신호(112) 및 리셋 신호(114)를 수신하고 클록 및 램프 생성기(130)로부터 클록 신호(SlowClk)(133)를 수신하도록 커플링될 수 있다. ATRA(106)는 제1 전류 소스(111) 및 제2 전류 소스(121)를 포함하는 다수의 전류 소스들(109)을 포함한다. 예시적인 구현에서, 전류 소스들(109)(예컨대, 제1 전류 소스(111) 및 제2 전류 소스(121))은 p-타입 금속 산화물 반도체(PMOS) 트랜지스터들을 포함한다.
[0025] ATRA(106)는 검출 신호(112)에 대한 응답으로 전류 소스들(109)을 순차적으로 활성화시키도록 구성될 수 있다. 예컨대, 제1 전류 소스(111)는 검출 신호, 이를테면 출력 노드(110)에서의 전압이 VthLow 보다 낮다는 것을 표시하는 검출 신호(112)에 대한 응답으로 제1 전류(I1)(191)를 생성하도록 구성된다. 제2 전류 소스(121)는 검출 신호의 지연된 버전에 대한 응답으로 제2 전류(I2)(192)를 생성하도록 구성된다. 예컨대, 검출 신호의 지연된 버전은 도 2를 참조하여 더 상세히 설명되는 바와 같이, 검출 신호에 응답하는 지연 엘리먼트, 이를테면 하나 이상의 버퍼들에 의해 생성될 수 있다. 다수의 전류 소스들(109)은, 검출 신호의 하나 이상의 다른 지연된 버전들에 대한 응답으로 각각의 전류를 생성하도록 각각 구성된 하나 이상의 부가적인 전류 소스들(도시되지 않음)을 포함할 수 있다. 다수의 전류 소스들(109)로부터의 (존재한다면) 결합된 전류가 전류(190)로서 출력 노드(110)에 제공된다. ATRA(106)의 예시적인 구현들은 도 2 내지 도 4를 참조하여 더 상세히 설명된다.
[0026] ATRA(106)는 클록 신호, 이를테면 클록 및 램프 생성기(130)로부터 수신된 클록 신호(133)에 기반하여 다수의 전류 소스들(109)을 비활성화시키도록 구성될 수 있다. 예컨대, ATRA(106)는, 출력 노드(110)에서의 전압이 VthLow 보다 낮다는 것을 검출 신호(112)가 표시하는 동안, 부가적인 전류 소스들을 순차적으로 계속 활성화시켜 전류(190)를 증가시키도록 구성될 수 있다. 출력 노드(110)에서의 전압이 VthLow 초과로 상승되었다는 것을 검출 신호(112)가 표시하는 것에 대한 응답으로, ATRA(106)는 부가적인 전류 소스들을 활성화시키는 것을 중단하도록 구성될 수 있고, 활성화된 전류 소스들을 순차적으로 비활성화시키기 시작하여, 클록 신호(133)의 사이클들에 대응할 수 있는 일련의 단계들에서 전류(190)를 감소시킬 수 있다.
[0027] 동작 동안, 출력 노드(110)에서의 전압은 정상-상태 동작 동안 전압 조절기 회로(102)에 의해 실질적으로 일정한 전압 레벨로 유지될 수 있다. 검출 회로(104)의 신호들(112, 114)은, 출력 노드(110)에서의 전압이 VthLow 미만이 아니고 VthHi 초과가 아니라는 것을 표시할 수 있다(예컨대, 검출 신호(112) 및 리셋 신호(114) 둘 모두는 로지컬 로우 전압들임). ATRA(106)의 전류 소스들(109)은 비활성화되며, 실질적으로 어떠한 전류도 ATRA(106)의 출력 단자(Vout)로부터 출력 노드(110)로 흐르지 않는다.
[0028] 로드(108)에 제공되는 로드 전류의 급작스러운 증가는 정상-상태 동작을 방해할 수 있다. 예컨대, 로드(108)는 저전력 모드로부터 활성 모드로 트랜지션하는 하나 이상의 프로세서 코어들, 이를테면 실질적으로 동시에 활성 모드로 트랜지션하는 다수의 코어들을 포함할 수 있다. 로드 전류의 급작스러운 증가는, 전압 조절기 회로(102)의 커패시터(142)로부터 전하를 고갈(drain)시키며, 조절기 피드백 부분(172)이 부가적인 전류를 출력 노드(110)에 제공하기 위해 제어 신호(137)를 조절할 수 있는 것보다 더 신속하게 출력 노드(110)에서의 전압을 낮춘다. 출력 노드(110)에서의 전압이 VthLow 미만으로 떨어질 경우, 검출 회로(104)는 전압 드롭을 표시하는 검출 신호(112)를 생성한다(예컨대, 로지컬 로우 전압으로부터 로지컬 하이 전압으로 검출 신호(112)를 트랜지션함).
[0029] ATRA(106)는, 다수의 전류 소스들(109)의 전류 소스들을 순차적으로 활성화시킴으로써 전압 드롭을 표시하는 검출 신호(112)에 응답할 수 있다. 예컨대, ATRA(106)는 전류(I1)(191)를 전류(190)로서 출력 노드(110)에 제공하기 위해 전류 소스(111)를 활성화시킬 수 있다. 짧은 지연 이후, 검출 신호(112)가 전압 드롭을 계속 표시하면, ATRA(106)는 결합된 전류(I1(191)+I2(192))를 전류(190)로서 출력 노드(110)에 제공하기 위해 제2 전류 소스(121)를 활성화시킬 수 있다. ATRA(106)는, 검출 신호(112)가 전압 드롭을 표시하는 동안, 출력 노드에 대한 전류(190)를 증가시키기 위해 부가적인 전류 소스들을 계속 활성화시킬 수 있다. 그 결과, 전류 소스들(109) 중 더 많은 수가 활성화됨에 따라, 출력 전류(190)는 전류를 증가시키는 일련의 단계들에서 증분 또는 "램프 업"될 수 있다. 출력 전류(190)는 로드(108)에 제공되는 로드 전류에 기여할 수 있거나, 커패시터(142)를 재충전시키는 것에 기여할 수 있거나, 또는 이들의 조합이 이루어질 수 있다.
[0030] 출력 노드(110)에서의 전압이 VthLow 보다 낮지 않다고 검출 회로(104)가 검출할 경우, 검출 회로(104)는 (예컨대, 로지컬 하이 전압으로부터 로지컬 로우 전압으로 검출 신호(112)를 트랜지션함으로써) 검출 신호(112)를 조정한다. ATRA(106)는, 전류 소스들의 순차적인 활성화를 중단시킴으로써, 출력 노드(110)에서의 전압이 VthLow 보다 낮지 않다는 것을 표시하는 검출 신호(112)에 응답할 수 있다. 활성화되었던 전류 소스들은 활성화되게 유지되는 반면, 비활성 전류 소스들은 비활성으로 유지된다. 그 결과, 전류(190)는 검출 신호(112)의 트랜지션 직후 실질적으로 변경되지 않을 수 있다. ATRA(106)는, ATRA(106)가 전류 소스들을 활성화시켰던 것보다 더 느린 레이트로 전류 소스들을 비활성화시키기 시작할 수 있다. 전류 소스들을 비활성화시키는 레이트는, 전류 소스들의 비활성화로부터 초래되는 전류의 변화들을 조정하기 위해 전압 조절기 회로(102)의 추정된 또는 예측된 속도에 기반할 수 있다.
[0031] 몇몇 조건들 하에서, 출력 노드(110)에서의 전압은 VthHi를 초과할 수 있다. 예컨대, 로드(108)는, 저전력 모드로부터 활성 모드로 트랜지션하고, 이어서 다시 저전력 모드로 신속하게 트랜지션하는 프로세서 코어를 포함할 수 있다. 프로세서가 활성 모드로 트랜지션하는 것으로부터 초래되는 증가된 로드 전류에 대한 응답으로, ATRA(106)는 전류(190)를 신속하게 랩프 업시킨다. 프로세서가 다시 저전력 모드로 트랜지션할 시에, ATRA(106)에 의해 제공된 전류(190)는 로드(108)에 의해 더 이상 소비되지 않고, 대신 커패시터(142)를 충전시켜, 출력 노드(110)에서의 전압을 VthHi 초과로 이끌 수 있다. 출력 노드(110)에서의 전압이 VthHi를 초과한다는 것을 표시하는 리셋 신호(114)에 대한 응답으로, ATRA(106)는 전류(190)를 종료시키기 위해 (클록 신호(133)에 기반하여 순차적이기보다는) 실질적으로 동시에 전류 소스들(109) 모두를 비활성화시킬 수 있다.
[0032] 따라서, 도 1의 시스템(100)은 출력 노드(110)에서의 급작스러운 전압 드롭에 대한 응답으로 전류를 출력 노드(110)에 제공하기 위해 ATRA(106)를 이용할 수 있다. ATRA(106)는 전압 조절기 회로(102)보다 전압 드롭에 더 신속하게 응답할 수 있으며, 전류(190)를 출력 노드(110)에 제공하여, 전압 조절기 회로(102)가 전압 드롭을 야기했던 로드(108)의 증가된 전류를 수용하기 위해 조정함에 따라 전류(190)의 양을 감소시킨다. 예컨대, ATRA(106)는, 전압 조절기 회로(102)의 출력 전압에 대한 원치않는 잡음을 생성하지 않으면서 그리고 로드 전류를 전압 조절기 회로(102)로 효율적으로 이동시키면서, 로드 전류에서의 급격한 "스텝들"에 대한 수용가능하지 않은 드룹을 방지하기 위해 적절한 "온-다이(on-die)" 전류 공급을 제공할 수 있다. 따라서, ATRA(106)는 디지털 회로들(예컨대, 프로세서 코어)이 "크러싱(crash)"되거나 또는 개선된 회로 동작에 대한 최소의 요구되는 레벨들 미만으로 떨어지는 것을 방지할 수 있다. 추가로, 전압 드롭들에 대한 신속한 응답을 제공함으로써, ATRA(106)는, 로드 전류에서의 급격한 스텝들을 수용하기 위해 큰 오프-칩(off-chip) 커패시터를 사용하는 시스템들과 비교하여, 시스템(100)의 전체 비용 및 사이즈를 감소시키기 위해 시스템(100)이 더 작은 온-다이 커패시터(142)를 사용하여 설계될 수 있게 할 수 있다.
[0033] 예시하자면, 최대 로드 전류 스텝, 전압 조절기(102)의 출력 커패시턴스, 및 전류 소스들(109)을 활성화시키기 위한 지연 시간들(예컨대, ATRA(106)의 지연 버퍼들의 그리고 비교기 회로(152)의 지연) 사이의 관계는 시스템(100)의 설계 동안, 이를테면 로드 커패시터(142)의 사이즈(예컨대, 커패시턴스)를 결정할 경우 사용될 수 있다. 예컨대, 로드 커패시터(142)의 사이즈를 결정하기 위한 하나의 추정은 Cload >= Iload * Tdelay * N / (VthLow ― VminOp) 로서 표현될 수 있으며, 여기서, Iload는 가장 큰 로드 전류 스텝이고, Tdelay는 ATRA(106)의 지연 버퍼들의 그리고 비교기 회로(152)의 지연이고, N은 (도 2 및 도 3을 참조하여 더 상세히 설명되는) ATRA(106)의 전류 소스들 또는 스테이지들의 수이며, VminOp는 전압 조절기 회로(102)의 출력 전압(Vout)에 대한 최소의(예컨대, 가장 낮은) 허용가능 전압 레벨이다.
[0034] 전압 조절기 회로(102)가 벅 조절기를 포함하는 것으로 설명되지만, 다른 구현들에서, 전압 조절기 회로(102)는 임의의 다른 타입의 전압 조절기를 포함할 수 있다. ATRA(106)가 2개의 전류 소스들(109)을 포함하는 것으로 도시되지만, ATRA(106)는 3개, 4개, 10개, 또는 임의의 다른 수의 전류 소스들(109)을 사용하여 구현될 수 있다. 클록 신호(133)가 클록 및 램프 생성기(130)에 의해 생성되는 것으로 도시되지만, 다른 구현들에서, 클록 신호(133)는 ATRA(106) 내의 또는 외부의 다른 컴포넌트(이를테면, 링 오실레이터 회로)에 의해 생성될 수 있다. 몇몇 구현들에서, 이를테면 활성화된 전류 소스들이 다른 신호에 기반하여 비활성화된 일 구현에서, 클록 신호(133)가 생략될 수 있다. 예컨대, 활성화된 전류 소스들은, (예컨대, 출력 노드(110)에서의 전압이 VthLow 초과로 상승될 경우) 검출 신호(112)의 비활성화에 기반하여, 리셋 신호(114)의 활성화에 기반하여, 또는 하나 이상의 다른 신호들(도시되지 않음)에 기반하여 비활성화될 수 있다. 예시하자면, 모든 활성화된 전류 소스들은 검출 신호(112)의 하이-로우 전압 트랜지션에 대한 응답으로 비활성화될 수 있다. 다른 예로서, 활성화된 전류 소스들은 검출 신호(112)의 하나 이상의 지연된 버전들의 하이-로우 전압 트랜지션들에 기반하여 순차적으로 비활성화될 수 있다. 검출 회로(104)가 리셋 신호(114)를 생성하는 것으로 도시되고, ATRA(106)가 리셋 신호(114)에 응답하는 것으로 도시되지만, 다른 구현들에서, 리셋 신호(114)가 생략될 수 있다.
[0035] 도 2를 참조하면, ATRA(106)의 특정 구현의 회로 다이어그램이 도시된다. ATRA(106)는 다수의 전류 소스들(109) 및 복수의 제어 회로들을 포함한다. 예컨대, ATRA(106)는 전류 소스(111), 전류 소스(121), 전류 소스(231), 전류 소스(241), 및 전류 소스(251)를 포함한다. 5개의 전류 소스들이 도시되지만, 다른 구현들에서, ATRA(106)는 부가적인(또는 더 적은) 전류 소스들을 포함할 수 있다. 제어 회로(220)는 전류 소스(121)에 커플링되고, 제어 회로(230)는 전류 소스(231)에 커플링되고, 제어 회로(240)는 전류 소스(241)에 커플링되며, 제어 회로(250)는 전류 소스(251)에 커플링된다. 4개의 제어 회로들이 도시되지만, 다른 구현들에서, ATRA(106)는 부가적인(또는 더 적은) 제어 회로들을 포함할 수 있다.
[0036] 몇몇 구현들에 따르면, 각각의 전류 소스(111, 121, 231, 241, 251)는 PMOS 트랜지스터를 포함할 수 있다. 예컨대, 각각의 전류 소스(111, 121, 231, 241, 251)는 PMOS 트랜지스터를 포함하는 전류 미러링 타입의 전류 소스를 포함할 수 있다. 대안적으로 도 2에 예시된 바와 같이, 각각의 전류 소스(111, 121, 231, 241, 251)는 전압 제어 저항기로서 실질적으로 동작되는 PMOS 트랜지스터를 포함할 수 있다. 주어진 게이트-소스 전압(Vgs) 및 드레인-소스 전압(Vds)에서, PMOS 전계 효과 트랜지스터(FET)는 특정 저항을 갖도록 사이징(size)될 수 있다. 따라서, PMOS FET는 특정 양의 드레인 전류를 생성하도록 구성/사이징될 수 있다. 그러나, Vds, 또는 Vheadroom(예컨대, Vdd ― Vout)가 변하면, 드레인 전류가 또한 변한다. 도 4는, Vds 또는 Vheadroom가 변하면, 실질적으로 일정한 드레인 전류를 제공하도록 구성된 회로의 일 예를 제공한다.
[0037] 전류 소스(111)의 소스는 공급 전압(Vdd)에 커플링되고, 전류 소스(111)의 드레인은 출력 노드(110)에 커플링된다. 전류 소스(111)는 전류 소스(111)의 게이트에 커플링된 인버터(216)를 통해 검출 신호(112)에 응답한다. 인버터(216)는 검출 신호(112)를 인버팅시키고 인버팅된 신호를 전류 소스(111)의 게이트에 제공하도록 구성될 수 있다. 예시하자면, 검출 신호(112)가 로지컬 하이 전압 레벨을 가지면, 인버터(216)는 로지컬 로우 전압 레벨을 갖는 신호를 전류 소스(111)의 게이트에 제공할 수 있다. 로지컬 로우 전압 레벨을 갖는 신호를 수신하는 것에 대한 응답으로, 전류 소스(111)는, 제1 전류(I1)(191)를 생성하도록 출력 노드(110)를 공급 전압(Vdd)에 커플링시키는 풀-업 트랜지스터로서 동작할 수 있다. 위에서 설명된 바와 같이, 출력 노드(110)의 전압이 임계 전압(VthLow) 미만이면, 검출 신호(112)는 로지컬 하이 전압 레벨을 가질 수 있다. 따라서, 출력 노드(110)의 전압이 임계 전압(VthLow) 미만이면, 전류 소스(111)는 제1 전류(I1)(191)를 출력 노드(110)에 제공하도록 동작할 수 있다.
[0038] 제어 회로(220)는 지연 엘리먼트(217), 로지컬 NOR 게이트(222), 플립-플롭(224), 로지컬 AND 게이트(226), 및 멀티플렉서(MUX)(228)를 포함한다. 지연 엘리먼트(217)는 검출 신호(112)를 지연시키고, 검출 신호의 제1 지연된 버전(202)을 생성하도록 구성될 수 있다. 예컨대, 지연 엘리먼트(217)는 하나 이상의 직렬로 커플링된 버퍼들, 인버터들, 또는 이들의 조합을 포함할 수 있다.
[0039] MUX(228)는 제1 입력에서 검출 신호의 제1 지연된 버전(202)을 수신하고 제2 입력에서 검출 신호(112)를 수신하도록 커플링된다. MUX(228)의 제어 입력은 플립-플롭(224)의 출력(Q)에 커플링된다. MUX(228)는 제어 입력의 값에 기반하여 검출 신호의 제1 지연된 버전(202) 또는 검출 신호(112)를 출력하도록 구성된다.
[0040] AND 게이트(226)는 MUX(228)의 출력에 커플링된 제1 입력을 갖고, 검출 신호(112)를 수신하도록 커플링된 제2 입력을 갖는다. AND 게이트(226)의 출력은 NOR 게이트(222)의 입력에 커플링된다. AND 게이트(226)의 출력은 또한 플립-플롭(224)의 세팅된(S) 입력에 커플링된다.
[0041] NOR 게이트(222)는 AND 게이트(226)에 커플링된 제1 입력을 갖고, 플립-플롭(224)의 출력(Q)에 커플링된 제2 입력을 갖는다. NOR 게이트(222)의 출력은 전류 소스(121)의 제어 단자(예컨대, 게이트)에 커플링된다.
[0042] 플립-플롭(224)은 AND 게이트(226)에 커플링된 세팅된(S) 입력, 클록 신호(133)를 수신하도록 커플링된 클록(C) 입력, 제어 회로(230)의 출력에 커플링된 데이터(D) 입력, 및 인버터(218)를 통해 리셋 신호(114)("리셋 바(reset bar)" 신호)의 인버팅된 버전을 수신하도록 커플링된 활성-로우 리셋(RB) 입력을 갖는다. 플립-플롭(224)의 출력(Q)은 MUX(228)의 제어 입력 및 NOR 게이트(222)에 커플링된다.
[0043] 제어 회로(220)는 검출 신호의 제1 지연된 버전(202)에 기반하여 제2 전류(I2)(192)를 생성하기 위해 전류 소스(121)를 인에이블링(예컨대, 활성화)시키도록 구성된다. 예컨대, (활성-로우 리셋(RB) 입력이 로지컬 하이 값(HI)을 수신하도록) 플립-플롭(224)의 출력(Q), 검출 신호(112), 및 리셋 신호(114)가 로지컬 로우 값(LO)을 갖고, 검출 신호(112)가 LO로부터 HI로 트랜지션하는 경우, 검출 신호의 제1 지연된 버전(202)은 지연 엘리먼트(217)의 지연 이후 LO로부터 HI로 트랜지션한다. MUX(228)는 HI 신호를 AND 게이트(226)에 제공하기 위해 검출 신호의 제1 지연된 버전(202)을 출력한다. AND 게이트(226)에 대한 입력들 둘 모두가 HI이기 때문에, AND 게이트(226)의 출력은 HI로 트랜지션한다. NOR 게이트(222)는 (전류 소스(121)의 게이트에서의 LO 신호를 통해) 전류 소스(121)를 활성화시키기 위해 AND 게이트(226)로부터 출력된 HI에 응답한다. 부가적으로, 플립-플롭(224)의 S 입력에서 수신되는 AND 게이트(226)로부터 출력된 HI는 출력(Q)을 HI로 셋팅 및 유지한다. MUX(228)는 또한, 검출 신호의 제1 지연된 버전(202)을 제어 회로(230)에 출력한다.
[0044] 제어 회로(230)는, 제어 회로(230)로부터 검출 신호의 제1 지연된 버전(202)을 수신하도록 커플링되고, 검출 신호의 제2 지연된 버전(204)을 생성하도록 구성된 지연 엘리먼트(227)를 포함한다. 제어 회로(230)는 또한, 제어 회로(220)의 각각 MUX(228), AND 게이트(226), NOR 게이트(222), 및 플립-플롭(224)이 검출 신호의 제1 지연된 버전(202)에 대한 응답으로 전류 소스(121)를 활성화시키도록 구성되는 것과 유사한 방식으로, 검출 신호의 제2 지연된 버전(204)에 대한 응답으로 전류(I3)를 출력 노드(110)에 제공하기 위해 전류 소스(231)를 활성화시키도록 구성되는 MUX(238), AND 게이트(236), NOR 게이트(232), 및 플립-플롭(234)을 포함한다.
[0045] 다른 제어 회로들(240, 250)은 유사한 컴포넌트들을 포함할 수 있고, 제어 회로들(220, 230)과 실질적으로 유사한 방식으로 동작할 수 있다. 예컨대, 제어 회로(240)는 전류(I4)를 출력 노드(110)에 제공하기 위해 검출 신호의 제3 지연된 버전(206)에 기반하여 전류 소스(241)를 인에이블링시키도록 구성될 수 있다. 유사한 방식으로, 제어 회로(250)는 검출 신호의 제N 지연된 버전(도시되지 않음)에 기반하여 전류(IN+1)를 출력 노드(110)에 제공하기 위해 전류 소스(251)를 인에이블링시키도록 구성될 수 있다.
[0046] 따라서, 출력 노드(110)에서의 전압이 전압 임계치(VthLow) 미만으로 떨어지면, 검출 신호(112)는 로지컬 하이 전압 레벨을 가질 수 있으며, 전류 소스들(111, 121, 231, 241, 251)로 하여금, 지연 엘리먼트들(217, 227)과 연관된 지연 시간들 등에 기반하여 급속하게 연속적으로 활성화되게 할 수 있다. 특히, 전류 소스(111)는 검출 신호(112)에 대한 응답으로 전류(I1)(191)를 출력 노드(110)에 제공하도록 구성될 수 있다. 전류 소스(121) 및 제어 회로(220)는, 검출 신호의 제1 지연된 버전(202)에 대한 응답으로 전류(I2)(192)를 출력 노드(110)에 제공하도록 구성된 제1 증분 전류 스테이지(292)에 포함된다. 전류 소스(231) 및 제어 회로(230)는, 검출 신호의 제2 지연된 버전(204)에 대한 응답으로 전류(I3)를 출력 노드(110)에 제공하도록 구성된 제2 증분 전류 스테이지(294)에 포함된다. 전류 소스(241) 및 제어 회로(240)는, 검출 신호의 제3 지연된 버전(206)에 대한 응답으로 전류(I4)를 출력 노드(110)에 제공하도록 구성된 제3 증분 전류 스테이지(296)에 포함된다. 전류 소스(251) 및 제어 회로(250)는, 검출 신호의 제N 지연된 버전에 대한 응답으로 전류(IN+1)를 출력 노드(110)에 제공하도록 구성된 제N 증분 전류 스테이지(298)에 포함된다.
[0047] 4개의 증분 전류 스테이지들(292 내지 298)이 도시되지만, 다른 구현들에서, 임의의 수 "N"의 증분 전류 스테이지들이 ATRA(106)에 포함될 수 있으며, 여기서 N은 제로보다 큰 임의의 정수 값일 수 있다. 비-제한적인 예로서, N이 9와 동일하면, ATRA(106)에 9개의 증분 전류 스테이지들이 존재할 수 있다. 도 2에 예시된 바와 같이, 각각의 증분 전류 스테이지는, 검출 신호(112)의 각각의 지연된 버전에 대한 응답으로 증분 전류를 출력 노드(110)에 제공하도록 구성된 각각의 제어 회로 및 각각의 전류 소스를 포함한다. 검출 신호(112)가 복수의 제어 회로들을 통해 (예컨대, MUX(228)로부터 지연 엘리먼트(227)로, MUX(238)로부터 지연 엘리먼트(237)로 등) 전파될 때, 검출 신호(112)는, 대응하는 전류 소스들로 하여금 활성화되게 하고, 대응하는 플립-플롭들로 하여금 로지컬 하이 전압 레벨 출력을 셋팅(및 저장)하게 한다. 이를 행함으로써, 전류 소스들은 전류를 출력 노드(110)에 제공할 수 있다. 몇몇 구현들에서, 증분 전류 스테이지들(292 내지 298)의 지연 엘리먼트들 각각이 실질적으로 동일한 지연을 적용하고, 전류 소스들(109) 각각이 실질적으로 동일한 양의 전류를 생성하지만, 다른 구현들에서, 지연 엘리먼트들은 실질적으로 동일한 지연을 적용하지 않을 수 있고, 전류 소스들(109) 중 하나 이상은 상이한 양의 전류를 생성할 수 있으며(예컨대, 추후에 활성화되는 전류 소스들은 이전에-활성화된 전류 소스들보다 더 많은 양들의 전류를 제공할 수 있음), 또는 이들의 조합이 이루어질 수 있다.
[0048] 검출 신호(112)가 로지컬 로우 전압 레벨로 스위칭하면(예컨대, 출력 노드(110)에서의 전압이 더 이상 전압 임계치(VthLow)보다 낮지 않으면), 증분 전류 스테이지들(292 내지 298)의 AND 게이트들은 검출 신호 종료에 대한 응답으로 로지컬 로우 값들을 출력하고, 전류 소스들(111, 121, 231, 241, 251)의 연속적인 활성화가 중지된다. 그 결과, 활성화된 전류 소스들로부터의 비교적 안정된 양의 전류가 로드(108)에 제공된다. 예컨대, 검출 신호(112)의 로지컬 하이 전압 레벨은 증분 전류 스테이지들로 하여금, 검출 신호(112)가 로지컬 로우 전압 레벨로 스위칭할 때까지(예컨대, 검출 신호 종료까지) 순차적으로 활성화되게 할 수 있다. 검출 신호 종료 이후, 활성화된 전류 스테이지들은 (아래에서 설명되는 바와 같이, 다른 메커니즘에 의해 비활성화될 때까지, 이를테면 클록 신호(133)에 대한 응답으로 또는 리셋 신호(114)에 대한 응답으로) 활성화되게 유지될 수 있고, 비활성화 전류 스테이지들은 비활성으로 유지된다.
[0049] 검출 신호 종료 이후, 활성화된 전류 스테이지들은 클록 신호(133)에 대한 응답으로 순차적으로 비활성화될 수 있다. 이러한 경우, 클록 신호(133)는 전류 스테이지들을 순차적으로 비활성화시키는 비활성화 클록에 대응한다. 예시하자면, 각각의 전류 스테이지가 활성화됨에 따라, 그 전류 스테이지에 대한 플립-플롭의 출력(Q)은 LO로부터 HI로 트랜지션하고, 이전의 전류 스테이지의 플립-플롭의 입력(D)에 제공된다. 비-활성화된 전류 스테이지들은 그들의 이전의 전류 스테이지들에 LO를 계속 출력한다.
[0050] 일 예로서, 증분 전류 스테이지들(292 및 294)이 활성화된 이후 그러나 증분 전류 스테이지(296)이 활성화되기 전에 검출 신호(112)가 LO로 트랜지션하면, 플립-플롭(234)의 데이터(D) 입력은 비활성 전류 스테이지(296)로부터 LO 신호를 수신하고, 플립-플롭(234)의 세팅된(S) 입력은 AND 게이트(236)로부터 LO 신호를 수신한다. 클록 신호(133)의 다음의 펄스에서, 플립-플롭(234)의 출력(Q)은 HI로부터 LO로 트랜지션하여, 전류 소스(231)를 비활성화시키고, 이전의 전류 스테이지(292)의 플립-플롭(234)의 데이터(D) 입력에 LO 신호를 전송한다. 클록 신호(133)의 다음의 펄스에 대한 응답으로, 플립-플롭(224)의 출력(Q)은 HI로부터 LO로 트랜지션하여, 전류 소스(121)를 비활성화시킨다.
[0051] 예컨대, 전류 소스들(111, 121, 231, 241)이 활성화되면, 검출 신호 종료 이후, 전류 소스(241)가 비활성화될 수 있다. 전류 소스(231)는 전류 소스(241)가 비활성화된 이후 비활성화될 수 있고, 전류 소스(121)는 전류 소스(231)가 비활성화된 이후 비활성화될 수 있으며, 전류 소스(111)는 전류 소스(121)가 비활성화된 이후 비활성화될 수 있다. 따라서, 도 2에 대해 도시된 구현에 기반하여, 전류 소스들(241, 231, 121, 111)은 결정된 클록 기간에 기반하여(예컨대, 상이한 시간 간격들으로) 우측으로부터 좌측으로 턴 오프된다. 클록 기간은, 수용가능하지 않은 출력 전압 드룹(예컨대, 조절된 공급 전압으로 하여금 회로 동작에 대한 최소의 요구되는 레벨 미만으로 떨어지게 하는 전압 드룹)을 발생시키지 않으면서, 전압 조절기 회로(102)가 비활성화된 전류 소스들에 의해 공급된 로드 전류 증분을 흡수하기 위한 시간을 갖도록 결정될 수 있다. 일 구현에 따르면, ATRA(106)는, 로드에서의 전압(예컨대, 출력 노드(110)에서의 전압)이 다시 임계 전압(VthLow) 미만으로 떨어지면, 전류 소스들이 순차적으로 (좌측으로부터 우측으로) 활성화될 수 있도록 "리트리거링가능(retriggerable)"할 수 있다.
[0052] 도 2의 구현에서, 제어 회로들(220, 230, 240, 250)의 플립-플롭들(224, 234) 모두가 셋팅되기 전에 검출 신호(112)가 로지컬 로우 전압 레벨로 스위칭하면, 세팅된 입력들을 플립-플롭들(224, 234)로 이끄는 로지컬 AND 게이트들(226, 236) 뿐만 아니라 전류 소스들(121, 231, 241, 251)을 구동시키는 로지컬 NOR 게이트들(222, 232)에 대한 다이렉트 Vtrip 입력은 제어 회로들(220, 230, 240, 250)의 플립-플롭들(224, 234)의 임의의 추가적인 셋팅을 중지시킨다. 일단 특정 플립-플롭이 셋팅되었다면, 특정 플립-플롭의 출력은, 지연 게이트들을 통한 경로를 선택하기보다는 멀티플렉서를 통해 로지컬 AND 게이트의 다른 입력을 검출 신호(112)로 스위칭한다. 이를 행함으로써, 검출 신호(112)는, 각각의 플립-플롭이 클리어(clear)되기 전에 (출력 노드(110)에서의 전압이 임계 전압(VthLow) 미만으로 드롭되는 것으로 인해) 로지컬 하이 전압 레벨로 스위칭한다. 따라서, 세팅된 플립-플롭들의 지연 게이트들을 통해 검출 신호(112)를 전파할 필요 없이, 셋팅이 다음의 라인 내 셋팅되지 않은 플립-플롭에서 발생한다.
[0053] 일 구현에 따르면, 플립-플롭들(224, 234)의 셋팅은 비교적 빠르게(예컨대, "급속하게") 발생한다. 예컨대, 지연 엘리먼트들(217, 227, 237)의 지연 시간은 도 1의 비교기 회로(152)의 지연 시간과 유사하다. 예시하자면, 지연 엘리먼트들(217, 227, 237) 각각의 지연 시간 및 비교기 회로(152)의 지연 시간은 클록 신호(133)의 기간보다 (예컨대, 101배 이상의 크기만큼) 작을 수 있다. 지연 엘리먼트들(217, 227, 237)의 지연 시간 및 전류들(I1, I2, I3 등)의 크기들은, 출력 노드(110)에 제공된 전류 증가의 레이트가 출력 노드(110)에서의 전압을 결정된 전압 레벨로 또는 그 초과로 유지하기 위해 (예컨대, 다수의 프로세서 코어들의 동시적인 활성화로 인한) "최악의-경우(worst-case)" 로드 전류 시나리오 하에서 출력 노드(110)로부터의 증가된 로드 전류와 실질적으로 매칭하도록 셋팅될 수 있다. 제어 회로들(220, 230, 240, 250)의 플립-플롭들(224, 234)은 제어 회로(250) 내지 제어 회로(220)를 클록킹(예컨대, 우측으로부터 좌측으로 클록킹)함으로써 클리어될 수 있다. 클록 기간은, 전압 조절기 회로(102)가 전류 소스를 비활성화시키는 것으로부터 시프트되는 전류를 흡수하기 위한 시간을 갖도록 결정될 수 있다.
[0054] 따라서, 비교기 회로(152)는 (로지컬 하이 전압 레벨을 갖는) 검출 신호(112)를 생성하고, 전류 소스들(111, 121, 231, 241, 251)(예컨대, PMOS 트랜지스터 어레이)은 여분의 전류를 로드(108)에 공급하기 위해 검출 신호(112)에 대한 응답으로 활성화된다. 검출 신호(112)가 로지컬 하이 전압 레벨을 갖는 한, (자신의 지연된 버전들을 포함하는) 검출 신호(112)는 복수의 제어 회로들(220, 230, 240, 250)을 통해 전파되어, 전류 소스들(111, 121, 231, 241, 251)을 점진적으로 활성화시키고 부가적인 전류를 로드(108)에 제공할 수 있다. 출력 노드(110)에서의 전압을 임계 전압(VthLow) 초과로 높일 만큼 충분한 전류가 PMOS 트랜지스터 어레이에 의해 제공되고 있는 경우, 전류 소스들의 활성화가 중지될 수 있다. 새로운 전류 소스들의 활성화가 중지된 이후, 클록 신호(133)는 활성화된 전류 소스들을 "유지하고" 있는 플립-플롭들을 점진적으로 클리어시켜, 그에 의해 전압 조절기 회로(102)가 흡수할 더 작은 증분들의 전류를 제공할 수 있다.
[0055] 따라서, 도 2의 ATRA(106)는, 출력 노드(110)에서 수용가능한 레벨들의 전압 드룹을 유지하면서 전압 조절기 회로(102)가 로드 커패시턴스에 대해 더 작은 값들을 사용할 수 있게 한다. 전류 소스들(예컨대, PMOS 디바이스들)은 선형으로 또는 비선형으로 스케일링될 수 있는 전류 션트(shunt)들로서 사용될 수 있다. 일 예에서, 추후의 스테이지들에서 활성화되는 PMOS 디바이스들은 사이즈가 더 커지도록 설계될 수 있고, 따라서 더 큰 전류를 제공할 수 있다.
[0056] 도 3를 참조하면, ATRA(106)의 다른 특정 구현의 회로 다이어그램이 도시된다. 도 3의 ATRA(106)의 하나 이상의 특성들이 도 1, 도 2, 또는 둘 모두를 참조하여 설명된 바와 같을 수 있다. 예컨대, 도 3에서, ATRA(106)는 제어 회로들(220, 230)을 포함한다. 다른 예로서, 도 3에서, ATRA(106)는 전류 소스들(109), 이를테면 전류 소스들(111, 121, 231, 241, 251)을 포함한다.
[0057] 도 3의 예에서, ATRA(106)는 제2 검출 신호(312)(Vtrip2)를 수신하도록 커플링된다. 제2 검출 신호(312)는 도 1의 검출 회로(104)에 의해 생성될 수 있다. 예컨대, 검출 회로(104)는, 출력 노드(110)에서의 전압이 임계 전압(VthLoW)보다 낮은 제2 임계 전압(VthLow2) 미만이라는 것에 대한 응답으로 제2 검출 신호(312)를 생성하도록 구성될 수 있다.
[0058] 도 3은 또한, ATRA(106)가 3 입력 단자 구성을 갖는 하나 이상의 NOR 게이트들을 포함할 수 있다는 것을 예시한다. 예컨대, ATRA(106)는 3 입력 단자 구성을 갖는 NOR 게이트(342)를 포함하는 제어 회로(340)를 포함할 수 있다. 부가적인 예로서, ATRA(106)는 3 입력 단자 구성을 갖는 NOR 게이트(352)를 포함하는 제어 회로(350)를 포함할 수 있고, 또한, 3 입력 단자 구성을 갖는 NOR 게이트(362)를 포함하는 제어 회로(360)를 포함할 수 있다. 도 3의 예에서, NOR 게이트(362)는 제2 검출 신호(312)를 수신하도록 커플링된 입력을 포함한다. 제어 회로들(340, 350)의 하나 이상의 부가적인 컴포넌트들은 도 2의 제어 회로들(220, 230, 240, 250)의 하나 이상의 컴포넌트들에 대응할 수 있다.
[0059] ATRA(106)는 또한 제어 회로(370) 및 제어 회로(380)를 포함할 수 있다. 제어 회로(370)는 플립-플롭(374), AND 게이트(376), 지연 엘리먼트(377), 및 MUX(378)를 포함한다. 지연 엘리먼트(377)는 제2 검출 신호(312)를 지연시키고, 제2 검출 신호의 제1 지연된 버전(302)을 생성하도록 구성될 수 있다. 예컨대, 지연 엘리먼트(377)는 하나 이상의 직렬로 커플링된 버퍼들(예컨대, 소스 팔로워(follower) 회로들), 인버터들, 또는 이들의 조합을 포함할 수 있다.
[0060] MUX(378)는 제1 입력에서 제2 검출 신호의 제1 지연된 버전(302)을 수신하고 제2 입력에서 제2 검출 신호(312)를 수신하도록 커플링된다. MUX(378)의 제어 입력은 플립-플롭(374)의 출력(Q)에 커플링된다. MUX(378)는 제어 입력의 값에 기반하여 제2 검출 신호의 제1 지연된 버전(302) 또는 제2 검출 신호(312)를 출력하도록 구성된다.
[0061] AND 게이트(376)는 MUX(378)의 출력에 커플링된 제1 입력을 갖고, 제2 검출 신호(312)를 수신하도록 커플링된 제2 입력을 갖는다. AND 게이트(376)의 출력은 플립-플롭(374)의 세팅된(S) 입력에 커플링된다.
[0062] 플립-플롭(374)은 AND 게이트(376)에 커플링된 세팅된(S) 입력, 클록 신호(133)를 수신하도록 커플링된 클록(C) 입력, 제어 회로(380)의 출력에 커플링된 데이터(D) 입력, 및 리셋 바 신호(예컨대, 인버터(218)에 의해 생성된 리셋 신호(114)의 인버팅된 버전)을 수신하도록 커플링된 낮게-활성화된 리셋(R) 입력을 갖는다. 플립-플롭(374)의 제1 출력(Q)은 NOR 게이트(352)의 입력 단자에 커플링된다. 플립-플롭(374)의 제2 출력(QB)은 AND 게이트(318)에 커플링된다.
[0063] AND 게이트(318)는, 클록 신호(133)를 수신하도록 커플링된 제1 입력 단자 및 플립-플롭(374)에 커플링된 제2 입력 단자를 포함한다. AND 게이트(318)는 제어 회로들(220, 230, 340, 350, 360)에 커플링된 출력 단자를 포함한다.
[0064] 동작 동안, 제2 검출 신호(312)는 전류 소스(361)를 인에이블링(예컨대, 활성화)시킬 수 있다. 예컨대, 검출 회로(104)는, 출력 노드(110)에서의 전압이 임계 전압(VthLoW)보다 낮은 제2 임계 전압(VthLow2) 미만이라는 것에 대한 응답으로 제2 검출 신호(312)를 생성하도록 구성될 수 있다. 출력 노드(110)에서의 전압이 제2 임계 전압(VthLow2)보다 작으면, 제2 검출 신호(312)는 로지컬 하이 전압 레벨을 가질 수 있다. 로지컬 하이 전압은 NOR 게이트(362)로 하여금, 전류 소스(361)를 인에이블링시키기 위해 로지컬 로우 전압을 출력하게 한다. 전류 소스(361)는 전류를 출력 노드(110)에 제공할 수 있다.
[0065] 제어 회로(370)는 제2 검출 신호의 제1 지연된 버전(302)에 기반하여 전류를 생성하기 위해 전류 소스(251)를 인에이블링(예컨대, 활성화)시키도록 구성된다. 예컨대, 제2 검출 신호(312)가 로지컬 로우 전압으로부터 로지컬 하이 전압으로 트랜지션한 이후, 지연 엘리먼트(377)는 전류 소스(361)의 활성화 이후 제2 검출 신호의 제1 지연된 버전(302)을 생성할 수 있다. 제2 검출 신호의 제1 지연된 버전(302)은 MUX(378)로 하여금 로지컬 하이 전압을 출력하게 하여, AND 게이트(376) 및 플립-플롭(374)의 제1 출력(Q)으로 하여금 로지컬 하이 전압들을 출력하게 한다. 플립-플롭(374)의 제1 출력(Q)에 의해 출력된 로지컬 하이 전압은 NOR 게이트(352)로 하여금 로지컬 로우 전압을 출력하게 하여, 전류를 출력 노드(110)에 제공하도록 전류 소스(251)를 인에이블링(예컨대, 활성화)시킨다.
[0066] 제어 회로(380)는 유사한 컴포넌트들을 포함할 수 있고, 제어 회로(370)와 실질적으로 유사한 방식으로 동작할 수 있다. 예컨대, 제어 회로(380)는 전류를 출력 노드(110)에 제공하기 위해 검출 신호의 제3 지연된 버전(304)에 기반하여 전류 소스(241)를 인에이블링시키도록 구성될 수 있다.
[0067] 따라서, 도 3의 ATRA(106)는 전류를 출력 노드(110)에 제공하기 위해 전류 소스들(109)을 순차적으로 활성화시키도록 "중간 만남(meet in the middle)" 기법을 가능하게 할 수 있다. 예컨대, 도 3에서, 전류 소스들(109)은 (예컨대, 도 2를 참조하여 설명된 바와 같이) 검출 신호(112)에 기반하여 좌측으로부터 우측으로 순차적으로 활성화될 수 있고, 또한, 제2 검출 신호(312)에 기반하여 우측으로부터 좌측으로 순차적으로 활성화될 수 있다. 추가로 예시하자면, 도 3에서, 전류 소스들(121, 251)은 전류 소스들(111, 361)의 활성화 이후 활성화될 수 있고, 전류 소스들(231, 241)은 전류 소스들(121, 251)의 활성화 이후 활성화될 수 있다. 그 결과, 전류 소스들(109)은 급속한 방식으로, 이를테면 출력 노드(110)에서의 전압이 임계 전압(VthLoW)보다 낮은 제2 임계 전압(VthLow2) 미만이라는 것에 대한 응답으로 활성화될 수 있다.
[0068] 도 4를 참조하면, 디바이스(400)가 도시된다. 몇몇 구현들에서, 디바이스(400)는 도 1의 시스템(100) 내로 통합된다. 예컨대, 디바이스(400)는 전류 소스들(109) 중 하나 이상으로서 구현될 수 있는 회로(450)를 포함한다. 이러한 경우, 전류 소스들(109) 중 특정 전류 소스는 다수의 트랜지스터들을 포함할 수 있다.
[0069] 디바이스(400)는 하나 이상의 저항기들, 이를테면 저항기들(402, 404, 406, 및 408)을 포함할 수 있다. 도 4에서, 저항기(402)는 제1 신호를 생성하기 위해 출력 노드(110)에서 전압을 수신하도록 커플링되고, 저항기(404)는 제2 신호를 생성하기 위해 공급 전압(Vdd)을 수신하도록 커플링된다.
[0070] 디바이스(400)는 차동 증폭기(412)를 더 포함한다. 차동 증폭기(412)는, 저항기(402)로부터 제1 신호를 수신하도록 커플링된 제1 입력 단자(예컨대, 인버팅 입력 단자)를 포함하고, 저항기(404)로부터 제2 신호를 수신하도록 커플링된 제2 입력 단자(예컨대, 비-인버팅 입력 단자)를 더 포함한다. 차동 증폭기(412)는, 제1 신호와 제2 신호 사이의 차이에 기반하여 헤드룸 전압(Vheadroom)을 생성하도록 구성된다. 헤드룸 전압(Vheadroom)은 출력 노드(110)에서의 전압 및 공급 전압(Vdd)과 연관된 헤드룸의 양을 표시할 수 있다.
[0071] 디바이스(400)는 다수의 비교기 회로들(413), 이를테면 비교기 회로들(414, 416, 418)을 더 포함한다. 다수의 비교기 회로들(413)은 차동 증폭기(412)에 커플링되고, 헤드룸 전압(Vheadroom)을 수신하도록 커플링된다. 예컨대, 다수의 비교기 회로들(413) 각각의 제1 입력 단자(예컨대, 인버팅 입력 단자)는 헤드룸 전압(Vheadroom)을 수신하도록 커플링될 수 있다.
[0072] 다수의 비교기 회로들(413) 각각은 대응하는 기준 전압을 수신하도록 커플링된 제2 입력 단자(예컨대, 비-인버팅 입력 단자)를 더 포함할 수 있다. 예컨대, 비교기 회로(414)의 제2 입력 단자는 기준 전압(Vth6)을 수신하도록 커플링될 수 있다. 부가적인 예들로서, 비교기 회로(416)의 제2 입력 단자는 기준 전압(Vth5)을 수신하도록 커플링될 수 있고, 비교기 회로(418)의 제2 입력 단자는 기준 전압(Vth0)을 수신하도록 커플링될 수 있다. 기준 전압들(Vth0 내지 Vth6)은 Vth0 > Vth1 > Vth6와 같은 전압들의 범위에 대응할 수 있다. 다수의 비교기 회로들(413)은 인에이블 신호들<6:0>, 이를테면 인에이블 신호<0>, 인에이블 신호<5>, 및 인에이블 신호<6>를 생성하도록 구성된다.
[0073] 회로(450)는 다수의 NAND(not-and) 게이트들(455)을 포함한다. 다수의 NAND 게이트들(455) 각각은 인에이블 신호들<6:0> 중 대응하는 신호를 수신하도록 구성된 제1 입력 단자를 포함한다. 예컨대, 다수의 NAND 게이트들(455)은, 비교기 회로(414)로부터 인에이블 신호<6>를 수신하도록 구성된 제1 입력 단자를 갖는 NAND 게이트(456)를 포함할 수 있다. 다수의 NAND 게이트들(455) 각각은 인버터(458)에 커플링된 제2 입력 단자를 포함한다. 각각의 제2 입력 단자는 인버터(458)에 의해 생성된 게이트 전압(Vgate)(예컨대, 활성화 신호)의 인버팅된 버전을 수신하도록 구성된다.
[0074] 회로(450)는 다수의 트랜지스터들(451)을 더 포함한다. 다수의 트랜지스터들(451)의 소스 단자들은 전압(Vsource)을 수신하도록 커플링될 수 있고, 다수의 트랜지스터들(451)의 드레인 단자들은 전압(Vdrain)을 생성하도록 구성될 수 있다. 다수의 트랜지스터들(451)의 드레인 단자들은 출력 노드(110)에 커플링될 수 있다.
[0075] 다수의 트랜지스터들(451)은 게이트 전압(Vgate)을 수신하도록 커플링된 게이트 단자를 갖는 트랜지스터(452)를 포함할 수 있다. 다수의 트랜지스터들(451) 중 다른 트랜지스터들은 NAND 게이트들(455)의 출력 단자들에 커플링된 게이트 단자들을 포함할 수 있다. 예컨대, 다수의 트랜지스터들(451)은 NAND 게이트(456)의 출력 단자에 커플링된 게이트 단자를 갖는 트랜지스터(454)를 포함할 수 있다.
[0076] 동작 동안, 비교기 회로들(413)은 인에이블 신호들<6:0>을 출력할 수 있다. 인에이블 신호들<6:0>의 각각의 값은, 대응하는 기준 전압이 헤드룸 전압(Vheadroom)을 초과한다는 것에 대한 응답으로 로지컬 하이 전압에 대응할 수 있다. 예컨대, 비교기 회로(414)는, 기준 전압(Vth0)이 헤드룸 전압(Vheadroom)을 초과한다는 것에 대한 응답으로 로지컬 하이 전압을 출력하도록 구성될 수 있다. 공급 전압(Vdd)과 출력 노드(110)에서의 전압 사이의 차이가 비교적 작으면, 헤드룸은 비교적 낮을 수 있으며, 비교기 회로들(413) 중 더 많은 수가 (전압(Vdd)과 출력 노드(110)에서의 전압 사이의 차이가 더 크고 비교기 회로들(413) 중 더 적은 수가 로지컬 하이 전압을 생성하거나 또는 비교기 회로들(413) 중 어떠한 것도 로지컬 하이 전압을 생성하지 않는 더 높은 헤드룸 조건과 비교하여) 로지컬 하이 전압들을 생성할 수 있다.
[0077] 디바이스(400)는 헤드룸 전압(Vheadroom)에 기반하여 전류 소스들(109)의 전류들을 조정하도록 구성될 수 있다. 예시하자면, 전류 소스들(109) 중 하나 이상, 이를테면 제1 전류 소스(111) 및 제2 전류 소스(121)는 회로(450)를 포함할 수 있다. 이러한 예에서, 제1 전류 소스(111)의 제1 전류(I1)(191) 및 제2 전류 소스(121)의 제2 전류(I2)(192)는 헤드룸 전압(Vheadroom)에 기반하여 조정가능하다.
[0078] 도 4를 참조하여 설명된 구현은 공급 전압(Vdd) 및 출력 노드(110)에서의 전압과 연관된 낮은 헤드룸 조건을 보상할 수 있다. 예컨대, 공급 전압(Vdd)과 출력 노드(110)에서의 전압 사이의 차이가 비교적 작은 경우들에서, 전류 소스들(109) 중 하나 이상에 의해 생성된 전류가 감소될 수 있다. 감소된 전류를 보상하기 위해, 디바이스(400)는 (예컨대, 출력 노드(110)에 제공된 전류의 크기를 증가시키도록) 다수의 트랜지스터들(451)의 트랜지스터들을 활성화시킬 수 있다. 헤드룸이 증가함에 따라, 디바이스(400)는 (예컨대, 출력 노드(110)에 제공된 전류의 크기를 감소시키도록) 다수의 트랜지스터들(451)의 트랜지스터들을 비활성화시킬 수 있다. 그 결과, 출력 노드(110)에 제공된 전류의 양은 일정 범위의 헤드룸 조건들에 대해 실질적으로 일정하게 유지될 수 있다.
[0079] 도 5를 참조하면, 전압 조절기 회로의 출력 노드에 전류를 제공하기 위한 방법이 도시된다. 방법(500)은 도 1의 시스템(100)에 의해 수행될 수 있다. 특히, 방법(500)은 도 1 내지 도 3에 대해 설명된 ATRA(106)를 사용하여 수행될 수 있다.
[0080] 방법(500)은 502에서, 제어 회로에서 검출 신호를 수신하는 단계를 포함한다. 검출 신호는, 전압 조절기의 출력 전압이 임계 전압 미만이라는 것을 표시한다. 예컨대, 도 1을 참조하면, 검출 회로(104)는, (전압 조절기 회로(102)의) 출력 노드(110)의 전압이 임계 전압(VthLow) 미만이면 검출 신호(112)를 생성할 수 있다. 도 2에 대해 설명된 바와 같이, 검출 신호(112)는 ATRA(106)에 제공될 수 있다. ATRA(106)는, 검출 신호(112) 또는 검출 신호들의 지연된 버전들(202, 204, 206) 중 어느 하나를 수신하도록 커플링된 다수의 제어 회로들(220, 230, 240, 250)을 포함할 수 있다.
[0081] 504에서, 검출 신호에 응답하는 제1 전류 소스가 인에이블링될 수 있다. 예컨대, 도 2를 참조하면, 전류 소스(111)는 검출 신호(112)에 기반하여 인에이블링될 수 있다. 예시하자면, 검출 신호(112)가 로지컬 하이 전압 레벨을 가지면, 인버터(216)는 로지컬 로우 전압 레벨을 갖는 신호를 전류 소스(111)의 게이트에 제공한다. 로지컬 로우 전압 레벨을 갖는 신호를 수신하는 것에 대한 응답으로, 전류 소스(111)는 풀-업 트랜지스터로서 동작하며, 공급 전압(Vdd)에 기반하여 출력 노드(110)에서의 전압을 증가시킨다. 예컨대, 전류 소스(111)는 출력 노드(110)에서의 전압을 증가시키기 위해 전류(I1)(191)를 출력 노드(110)에 제공한다. 따라서, 방법(500)에 따르면, 제1 전류 소스를 인에이블링시키는 것은 전압 조절기 회로에 커플링된 출력 노드에 제1 전류를 제공한다.
[0082] 506에서, 검출 신호의 지연된 버전에 응답하는 제2 전류 소스가 인에이블링될 수 있다. 예컨대, 도 2를 참조하면, 지연 엘리먼트(217)는 검출 신호(112)를 지연시키고, 검출 신호의 제1 지연된 버전(202)을 생성할 수 있다. 제어 회로(예컨대, MUX(238), AND 게이트(236), 플립-플롭(234), 및 NOR 게이트(222))는, 검출 신호의 제1 지연된 버전(202)에 대한 응답으로 전류 소스(121)의 게이트에 로지컬 로우 전압 신호를 제공한다. 그 결과, 전류 소스(121)는 풀-업 트랜지스터로서 동작하며, 공급 전압(Vdd)에 기반하여 출력 노드(110)에서의 전압을 증가시킨다. 예컨대, 전류 소스(121)는 출력 노드(110)에서의 전압을 증가시키기 위해 전류(I2)(192)를 출력 노드(110)에 제공한다. 따라서, 방법(500)에 따르면, 제2 전류 소스를 인에이블링시키는 것은 출력 노드에 제2 전류를 제공한다.
[0083] 방법(500)에 따르면, 제2 전류 소스는, 제2 전류를 출력 노드에 제공하도록 구성된 제1 증분 전류 스테이지에 포함될 수 있다. 예컨대, 도 2를 참조하면, 전류 소스(121)는 제1 증분 전류 스테이지(292)에 포함될 수 있다. 제1 증분 전류 스테이지(292)는 전류(I2)(192)가 출력 노드(110)에 제공될 수 있게 할 수 있다. 방법(500)은 또한, 검출 신호 종료까지 다수의 증분 전류 스테이지들의 전류 소스들을 순차적으로 활성화시키는 단계를 포함할 수 있다. 예컨대, 도 2를 참조하면, 제2 증분 전류 소스(294)의 전류 소스(231)는 전류 소스(121)가 활성화된 이후 활성화될 수 있고, 이어서, 제3 증분 전류 소스(296)의 전류 소스(241)가 활성화될 수 있으며, 이어서, 제4 증분 전류 소스(298)의 전류 소스(251)가 활성화될 수 있다. 따라서, 전류 소스들(121, 231, 241, 251)이 순차적으로 활성화될 수 있다. 전류 소스들(121, 231, 241, 251)의 순차적인 활성화는, 검출 신호 종료가 발생하면 중지될 수 있다. 예컨대, 검출 신호(112)가 로지컬 하이 전압 레벨로부터 로지컬 로우 전압 레벨로 스위칭하면, 전류 소스들(121, 231, 241, 251)의 순차적인 활성화가 중지될 수 있다.
[0084] 방법(500)의 일 구현에 따르면, 검출 신호 종료 이후, 활성화된 전류 소스들은 활성화되게 유지될 수 있고 비활성화 전류 소스들은 비활성화로 유지될 수 있다. 예컨대, 도 2를 참조하면, 검출 신호(112)가 로지컬 하이 전압 레벨로부터 로지컬 로우 전압 레벨로 스위칭한 경우, 전류 소스들(121, 231)이 활성화되고 전류 소스들(241, 251)이 비활성화이면, 전류 소스들(121, 231)은 활성으로 유지될 수 있고, 전류 소스들(241, 251)은 비활성으로 유지될 수 있다. 방법(500)은 또한, 검출 신호의 종료에 대한 응답으로, 활성화된 전류 소스들을 순차적으로 비활성화시키는 단계를 포함할 수 있다. 예컨대, 검출 신호(112)가 로지컬 하이 전압 레벨로부터 로지컬 로우 전압 레벨로 스위칭하는 위의 시나리오에서, 전류 소스(231)가 비활성화되고, 이어서 전류 소스(121)가 비활성화될 수 있다.
[0085] 일 구현에 따르면, 방법(500)은 또한, 출력 노드가 제2 전압 임계치보다 크다는 것을 표시하는 리셋 신호에 대한 응답으로, 활성화된 전류 소스들을 비활성화시키는 단계를 포함한다. 예컨대, 도 1을 참조하면, 검출 회로(104)는, 출력 노드(110)의 전압이 임계 전압(VthHi)보다 크면 리셋 신호(114)를 생성할 수 있다. 예시하자면, 리셋 신호(114)는 로지컬 하이 전압 레벨을 가질 수 있고, ATRA(106)에 제공될 수 있다. 도 2를 참조하면, 리셋 신호(114)는 로지컬 로우 전압 레벨을 갖는 신호를 생성하도록 인버터(218)에 의해 인버팅될 수 있다. (로지컬 로우 전압 레벨을 갖는) 신호는, 플립-플롭들(224, 234)을 리세팅하고 대응하는 전류 소스들(121, 231)을 비활성화시키기 위해 각각의 플립-플롭(224, 234)의 낮게-활성화된 리셋 단자에 제공될 수 있다.
[0086] 방법(500)의 일 구현에 따르면, 검출 신호 종료에 대한 응답으로, 활성화된 전류 소스들 중 전부가 아니라 일부가 비활성화된 이후, 검출 신호의 다른 인스턴스(instance)가 수신될 수 있다. 예컨대, 도 2를 참조하면, 검출 신호(112)가 로지컬 하이 전압 레벨로부터 로지컬 로우 전압 레벨로 스위칭한 경우, 전류 소스들(121, 231, 241)이 활성화될 수 있고 전류 소스(251)가 비활성일 수 있다. 검출 신호(112)가 로지컬 로우 전압 레벨을 갖는 동안, 전류 소스(241)는 클록 신호(113)에 대한 응답으로 비활성화될 수 있다. 전류 소스들(121, 231)이 활성화되게 유지되는 동안, 검출 신호(112)는 다시 로지컬 하이 전압 레벨로 스위칭할 수 있다. 방법(500)에 따르면, 비활성화된 전류 소스들은 검출 신호의 다른 인스턴스를 수신하는 것에 대한 응답으로 순차적으로 활성화될 수 있다. 예컨대, 위의 시나리오에서, 전류 소스들(241, 251)(예컨대, 비활성화 전류 소스들)은, 검출 신호(112)가 다시 로지컬 하이 전압 레벨로 스위칭하는 것에 대한 응답으로 순차적으로 활성화될 수 있다.
[0087] 도 6을 참조하면, 도 1 내지 도 5에 대해 설명된 기법들을 수행하도록 동작가능한 컴포넌트들을 포함하는 디바이스(600)가 도시된다. 디바이스(600)는 메모리(632)에 커플링된 프로세서(610), 이를테면 디지털 신호 프로세서 또는 중앙 프로세싱 유닛을 포함한다. 프로세서(610)는 도 1의 전압 조절기 회로(102)의 출력 노드(110)에 커플링된 전력 도메인(612)에 있다. ATRA(106)는 출력 노드(110)에 커플링된다. 프로세서(610)가 전력 도메인(612)에 있는 것으로 도시되지만, 다른 구현들에서, 하나 이상의 다른 컴포넌트들, 이를테면 디스플레이 제어기(626), 코덱(634), 메모리(632), 무선 인터페이스(640), 또는 트랜시버(641)가 프로세서(610) 대신(또는 그에 부가하여) 전력 도메인(612)에 있을 수 있다.
[0088] 프로세서(610)는, 메모리(632)에 저장된 소프트웨어, 이를테면, 하나 이상의 명령들(668)의 프로그램을 실행하도록 구성될 수 있다. 메모리(632)는 전력 도메인(612)에서 글리치(glitch)들을 감소시키기 위한 명령들(668)을 포함하는 비-일시적인 컴퓨터-판독가능 매체일 수 있다. 명령들(668)은, 프로세서(610)에 의해 실행될 경우 프로세서로 하여금, 이를테면 ATRA(106)가 프로세서(610) 내에서 구현될 경우, 검출 신호에 응답하는 제1 전류 소스(예컨대, 도 2의 전류 소스(111))를 인에이블링시키게 할 수 있다. 검출 신호는 전압 조절기 회로, 이를테면 도 1의 전압 조절기 회로(102)의 출력 전압이 임계 전압 미만이라는 것을 표시할 수 있다. 명령들(668)은 또한 프로세서(610)로 하여금, 검출 신호의 지연된 버전에 응답하는 제2 전류 소스(예컨대, 도 2의 전류 소스(121))를 인에이블링시키게 할 수 있다. 몇몇 구현들에서, 프로세서(610)는 도 5의 방법(500)에 따라 동작하도록 구성될 수 있다. 예컨대, 명령들(668)은 프로세서(610)로 하여금, 도 5에 대해 설명된 동작들을 수행하게 하도록 실행가능할 수 있다.
[0089] 무선 인터페이스(640)는 프로세서(610) 및 안테나(642)에 커플링될 수 있다. 예컨대, 무선 인터페이스(640)는 트랜시버(641)를 통해 안테나(642)에 커플링될 수 있다. 코더/디코더(코덱)(634)는 또한 프로세서(610)에 커플링될 수 있다. 스피커(636) 및 마이크로폰(638)은 코덱(634)에 커플링될 수 있다. 디스플레이 제어기(626)는 프로세서(610) 및 디스플레이 디바이스(628)에 커플링될 수 있다. 특정한 구현에서, 프로세서(610), 디스플레이 제어기(626), 메모리(632), 코덱(634), 및 무선 인터페이스(640)는 시스템-인-패키지 또는 시스템-온-칩 디바이스(622)에 포함된다. 특정한 구현에서, 입력 디바이스(630) 및 전력 공급부(644)는 시스템-온-칩 디바이스(622)에 커플링된다. 또한, 특정한 구현에서, 도 6에 예시된 바와 같이, 디스플레이 디바이스(628), 입력 디바이스(630), 스피커(636), 마이크로폰(638), 안테나(642), 및 전력 공급부(644)는 시스템-온-칩 디바이스(622) 외부에 있다. 그러나, 디스플레이 디바이스(628), 입력 디바이스(630), 스피커(636), 마이크로폰(638), 안테나(642), 및 전력 공급부(644) 각각은, 하나 이상의 인터페이스들 또는 제어기들과 같은, 시스템-온-칩 디바이스(622)의 하나 이상의 컴포넌트들에 커플링될 수 있다.
[0090] 개시된 기법들 중 하나 이상은, 통신 디바이스, 고정 위치 데이터 유닛, 모바일 위치 데이터 유닛, 모바일 폰, 셀룰러 폰, 위성 폰, 컴퓨터, 태블릿, 휴대용 컴퓨터, 디스플레이 디바이스, 미디어 플레이어, 또는 데스크톱 컴퓨터를 포함할 수 있는 시스템 또는 장치, 이를테면 디바이스(600)에서 구현될 수 있다. 대안적으로 또는 부가적으로, 디바이스(600)는 셋탑 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 개인 휴대 정보 단말(PDA), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 비디오 플레이어, 디지털 비디오 플레이어, 디지털 비디오 디스크(DVD) 플레이어, 휴대용 디지털 비디오 플레이어, 위성, 차량, 차량 내에 통합된 컴포넌트, 프로세서를 포함하거나 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스, 또는 이들의 조합을 포함할 수 있다. 다른 예시적인 비-제한적인 예로서, 시스템 또는 장치는 원격 유닛들, 이를테면 핸드-헬드 개인 통신 시스템(PCS) 유닛들, 휴대용 데이터 유닛들, 이를테면 글로벌 포지셔닝 시스템(GPS) 인에이블링된 디바이스들, 계측 장비, 또는 프로세서를 포함하거나 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스, 또는 이들의 임의의 조합을 포함할 수 있다.
[0091] 도 1 내지 도 6 중 하나 이상이 본 개시내용의 교시들에 따른 시스템들, 장치들, 또는 방법들을 예시할 수 있지만, 본 개시내용은 이들 예시된 시스템들, 장치들, 또는 방법들로 제한되지 않는다. 본 명세서에 예시 또는 설명된 바와 같은 도 1 내지 도 6 중 임의의 것의 하나 이상의 기능들 또는 컴포넌트들은 도 1 내지 도 6 중 다른 것의 하나 이상의 다른 부분들과 조합될 수 있다. 따라서, 본 명세서에 설명된 어떠한 단일 구현도 제한하는 것으로서 해석되지 않아야 하며, 본 개시내용의 구현들은 본 개시내용의 교시들을 벗어나지 않으면서 적합하게 조합될 수 있다.
[0092] 설명된 기법들과 함께, 장치는 출력 노드에 제1 전류를 제공하기 위한 수단을 포함한다. 제1 전류를 제공하기 위한 수단은 검출 신호에 응답할 수 있으며, 출력 노드를 통해, 출력 노드에서의 전압을 조절하기 위한 수단에 커플링된다. 예컨대, 출력 노드에 제1 전류를 제공하기 위한 수단은, 도 1 내지 도 3의 ATRA(106), 도 2 및 도 3의 전류 소스(111), 도 4의 디바이스(400), 도 6의 명령들(668)을 실행하도록 프로그래밍된 프로세서(610), 하나 이상의 다른 디바이스들, 회로들, 모듈들, 또는 이들의 임의의 조합을 포함할 수 있다. 출력 노드에서의 전압을 조절하기 위한 수단은 도 1의 전압 조절기 회로(102), 도 6의 명령들(668)을 실행하도록 프로그래밍된 프로세서(610), 하나 이상의 다른 디바이스들, 회로들, 모듈들, 또는 이들의 임의의 조합을 포함할 수 있다.
[0093] 장치는 또한, 출력 노드에 제2 전류를 제공하기 위한 수단을 포함할 수 있다. 예컨대, 출력 노드에 제2 전류를 제공하기 위한 수단은, 도 1 내지 도 3의 ATRA(106), 도 2 및 도 3의 전류 소스(121), 도 4의 디바이스(400), 도 6의 명령들(668)을 실행하도록 프로그래밍된 프로세서(610), 하나 이상의 다른 디바이스들, 회로들, 모듈들, 또는 이들의 임의의 조합을 포함할 수 있다.
[0094] 장치는 또한, 검출 신호의 지연된 버전에 기반하여 제2 전류를 제공하기 위한 수단을 인에이블링시키기 위한 수단을 포함할 수 있다. 예컨대, 제2 전류를 제공하기 위한 수단을 인에이블링시키기 위한 수단은, 도 1 내지 도 3의 ATRA(106), 도 2 및 도 3의 제어 회로(220), 도 6의 명령들(668)을 실행하도록 프로그래밍된 프로세서(610), 하나 이상의 다른 디바이스들, 회로들, 모듈들, 또는 이들의 임의의 조합을 포함할 수 있다.
[0095] 당업자들은, 본 명세서에 기재된 구현들과 관련하여 설명된 다양한 예시적인 로지컬 블록들, 구성들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 프로세서에 의해 실행되는 컴퓨터 소프트웨어, 또는 이 둘의 조합들로서 구현될 수 있음을 추가적으로 인식할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들, 및 단계들은 그들의 기능 관점들에서 일반적으로 위에서 설명되었다. 그러한 기능이 하드웨어로 구현되는지 또는 프로세서 실행가능한 명령들로 구현되는지 여부는 특정 애플리케이션, 및 전체 시스템에 부과된 설계 제약들에 의존한다. 당업자들은 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 그러한 구현 결정들이 본 개시내용의 범위를 벗어나게 하는 것으로서 해석되지는 않아야 한다.
[0096] 본 명세서의 개시내용과 관련하여 설명된 방법 또는 알고리즘의 단계들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 조합으로 구현될 수 있다. 소프트웨어 모듈은, 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독-전용 메모리(ROM), 프로그래밍가능 판독-전용 메모리(PROM), 소거가능한 프로그래밍가능 판독-전용 메모리(EPROM), 전기적으로 소거가능한 프로그래밍가능 판독-전용 메모리(EEPROM), 레지스터들, 하드 디스크, 착탈형 디스크, 컴팩트 디스크 판독-전용 메모리(CD-ROM), 또는 당업계에 알려진 임의의 다른 형태의 비-일시적인 저장 매체에 상주할 수 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 주문형 집적 회로(ASIC)에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에서 개별 컴포넌트들로서 상주할 수 있다.
[0097] 이전 설명은 당업자가 기재된 구현들을 사용하거나 또는 실시할 수 있도록 제공된다. 이들 구현들에 대한 다양한 변형들은 당업자들에게 용이하게 명백할 것이며, 본 명세서에 정의된 원리들은 본 개시내용의 범위를 벗어나지 않으면서 다른 구현들에 적용될 수 있다. 따라서, 본 개시내용은 본 명세서에 예시된 구현들로 제한되도록 의도되는 것이 아니라, 다음의 청구항들에 의해 정의된 바와 같은 원리들 및 신규한 특성들과 일치하는 가능한 가장 넓은 범위에 부합할 것이다.

Claims (23)

  1. 검출 신호에 응답하고, 그리고 출력 노드를 통해 전압 조절기(regulator) 회로에 커플링된 출력을 갖는 제1 전류 소스 ― 상기 검출 신호는 상기 출력 노드에서의 전압이 제1 임계 전압 미만이라는 것을 표시함 ―;
    상기 출력 노드에 커플링된 제2 전류 소스; 및
    상기 검출 신호에 응답하는 입력, 상기 입력에 커플링된 지연 엘리먼트, 및 상기 제2 전류 소스에 커플링된 출력을 갖는 제어 회로를 포함하고,
    상기 제어 회로는 상기 검출 신호의 지연된 버전에 기반하여 상기 제2 전류 소스를 인에이블링시키도록 구성되고,
    상기 제1 전류 소스의 제1 전류 및 상기 제2 전류 소스의 제2 전류는 헤드룸(headroom) 전압에 기반하여 조정가능한, 장치.
  2. 제1항에 있어서,
    상기 검출 신호를 생성하도록 구성된 검출 회로를 더 포함하는, 장치.
  3. 제1항에 있어서,
    상기 제1 전류 소스 및 상기 제2 전류 소스는 p-타입 금속 산화물 반도체(PMOS) 트랜지스터들을 포함하는, 장치.
  4. 제1항에 있어서,
    상기 제어 회로는 상기 지연 엘리먼트에 응답하는 플립-플롭을 포함하고,
    상기 플립-플롭의 출력은 상기 제어 회로의 출력에 커플링되는, 장치.
  5. 제1항에 있어서,
    상기 제1 전류 소스는 상기 검출 신호에 대한 응답으로 상기 출력 노드에 제1 전류를 제공하도록 구성되고, 상기 제2 전류 소스 및 상기 제어 회로는, 상기 검출 신호의 상기 지연된 버전에 대한 응답으로 상기 출력 노드에 제2 전류를 제공하도록 구성된 제1 증분 전류 스테이지에 포함되고, 그리고
    상기 장치는, 상기 검출 신호의 제2 지연된 버전에 대한 응답으로 상기 출력 노드에 제3 전류를 제공하도록 구성된 제2 증분 전류 스테이지를 더 포함하는, 장치.
  6. 제5항에 있어서,
    검출 신호 종료까지 전류 소스들을 순차적으로 활성화시키도록 구성된 다수의 증분 전류 스테이지들을 더 포함하는, 장치.
  7. 제6항에 있어서,
    상기 검출 신호 종료 이후, 활성화된 전류 소스들은 비활성화 클록에 대한 응답으로 순차적으로 비활성화되도록 구성되는, 장치.
  8. 제5항에 있어서,
    상기 전류 소스들은 리셋 신호에 대한 응답으로 순차적으로 비활성화되도록 구성되고,
    상기 리셋 신호는 상기 출력 노드에서의 전압이 제2 전압 임계치보다 크다는 것을 표시하는, 장치.
  9. 삭제
  10. 제5항에 있어서,
    상기 출력 노드에서의 전압이 상기 제1 임계 전압 미만이라는 것에 대한 응답으로 상기 검출 신호를 생성하도록 구성된 검출 회로 ― 상기 검출 회로는, 상기 출력 노드에서의 전압이 상기 제1 임계 전압보다 낮은 제2 임계 전압 미만이라는 것에 대한 응답으로 제2 검출 신호를 생성하도록 추가로 구성됨 ―; 및
    상기 출력 노드에 커플링되고, 그리고 상기 검출 신호의 다른 지연된 버전에 대한 응답으로, 상기 제2 검출 신호의 3 지연된 버전에 대한 응답으로, 또는 둘 모두에 대한 응답으로 활성화되도록 구성된 증분 전류 스테이지를 더 포함하는, 장치.
  11. 제어 회로에서 검출 신호를 수신하는 단계 ― 상기 검출 신호는, 전압 조절기 회로의 출력 전압이 임계 전압 미만이라는 것을 표시함 ―;
    상기 검출 신호에 대한 응답으로 제1 전류 소스를 인에이블링시키는 단계;
    상기 검출 신호의 지연된 버전에 대한 응답으로 제2 전류 소스를 인에이블링시키는 단계 ― 상기 제2 전류 소스는, 상기 전압 조절기 회로에 커플링된 출력 노드에 제2 전류를 제공하도록 구성된 제1 증분 전류 스테이지에 포함됨 ―; 및
    검출 신호 종료까지 다수의 증분 전류 스테이지들의 전류 소스들을 순차적으로 활성화시키는 단계를 포함하는, 방법.
  12. 제11항에 있어서,
    상기 제1 전류 소스를 인에이블링시키는 것은 상기 출력 노드에 제1 전류를 제공하고, 그리고
    상기 제2 전류 소스를 인에이블링시키는 것은 상기 출력 노드에 제2 전류를 제공하는, 방법.
  13. 제11항에 있어서,
    상기 검출 신호 종료 이후, 활성화된 전류 소스들은 활성화되게 유지되고, 그리고 비활성 전류 소스들은 비활성인, 방법.
  14. 제13항에 있어서,
    상기 검출 신호의 종료에 대한 응답으로 상기 활성화된 전류 소스들을 순차적으로 비활성화시키는 단계를 더 포함하는, 방법.
  15. 제13항에 있어서,
    상기 출력 노드가 제2 전압 임계치보다 크다는 것을 표시하는 리셋 신호에 대한 응답으로 상기 활성화된 전류 소스들을 비활성화시키는 단계를 더 포함하는, 방법.
  16. 제11항에 있어서,
    상기 검출 신호 종료에 대한 응답으로 상기 활성화된 전류 소스들 중 전부가 아니라 일부가 비활성화된 이후, 상기 검출 신호의 다른 인스턴스(instance)를 수신하는 단계; 및
    상기 검출 신호의 상기 다른 인스턴스를 수신하는 것에 대한 응답으로, 상기 비활성화된 전류 소스들을 순차적으로 활성화시키는 단계를 더 포함하는, 방법.
  17. 출력 노드에 제1 전류를 제공하기 위한 수단 ― 상기 제1 전류를 제공하기 위한 수단은 검출 신호에 응답하고, 그리고 상기 출력 노드를 통해, 상기 출력 노드에서의 전압을 조절하기 위한 수단에 커플링되고, 상기 검출 신호는 상기 출력 노드에서의 전압이 임계 전압 미만이라는 것을 표시함 ―;
    상기 출력 노드에 제2 전류를 제공하기 위한 수단; 및
    상기 검출 신호의 지연된 버전에 기반하여 상기 제2 전류를 제공하기 위한 수단을 인에이블링시키기 위한 수단을 포함하고,
    상기 제1 전류를 제공하기 위한 수단 및 상기 제2 전류를 제공하기 위한 수단은 헤드룸 전압에 기반하여 조정가능한, 장치.
  18. 제17항에 있어서,
    상기 검출 신호를 생성하기 위한 수단을 더 포함하는, 장치.
  19. 제17항에 있어서,
    검출 신호 종료까지 전류 소스들을 순차적으로 활성화시키기 위한 수단을 더 포함하고,
    상기 전류 소스들은 상기 출력 노드에 커플링되는, 장치.
  20. 제19항에 있어서,
    상기 검출 신호 종료 이후, 상기 활성화된 전류 소스들은 비활성화 클록에 대한 응답으로 순차적으로 비활성화되도록 구성되는, 장치.
  21. 제19항에 있어서,
    상기 전류 소스들은 리셋 신호에 대한 응답으로 순차적으로 비활성화되도록 구성되고,
    상기 리셋 신호는 상기 출력 노드에서의 전압이 제2 전압 임계치보다 크다는 것을 표시하는, 장치.
  22. 명령들을 포함하는 비-일시적인 컴퓨터 판독가능 저장 매체로서,
    상기 명령들은 프로세서에 의해 실행되는 경우, 상기 프로세서로 하여금 동작들을 수행하게 하고,
    상기 동작들은:
    전압 조절기 회로의 출력 전압이 임계 전압 미만이라는 것을 표시하는 검출 신호에 대한 응답으로 제1 전류 소스를 인에이블링시키는 것;
    상기 검출 신호의 지연된 버전에 대한 응답으로 제2 전류 소스를 인에이블링시키는 것 ― 상기 제2 전류 소스는, 상기 전압 조절기 회로에 커플링된 출력 노드에 제2 전류를 제공하도록 구성된 제1 증분 전류 스테이지에 포함됨 ―; 및
    검출 신호 종료까지 다수의 증분 전류 스테이지들의 전류 소스들을 순차적으로 활성화시키는 것
    을 포함하는, 비-일시적인 컴퓨터 판독가능 저장 매체.
  23. 제22항에 있어서,
    상기 제1 전류 소스를 인에이블링시키는 것은 상기 출력 노드에 제1 전류를 제공하고, 그리고
    상기 제2 전류 소스를 인에이블링시키는 것은 상기 출력 노드에 상기 제2 전류를 제공하는, 비-일시적인 컴퓨터 판독가능 저장 매체.
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