KR101919900B1 - Semiconductor memory device - Google Patents

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KR101919900B1
KR101919900B1 KR1020120043478A KR20120043478A KR101919900B1 KR 101919900 B1 KR101919900 B1 KR 101919900B1 KR 1020120043478 A KR1020120043478 A KR 1020120043478A KR 20120043478 A KR20120043478 A KR 20120043478A KR 101919900 B1 KR101919900 B1 KR 101919900B1
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손교민
문병식
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삼성전자 주식회사
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Abstract

반도체 메모리 장치가 제공된다. 상기 반도체 메모리 장치는 DBI 판단부, 제1 반전부, CRC 계산부, 제2 반전부 및 DQ 핀을 포함한다. 상기 DBI 판단부는 메인 데이터 라인 상의 제1 데이터를 기초로 데이터 버스 인버젼(DBI) 여부를 판단하고, DBI 데이터를 생성한다. 상기 제1 반전부는 상기 DBI 데이터에 따라 상기 제1 데이터를 반전 또는 비반전하여 제2 데이터를 생성한다. 상기 CRC 계산부는 상기 제2 데이터 및 상기 DBI 데이터를 기초로 CRC 데이터를 생성한다. 상기 제2 반전부는 상기 DBI 데이터에 따라 상기 제1 데이터를 반전 또는 비반전하여 제3 데이터를 생성한다. 상기 DQ 핀은 상기 제3 데이터를 외부로 출력하도록 구성된다.A semiconductor memory device is provided. The semiconductor memory device includes a DBI determination unit, a first inverting unit, a CRC calculation unit, a second inverting unit, and a DQ pin. The DBI determination unit determines whether a data bus is inversion (DBI) based on the first data on the main data line, and generates DBI data. The first inverting unit inverts or inverses the first data according to the DBI data to generate second data. The CRC calculation unit generates CRC data based on the second data and the DBI data. The second inverting unit inverts or inverses the first data according to the DBI data to generate third data. And the DQ pin is configured to output the third data to the outside.

Description

반도체 메모리 장치{Semiconductor memory device}Semiconductor memory device < RTI ID = 0.0 >

본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는, 데이터 버스 인버젼(Data Bus Inversion, 아래에서 'DBI'로 지칭) 및 오류 검출 코드(Cyclic Redundancy Check, 아래에서 'CRC'로 지칭) 기능을 갖는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having a data bus inversion (hereinafter referred to as "DBI") and a cyclic redundancy check (hereinafter referred to as "CRC" To a semiconductor memory device.

DBI 기술은 전송선의 전류 절감을 위해서 사용되는 기술이다. 예를 들면, 전송선이 전원 전압(Vdd)으로 터미네이션(termination)되어 있는 경우, 하이 레벨의 신호에 비해 로우 레벨의 신호를 전송하는 데에 더 많은 전류가 소모되므로, 보내려고 하는 데이터 중에서 로우 레벨의 비트 수가 하이 레벨의 비트 수보다 많은 경우 상기 데이터를 반전하여, 로우 레벨의 비트 수가 상기 데이터의 전체 비트 수의 절반 이하가 되도록 하고, 상기 데이터를 반전했다는 신호를 추가로 전송할 수 있다. CRC 기술은 메모리와 컨트롤러 사이에 전송되는 데이터의 손실을 방지하기 위해서 CRC 계산을 통해서 얻어지는 CRC 데이터를 함께 전송함으로써 오류를 검출할 수 있도록 하는 방법이다. DBI 기능과 CRC 기능을 동시에 활성화하기 위해서는, 메인 데이터 라인의 구조가 복잡해지는 문제가 있다.DBI technology is a technology used to reduce the current of a transmission line. For example, when the transmission line is terminated by the power supply voltage (Vdd), more current is consumed to transmit the low-level signal than the high-level signal. Therefore, among the data to be transmitted, If the number of bits is greater than the number of high-level bits, the data is inverted so that the number of low-level bits is less than half of the total number of bits of the data, and a signal indicating that the data is inverted can be further transmitted. The CRC technique is a method of detecting an error by transmitting together CRC data obtained through CRC calculation in order to prevent loss of data transmitted between the memory and the controller. In order to simultaneously activate the DBI function and the CRC function, the structure of the main data line becomes complicated.

따라서, 본 발명이 이루고자 하는 기술적 과제는 DBI 기능과 CRC 기능을 동시에 지원할 수 있으면서도 메인 데이터 라인의 구조가 단순한 반도체 메모리 장치를 제공하는 것이다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made in view of the above problems, and it is an object of the present invention to provide a semiconductor memory device capable of simultaneously supporting a DBI function and a CRC function,

상기 기술적 과제를 달성하기 위한 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치는 DBI 판단부, 제1 반전부, CRC 계산부, 제2 반전부 및 DQ 핀을 포함한다. 상기 DBI 판단부는 메인 데이터 라인 상의 제1 데이터를 기초로 데이터 버스 인버젼(DBI) 여부를 판단하고, DBI 데이터를 생성한다. 상기 제1 반전부는 상기 DBI 데이터에 따라 상기 제1 데이터를 반전 또는 비반전하여 제2 데이터를 생성한다. 상기 CRC 계산부는 상기 제2 데이터 및 상기 DBI 데이터를 기초로 CRC 데이터를 생성한다. 상기 제2 반전부는 상기 DBI 데이터에 따라 상기 제1 데이터를 반전 또는 비반전하여 제3 데이터를 생성한다. 상기 DQ 핀은 상기 제3 데이터를 외부로 출력하도록 구성된다.According to various embodiments of the present invention, a semiconductor memory device includes a DBI determination unit, a first inverting unit, a CRC calculation unit, a second inverting unit, and a DQ pin. The DBI determination unit determines whether a data bus is inversion (DBI) based on the first data on the main data line, and generates DBI data. The first inverting unit inverts or inverses the first data according to the DBI data to generate second data. The CRC calculation unit generates CRC data based on the second data and the DBI data. The second inverting unit inverts or inverses the first data according to the DBI data to generate third data. And the DQ pin is configured to output the third data to the outside.

상기 반도체 메모리 장치의 일 예에 따르면, 상기 제2 반전부는 상기 메인 데이터 라인으로부터 상기 제1 데이터를 직접 수신할 수 있다.According to an example of the semiconductor memory device, the second inverting unit may receive the first data directly from the main data line.

상기 반도체 메모리 장치의 다른 예에 따르면, 상기 DQ 핀은 상기 제3 데이터에 후속하여 상기 CRC 데이터를 출력할 수 있다.According to another example of the semiconductor memory device, the DQ pin may output the CRC data following the third data.

상기 반도체 메모리 장치의 또 다른 예에 따르면, 상기 제2 반전부로부터 상기 제3 데이터를 수신하고 상기 CRC 계산부로부터 상기 CRC 데이터를 수신하고, 상기 제3 데이터와 상기 CRC 데이터를 상기 DQ 핀에 순차적으로 제공하는 출력 레지스터를 더 포함할 수 있다.According to another example of the semiconductor memory device, the semiconductor memory device receives the third data from the second inverting part, receives the CRC data from the CRC calculating part, and supplies the third data and the CRC data to the DQ pin sequentially As shown in FIG.

상기 반도체 메모리 장치의 또 다른 예에 따르면, 상기 CRC 데이터를 외부로 출력하도록 구성되는 EDC 핀을 더 포함할 수 있다.According to another example of the semiconductor memory device, the EDC pin may be further configured to output the CRC data to the outside.

상기 반도체 메모리 장치의 또 다른 예에 따르면, 상기 DBI 데이터를 외부로 출력하도록 구성되는 DBI 핀을 더 포함할 수 있다.According to another example of the semiconductor memory device, a DBI pin configured to output the DBI data to the outside may be further included.

상기 반도체 메모리 장치의 또 다른 예에 따르면, 상기 제1 반전부는 상기 CRC 계산부에 인접하여 배치되고, 상기 제2 반전부는 상기 DQ 핀에 인접하여 배치될 수 있다.According to another example of the semiconductor memory device, the first inverting portion may be disposed adjacent to the CRC calculating portion, and the second inverting portion may be disposed adjacent to the DQ pin.

상기 반도체 메모리 장치의 또 다른 예에 따르면, CRC 기능이 오프되면, 상기 제1 반전부 및 상기 CRC 계산부가 비활성화되고, DBI 기능이 오프되면, 상기 제1 반전부 및 상기 제2 반전부는 상기 제1 데이터를 비반전할 수 있다.According to another example of the semiconductor memory device, when the CRC function is turned off, the first inverting unit and the CRC calculating unit are deactivated, and when the DBI function is turned off, the first inverting unit and the second inverting unit, Data can be non-inverted.

상기 기술적 과제를 달성하기 위한 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치는 버스트 길이(burst length)가 m(m은 자연수)이고 n(n은 자연수)개의 DQ 핀들을 포함한다. 상기 반도체 메모리 장치는 메인 데이터 라인, DBI 판단부, CRC용 반전부, CRC 계산부, 출력용 반전부 및 제1 내지 제n 레지스터를 포함한다. 상기 메인 데이터 라인은 제1 내지 제(m×n) 데이터 비트들을 포함하는 제1 데이터를 전송할 수 있다. 상기 DBI 판단부는 상기 제1 내지 제(m×n) 데이터 비트들의 제1 내지 제m 데이터 컬럼 세트들 각각에 대하여 데이터 버스 인버젼(DBI) 여부를 판단하여, 제1 내지 제m DBI 비트들을 생성할 수 있다. 상기 CRC용 반전부는 상기 제1 내지 제m DBI 비트들에 따라 상기 제1 내지 제m 데이터 컬럼 세트들을 반전 또는 비반전하여, 제2 데이터를 생성할 수 있다. 상기 CRC 계산부는 상기 제2 데이터 및 상기 제1 내지 제m DBI 비트들로부터 제1 내지 제n CRC 비트들을 생성할 수 있다. 상기 출력용 반전부는 상기 제1 내지 제m DBI 비트들에 따라 상기 제1 내지 제(m×n) 데이터 비트들의 제1 내지 제n 데이터 로우 세트들 각각의 데이터 비트들을 반전 또는 비반전하여, 제3 데이터를 생성할 수 있다. 상기 제1 내지 제n 레지스터는 상기 제1 내지 제n 데이터 로우 세트들에 대응하는 상기 제3 데이터 및 상기 제1 내지 제n CRC 비트들을 각각 제1 내지 제n DQ 핀들에 각각 제공할 수 있다.According to various embodiments of the present invention, a semiconductor memory device includes a DQ pin having a burst length m (m is a natural number) and n (n is a natural number). The semiconductor memory device includes a main data line, a DBI determination unit, a CRC inverting unit, a CRC calculating unit, an output inverting unit, and first through n-th registers. The main data line may transmit first data including first through (mxn) data bits. The DBI determination unit determines whether a data bus is inversion (DBI) for each of the first through m-th data column sets of the first through m-th data bits, and generates first through m- can do. The CRC inversion unit may generate the second data by inverting or non-inverting the first through m-th data column sets according to the first through m-th DBI bits. The CRC calculator may generate first through n th CRC bits from the second data and the first through m th DBI bits. The output inverter may invert or invert the data bits of each of the first through the n-th data row sets of the first through the (mxn) data bits according to the first through the m-th DBI bits, Data can be generated. The first to the n-th registers may provide the third data and the first to the n-th CRC bits corresponding to the first to the n-th data row sets to the first to the n-th DQ pins, respectively.

상기 반도체 메모리 장치의 일 예에 따르면, 상기 DBI 판단부는 제1 내지 제m DBI 판단 유닛들을 포함할 수 있다. 상기 제k(1≤k≤m) DBI 판단 유닛은 상기 제k 데이터 컬럼 세트에 속하는 n개의 데이터 비트들에 대하여 데이터 버스 인버젼 여부를 판단하여, 상기 제k DBI 비트를 생성할 수 있다.According to an example of the semiconductor memory device, the DBI determination unit may include first through m-th DBI determination units. The kth (1? K? M) DBI determination unit may determine whether the data bus is inversion for n data bits belonging to the kth data column set to generate the kth DBI bit.

상기 반도체 메모리 장치의 다른 예에 따르면, 상기 CRC용 반전부는 제1 내지 제m CRC용 반전 유닛들을 포함할 수 있다. 상기 제k(1≤k≤m) CRC용 반전 유닛은 상기 제k DBI 비트에 따라 상기 제k 데이터 컬럼 세트에 속하는 n개의 데이터 비트들을 반전 또는 비반전하여, 상기 제k 데이터 컬럼 세트에 대응하는 상기 제2 데이터의 일부를 생성할 수 있다.According to another example of the semiconductor memory device, the CRC inversion unit may include first to m-th CRC inversion units. Wherein the k-th (1? K? M) CRC inversion unit inverts or inverses n data bits belonging to the k-th data column set according to the k-th DBI bit, A portion of the second data can be generated.

상기 반도체 메모리 장치의 또 다른 예에 따르면, 상기 출력용 반전부는 제1 내지 제n 출력용 반전 유닛들을 포함할 수 있다. 상기 제k(1≤k≤n) 출력용 반전 유닛은 상기 제k 데이터 로우 세트에 속하는 m개의 데이터 비트들을 대응하는 상기 제1 내지 제m DBI 비트들에 따라 반전 또는 비반전하여, 상기 제k 데이터 로우 세트에 대응하는 상기 제3 데이터의 일부를 생성할 수 있다.According to another example of the semiconductor memory device, the output inverting unit may include first through n-th output inverting units. Wherein the kth (1? K? N) output inverting unit inverts or non-inverts m data bits belonging to the kth data row set according to the corresponding first through mth DBI bits, A portion of the third data corresponding to the low set can be generated.

상기 반도체 메모리 장치의 또 다른 예에 따르면, 상기 제1 내지 제m 데이터 컬럼 세트들 중에서 상기 제k(1≤k≤m) 데이터 컬럼 세트는 상기 제k, 제(n+k), 제(2n+k), 제(3n+k), ..., 및 제((m-1)n+k) 데이터 비트들로 이루어질 수 있다.According to another example of the semiconductor memory device, the kth (1? K? M) data column set among the first to mth data column sets includes the kth, (n + + k), (3n + k), ..., and (m-1) n + k data bits.

상기 반도체 메모리 장치의 또 다른 예에 따르면, 상기 제1 내지 제n 데이터 로우 세트들 중에서 상기 제k(1≤k≤n) 데이터 로우 세트는 상기 제(k-1)n+1, 제(k-1)n+2, 제(k-1)n+3, 제(k-1)n+4, ..., 및 제(k×n) 데이터 비트들로 이루어질 수 있다.According to another example of the semiconductor memory device, the kth (1? K? N) data row set among the first to the nth data row sets is the (k-1) n + (K-1) n + 2, k-1, n + 3, k-1, n + 4, ..., and kxn data bits.

상기 반도체 메모리 장치의 또 다른 예에 따르면, 상기 제k(1≤k≤n) 레지스터는 상기 제3 데이터의 제(k-1)n+1, 제(k-1)n+2, 제(k-1)n+3, 제(k-1)n+4, ..., 및 제(k×n) 데이터 비트들 및 상기 제k CRC 비트를 순차적으로 상기 제k DQ핀에 제공할 수 있다.(K-1) n + 1, (k-1) n + 2, and (k-1) n + 1 of the third data, according to another example of the semiconductor memory device. (k-1) n + 3, (k-1) n + 4, ..., and (kxn) data bits and the kth CRC bits to the kth DQ pin have.

상기 반도체 메모리 장치의 또 다른 예에 따르면, 상기 제1 내지 제m DBI 비트들을 DBI 핀에 순차적으로 제공하는 DBI 레지스터를 더 포함할 수 있다.According to another example of the semiconductor memory device, the semiconductor memory device may further include a DBI register for sequentially providing the first through m-th DBI bits to the DBI pin.

본 발명의 반도체 메모리 장치는 DBI 기능과 CRC 기능을 수행하는 블록으로부터 데이터 출력 블록 사이에 데이터 전체를 전송하기 위한 배선을 설치할 필요 없이, DBI 데이터와 CRC 데이터만을 전송하기 위한 배선을 설치하면 되므로 공간 효율성을 높일 수 있으며, 제조 단가를 낮출 수 있다. 또한, 본 발명의 반도체 메모리 장치는 DBI 기능과 CRC 기능 중 하나 또는 모두를 오프하는 것이 용이한 단순한 구조를 갖는다.The semiconductor memory device of the present invention can be provided with wiring for transmitting only the DBI data and the CRC data without installing the wiring for transferring the entire data between the data output block from the block performing the DBI function and the CRC function, And the manufacturing cost can be lowered. Further, the semiconductor memory device of the present invention has a simple structure that can easily turn off one or both of the DBI function and the CRC function.

도 1은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 개략적인 블록도이다.
도 2는 본 발명의 다른 실시예들에 따른 반도체 메모리 장치의 개략적인 블록도이다.
도 3은 본 발명의 다른 실시예들에 따른 반도체 메모리 장치의 개략적인 블록도이다.
도 4는 본 발명의 다른 실시예들에 따른 반도체 메모리 장치의 개략적인 블록도이다.
도 5는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치가 X8인 경우의 CRC 데이터 비트 매핑을 도시한다.
도 6은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치가 X16인 경우의 CRC 데이터 비트 매핑을 도시한다.
도 7은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치가 X8인 경우의 CRC 데이터 비트 매핑을 도시한다.
도 8은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 개략적인 레이아웃을 도시한다.
도 9는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 블록들 간의 개략적인 연결도를 도시한다.
도 10은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치가 X16인 경우의 간략화된 레이아웃을 도시한다.
도 11은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 반전 회로를 예시적으로 도시한다.
도 12는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 일 예를 나타내는 블록도이다.
도 13a는 메모리 셀 어레이의 메모리 셀이 DRAM 셀인 경우의 셀 구현 예를 나타낸다.
도 13b는 메모리 셀 어레이의 메모리 셀이 MRAM 셀인 경우의 셀 구현 예를 나타낸다.
도 13c는 도 13b의 MRAM 셀의 셀 저항이 MTJ 소자인 구현 예를 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치를 사용하는 메모리 시스템의 일 예를 나타내는 블록도이다.
도 15는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 일 예를 나타내는 구조도이다.
도 16은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치가 적용된 메모리 시스템의 일 예를 나타낸 도면이다.
도 17은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치를 포함하는 컴퓨터 시스템을 보여준다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 서버 시스템의 일 예를 나타내는 구조도이다.1 is a schematic block diagram of a semiconductor memory device according to various embodiments of the present invention.
2 is a schematic block diagram of a semiconductor memory device according to another embodiment of the present invention.
3 is a schematic block diagram of a semiconductor memory device according to another embodiment of the present invention.
4 is a schematic block diagram of a semiconductor memory device according to another embodiment of the present invention.
Figure 5 illustrates the CRC data bit mapping in the case where the semiconductor memory device is X8 according to various embodiments of the present invention.
Figure 6 illustrates the CRC data bit mapping when the semiconductor memory device is X16 according to various embodiments of the present invention.
Figure 7 illustrates the CRC data bit mapping in the case where the semiconductor memory device is X8 according to various embodiments of the present invention.
Figure 8 illustrates a schematic layout of a semiconductor memory device in accordance with various embodiments of the present invention.
Figure 9 shows a schematic connection diagram between blocks of a semiconductor memory device in accordance with various embodiments of the present invention.
Figure 10 shows a simplified layout in the case of a semiconductor memory device X16 according to various embodiments of the present invention.
Figure 11 illustrates an exemplary inversion circuit of a semiconductor memory device in accordance with various embodiments of the present invention.
12 is a block diagram illustrating an example of a semiconductor memory device according to various embodiments of the present invention.
13A shows a cell implementation in the case where the memory cell of the memory cell array is a DRAM cell.
13B shows an example of a cell in which the memory cell of the memory cell array is an MRAM cell.
13C is a block diagram showing an embodiment in which the cell resistance of the MRAM cell of FIG. 13B is an MTJ element.
14 is a block diagram illustrating an example of a memory system using a semiconductor memory device according to embodiments of the present invention.
15 is a structural diagram showing an example of a semiconductor memory device according to various embodiments of the present invention.
16 is a diagram showing an example of a memory system to which a semiconductor memory device according to various embodiments of the present invention is applied.
Figure 17 illustrates a computer system including a semiconductor memory device in accordance with various embodiments of the present invention.
18 is a structural diagram showing an example of a server system including a semiconductor memory device according to embodiments of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 본 발명의 실시예들은 본 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이다. 아래에 제시되는 실시예들은 여러 다른 형태로 변형될 수 있고, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Various embodiments of the present invention will now be described in detail with reference to the accompanying drawings. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. It is to be understood that the embodiments shown below may be modified in various ways and that the scope of the present invention is not limited to the following embodiments and that all changes, Should be understood to include.

첨부된 도면들을 설명하면서 유사한 구성요소에 대해 유사한 참조 부호를 사용한다. 첨부된 도면에 있어서, 구성요소들의 치수는 본 발명의 명확한 이해를 돕기 위하여 실제보다 확대하거나 축소하여 도시될 수 있다.BRIEF DESCRIPTION OF THE DRAWINGS [0027] Reference will now be made, by way of example, to the accompanying drawings, in which: In the accompanying drawings, the dimensions of the components may be shown to be enlarged or reduced in size in order to facilitate a clear understanding of the present invention.

본 명세서에서 사용된 용어는 오로지 특정한 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하려는 의도로 사용된 것이 아니다. 단수의 표현은 문맥상 명백히 다른 경우를 제외하고는 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 나열된 특징들의 존재를 특정하는 것이지, 하나 이상의 다른 특징들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 본 명세서에서, 용어 "및/또는"은 열거된 특징들 중 어느 하나 및 하나 이상의 모든 조합들을 포함하기 위해 사용된다. 본 명세서에서, "제1", "제2" 등의 용어가 다양한 특징들을 설명하기 위하여 하나의 특징을 다른 특징과 구별하기 위한 의도로만 사용되며, 이러한 특징들은 이들 용어에 의해 한정되지 않는다. 아래의 설명에서 제1 특징이 제2 특징과 연결, 결합 또는 접속된다고 기재되는 경우, 이는 제1 특징과 제2 특징 사이에 제3 특징이 개재될 수 있다는 것을 배제하지 않는다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the present invention. The singular < RTI ID = 0.0 > expressions < / RTI > include plural expressions, unless the context clearly dictates otherwise. As used herein, the terms "comprises" or "having", etc., are to be understood as specifying the presence of listed features, and not precluding the presence or addition of one or more other features. In this specification, the term " and / or " is used to include any and all combinations of one or more of the listed features. In this specification, terms such as " first ", " second ", and the like are used only to intend to distinguish one feature from another to describe various features, and these features are not limited by these terms. In the following description, when the first characteristic is described as being connected, coupled or connected to the second characteristic, it does not exclude that the third characteristic may be interposed between the first characteristic and the second characteristic.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.

도 1은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 개략적인 블록도이다. 1 is a schematic block diagram of a semiconductor memory device according to various embodiments of the present invention.

도 1을 참조하면, 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치(100)가 도시된다. 반도체 메모리 장치(100)는 DBI 판단부(110), 제1 반전부(120), CRC 계산부(130) 및 제2 반전부(140)를 포함한다.Referring to Figure 1, a semiconductor memory device 100 according to various embodiments of the present invention is shown. The semiconductor memory device 100 includes a DBI determination unit 110, a first inverting unit 120, a CRC calculation unit 130, and a second inverting unit 140.

반도체 메모리 장치(100)는 데이터들이 저장될 수 있는 메모리 셀 어레이(미 도시)를 포함할 수 있다. 메모리 셀 어레이는 로우 방향으로 연장되는 복수의 워드 라인들(미 도시), 컬럼 방향으로 연장되는 복수의 비트 라인들(미 도시), 및 상기 워드 라인들과 상기 비트 라인들의 교점에 각각 배치되는 복수의 메모리 셀들을 포함한다. 또한, 반도체 메모리 장치(100)는 어드레스에 대응하여 상기 메모리 셀 어레이의 메모리 셀을 액세스하기 위해 상기 메모리 셀에 연결된 워드 라인을 선택하는 로우 디코더(미 도시) 및 상기 메모리 셀에 연결된 비트 라인을 선택하는 컬럼 디코더(미 도시)를 포함할 수 있다. 상기 어드레스에 대응하여 액세스되는 상기 메모리 셀에 저장된 데이터는 상기 비트 라인, 상기 비트 라인에 연결되는 로컬 입출력 라인(미 도시), 상기 로컬 입출력 라인에 연결되는 글로벌 입출력 라인(미 도시) 및 상기 글로벌 입출력 라인에 연결되는 메인 데이터 라인을 통해 외부로 출력될 수 있다.The semiconductor memory device 100 may include a memory cell array (not shown) in which data can be stored. The memory cell array includes a plurality of word lines (not shown) extending in the row direction, a plurality of bit lines (not shown) extending in the column direction, and a plurality of bit lines (not shown) disposed at intersections of the word lines and the bit lines Of memory cells. The semiconductor memory device 100 further includes a row decoder (not shown) for selecting a word line connected to the memory cell to access the memory cell of the memory cell array in response to an address, and a bit line connected to the memory cell And a column decoder (not shown). The data stored in the memory cell accessed in response to the address includes a bit line, a local input / output line (not shown) connected to the bit line, a global input / output line (not shown) connected to the local input / output line, And may be output to the outside through a main data line connected to the line.

상기 메모리 셀 어레이에 저장된 데이터를 제1 데이터(DATA1)로 지칭하며, 제1 데이터(DATA1)는 메인 데이터 라인(MAIN DATA LINE)을 통해 DBI 판단부(110)와 제2 반전부(140)에 제공된다.The data stored in the memory cell array is referred to as first data DATA1 and the first data DATA1 is transferred to the DBI determining unit 110 and the second inverting unit 140 through a main data line / RTI >

DBI 판단부(110)는 제1 데이터(DATA1)를 수신하고, 제1 데이터(DATA1)를 기초로 데이터 버스 인버젼(DBI) 여부를 판단하고, DBI 데이터(DBI)를 생성한다. The DBI determination unit 110 receives the first data DATA1 and determines whether or not the data bus is in a DBI based on the first data DATA1 and generates DBI data DBI.

전술한 바와 같이, 데이터 버스 인버전(Data Bus Inversion, DBI) 기술은 전송선의 전류 절감을 위해서 사용되는 기술로서, 복수의 DQ 핀들을 갖는 반도체 메모리 장치에 적용될 수 있다. 예컨대, 전송선이 전원 전압(Vdd)으로 터미네이션(termination)되어 있는 경우, 하이 레벨의 신호에 비해 로우 레벨의 신호를 전송하는 데에 더 많은 전류가 소모된다. 따라서, 상기 복수의 DQ 핀들을 통해 전송하려는 데이터에서 로우 레벨의 비트 수가 하이 레벨의 비트 수보다 많은 경우 상기 데이터를 반전하여, 로우 레벨의 비트 수가 상기 데이터의 전체 비트 수의 절반 이하가 되도록 하고, 상기 데이터를 반전했다는 신호를 추가로 전송할 수 있다.As described above, the Data Bus Inversion (DBI) technique is a technique used for current reduction of a transmission line and can be applied to a semiconductor memory device having a plurality of DQ pins. For example, when the transmission line is terminated at the power supply voltage Vdd, more current is consumed to transmit the low level signal than the high level signal. Therefore, if the number of low-level bits in the data to be transmitted through the plurality of DQ pins is greater than the number of high-level bits, the data is inverted so that the number of low-level bits is less than half of the total number of bits of the data, A signal indicating that the data has been inverted can be further transmitted.

예컨대, 반도체 메모리 장치에 8개의 DQ 핀들이 존재하는 경우, 한 번에 8비트의 데이터를 전송할 수 있다. 이 때, 상기 8비트에서 로우 레벨인 비트의 개수가 5개 이상인 경우, DBI 기능 블록은 상기 데이터를 반전하고, 상기 데이터가 반전되었음을 나타내는 DBI 비트를 제공할 수 있다. 상기 데이터가 반전되었음을 나타내기 위해 상기 DBI 비트가 로우 레벨이도록 정의될 수 있다. 반대로, 상기 8비트에서 로우 레벨인 비트의 개수가 4개 이하인 경우, 상기 DBI 기능 블록은 상기 데이터를 반전하지 않고, 상기 데이터가 반전되지 않았음을 나타내기 위해 하이 레벨의 DBI 비트를 제공할 수 있다. 그 결과, 상기 8비트와 상기 DBI 비트에서 로우 레벨인 비트의 개수는 4개 이하가 된다.For example, when there are eight DQ pins in a semiconductor memory device, 8 bits of data can be transmitted at one time. At this time, if the number of low-level bits in the 8 bits is 5 or more, the DBI functional block may invert the data and provide a DBI bit indicating that the data is inverted. The DBI bit may be defined to be low level to indicate that the data is inverted. Conversely, if the number of low-level bits in the 8 bits is four or less, the DBI functional block does not invert the data and can provide a high-level DBI bit to indicate that the data is not inverted have. As a result, the number of low-level bits in the 8 bits and the DBI bits is four or less.

본 명세서에서, 전송선은 전원 전압(Vdd)으로 터미네이션되어 있다고 가정한다. 따라서, 로우 레벨인 비트들의 개수가 하이 레벨인 비트들의 개수보다 많을 경우, 데이터를 반전하는 것이 전력 소모의 면에서 유리하다. 또한, DBI 비트가 로우 레벨일 경우 데이터가 반전되었음을 나타낸다고 가정한다. 그러나, 본 발명이 이와 같이 한정되는 것은 아니다.In this specification, it is assumed that the transmission line is terminated to the power supply voltage Vdd. Therefore, when the number of low-level bits is larger than the number of high-level bits, it is advantageous in terms of power consumption to invert the data. It is also assumed that the data is inverted when the DBI bit is at the low level. However, the present invention is not limited thereto.

DBI 판단부(110)는 제1 데이터(DATA1)의 로우 레벨인 비트들의 개수와 하이 레벨인 비트들의 개수를 비교할 수 있다. 로우 레벨인 비트들의 개수가 하이 레벨인 비트들의 개수보다 많을 경우, 제1 데이터(DATA1)를 반전시키기 위한 DBI 데이터(DBI)를 생성할 수 있다. 전술한 바와 같이, DBI 데이터(DBI)가 하이 레벨일 경우, 제1 데이터(DATA1)는 반전될 필요가 없지만, DBI 데이터(DBI)가 로우 레벨일 경우, 제1 데이터(DATA1)는 제1 반전부(120) 및 제2 반전부(140)에서 반전될 것이다.The DBI determination unit 110 may compare the number of low-level bits of the first data (DATA1) with the number of high-level bits. DBI data (DBI) for inverting the first data (DATA1) can be generated when the number of low-level bits is greater than the number of high-level bits. As described above, when the DBI data DBI is at the high level, the first data (DATA1) need not be inverted. However, when the DBI data DBI is at the low level, the first data (DATA1) The first and second inverting units 120 and 140 will be inverted.

제1 반전부(120)는 DBI 판단부(110)로부터 DBI 데이터(DBI)를 수신할 수 있다. 회로 설계에 따라, 제1 반전부(120)는 DBI 판단부(110)로부터 제1 데이터(DATA1)를 수신하거나, 메인 데이터 라인을 통해 제1 데이터(DATA1)를 수신할 수도 있다. 제1 반전부(120)는 DBI 데이터(DBI)에 따라 제1 데이터(DATA1)를 반전 또는 비반전하여, 제2 데이터(DATA2)를 생성할 수 있다. 전술한 바와 같이, DBI 데이터(DBI)가 로우 레벨일 경우, 제2 데이터(DATA2)는 제1 데이터(DATA1)가 반전된 데이터일 것이며, DBI 데이터(DBI)가 하이 레벨일 경우, 제2 데이터(DATA2)는 제1 데이터(DATA1)가 반전되지 않은, 제1 데이터(DATA1)와 동일한 데이터일 것이다.The first inverting unit 120 may receive the DBI data DBI from the DBI determination unit 110. [ According to the circuit design, the first inverting unit 120 may receive the first data (DATA1) from the DBI determination unit 110 or the first data (DATA1) through the main data line. The first inverting unit 120 may generate the second data DATA2 by inverting or not inverting the first data DATA1 according to the DBI data DBI. As described above, when the DBI data DBI is at the low level, the second data DATA2 is the data in which the first data DATA1 is inverted. When the DBI data DBI is at the high level, (DATA2) will be the same data as the first data (DATA1) in which the first data (DATA1) is not inverted.

CRC 계산부(130)는 제1 반전부(120)로부터 제2 데이터(DATA2)를 수신할 수 있다. 회로 설계에 따라, CRC 계산부(130)는 DBI 판단부(110)로부터 DBI 데이터(DBI)를 수신하거나 제1 반전부(120)를 통해 DBI 데이터(DBI)를 수신할 수 있다. CRC 계산부(130)는 제2 데이터(DATA2)와 DBI 데이터(DBI)에 대하여 CRC 계산을 수행하여, CRC 데이터(CRC)를 생성할 수 있다. CRC 계산부(130)는 예컨대 9비트의 다항식 길이(polynomial length)를 갖는 CRC-8, 즉, x8+x2+x+1을 사용할 수 있다. 그러나, 본 발명은 다른 CRC 다항식을 사용할 수도 있다.The CRC calculation unit 130 may receive the second data DATA2 from the first inverting unit 120. [ The CRC calculation unit 130 may receive the DBI data DBI from the DBI determination unit 110 or receive the DBI data DBI through the first inversion unit 120. [ The CRC calculation unit 130 may perform CRC calculation on the second data (DATA2) and the DBI data (DBI) to generate CRC data (CRC). The CRC calculation unit 130 may use, for example, CRC-8 having a polynomial length of 9 bits, that is, x 8 + x 2 + x + 1. However, the present invention may use other CRC polynomials.

제2 반전부(140)는 DBI 판단부(110)로부터 DBI 데이터(DBI)를 수신하고, 메인 데이터 라인을 통해 제1 데이터(DATA1)를 직접 수신할 수 있다. 제2 반전부(140)는 DBI 데이터(DBI)에 따라 제1 데이터(DATA1)를 반전 또는 비반전하여, 제3 데이터(DATA3)를 생성할 수 있다. 전술한 바와 같이, DBI 데이터(DBI)가 로우 레벨일 경우, 제3 데이터(DATA3)는 제1 데이터(DATA1)가 반전된 데이터일 것이며, DBI 데이터(DBI)가 하이 레벨일 경우, 제3 데이터(DATA3)는 제1 데이터(DATA1)가 반전되지 않은, 제1 데이터(DATA1)와 동일한 데이터일 것이다.The second inverting unit 140 receives the DBI data DBI from the DBI determination unit 110 and directly receives the first data DATA1 through the main data line. The second inverting unit 140 may generate the third data DATA3 by inverting or not inverting the first data DATA1 according to the DBI data DBI. As described above, when the DBI data DBI is at the low level, the third data DATA3 is the data in which the first data DATA1 is inverted. When the DBI data DBI is at the high level, (DATA3) will be the same data as the first data (DATA1) in which the first data (DATA1) is not inverted.

제1 반전부(120)와 제2 반전부(140)는 DBI 데이터(DBI)에 따라 제1 데이터(DATA1)를 반전 또는 비반전한다는 점에서, 서로 동일한 기능을 수행한다. 또한, 제1 반전부(120)에서 생성된 제2 데이터(DATA2)와 제2 반전부(140)에서 생성된 제3 데이터(DATA3)는 서로 동일하다. 그러나, 제2 데이터(DATA2)는 CRC 계산을 위해 CRC 계산부(130)에 제공되고, 제3 데이터(DATA3)는 외부로 출력되기 위해 DQ 핀들에게 제공된다는 차이가 있다. The first inverting unit 120 and the second inverting unit 140 perform the same function in that they invert or invert the first data DATA1 according to the DBI data DBI. The second data DATA2 generated by the first inverting unit 120 and the third data DATA3 generated by the second inverting unit 140 are the same. However, the difference is that the second data (DATA2) is provided to the CRC calculation unit 130 for CRC calculation and the third data (DATA3) is provided to the DQ pins for output to the outside.

만약 제2 데이터(DATA2)를 CRC 계산에도 이용하고 데이터 출력에도 이용될 경우, 제1 반전부(120) 또는 CRC 계산부(130)와 DQ 핀들 사이에 제2 데이터(DATA2)의 비트 수만큼의 별도의 데이터 라인들이 필요하다. 예컨대, 제1 데이터(DATA1)를 전송하는 메인 데이터 라인이 64라인일 경우, 제2 데이터(DATA2)의 전송에도 64개의 라인이 필요하다. 따라서, DBI 판단부(110), 제1 반전부(120) 또는 CRC 계산부(130)와 DQ 핀들 사이에 배치되는 상기 별도의 64개의 데이터 라인으로 인하여 면적 효용성이 감소한다.If the second data (DATA2) is also used for CRC calculation and used for data output, the number of bits of the second data (DATA2) between the first inverting unit 120 or the CRC calculating unit 130 and the DQ pins Separate data lines are needed. For example, when the main data line for transmitting the first data (DATA1) is 64 lines, 64 lines are also required for transmission of the second data (DATA2). Therefore, the area efficiency decreases due to the 64 data lines disposed between the DBI determination unit 110, the first inverting unit 120, or the CRC calculating unit 130 and the DQ pins.

그러나, 본 발명에 따르면, 제2 반전부(140)를 별도로 DQ 핀들 근처에 구비하여 제3 데이터(DATA3)를 생성함으로써, 제2 데이터(DATA2)를 상기 DQ 핀들로 전송할 데이터 라인들에 대한 필요성을 제거할 수 있다. 대신에, DBI 판단부(110)로부터 제2 반전부(140)로 DBI 데이터(DBI)를 제공하기 위한 데이터 라인만 존재하면 된다. 그 결과, 면적 효용성을 증가시킬 수 있으며, 제조 단가를 낮출 수 있다.However, according to the present invention, by providing the second inverting unit 140 separately near the DQ pins to generate the third data DATA3, the necessity for the data lines to transmit the second data DATA2 to the DQ pins Can be removed. Instead, only the data line for providing the DBI data DBI from the DBI determination unit 110 to the second inverting unit 140 may exist. As a result, the area efficiency can be increased and the manufacturing cost can be lowered.

또한, 반도체 메모리 장치(100)는 모드 레지스터 세트(MRS)에 따라 CRC 기능과 DBI 기능을 독립적으로 온/오프시킬 수 있다. 도 1에 설명된 블록도는 CRC 기능과 DBI 기능이 모두 온(on)된 경우이다. 모드 레지스터 세트(MRS)에 따라 CRC 기능이 오프될 경우, 제1 반전부(120)와 CRC 계산부(130)는 비활성화될 수 있다. 또한, DBI 기능이 오프될 경우, 제1 반전부(120) 및 제2 반전부(140)는 제1 데이터(DATA1)를 비반전하여, 제1 데이터(DATA1)와 동일한 제2 및 제3 데이터들(DATA2, DATA3)을 생성하도록 구성될 수 있다. 따라서, CRC 기능과 DBI 기능이 모두 온(on)되는 경우뿐만 아니라, 이들 기능 중 한 기능만 온(on)되는 경우에도 복잡한 설계 변경 없이 본 발명을 쉽게 적용시킬 수 있다.
In addition, the semiconductor memory device 100 can independently turn on / off the CRC function and the DBI function according to the mode register set MRS. The block diagram shown in FIG. 1 is a case where both the CRC function and the DBI function are turned on. When the CRC function is turned off according to the mode register set MRS, the first inverting unit 120 and the CRC calculating unit 130 may be deactivated. When the DBI function is turned off, the first inverting unit 120 and the second inverting unit 140 do not invert the first data (DATA1) so that the second and third data (DATA1) RTI ID = 0.0 > DATA2, DATA3. ≪ / RTI > Therefore, the present invention can be easily applied not only when both the CRC function and the DBI function are turned on, but also when one of these functions is turned on without complicated design changes.

도 2는 본 발명의 다른 실시예들에 따른 반도체 메모리 장치의 개략적인 블록도이다. 2 is a schematic block diagram of a semiconductor memory device according to another embodiment of the present invention.

도 2를 참조하면, 본 발명의 다른 실시예들에 따른 반도체 메모리 장치(200)가 도시된다. 반도체 메모리 장치(200)는 DBI 판단부(210), 제1 반전부(220), CRC 계산부(230) 및 제2 반전부(240)를 포함한다. 또한, 반도체 메모리 장치(200)는 출력 레지스터(250), DQ 핀들(260) 및 DBI 핀(270)을 더 포함할 수 있다. DBI 판단부(210), 제1 반전부(220), CRC 계산부(230) 및 제2 반전부(240)는 도 1에 설명되는 반도체 메모리 장치(100)의 DBI 판단부(110), 제1 반전부(120), CRC 계산부(130) 및 제2 반전부(140)과 실질적으로 동일하며, 아래에서는 간단하게 설명한다.Referring to FIG. 2, a semiconductor memory device 200 according to other embodiments of the present invention is shown. The semiconductor memory device 200 includes a DBI determining unit 210, a first inverting unit 220, a CRC calculating unit 230, and a second inverting unit 240. The semiconductor memory device 200 may further include an output register 250, DQ pins 260 and a DBI pin 270. The DBI determining unit 210, the first inverting unit 220, the CRC calculating unit 230 and the second inverting unit 240 may be implemented by the DBI determining unit 110, 1 inverting unit 120, the CRC calculating unit 130 and the second inverting unit 140, and will be briefly described below.

메모리 셀 어레이에 저장된 제1 데이터(DATA1)는 메인 데이터 라인을 통해 DBI 판단부(210)와 제2 반전부(240)에 제공될 수 있다. DBI 판단부(210)는 제1 데이터(DATA1)를 수신하고, 제1 데이터(DATA1)를 기초로 데이터 버스 인버젼(DBI) 여부를 판단하고, DBI 데이터(DBI)를 생성한다. The first data (DATA1) stored in the memory cell array may be provided to the DBI determination unit 210 and the second inverting unit 240 through the main data line. The DBI determination unit 210 receives the first data DATA1 and determines whether the data bus is in the DBI based on the first data DATA1 and generates the DBI data DBI.

제1 반전부(220)는 DBI 판단부(210)로부터 DBI 데이터(DBI)를 수신하고, DBI 판단부(210)로부터 제1 데이터(DATA1)를 수신하거나 상기 메인 데이터 라인을 통해 제1 데이터(DATA1)를 수신할 수 있다. 제1 반전부(220)는 DBI 데이터(DBI)에 따라 제1 데이터(DATA1)를 반전 또는 비반전하여, 제2 데이터(DATA2)를 생성할 수 있다. The first inverting unit 220 receives the DBI data DBI from the DBI determining unit 210 and receives the first data DATA1 from the DBI determining unit 210 or the first data DATA1). The first inverting unit 220 may generate the second data DATA2 by inverting or not inverting the first data DATA1 according to the DBI data DBI.

CRC 계산부(230)는 제1 반전부(220)로부터 제2 데이터(DATA2)를 수신하고, DBI 판단부(210)로부터 DBI 데이터(DBI)를 수신하거나 제1 반전부(220)를 통해 DBI 데이터(DBI)를 수신할 수 있다. CRC 계산부(230)는 제2 데이터(DATA2)와 DBI 데이터(DBI)에 대하여 CRC 계산을 수행하여, CRC 데이터(CRC)를 생성할 수 있다.The CRC calculation unit 230 receives the second data DATA2 from the first inverting unit 220 and receives the DBI data DBI from the DBI determination unit 210 or receives the DBI data DBI through the first inverting unit 220, It is possible to receive data (DBI). The CRC calculation unit 230 may perform CRC calculation on the second data (DATA2) and the DBI data (DBI) to generate CRC data (CRC).

제2 반전부(240)는 DBI 판단부(210)로부터 DBI 데이터(DBI)를 수신하고, 메인 데이터 라인을 통해 제1 데이터(DATA1)를 직접 수신할 수 있다. 제2 반전부(240)는 DBI 데이터(DBI)에 따라 제1 데이터(DATA1)를 반전 또는 비반전하여, 제3 데이터(DATA3)를 생성할 수 있다.The second inverting unit 240 receives the DBI data DBI from the DBI determination unit 210 and directly receives the first data DATA1 through the main data line. The second inverting unit 240 may generate the third data DATA3 by inverting or not inverting the first data DATA1 according to the DBI data DBI.

출력 레지스터(250)는 제2 반전부(240)로부터 제3 데이터(DATA3)를 수신하고 CRC 계산부(230)로부터 CRC 데이터(CRC)를 수신할 수 있다. 출력 레지스터(250)는 제3 데이터(DATA3)와 CRC 데이터(CRC)를 데이터(DATA)로서 DQ 핀들(260)에 제공할 수 있다. DQ 핀들(260)은 제3 데이터(DATA3)와 CRC 데이터(CRC)를 순차적으로 출력할 수 있다. 따라서, CRC 데이터(CRC)는 DQ 핀들(260)을 통해 제3 데이터(DATA3)가 모두 출력된 후에 출력될 수 있다.The output register 250 may receive the third data (DATA3) from the second inverting unit 240 and receive the CRC data (CRC) from the CRC calculator 230. [ The output register 250 may provide the third data (DATA3) and the CRC data (CRC) to the DQ pins 260 as data (DATA). DQ pins 260 may sequentially output the third data (DATA3) and the CRC data (CRC). Therefore, the CRC data (CRC) may be output after all the third data (DATA3) is output through the DQ pins 260. [

또한, DBI 판단부(210)에서 생성된 DBI 데이터(DBI)는 DBI 핀(270)을 통해 출력될 수 있다. DBI 데이터(DBI)가 DBI 핀(270)을 통해 출력되기 전에, DBI 데이터(DBI)는 별도의 DBI 레지스터(미 도시)를 통해 출력될 수 있다. 또한, 대안적으로 DBI 데이터(DBI)는 출력 레지스터(250)에 일시 저장된 후에 DBI 핀(270)으로부터 출력될 수 있다.Also, the DBI data DBI generated by the DBI determination unit 210 may be output through the DBI pin 270. The DBI data DBI may be output via a separate DBI register (not shown) before the DBI data DBI is output via the DBI pin 270. [ Alternatively, the DBI data (DBI) may be temporarily stored in the output register 250 and then output from the DBI pin 270.

도 2는 반도체 메모리 장치(200)의 개략적인 블록도를 도시하지만, 제1 반전부(220)는 CRC 계산부(230)에 인접하게 배치되고, 제2 반전부(240)는 DQ 핀들(260)에 인접하게 배치될 수 있다. 전술한 바와 같이, 외부로 출력될 제3 데이터(DATA3)를 생성하는 제2 반전부(240)를 메인 데이터 라인과 DQ 핀들(260) 사이에 배치함으로써, 제1 반전부(220)에서 생성되는 제2 데이터(DATA2)를 DQ 핀들(260)로 전송할 필요가 없다.
2 shows a schematic block diagram of the semiconductor memory device 200. The first inverting unit 220 is disposed adjacent to the CRC calculating unit 230 and the second inverting unit 240 is connected to the DQ pins 260 As shown in FIG. The second inverting unit 240 generating the third data DATA3 to be outputted to the outside is disposed between the main data line and the DQ pins 260 to generate the third data DATA3 to be output to the first inverting unit 220 It is not necessary to transmit the second data (DATA2) to the DQ pins 260. [

도 3은 본 발명의 다른 실시예들에 따른 반도체 메모리 장치의 개략적인 블록도이다. 3 is a schematic block diagram of a semiconductor memory device according to another embodiment of the present invention.

도 3을 참조하면, 본 발명의 다른 실시예들에 따른 반도체 메모리 장치(300)가 도시된다. 반도체 메모리 장치(300)는 DBI 판단부(310), 제1 반전부(320), CRC 계산부(330) 및 제2 반전부(340)를 포함한다. 또한, 반도체 메모리 장치(300)는 출력 레지스터(350), DQ 핀들(360), DBI 핀(370) 및 EDC 핀(380)을 더 포함할 수 있다. DBI 판단부(310), 제1 반전부(320), CRC 계산부(330) 및 제2 반전부(340)는 도 1에 설명되는 반도체 메모리 장치(100)의 DBI 판단부(110), 제1 반전부(120), CRC 계산부(130) 및 제2 반전부(140)과 실질적으로 동일하며, 아래에서는 간단하게 설명한다.Referring to FIG. 3, a semiconductor memory device 300 according to other embodiments of the present invention is shown. The semiconductor memory device 300 includes a DBI determination unit 310, a first inverting unit 320, a CRC calculation unit 330, and a second inverting unit 340. The semiconductor memory device 300 may further include an output register 350, DQ pins 360, a DBI pin 370, and an EDC pin 380. The DBI determining unit 310, the first inverting unit 320, the CRC calculating unit 330, and the second inverting unit 340 may be implemented by the DBI determining unit 110 of the semiconductor memory device 100, 1 inverting unit 120, the CRC calculating unit 130 and the second inverting unit 140, and will be briefly described below.

DBI 판단부(310)는 메인 데이터 라인을 통해 제1 데이터(DATA1)를 수신하고, 제1 데이터(DATA1)를 기초로 데이터 버스 인버젼(DBI) 여부를 판단하고, DBI 데이터(DBI)를 생성한다. 제1 반전부(320)는 DBI 판단부(310)로부터 DBI 데이터(DBI) 및 제1 데이터(DATA1)를 수신할 수 있다. 제1 반전부(320)는 DBI 데이터(DBI)에 따라 제1 데이터(DATA1)를 반전 또는 비반전하여, 제2 데이터(DATA2)를 생성할 수 있다. CRC 계산부(330)는 제1 반전부(320)로부터 제2 데이터(DATA2) 및 DBI 데이터(DBI)를 수신할 수 있다. CRC 계산부(330)는 제2 데이터(DATA2)와 DBI 데이터(DBI)에 대하여 CRC 계산을 수행하여, CRC 데이터(CRC)를 생성할 수 있다.The DBI determination unit 310 receives the first data DATA1 through the main data line and determines whether the data bus is in the DBI based on the first data DATA1 and generates the DBI data DBI do. The first inverting unit 320 may receive the DBI data DBI and the first data DATA1 from the DBI determining unit 310. [ The first inverting unit 320 may generate the second data DATA2 by inverting or not inverting the first data DATA1 according to the DBI data DBI. The CRC calculation unit 330 may receive the second data (DATA2) and the DBI data (DBI) from the first inverting unit (320). The CRC calculation unit 330 may perform CRC calculation on the second data (DATA2) and the DBI data (DBI) to generate CRC data (CRC).

제2 반전부(340)는 DBI 판단부(310)로부터 DBI 데이터(DBI)를 수신하고, 메인 데이터 라인을 통해 제1 데이터(DATA1)를 직접 수신할 수 있다. 제2 반전부(340)는 DBI 데이터(DBI)에 따라 제1 데이터(DATA1)를 반전 또는 비반전하여, 제3 데이터(DATA3)를 생성할 수 있다. 출력 레지스터(350)는 제2 반전부(240)로부터 제3 데이터(DATA3)를 수신할 수 있다. 출력 레지스터(250)는 제3 데이터(DATA3)를 DQ 핀들(260)에 제공하고, DQ 핀들(260)은 제3 데이터(DATA3)를 출력할 수 있다.The second inverting unit 340 may receive the DBI data DBI from the DBI determining unit 310 and directly receive the first data DATA1 through the main data line. The second inverting unit 340 may generate the third data DATA3 by inverting or not inverting the first data DATA1 according to the DBI data DBI. The output register 350 may receive the third data (DATA3) from the second inverting unit 240. [ The output register 250 may provide the third data DATA3 to the DQ pins 260 and the DQ pins 260 may output the third data DATA3.

DBI 판단부(310)에서 생성된 DBI 데이터(DBI)는 DBI 핀(370)을 통해 출력될 수 있다. DBI 데이터(DBI)가 DBI 핀(370)을 통해 출력되기 전에, DBI 데이터(DBI)는 별도의 DBI 레지스터(미 도시)에 임시 저장될 수 있다. CRC 계산부(330)에서 생성된 CRC 데이터(CRC)는 EDC 핀(380)을 통해 출력될 수 있다. CRC 데이터(CRC)가 EDC 핀(380)을 통해 출력되기 전에, CRC 데이터(CRC)는 별도의 CRC 레지스터(미 도시)에 임시 저장될 수 있다.
The DBI data DBI generated by the DBI determination unit 310 may be output through the DBI pin 370. [ The DBI data DBI may be temporarily stored in a separate DBI register (not shown) before the DBI data DBI is output via the DBI pin 370. [ The CRC data (CRC) generated by the CRC calculation unit 330 may be output through the EDC pin 380. [ The CRC data (CRC) may be temporarily stored in a separate CRC register (not shown) before the CRC data (CRC) is output via the EDC pin 380. [

도 4는 본 발명의 다른 실시예들에 따른 반도체 메모리 장치의 개략적인 블록도이다. 4 is a schematic block diagram of a semiconductor memory device according to another embodiment of the present invention.

도 4를 참조하면, 본 발명의 다른 실시예들에 따른 반도체 메모리 장치(400)가 도시된다. 반도체 메모리 장치(400)는 DBI 판단부(410), 제1 반전부(420), CRC 계산부(430), 제2 반전부(440)및 메모리 코어(470)를 포함한다. 또한, 반도체 메모리 장치(400)는 출력 레지스터(450) 및 데이터 출력 핀들(460)을 더 포함할 수 있다. DBI 판단부(410), 제1 반전부(420), CRC 계산부(430) 및 제2 반전부(440)는 도 1에 설명되는 반도체 메모리 장치(100)의 DBI 판단부(110), 제1 반전부(120), CRC 계산부(130) 및 제2 반전부(140)과 실질적으로 동일하며, 아래에서는 간단하게 설명한다.Referring to FIG. 4, a semiconductor memory device 400 according to other embodiments of the present invention is shown. The semiconductor memory device 400 includes a DBI determination unit 410, a first inverting unit 420, a CRC calculation unit 430, a second inverting unit 440, and a memory core 470. In addition, the semiconductor memory device 400 may further include an output register 450 and data output pins 460. The DBI determining unit 410, the first inverting unit 420, the CRC calculating unit 430, and the second inverting unit 440 correspond to the DBI determining unit 110, 1 inverting unit 120, the CRC calculating unit 130 and the second inverting unit 140, and will be briefly described below.

도 4는 데이터 흐름을 나타내기 위한 것으로서, 반도체 메모리 장치(400)는 8개의 DQ 핀들을 갖고, 버스트 길이(burst length)가 8인 것으로 가정한다. 즉, 한 번의 리드 명령에 의해 64비트의 데이터가 출력되는 것으로 가정한다. 64비트의 데이터는 제1 버스트에 상기 8개의 DQ 핀들을 통해 8비트의 데이터가 출력되고, 이어서 제2 버스트에 상기 8개의 DQ 핀들을 통해 8비트의 데이터가 출력되고, 이어서 제3 버스트에 상기 8개의 DQ 핀들을 통해 8비트의 데이터가 출력되는 방식으로 출력된다. 즉, 제1 내지 제8 버스트들 각각에 8비트의 데이터들이 출력된다.FIG. 4 shows a data flow. It is assumed that the semiconductor memory device 400 has eight DQ pins and a burst length of 8. That is, it is assumed that 64-bit data is outputted by one read command. In the 64-bit data, 8-bit data is output through the 8 DQ pins in the first burst, 8-bit data is output through the 8 DQ pins in the second burst, 8-bit data is output through 8 DQ pins. That is, 8-bit data is output to each of the first to eighth bursts.

메모리 코어(470)는 데이터들이 저장될 수 있는 메모리 셀 어레이(미 도시)를 포함할 수 있다. 한 번의 리드 명령에 의해 출력될 제1 데이터(DATA1)는 64비트의 크기일 수 있으며, 메모리 코어(470)에 저장될 수 있다. 제1 데이터(DATA1)는 메인 데이터 라인을 통해 출력될 수 있다. 메인 데이터 라인은 64비트의 제1 데이터(DATA1)를 전송하기 위해 64개의 데이터 라인으로 이루어질 수 있다. 64비트의 제1 데이터(DATA1)는 64개의 데이터 라인을 통해 DBI 판단부(410)와 제2 반전부(440)에 제공될 수 있다.The memory core 470 may include a memory cell array (not shown) in which data can be stored. The first data (DATA1) to be output by one read command may be 64 bits in size and may be stored in the memory core 470. The first data (DATA1) may be output through the main data line. The main data line may include 64 data lines for transmitting the first data (DATA1) of 64 bits. The 64-bit first data (DATA1) may be provided to the DBI determination unit (410) and the second inverting unit (440) through 64 data lines.

DBI 판단부(410)는 제1 데이터(DATA1)를 수신하고, 제1 데이터(DATA1)를 기초로 데이터 버스 인버젼(DBI) 여부를 판단하고, DBI 데이터(DBI)를 생성한다. 구체적으로, DBI 판단부(410)는 64비트의 제1 데이터(DATA1) 중에서 제1 버스트에 출력되는 8비트의 데이터에 대하여 데이터 버스 인버젼(DBI) 여부를 판단하고, 이에 대응하는 1비트의 DBI 데이터(DBI)를 생성한다. 또한, DBI 판단부(410)는 64비트의 제1 데이터(DATA1) 중에서 제2 버스트에 출력되는 8비트의 데이터에 대하여 데이터 버스 인버젼(DBI) 여부를 판단하고, 이에 대응하는 1비트의 DBI 데이터(DBI)를 생성한다. 이와 같은 방식으로, 제1 내지 제8 버스트들에 출력되는 데이터들에 대응하는 8비트의 DBI 데이터(DBI)가 생성될 수 있다. 아래의 설명에서 제k 버스트에 상기 8개의 DQ 핀들을 통해 출력되는 8비트의 제1 데이터(DATA1)는 제k 버스트 데이터로 지칭한다. 또한, 제k 버스트 데이터에 대응하는 1비트의 DBI 데이터(DBI)는 제k DBI 비트로 지칭한다. DBI 판단부(410)는 64비트의 제1 데이터(DATA1)와 8비트의 DBI 데이터(DBI)를 제1 반전부(420)에 제공할 수 있다.The DBI determination unit 410 receives the first data DATA1 and determines whether the data bus is in the DBI based on the first data DATA1 and generates the DBI data DBI. Specifically, the DBI determination unit 410 determines whether the data bus inversion (DBI) is performed on the 8-bit data output in the first burst among the 64-bit first data (DATA1) Thereby generating DBI data (DBI). In addition, the DBI determination unit 410 determines whether the data bus inversion (DBI) is performed on the 8-bit data output to the second burst among the 64-bit first data (DATA1) And generates data (DBI). In this manner, 8-bit DBI data DBI corresponding to the data output to the first through eighth bursts can be generated. In the following description, the 8-bit first data (DATA1) output through the 8 DQ pins in the kth burst is referred to as kth burst data. The 1-bit DBI data DBI corresponding to the kth burst data is referred to as a k-th DBI bit. The DBI determination unit 410 may provide the 64 bits of the first data DATA1 and the 8 bits of the DBI data DBI to the first inverting unit 420. [

제1 반전부(420)는 DBI 데이터(DBI)에 따라 제1 데이터(DATA1)를 반전 또는 비반전하여, 제2 데이터(DATA2)를 생성할 수 있다. 구체적으로, 제1 반전부(420)는 제1 DBI 비트에 따라 제1 데이터(DATA1)의 제1 버스트 데이터를 반전 또는 비반전하고, 제2 DBI 비트에 따라 제1 데이터(DATA1)의 제2 버스트 데이터를 반전 또는 비반전하는 방식으로, 제k DBI 비트에 따라 제1 데이터(DATA1)의 제k 버스트 데이터를 반전 또는 비반전함으로써, 64비트의 제2 데이터(DATA2)를 생성할 수 있다. 제1 반전부(420)는 64비트의 제2 데이터(DATA2)와 8비트의 DBI 데이터(DBI)를 CRC 계산부(430)에 제공할 수 있다.The first inverting unit 420 may generate the second data DATA2 by inverting or not inverting the first data DATA1 according to the DBI data DBI. Specifically, the first inverting unit 420 inverts or non-inverts the first burst data of the first data (DATA1) according to the first DBI bit, and inverts or non-inverts the first burst data of the first data (DATA1) The second data (DATA2) of 64 bits can be generated by inverting or non-inverting the kth burst data of the first data (DATA1) in accordance with the kth DBI bits in such a manner as to invert or invert the burst data. The first inverting unit 420 may provide the CRC calculation unit 430 with the second data DATA2 of 64 bits and the DBI data DBI of 8 bits.

CRC 계산부(430)는 64비트의 제2 데이터(DATA2)와 8비트의 DBI 데이터(DBI)에 대하여 CRC 계산을 수행하여, 8비트의 CRC 데이터(CRC)를 생성할 수 있다. CRC 계산부(430)에 의해 수행되는 CRC 다항식은 CRC-8, 즉, x8+x2+x+1일 수 있다. CRC 계산부(430)는 8비트의 CRC 데이터(CRC)를 출력 레지스터(450)에 제공할 수 있다. 대안적으로, CRC 계산부(430)는 8비트의 CRC 데이터(CRC)를 별도의 CRC 레지스터(미 도시)에 제공하고, 8비트의 CRC 데이터(CRC)는 버스트 클럭 신호에 응답하여 EDC 핀(미 도시)을 통해 순차적으로 출력될 수도 있다.The CRC calculation unit 430 may perform CRC calculation on the 64-bit second data DATA2 and the 8-bit DBI data DBI to generate 8-bit CRC data (CRC). CRC polynomial is performed by the CRC calculation section 430 may be a CRC-8, i.e., x 8 + x 2 + x + 1. The CRC calculation unit 430 may provide 8-bit CRC data (CRC) to the output register 450. Alternatively, the CRC calculator 430 may provide 8-bit CRC data (CRC) to a separate CRC register (not shown), and 8-bit CRC data (CRC) may be provided to the EDC pin (Not shown).

제2 반전부(440)는 DBI 판단부(410)로부터 8비트의 DBI 데이터(DBI)를 수신하고, 64개의 데이터 라인들로부터 64비트의 제1 데이터(DATA1)를 직접 수신할 수 있다. 제2 반전부(440)는 DBI 데이터(DBI)에 따라 제1 데이터(DATA1)를 반전 또는 비반전하여, 제3 데이터(DATA3)를 생성할 수 있다. 구체적으로, 제2 반전부(440)는 DBI 데이터(DBI)의 제k DBI 비트에 따라 제1 데이터(DATA1)의 제k 버스트 데이터를 반전 또는 비반전하는 방식으로, 8비트의 DBI 데이터(DBI) 모두에 따라 반전 또는 비반전함으로써 64비트의 제3 데이터(DATA3)를 생성할 수 있다. 제2 반전부(440)는 64비트의 제3 데이터(DATA3)를 출력 레지스터(450)에 제공할 수 있다. 또한, 제2 반전부(440)는 8비트의 DBI 데이터(DBI)를 출력 레지스터(450)에 제공할 수 있다.The second inverting unit 440 receives the DBI data DBI of 8 bits from the DBI determining unit 410 and directly receives the 64 bits of the first data DATA1 from the 64 data lines. The second inverting unit 440 may generate the third data DATA3 by inverting or not inverting the first data DATA1 according to the DBI data DBI. Specifically, the second inverting unit 440 inverts or non-inverts the k-th burst data of the first data (DATA1) according to the k-th DBI bits of the DBI data DBI, The third data (DATA3) of 64 bits can be generated. The second inverting unit 440 may provide the 64-bit third data (DATA3) to the output register 450. In addition, the second inverting unit 440 may provide 8-bit DBI data DBI to the output register 450. [

출력 레지스터(450)는 64비트의 제3 데이터(DATA3)를 제2 반전부(440)로부터 수신할 수 있다. 출력 레지스터(450)는 8비트의 CRC 데이터(CRC)를 CRC 계산부(430)로부터 수신할 수 있다. 출력 레지스터(450)는 8비트의 DBI 데이터(DBI)를 DBI 판단부(410), 제1 반전부(420), CRC 계산부(430) 또는 제2 반전부(440)로부터 수신할 수 있다. 출력 레지스터(450)는 64비트의 제3 데이터(DATA3), 8비트의 CRC 데이터(CRC) 및 8비트의 DBI 데이터(DBI)를 데이터 출력 핀들(460)에 제공할 수 있다. 데이터 출력 핀들(460)은 제1 내지 제8 DQ 핀들(DQ0-DQ7) 및 DBI 핀(DBI)을 포함할 수 있다. 64비트의 제3 데이터(DATA3)와 8비트의 CRC 데이터(CRC)는 버스트 클럭 신호에 응답하여 제1 내지 제8 DQ 핀들(DQ0-DQ7)을 통해 출력될 수 있다. 아래의 설명에서, 제k DQ 핀을 통해 출력되는 1비트의 CRC 데이터(CRC)는 제k CRC 비트로 지칭될 수 있다. 8비트의 DBI 데이터(DBI)는 버스트 클럭 신호에 응답하여 DBI 핀(DBI)을 통해 출력될 수 있다.
The output register 450 can receive the third data (DATA3) of 64 bits from the second inverting unit 440. [ The output register 450 may receive 8-bit CRC data (CRC) from the CRC calculator 430. [ The output register 450 may receive the 8-bit DBI data DBI from the DBI determination unit 410, the first inverting unit 420, the CRC calculation unit 430, or the second inverting unit 440. The output register 450 may provide the data output pins 460 with the third data (DATA3) of 64 bits, the CRC data (CRC) of 8 bits, and the DBI data DBI of 8 bits. The data output pins 460 may include first through eighth DQ pins DQ0-DQ7 and a DBI pin DBI. The third data (DATA3) of 64 bits and the CRC data (CRC) of 8 bits can be outputted through the first to eighth DQ pins (DQ0 to DQ7) in response to the burst clock signal. In the following description, one bit of CRC data (CRC) output via the k-th DQ pin may be referred to as a k-th CRC bit. 8 bits of DBI data (DBI) can be output through the DBI pin (DBI) in response to the burst clock signal.

도 5는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치가 X8인 경우의 CRC 데이터 비트 매핑을 도시한다. Figure 5 illustrates the CRC data bit mapping in the case where the semiconductor memory device is X8 according to various embodiments of the present invention.

도 5를 참조하면, 각 버스트에 각 핀을 통해 출력되는 데이터 비트가 도시된다. 도 5의 CRC 데이터 비트 매핑을 갖는 반도체 메모리 장치는 CRC 데이터가 DQ 핀을 통해 출력되도록 구성된다. 제1 내지 제64 데이터 비트들(d0-d63)는 한 번의 리드 명령에 의해 출력되는 데이터이다. 제1 내지 제64 데이터 비트들(d0-d63)는 64개의 데이터 라인에 실릴 수 있다. Referring to FIG. 5, the data bits output through each pin to each burst are shown. The semiconductor memory device having the CRC data bitmap of FIG. 5 is configured such that CRC data is output through the DQ pin. The first to 64th data bits d0 to d63 are data output by one read command. The first to 64th data bits (d0-d63) may be placed on 64 data lines.

제1 DQ 핀(DQ0)은 제1 버스트 내지 제8 버스트에 제1 내지 제8 데이터 비트들(d0-d7)를 순차적으로 출력하고, 제9 버스트에 제1 CRC 비트(CRC0)를 출력하고, 제10 버스트에 미리 정의된 로직 하이(1)를 출력하도록 구성될 수 있다. 제2 DQ 핀(DQ1)은 제1 버스트 내지 제8 버스트에 제9 내지 제16 데이터 비트들(d8-d15)를 순차적으로 출력하고, 제9 버스트에 제2 CRC 비트(CRC1)를 출력하고, 제10 버스트에 미리 정의된 로직 하이(1)를 출력하도록 구성될 수 있다. 이와 같은 방식으로, 제k DQ 핀(DQ(k-1))은 제1 버스트 내지 제8 버스트에 제(8(k-1)+1) 내지 제(8k) 데이터 비트들(d8(k-1)-d(8k-1))를 순차적으로 출력하고, 제9 버스트에 제k CRC 비트(CRC(k-1))를 출력하고, 제10 버스트에 미리 정의된 로직 하이(1)를 출력하도록 구성될 수 있다.The first DQ pin DQ0 sequentially outputs the first to eighth data bits d0 to d7 to the first burst to the eighth burst, outputs the first CRC bit (CRC0) to the ninth burst, And to output a predefined logic high (1) to the tenth burst. The second DQ pin DQ1 sequentially outputs the ninth to sixteenth data bits d8 to d15 to the first burst to the eighth burst and outputs the second CRC bit CRC1 to the ninth burst, And to output a predefined logic high (1) to the tenth burst. In this manner, the (k-1) th to (8k) -th data bits d8 (k-1) 1) -d (8k-1), outputs a k-th CRC bit (CRC (k-1)) to the ninth burst, and outputs a logic high (1) predefined in the tenth burst .

DBI 핀(DBI)은 제1 버스트 내지 제8 버스트에 제1 내지 제8 DBI 비트들(d64-d71)를 순차적으로 출력하고, 제9 버스트와 제10 버스트에는 미리 정의된 로직 하이(1)를 출력하도록 구성될 수 있다.
The DBI pin DBI sequentially outputs the first to eighth DBI bits d64 to d71 to the first to eighth bursts and the predefined logic high 1 to the ninth and tenth bursts Output.

도 6은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치가 X16인 경우의 CRC 데이터 비트 매핑을 도시한다. Figure 6 illustrates the CRC data bit mapping when the semiconductor memory device is X16 according to various embodiments of the present invention.

도 6을 참조하면, 각 버스트에 각 핀을 통해 출력되는 데이터 비트가 도시된다. 도 6의 CRC 데이터 비트 매핑을 갖는 반도체 메모리 장치는 CRC 데이터가 DQ 핀을 통해 출력되도록 구성된다. 제1 내지 제128 데이터 비트들(d0-d63, d72-d135)는 한 번의 리드 명령에 의해 출력되는 데이터이다. 제1 내지 제128 데이터 비트들(d0-d63, d72-d135)는 128개의 데이터 라인에 실릴 수 있다.Referring to FIG. 6, the data bits output through each pin to each burst are shown. The semiconductor memory device having the CRC data bit mapping of FIG. 6 is configured such that the CRC data is output through the DQ pin. The first to 128th data bits d0 to d63 and d72 to d135 are data output by one read command. The first through 128th data bits d0-d63 and d72-d135 may be stored in 128 data lines.

제1 내지 제64 데이터 비트들(d0-d63)와 이들에 대응하는 제1 내지 제8 DBI 비트들(d64-d71), 및 제1 내지 제64 데이터 비트들(d0-d63)와 제1 내지 제8 DBI 비트들(d64-d71)로부터 계산되는 제1 내지 제8 CRC 비트들(CRC0-CRC7)는 제1 내지 제8 DQ 핀들(DQ0-DQ7) 및 제1 DBI 핀(LDBI)을 통해 출력된다.The first to 64th data bits d0 to d63 and the corresponding first to eighth DBI bits d64 to d71 and the first to 64th data bits d0 to d63, The first to eighth CRC bits CRC0 to CRC7 calculated from the eighth DBI bits d64 to d71 are output through the first to eighth DQ pins DQ0 to DQ7 and the first DBI pin LDBI, do.

이와 마찬가지로, 제65 내지 제128 데이터 비트들(d72-d135)와 이들에 대응하는 제9 내지 제16 DBI 비트들(d136-d143), 및 제65 내지 제128 데이터 비트들(d72-d135)와 제9 내지 제16 DBI 비트들(d136-d143)로부터 계산되는 제9 내지 제16 CRC 비트들(CRC8-CRC15)는 제9 내지 제16 DQ 핀들(DQ8-DQ15) 및 제2 DBI 핀(UDBI)을 통해 출력된다.Similarly, the 65th to 128th data bits d72-d135 and the 9th to 16th DBI bits d136-d143 and 65th to 128th data bits d72-d135 corresponding to them, The ninth to sixteenth CRC bits CRC8 to CRC15 calculated from the ninth to sixteenth DBI bits d136 to d143 are input to the ninth to sixteenth DQ pins DQ8 to DQ15 and the second DBI pin UDBI, Lt; / RTI >

제1 내지 제64 데이터 비트들(d0-d63)에 대해 독립적으로 DBI 기능 및 CRC 기능이 수행되고, 제65 내지 제128 데이터 비트들(d72-d135)에 대해 독립적으로 DBI 기능 및 CRC 기능이 수행된다.
The DBI function and the CRC function are performed independently for the first to 64th data bits d0 to d63 and the DBI function and the CRC function are independently performed for the 65th to 128th data bits d72 to d135 do.

도 7은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치가 X8인 경우의 CRC 데이터 비트 매핑을 도시한다. Figure 7 illustrates the CRC data bit mapping in the case where the semiconductor memory device is X8 according to various embodiments of the present invention.

도 7을 참조하면, 각 버스트에 각 핀을 통해 출력되는 데이터 비트가 도시된다. 도 7의 CRC 데이터 비트 매핑을 갖는 반도체 메모리 장치는 CRC 데이터가 별도의 EDC 핀을 통해 출력되도록 구성된다. 제1 내지 제64 데이터 비트들(d0-d63)는 한 번의 리드 명령에 의해 출력되는 데이터이다. 제1 내지 제64 데이터 비트들(d0-d63)는 64개의 데이터 라인에 실릴 수 있다. Referring to Fig. 7, the data bits output through each pin to each burst are shown. The semiconductor memory device having the CRC data bitmap of FIG. 7 is configured such that CRC data is output via a separate EDC pin. The first to 64th data bits d0 to d63 are data output by one read command. The first to 64th data bits (d0-d63) may be placed on 64 data lines.

제1 DQ 핀(DQ0)은 제1 버스트 내지 제8 버스트에 제1 내지 제8 데이터 비트들(d0-d7)를 순차적으로 출력하도록 구성될 수 있다. 제2 DQ 핀(DQ1)은 제1 버스트 내지 제8 버스트에 제9 내지 제16 데이터 비트들(d8-d15)를 순차적으로 출력하도록 구성될 수 있다. 이와 같은 방식으로, 제k DQ 핀(DQ(k-1))은 제1 버스트 내지 제8 버스트에 제(8(k-1)+1) 내지 제(8k) 데이터 비트들(d8(k-1)-d(8k-1))를 순차적으로 출력하도록 구성될 수 있다.The first DQ pin DQ0 may be configured to sequentially output the first to eighth data bits dO-d7 to the first to eighth bursts. The second DQ pin DQ1 may be configured to sequentially output the ninth to sixteenth data bits d8 to d15 to the first to eighth bursts. In this manner, the (k-1) th to (8k) -th data bits d8 (k-1) 1) -d (8k-1).

DBI 핀(DBI)은 제1 버스트 내지 제8 버스트에 제1 내지 제8 DBI 비트들(d64-d71)를 순차적으로 출력하도록 구성될 수 있다. EDC 핀(EDC)은 제1 버스트 내지 제8 버스트에 제1 내지 제8 CRC 비트들(CRC0-CRC7)를 순차적으로 출력하도록 구성될 수 있다.The DBI pin DBI may be configured to sequentially output the first through eighth DBI bits d64-d71 to the first through eighth bursts. The EDC pin EDC may be configured to sequentially output the first to eighth CRC bits (CRC0 to CRC7) in the first to eighth bursts.

도 7에서 EDC 핀(EDC)은 제1 내지 제8 DQ 핀(DQ0-DQ7) 및 DBI 핀(DBI)과 동기하여 제1 내지 제8 버스트에 제1 내지 제8 DBI 비트들(d64-d71)를 출력하는 것으로 도시되어 있지만, 본 발명은 이로 한정되지 않는다. EDC 핀(EDC)은 제1 내지 제8 DQ 핀(DQ0-DQ7) 및 DBI 핀(DBI)과 동기하여만 하는 것은 아니고, 제1 내지 제8 DQ 핀(DQ0-DQ7) 및 DBI 핀(DBI)에 비해 소정 시간만큼 지연하여 제1 내지 제8 CRC 비트들(CRC0-CRC7)를 출력할 수도 있다.
7, the EDC pin EDC includes first to eighth DBI bits d64-d71 in the first to eighth bursts in synchronization with the first to eighth DQ pins DQ0 to DQ7 and the DBI pin DBI, The present invention is not limited to this. The EDC pin EDC is not only in synchronization with the first to eighth DQ pins DQ0 to DQ7 and the DBI pin DBI but the first to eighth DQ pins DQ0 to DQ7 and DBI pin DBI, The first to eighth CRC bits CRC0 to CRC7 may be output by delaying the first to eighth CRC bits by a predetermined time.

도 8은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 개략적인 레이아웃을 도시한다. Figure 8 illustrates a schematic layout of a semiconductor memory device in accordance with various embodiments of the present invention.

도 8을 참조하면, 반도체 메모리 장치(800)는 제1 내지 제16 메모리 뱅크들(Bank Aa-Ad, Ba-Bd, Da-Dd, Ca-Cd)을 포함한다. 반도체 메모리 장치(800)의 중앙부에 배치되는 페리 영역(PERI)에는 메인 데이터 라인(MDL), 명령/어드레스 패드 블록(COMMAND/ADDR PAD), DBI/CRC 블록(DBI/CRC) 및 데이터 패드 블록(DQ PAD)가 배치될 수 있다. 메모리 뱅크(Bank Aa-Ad, Ba-Bd, Da-Dd, Ca-Cd) 내의 메모리 셀에 액세스하기 위해 메모리 뱅크(Bank Aa-Ad, Ba-Bd, Da-Dd, Ca-Cd)의 주변에 로우 디코더(ROW DEC) 및 컬럼 디코더(COL DEC)이 배치될 수 있다.Referring to FIG. 8, the semiconductor memory device 800 includes first to sixteenth memory banks (Bank Aa-Ad, Ba-Bd, Da-Dd, and Ca-Cd). The ferry area PERI disposed at the center of the semiconductor memory device 800 includes a main data line MDL, a command / address pad block COMMAND / ADDR PAD, a DBI / CRC block DBI / CRC, DQ PAD < / RTI > Ba-Bd, Da-Dd, and Ca-Cd) to access memory cells in the memory banks (Bank Aa-Ad, Ba-Bd, A row decoder ROW DEC and a column decoder COL DEC may be arranged.

명령/어드레스 패드 블록(COMMAND/ADDR PAD)에는 명령과 어드레스가 입력될 수 있는 입출력 핀들이 배치될 수 있다. 데이터 패드 블록(DQ PAD)에는 데이터가 입출력될 수 있는 입출력 핀들이 배치될 수 있다. The command / address pad block (COMMAND / ADDR PAD) may be provided with input / output pins through which commands and addresses can be input. The data pad block DQ PAD may be provided with input / output pins through which data can be input / output.

반도체 메모리 장치(800)가 n개의 DQ 핀들을 가지고, 버스트 길이가 m일 경우, 한 번의 리드 명령에 대응하여 (m×n)개의 데이터 비트가 독출될 수 있다. 또한, 메인 데이터 라인(MDL)은 (m×n)개의 데이터 라인으로 이루어질 수 있다. 여기서, m과 n은 자연수이다. 예컨대, m과 n은 8일 수 있다. 이 경우, 메인 데이터 라인(MDL)은 64개의 데이터 라인을 가질 수 있다. When the semiconductor memory device 800 has n DQ pins and the burst length is m, (mxn) data bits can be read corresponding to one read command. In addition, the main data line MDL may be composed of (m x n) data lines. Here, m and n are natural numbers. For example, m and n may be eight. In this case, the main data line MDL may have 64 data lines.

한 번의 리드 명령에 대응하여, 메모리 뱅크(Bank Aa-Ad, Ba-Bd, Da-Dd, Ca-Cd) 내의 (m×n)개의 메모리 셀들로부터 (m×n)비트의 데이터가 독출되고, 독출된 (m×n)비트의 데이터가 각각 (m×n)개의 데이터 라인에 실릴 수 있다.(Mxn) bits of data are read out from (mxn) memory cells in the memory banks (Bank Aa-Ad, Ba-Bd, Da-Dd, and Ca-Cd) in response to one read command, The (m x n) bits of the read data can be loaded on (m x n) data lines, respectively.

DBI/CRC 블록(DBI/CRC)은 (m×n)개의 데이터 라인으로부터 (m×n)비트의 데이터의 데이터를 수신하고, m비트의 DBI 데이터와 n비트의 CRC 데이터를 생성할 수 있다. DBI/CRC 블록(DBI/CRC)는 m비트의 DBI 데이터와 n비트의 CRC 데이터를 데이터 패드 블록(DQ PAD)에 제공할 수 있다. The DBI / CRC block DBI / CRC receives data of (mxn) bits of data from (mxn) data lines, and can generate m-bit DBI data and n-bit CRC data. The DBI / CRC block (DBI / CRC) can provide m-bit DBI data and n-bit CRC data to the data pad block (DQ PAD).

본 발명에 따르면, 데이터 패드 블록(DQ PAD)은 도 1의 제2 반전부(140)에 대응하는 반전부(미 도시)를 포함할 수 있다. 상기 반전부는 n개의 DQ 핀들에 대응하는 n개의 출력용 반전 유닛들을 포함할 수 있고, 상기 각각의 출력용 반전 유닛은 m개의 인버터들을 포함할 수 있다. 하나의 출력용 반전 유닛에 포함되는 m개의 인버터들은 각각 m비트의 DBI 데이터에 따라 m비트의 데이터를 반전 또는 비반전할 수 있고, 상기 반전 또는 비반전된 m비트의 데이터는 대응하는 DQ 핀을 통해 버스트 클럭 신호에 동기하여 출력된다.According to the present invention, the data pad block DQ PAD may include an inverting unit (not shown) corresponding to the second inverting unit 140 of FIG. The inverting unit may include n output inverting units corresponding to n DQ pins, and each output inverting unit may include m inverters. The m inverters included in one output inverting unit may respectively invert or invert the m-bit data according to the m-bit DBI data, and the inverted or non-inverted m-bit data may be output through the corresponding DQ pin And output in synchronization with the burst clock signal.

본 발명에 따라, 데이터 패드 블록(DQ PAD)가 반전부를 포함할 경우, DBI/CRC 블록(DBI/CRC)은 데이터 패드 블록(DQ PAD)에 m비트의 DBI 데이터와 n비트의 CRC 데이터를 제공하면 된다. 따라서, DBI/CRC 블록(DBI/CRC)과 데이터 패드 블록(DQ PAD) 사이에 (m+n)개의 데이터 라인이 필요하다.According to the present invention, when the data pad block DQ PAD includes an inversion unit, the DBI / CRC block DBI / CRC provides m-bit DBI data and n-bit CRC data to the data pad block DQ PAD . Therefore, (m + n) data lines are required between the DBI / CRC block DBI / CRC and the data pad block DQ PAD.

그러나, 데이터 패드 블록(DQ PAD)가 반전부를 포함하지 않고, DBI/CRC 블록(DBI/CRC)에서 반전 또는 비반전된 (m×n)비트의 데이터가 직접 DBI/CRC 블록(DBI/CRC)으로부터 데이터 패드 블록(DQ PAD)에 전달될 경우, DBI/CRC 블록(DBI/CRC)과 데이터 패드 블록(DQ PAD) 사이에 (m×n)개의 데이터 라인이 필요하다. However, if the data pad block DQ PAD does not include the inverting part and the (m x n) bits of the inverted or non-inverted data in the DBI / CRC block DBI / CRC are directly transferred to the DBI / CRC block DBI / (Mxn) data lines are required between the DBI / CRC block DBI / CRC and the data pad block DQ PAD when the data is transmitted from the DBI / CRC block to the data pad block DQ PAD.

따라서, 본 발명에 따를 경우 DBI/CRC 블록(DBI/CRC)과 데이터 패드 블록(DQ PAD) 사이에 (m×n)개의 데이터 라인이 아니라 (m+n)개의 데이터 라인만이 필요하므로, 공간 효율성을 개선할 수 있다. 그 결과, 제조 비용이 감소될 수 있다.
Therefore, according to the present invention, only (m + n) data lines are required between the DBI / CRC block DBI / CRC and the data pad block DQ PAD, The efficiency can be improved. As a result, the manufacturing cost can be reduced.

도 9는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 블록들 간의 개략적인 연결도를 도시한다. Figure 9 shows a schematic connection diagram between blocks of a semiconductor memory device in accordance with various embodiments of the present invention.

도 9를 참조하면, 반도체 메모리 장치(900)는 제1 내지 제64 데이터 라인(L0-L63)을 포함하는 메인 데이터 라인(MDL)이 도시된다. 제1 내지 제64 데이터 라인(L0-L63) 각각에는 제1 내지 제64 데이터 비트들(d0-d63)가 실린다고 가정한다. 또한, 본 발명에 따른 반도체 메모리 장치(900)는 8개의 DQ 핀을 갖고, 버스트 길이가 8이라고 가정한다.Referring to FIG. 9, a semiconductor memory device 900 is shown with a main data line (MDL) including first through 64th data lines L0-L63. It is assumed that first to 64th data bits d0 to d63 are loaded in the first to 64th data lines L0 to L63, respectively. Further, the semiconductor memory device 900 according to the present invention has eight DQ pins and a burst length of 8 is assumed.

반도체 메모리 장치(900)는 DBI 판단부(910), CRC용 반전부(920), CRC 계산부(930) 및 출력용 반전부(940)를 포함한다. The semiconductor memory device 900 includes a DBI determination unit 910, a CRC inverting unit 920, a CRC calculation unit 930, and an output inverting unit 940.

DBI 판단부(910)는 제1 내지 제8 DBI 판단 유닛(DBI DETa-DBI DETh)을 포함한다. 제1 내지 제8 DBI 판단 유닛(DBI DETa-DBI DETh)은 각각 제1 내지 제8 DBI 비트(DBIa-DBIh)를 생성한다. CRC용 반전부(920)는 제1 내지 제8 CRC용 반전 유닛(INVa-INVh)을 포함한다. CRC 계산부(930)는 제1 내지 제8 CRC 비트들(CRC0-CRC7)를 생성한다. The DBI determination unit 910 includes first through eighth DBI determination units (DBI DETa-DBI DETh). The first to eighth DBI determination units (DBI DETa-DBI DETh) generate the first to eighth DBI bits (DBIa-DBIh), respectively. The inverting unit 920 for CRC includes inverting units INVa-INVh for the first to eighth CRCs. The CRC calculation unit 930 generates the first to eighth CRC bits (CRC0 to CRC7).

출력용 반전부(940)는 제1 내지 제8 출력용 반전 유닛(INV0-INV7)을 포함한다. 반도체 메모리 장치(900)는 제1 내지 제8 출력 레지스터(REG0-REG7)을 포함하는 출력 레지스터부(950), 및 DBI 레지스터(DBI REG)를 포함한다. 또한, 반도체 메모리 장치(900)는 제1 내지 제8 DQ 핀들(DQ0-DQ7), 및 DBI 핀(DBI)을 포함한다.The output inverting unit 940 includes first to eighth output inverting units INV0 to INV7. The semiconductor memory device 900 includes an output register unit 950 including first through eighth output registers REG0 through REG7 and a DBI register DBI REG. In addition, the semiconductor memory device 900 includes first through eighth DQ pins DQ0-DQ7, and a DBI pin DBI.

제1 내지 제8 출력용 반전 유닛(INV0-INV7)은 각각 제1 내지 제8 DBI 비트(DBIa-DBIh)에 따라, 대응하는 데이터 비트들(d0-d63)을 반전 또는 비반전할 수 있다. 즉, 제k 출력용 반전 유닛(INV(k-1))은 제k DQ 핀(DQ(k-1))에 의해 출력될 데이터 비트들(d8(k-1)-d(8k-1))을 제k DBI 비트(DBIk)에 따라 반전 또는 비반전할 수 있다. 제k DQ 핀(DQ(k-1))에 의해 출력될 데이터 비트들(d8(k-1)-d(8k-1))은 집합적으로 제k 데이터 컬럼 세트로 지칭할 수 있다.The first to eighth output inverting units INV0 to INV7 may invert or invert the corresponding data bits d0 to d63 according to the first to eighth DBI bits DBIa to DBIh, respectively. That is, the k-th output inverting unit INV (k-1) outputs the data bits d8 (k-1) -d (8k-1) to be output by the k-th DQ pin DQ May be inverted or non-inverted according to the k-th DBI bits (DBIk). The data bits d8 (k-1) -d (8k-1) to be output by the k-th DQ pin DQ (k-1) collectively may be referred to as a kth data column set.

제1 내지 제8 DBI 판단 유닛(DBI DETa-DBI DETh)은 제1 내지 제8 DQ 핀들(DQ0-DQ7)을 통해 동일한 버스트 번호에 출력되는 데이터들에 대하여 DBI 여부를 판단한다. 즉, 제k DBI 판단 유닛(DBI DETk)은 제k, 제(n+k), 제(2n+k), 제(3n+k), ..., 및 제((m-1)n+k) 데이터 비트에 대하여 DBI 여부를 판단한다. 제k, 제(n+k), 제(2n+k), 제(3n+k), ..., 및 제((m-1)n+k) 데이터 비트는 제k 버스트에 제1 내지 제8 DQ 핀들(DQ0-DQ7)을 통해 출력되는 데이터 비트들이며, 제k 데이터 로우 세트로 지칭할 수 있다. 또한, 제k DBI 판단 유닛(DBI DETk)은 제k DBI 비트(DBIk)를 생성한다.The first to eighth DBI determination units (DBI DETa to DBI DETh) determine whether DBI is to be output to the same burst number through the first to eighth DQ pins (DQ0 to DQ7). That is, the k-th DBI determination unit DBI DETk determines the (k-1) th DBI (n-1) k) < / RTI > data bits. K + 1, k + 1, k + 1, k + 2, k + 1, Are the data bits output through the eighth DQ pins (DQO-DQ7) and may be referred to as a kth data row set. Also, the kth DBI determination unit (DBI DETk) generates the kth DBI bit (DBIk).

제1 내지 제8 CRC용 반전 유닛(INVa-INVh)은 제1 내지 제8 DBI 비트(DBIa-DBIh)에 따라, 대응하는 데이터 비트들(d0-d63)을 반전 또는 비반전할 수 있다. 즉, 제k CRC용 반전 유닛(INVk)은 제k DBI 비트에 따라 제k 데이터 로우 세트의 데이터 비트들, 즉, 제k, 제(n+k), 제(2n+k), 제(3n+k), ..., 및 제((m-1)n+k) 데이터 비트들을 반전 또는 비반전한다.The first to eighth CRC inverting units INVa to INVh may invert or invert the corresponding data bits d0 to d63 according to the first to eighth DBI bits DBIa to DBIh. That is, the inversion unit INVk for the k-th CRC generates the k-th data row of the data bits of the k-th data, that is, the k-th data, the (n + k) + k), ..., and ((m-1) n + k) data bits.

CRC용 반전부(920)는 제1 내지 제8 CRC용 반전 유닛(INVa-INVh)에 의해 반전 또는 비반전된 데이터 비트들 및 제1 내지 제8 DBI 비트들(DBIa-DBIh)에 대해 CRC 계산을 수행하여, 8비트의 CRC 데이터, 즉, 제1 내지 제8 CRC 비트들(CRC0-CRC7)를 생성한다.The inverting unit 920 for CRC performs CRC calculation for inverted or non-inverted data bits and first through eighth DBI bits DBIa-DBIh by the first through eighth inverting units INVa-INVh for CRC, To generate 8-bit CRC data, i.e., first to eighth CRC bits (CRC0 to CRC7).

제1 내지 제8 출력 레지스터(REG0-REG7)는 제1 내지 제8 출력용 반전 유닛(INV0-INV7)에 의해 반전 또는 비반전된 데이터 비트들 및 제1 내지 제8 CRC 비트들(CRC0-CRC7)를 수신한다. 즉, 제k 출력 레지스터(REG(k-1))는 제k 출력용 반전 유닛(INV(k-1))에 의해 반전 또는 비반전된 데이터 비트들, 즉, 제k 데이터 컬럼 세트의 데이터 비트들과 제k CRC 비트(CRCk)를 수신한다. 제1 내지 제8 출력 레지스터(REG0-REG7)는 제1 내지 제8 데이터 컬럼 세트들의 데이터 비트들과 제1 내지 제8 CRC 비트들(CRC0-CRC7)를 각각 제1 내지 제8 DQ 핀들(DQ0-DQ7)에 제공한다.The first to eighth output registers REG0 to REG7 output inverted or non-inverted data bits and first to eighth CRC bits (CRC0 to CRC7) by the first to eighth output inverting units INV0 to INV7, . That is, the kth output register REG (k-1) is inverted or inverted by the kth output inverting unit INV (k-1), that is, the data bits of the kth data column set And a kth CRC bit (CRCk). The first to eighth output registers REG0 to REG7 supply the data bits of the first to eighth data column sets and the first to eighth CRC bits CRC0 to CRC7 to the first to eighth DQ pins DQ0 -DQ7).

제1 내지 제8 DQ 핀들(DQ0-DQ7)은 제1 내지 제8 출력용 반전 유닛(INV0-INV7)에 의해 반전 또는 비반전된 데이터 비트들과 제1 내지 제8 CRC 비트들(CRC0-CRC7)를 각각 출력한다.The first to eighth DQ pins DQ0 to DQ7 are inverted or non-inverted data bits and first to eighth CRC bits (CRC0 to CRC7) by first to eighth output inverting units INV0 to INV7, Respectively.

제1 내지 제8 DBI 비트들(DBIa-DBIh)은 DBI 레지스터(DBI REG)에 임시 저장되었다가, 버스트 클럭 신호에 동기하여 DBI 핀(DBI)을 통해 출력된다.
The first to eighth DBI bits DBIa to DBIh are temporarily stored in the DBI register DBI REG and output through the DBI pin DBI in synchronization with the burst clock signal.

도 10은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치가 X16인 경우의 간략화된 레이아웃을 도시한다.Figure 10 shows a simplified layout in the case of a semiconductor memory device X16 according to various embodiments of the present invention.

도 10을 참조하면, 반도체 메모리 장치(1000)는 제1 내지 제4 뱅크 그룹(A bank group, B bank group, D bank group, C bank group) 및 메인 데이터 라인(MDL)을 포함한다. Referring to FIG. 10, the semiconductor memory device 1000 includes first through fourth bank groups (A bank group, D bank group, and C bank group) and a main data line (MDL).

메인 데이터 라인(MDL)에 인접하여 제1 DBI/CRC 블록(1010)이 배치된다. 또한, 제1 DBI/CRC 블록(1010)에 인접하여 제1 내지 제8 레지스터/DQ들(1020-1027)이 배치된다. 제1 DBI/CRC 블록(1010)과 제1 내지 제8 레지스터/DQ들(1020-1027)은 X16 DQ들 중 하위의 X8 DQ들로부터 출력되는 데이터에 대해 DBI 기능 및 CRC 기능을 수행하기 위한 것이다.A first DBI / CRC block 1010 is disposed adjacent to the main data line MDL. In addition, the first to eighth register / DQs 1020 to 1027 are disposed adjacent to the first DBI / CRC block 1010. The first DBI / CRC block 1010 and the first to eighth registers / DQs 1020 to 1027 perform a DBI function and a CRC function on data output from lower X8 DQs among the X16 DQs .

또한, 메인 데이터 라인(MDL)에 인접하여 제2 DBI/CRC 블록(1030)이 배치된다. 또한, 제2 DBI/CRC 블록(1030)에 인접하여 제9 내지 제15 레지스터/DQ들(1040-1047)이 배치된다. 제2 DBI/CRC 블록(1030)과 제9 내지 제15 레지스터/DQ들(1040-1047)은 X16 DQ들 중 상위의 X8 DQ 들로부터 출력되는 데이터에 대해 DBI 기능 및 CRC 기능을 수행하기 위한 것이다.
In addition, a second DBI / CRC block 1030 is disposed adjacent to the main data line MDL. In addition, the ninth to fifteenth register / DQs 1040-1047 are disposed adjacent to the second DBI / CRC block 1030. The second DBI / CRC block 1030 and the ninth through fifteenth registers / DQs 1040-1047 perform DBI and CRC functions on the data output from the upper X8 DQs among the X16 DQs .

도 11은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 반전 회로를 예시적으로 도시한다.Figure 11 illustrates an exemplary inversion circuit of a semiconductor memory device in accordance with various embodiments of the present invention.

도 11을 참조하면, 반전 회로(1100)가 도시된다. 반전 회로(1100)는 도 9에 도시된 제1 내지 제8 CRC용 반전 유닛(INVa-INVh) 및 제1 내지 제8 출력용 반전 유닛(INV0-INV7)에 포함될 수 있는 회로이다. 도 9의 예에서, 제1 내지 제8 CRC용 반전 유닛(INVa-INVh) 및 제1 내지 제8 출력용 반전 유닛(INV0-INV7)은 각각 8개의 반전 회로(1100)를 포함할 수 있다. 도 11에 도시된 반전 회로(1100)는 예시적이며, 본 발명은 이와 같이 한정되는 것은 아니다.Referring to Fig. 11, an inversion circuit 1100 is shown. The inversion circuit 1100 is a circuit that can be included in the first to eighth CRC inverting units INVa-INVh and first to eighth output inverting units INV0-INV7 shown in Fig. 9, the first to eighth CRC inverting units INVa-INVh and first to eighth output inverting units INV0-INV7 may include eight inverting circuits 1100, respectively. The inversion circuit 1100 shown in Fig. 11 is illustrative, and the present invention is not limited thereto.

반전 회로(1100)는 입력 데이터(D_IN)를 입력 받고, 출력 데이터(D_OUT)를 출력한다. 입력 데이터(D_IN)는 제1 데이터(DATA1)의 임의의 한 비트일 수 있고, 출력 데이터(D_OUT)는 제2 데이터(DATA2) 또는 제3 데이터(DATA3)의 대응하는 한 비트일 수 있다. 반전 회로(1100)는 모드 레지스터 세트(MRS)에 따라 DBI 오프 모드와 DBI 온 모드로 동작할 수 있다. DBI 오프 모드로 동작할 경우, 반전 회로(1100)는 입력 데이터(D_IN)와 동일한 출력 데이터(D_OUT)를 출력한다. DBI 온 모드로 동작할 경우, 반전 회로(1100)는 반전 신호(INV)와 비반전 신호(NOINV)에 따라 입력 데이터(D_IN)를 반전 또는 비반전한 출력 데이터(D_OUT)를 출력한다. 반전 신호(INV)와 비반전 신호(NOINV)는 서로 반전 신호일 수 있다.The inversion circuit 1100 receives the input data D_IN and outputs the output data D_OUT. The input data D_IN may be any one bit of the first data DATA1 and the output data D_OUT may be the corresponding one of the second data DATA2 or the third data DATA3. The inversion circuit 1100 can operate in the DBI off mode and the DBI on mode according to the mode register set MRS. When operating in the DBI off mode, the inversion circuit 1100 outputs the same output data D_OUT as the input data D_IN. When operating in the DBI on mode, the inversion circuit 1100 outputs the output data D_OUT in which the input data D_IN is inversed or inverted according to the inversion signal INV and the non-inversion signal NOINV. The inverted signal INV and the non-inverted signal NOINV may be inverted signals with respect to each other.

DBI 오프 모드일 경우, DBI오프 신호(DBIOFF, DBIOFF/)가 활성화되고, DBI오프 신호(DBIOFF, DBIOFF/)의 활성화에 의하여 제1 인버터(I1)도 활성화된다. 입력 데이터(D_IN)는 제1 경로(P1)를 통해 제1 인버터(I1)와 제2 인버터(I2)를 지나게 되고, 입력 데이터(D_IN)가 비반전된 출력 데이터(D_OUT)가 출력된다.In the DBI off mode, the DBI off signals DBIOFF and DBIOFF / are activated, and the first inverter I1 is also activated by the activation of the DBI off signals DBIOFF and DBIOFF /. The input data D_IN passes through the first inverter I1 and the second inverter I2 through the first path P1 and outputs the output data D_OUT in which the input data D_IN is non-inverted.

DBI 온 모드일 경우, DBI클럭 신호(CLK_DBI, CLK_DBI/)가 활성화되고, 활성화된 DBI클럭 신호(CLK_DBI, CLK_DBI/)에 응답하여 제3 인버터(I3)도 활성화된다. 입력 데이터(D_IN)는 제2 경로(P2)로 진행하게 된다.In the DBI on mode, the DBI clock signals CLK_DBI and CLK_DBI / are activated and the third inverter I3 is activated in response to the activated DBI clock signals CLK_DBI and CLK_DBI /. The input data D_IN proceeds to the second path P2.

제1 스위치(S1)는 비반전 신호(NOINV)에 응답하여 단락되고, 제2 스위치(S2)는 반전 신호(INV)에 응답하여 단락된다. 반전 신호(INV)와 비반전 신호(NOINV)가 서로 상보적일 경우, 제1 스위치(S1)와 제2 스위치(S2)는 서로 상보적으로 개방 또는 단락된다.The first switch S1 is short-circuited in response to the non-inverted signal NOINV, and the second switch S2 is short-circuited in response to the inverted signal INV. When the inverted signal INV and the non-inverted signal NOINV are complementary to each other, the first switch S1 and the second switch S2 are complementarily opened or short-circuited to each other.

반전 신호(INV)가 활성화되고, 비반전 신호(NOINV)가 비활성화될 경우, 입력 데이터(D_IN)는 제3 인버터(I3), 제4 인버터(I4) 및 제2 인버터(I2)를 지나게 되며, 입력 데이터(D_IN)가 반전된 출력 데이터(D_OUT)가 출력된다. 이와 반대로, 반전 신호(INV)가 비활성화되고, 비반전 신호(NOINV)가 활성화될 경우, 입력 데이터(D_IN)는 제3 인버터(I3), 제4 인버터(I4), 제5 인버터(I5) 및 제2 인버터(I2)를 지나게 되며, 입력 데이터(D_IN)가 비반전된 출력 데이터(D_OUT)가 출력된다.
When the inverting signal INV is activated and the non-inverting signal NOINV is inactivated, the input data D_IN passes through the third inverter I3, the fourth inverter I4 and the second inverter I2, The output data D_OUT in which the input data D_IN is inverted is output. On the other hand, when the inverted signal INV is inactivated and the non-inverted signal NOINV is activated, the input data D_IN is supplied to the third inverter I3, the fourth inverter I4, the fifth inverter I5, Passes through the second inverter I2, and the output data D_OUT in which the input data D_IN is non-inverted is output.

도 12는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 일 예를 나타내는 블록도이다. 12 is a block diagram illustrating an example of a semiconductor memory device according to various embodiments of the present invention.

도 12를 참조하면, 메모리 장치(1200)는 메모리 셀 어레이(1201), 메모리 셀 어레이(1201)의 로우를 구동하기 위한 로우 디코더(1224), 셀 어레이(1201)의 칼럼을 구동하기 위한 칼럼 디코더(1210), 및 데이터를 센싱 및 증폭하는 센스앰프부(1230)를 구비할 수 있다. 또한, 반도체 메모리 장치(1200)는 셀 어레이(1201)를 구동하기 위한 타이밍 레지스터(1202), 어드레스 레지스터(1220), 프로그래밍 레지스터(1204), 로우 어드레스(1222) 버퍼 및 칼럼 어드레스 버퍼(1208) 등의 각종 회로 블록들을 구비할 수 있다.12, the memory device 1200 includes a memory cell array 1201, a row decoder 1224 for driving rows of the memory cell array 1201, a column decoder 1224 for driving the columns of the cell array 1201, And a sense amplifier unit 1230 for sensing and amplifying the data. The semiconductor memory device 1200 further includes a timing register 1202, an address register 1220, a programming register 1204, a row address 1222 buffer and a column address buffer 1208 for driving the cell array 1201 And the like.

메모리 셀 어레이(1201)는 데이터를 저장하는 메모리 셀들을 포함한다. 메모리 셀은 DRAM, SRAM과 같은 휘발성 메모리 셀 또는 MRAM, PRAM, Flash, RRAM, Anti-fuse Array 셀과 같은 비휘발성 메모리 셀을 포함한다.The memory cell array 1201 includes memory cells for storing data. The memory cells include nonvolatile memory cells such as DRAM, SRAM, or non-volatile memory cells such as MRAM, PRAM, Flash, RRAM, and anti-fuse array cells.

타이밍 레지스터(1202)는 칩 선택 신호(CS)가 비활성화 레벨(예컨대 로직 하이)에서 활성화 레벨(예컨대 로직 로우)로 변화될 때 활성화될 수 있다. 타이밍 레지스터(1202)는 외부로부터 클럭 신호(CLK), 클럭 인에이블 신호(CKE), 칩 선택신호(CSB), 로우(Row) 어드레스 스트로브 신호(RASB), 칼럼(Column) 어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB) 및 데이터 입력/출력 마스크 신호(DQM) 등의 커맨드(command) 신호를 수신하고, 수신된 커맨드 신호를 처리하여 회로 블록들을 제어하기 위한 각종 내부 커맨드 신호들(LRAS, LCBR, LWE, LCAS, LWCBR, LDQM)을 생성할 수 있다.The timing register 1202 may be activated when the chip select signal CS changes from the inactive level (e.g., logic high) to the active level (e.g., logic low). The timing register 1202 receives a clock signal CLK, a clock enable signal CKE, a chip select signal CSB, a row address strobe signal RASB, a column address strobe signal CASB, A write enable signal WEB and a data input / output mask signal DQM and processes the received command signal to generate various internal command signals LRAS, LCBR, LWE, LCAS, LWCBR, LDQM).

타이밍 레지스터(1202)로부터 생성된 일부 내부 커맨드 신호들은 프로그래밍 레지스터(1204)에 저장된다. 예컨대, 데이터 출력에 관계된 레이턴시(Latency) 정보나 버스트 길이(Burst Length) 정보 등이 프로그래밍 레지스터(1204)에 저장될 수 있다. 프로그래밍 레지스터(1204)에 저장된 내부 커맨드 신호들은 레이턴시/버스트 길이 제어부(1206)로 제공될 수 있으며, 레이턴시/버스트 길이 제어부(1206)는 데이터 출력의 레이턴시나 버스트 길이를 제어하기 위한 제어 신호를 칼럼 버퍼(1208)를 통하여 칼럼 디코더(1210)나 출력 버퍼(1212)로 제공할 수 있다.Some internal command signals generated from the timing register 1202 are stored in the programming register 1204. For example, latency information or burst length information related to the data output may be stored in the programming register 1204. The internal command signals stored in the programming register 1204 may be provided to the latency / burst length control unit 1206. The latency / burst length control unit 1206 may output a control signal for controlling the latency or burst length of the data output to the column buffer / To the column decoder 1210 or to the output buffer 1212 via the bus 1208. [

어드레스 레지스터(1220)는 외부로부터 어드레스 신호(ADD)를 수신할 수 있다. 로우 어드레스 신호는 로우 어드레스 버퍼(1222)를 통하여 로우 디코더(1224)로 제공될 수 있다. 또한, 칼럼 어드레스 신호는 칼럼 어드레스 버퍼(1208)를 통하여 칼럼 디코더(1210)로 제공될 수 있다. 로우 어드레스 버퍼(1222)는 리프레쉬 명령(LRAS, LCBR)에 응답하여 리프레쉬 카운터에서 발생하는 리프레쉬 어드레스 신호를 더 수신할 수 있으며, 로우 어드레스 신호나 리프레쉬 어드레스 신호 중 어느 하나를 로우 디코더(1224)로 제공할 수 있다. 또한, 어드레스 레지스터(1220)는 뱅크를 선택하기 위한 뱅크 신호를 뱅크 선택부(1226)로 제공할 수 있다.The address register 1220 can receive the address signal ADD from the outside. The row address signal may be provided to the row decoder 1224 via the row address buffer 1222. In addition, the column address signal may be provided to the column decoder 1210 through the column address buffer 1208. The row address buffer 1222 can further receive the refresh address signal generated in the refresh counter in response to the refresh instructions LRAS and LCBR and provides either the row address signal or the refresh address signal to the row decoder 1224 can do. In addition, the address register 1220 may provide a bank signal for selecting a bank to the bank selector 1226. [

로우 디코더(1224)는 로우 어드레스 버퍼(1222)로부터 입력되는 로우 어드레스 신호 또는 리프레쉬 어드레스 신호를 디코딩하고, 메모리 셀 어레이(1201)의 워드 라인을 활성화시킬 수 있다. 칼럼 디코더(1210)는 칼럼 어드레스 신호를 디코딩하고, 메모리 셀 어레이(1201)의 비트 라인에 대한 선택 동작을 수행할 수 있다. 일 예로서, 칼럼 선택 라인(Column selection Line)이 반도체 메모리 장치(1200)에 적용되어, 칼럼 선택 라인을 통한 선택 동작이 수행될 수 있다.The row decoder 1224 can decode the row address signal or the refresh address signal input from the row address buffer 1222 and activate the word line of the memory cell array 1201. The column decoder 1210 may decode the column address signals and perform a selection operation on the bit lines of the memory cell array 1201. [ As an example, a column selection line may be applied to the semiconductor memory device 1200 so that a selection operation through a column selection line may be performed.

감지 증폭기(1230)는 로우 디코더(1224)와 칼럼 디코더(1210)에 의해 선택된 메모리 셀의 데이터를 증폭하고, 증폭된 데이터를 메인 데이터 라인을 통해 출력 버퍼(1212)로 제공할 수 있다. 데이터 셀의 기록을 위한 데이터는 데이터 입력 레지스터(1232)를 통하여 메모리 셀 어레이(1201)로 제공되며, 입출력 컨트롤러(1234)는 데이터 입력 레지스터(1232)를 통한 데이터 전달 동작을 제어할 수 있다.The sense amplifier 1230 may amplify the data of the memory cell selected by the row decoder 1224 and the column decoder 1210 and provide the amplified data to the output buffer 1212 via the main data line. The data for writing data cells is provided to the memory cell array 1201 through a data input register 1232 and the input / output controller 1234 can control data transfer operations through the data input register 1232. [

출력 버퍼(1212)는 도 1 내지 도 4 및 도 8 내지 도 10에 도시된 DBI 판단부, 제1 반전부, CRC 계산부, 및 제2 반전부를 포함할 수 있다. 상기 DBI 판단부는 메모리 셀 어레이(1201)에 저장된 제1 데이터를 메인 데이터 라인를 통해 수신하고, 상기 제1 데이터의 데이터 버스 인버젼(DBI) 여부를 판단하고, DBI 데이터를 생성한다. 상기 제1 반전부는 상기 DBI 데이터에 따라 상기 제1 데이터를 반전 또는 비반전하여 제2 데이터를 생성한다. 상기 CRC 계산부는 상기 제2 데이터 및 상기 DBI 데이터를 기초로 CRC 데이터를 생성한다. 상기 제2 반전부는 메인 데이터 라인을 통해 상기 제1 데이터를 직접 수신하고, 상기 DBI 데이터에 따라 상기 제1 데이터를 반전 또는 비반전하여 제3 데이터를 생성한다. 상기 제3 데이터는 DQ 핀을 통해 외부로 출력된다.
The output buffer 1212 may include the DBI determining unit, the first inverting unit, the CRC calculating unit, and the second inverting unit shown in Figs. 1 to 4 and Figs. 8 to 10. The DBI determination unit receives the first data stored in the memory cell array 1201 through the main data line, determines whether the first data is a data bus inversion (DBI), and generates DBI data. The first inverting unit inverts or inverses the first data according to the DBI data to generate second data. The CRC calculation unit generates CRC data based on the second data and the DBI data. The second inverting unit directly receives the first data through the main data line and inverts or inverses the first data according to the DBI data to generate third data. The third data is output to the outside through the DQ pin.

도 13a 및 도 13b는 도 12의 메모리 셀 어레이(1201)의 메모리 셀의 구현 예를 나타내는 회로도들이다. 13A and 13B are circuit diagrams showing an implementation example of a memory cell of the memory cell array 1201 of FIG.

도 13a는 도 10의 메모리 셀 어레이(1201)의 휘발성 셀을 나타내는 회로도로서, 메모리 셀이 DRAM 셀인 경우의 셀 구현 예를 나타낸다. 13A is a circuit diagram showing a volatile cell of the memory cell array 1201 of FIG. 10, and shows a cell implementation example in which the memory cell is a DRAM cell.

도 13a에 도시된 바와 같이, DRAM 셀(1201a)은 셀 커패시터(CC) 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드 라인(또는, 로우 라인이라고 함)(WL)에 연결되고, 셀 트랜지스터(CT)의 일 전극은 비트 라인(또는 칼럼 라인이라고 함)(BL)에 연결된다. 또한, 셀 트랜지스터(CT)의 일 전극은 셀 커패시터(CC)의 일 전극에 연결되고, 셀 커패시터(CC)의 일 전극은 기준전압(Vr), 예컨대 접지전압에 연결된다. 워드 라인(WL)을 통해 셀 트랜지스터(CT)의 게이트에 턴온 전압이 인가되어, 셀 트랜지스터(CT)가 턴온되고, 비트 라인(BL)에 전압이 인가되면, 셀 트랜지스터(CT)를 통하여 셀 커패시터(CC)가 충전된다. 셀 커패시터(CC)에 전하가 저장되었는지 여부에 따라 1 또는 0의 bit 데이터가 저장된 것으로 판단된다. 도 13a에는 1-T DRAM 셀이 도시되었으나, 이에 제한되는 것은 아니라, DRAM 셀의 회로 구조는 다양할 수 있다.As shown in FIG. 13A, the DRAM cell 1201a may include a cell capacitor CC and a cell transistor CT. A gate of the cell transistor CT is connected to a word line (or a row line) WL, and one electrode of the cell transistor CT is connected to a bit line (or a column line) BL. One electrode of the cell transistor CT is connected to one electrode of the cell capacitor CC and one electrode of the cell capacitor CC is connected to a reference voltage Vr, for example, a ground voltage. A turn-on voltage is applied to the gate of the cell transistor CT through the word line WL so that the cell transistor CT is turned on and a voltage is applied to the bit line BL, (CC) is charged. It is determined that 1 or 0 bit data is stored according to whether or not the charge is stored in the cell capacitor CC. Although a 1-T DRAM cell is shown in FIG. 13A, the circuit structure of the DRAM cell may be various, not limited thereto.

도 13b는 도 10의 메모리 셀 어레이(1201)의 비휘발성 셀을 나타내는 회로도로서, 메모리 셀이 MRAM 셀인 경우의 셀 구현 예를 나타낸다.13B is a circuit diagram showing a nonvolatile cell of the memory cell array 1201 of FIG. 10, showing a cell implementation in the case where the memory cell is an MRAM cell.

도 13b에 도시된 바와 같이, 상기 MRAM 셀(1201b)은 셀 저항(CR) 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 저항(CR)은 MTJ(Magnetic Tunnel Junction) 소자로 구현될 수 있다. 셀 트랜지스터(CT)의 게이트는 워드 라인(WL)에 연결되고, 셀 트랜지스터(CT)의 일 전극은 셀 저항(CR)을 통해 비트 라인(BL)에 연결된다. 또한, 셀 트랜지스터(CT)의 다른 일 전극은 소스 라인(SL)에 연결된다. 메모리 셀에 데이터를 저장하기 위하여 MTJ를 통해 전류가 흐르는 방향을 가변할 수 있으며, 예컨대, 전류를 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 제공하거나, 소스 라인(SL)으로부터 비트 라인(BL) 방향으로 제공함에 의하여 메모리 셀에 데이터를 저장할 수 있다. As shown in FIG. 13B, the MRAM cell 1201b may include a cell resistance CR and a cell transistor CT. The cell resistance (CR) may be implemented by a magnetic tunnel junction (MTJ) device. The gate of the cell transistor CT is connected to the word line WL and one electrode of the cell transistor CT is connected to the bit line BL through the cell resistance CR. Further, another electrode of the cell transistor CT is connected to the source line SL. For example, current may be supplied from the bit line BL to the source line SL or from the source line SL to the bit line BL through the MTJ to store data in the memory cell. BL) direction to store data in the memory cell.

한편, MTJ 소자는 상 변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이 금속 산화물(Complex Metal Oxide) 등의 가변 저항 물질을 이용한 RRAM(Resistive Random Access Memory) 또는 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory) 등의 저항성 소자로 대체될 수도 있다. 저항성 소자들을 구성하는 물질들은 전류 또는 전압의 크기 및/ 또는 방향에 따라서 그 저항 값이 가변 되며, 전류 또는 전압이 차단되어도 그 저항 값을 그대로 유지하는 비휘발성 특성을 갖는다.
On the other hand, the MTJ element includes a Resistive Random Access Memory (RRAM) using a variable resistance material such as a PRAM (Phase Change Random Access Memory) using a phase change material, a transition metal oxide (Complex Metal Oxide), or a MRAM Access Memory) or the like. The materials constituting the resistive elements have nonvolatile characteristics that vary in resistance value depending on the magnitude and / or direction of the current or voltage and maintain the resistance value even if the current or voltage is shut off.

도 13c는 도 13b의 MRAM 셀(1201b)의 셀 저항(CR)이 MTJ 소자인 구현 예를 나타내는 블록도이다.13C is a block diagram showing an embodiment in which the cell resistance CR of the MRAM cell 1201b of FIG. 13B is an MTJ element.

도 13c를 참조하면, MTJ 소자(1300)는 자유 층(1301)과 고정 층(1303) 및 이들 사이에 장벽 층(1302)을 포함할 수 있다. 고정 층(1303)의 자화 방향은 고정되어 있으며, 자유 층(1301)의 자화 방향은 기입된 데이터에 따라 고정 층(1303)의 자화 방향과 평행이거나 반-평행 방향이 될 수 있다. 고정 층(1303)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미 도시)이 더 구비될 수 있다.Referring to FIG. 13C, the MTJ element 1300 may include a free layer 1301, a pinned layer 1303, and a barrier layer 1302 therebetween. The magnetization direction of the pinned layer 1303 is fixed and the magnetization direction of the free layer 1301 may be parallel or anti-parallel to the magnetization direction of the pinned layer 1303 according to the written data. In order to fix the magnetization direction of the pinned layer 1303, for example, an anti-ferromagnetic layer (not shown) may be further provided.

STT-MRAM 셀의 기입 동작을 하기 위해서, 워드 라인(WL)에 로직 하이의 전압을 인가하여 셀 트랜지스터(CT)를 턴 온시킨다. 비트 라인(BL)과 소스 라인(SL)에는 기입 전류가 인가된다. 기입 전류의 방향은 MTJ 소자(1300)에 기입될 데이터의 로직 상태에 의해 결정된다.In order to perform the write operation of the STT-MRAM cell, a voltage of logic high is applied to the word line WL to turn on the cell transistor CT. A write current is applied to the bit line BL and the source line SL. The direction of the write current is determined by the logic state of the data to be written to the MTJ element 1300. [

STT-MRAM 셀의 독출 동작을 하기 위해서, 워드 라인(WL)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온시키고, 비트 라인(BL)과 소스 라인(SL)에 독출 전류를 인가할 수 있다. 이에 따라, MTJ 소자(1300) 양단으로 전압이 디벨롭되고, 소정의 기준 전압과의 비교를 통해 MTJ 소자(70)에 기입된 로직 상태가 결정된다. 이에 따라, MTJ 소자(1300)에 저장된 데이터를 판별할 수 있다.In order to perform the read operation of the STT-MRAM cell, the cell transistor CT is turned on by applying a logic high voltage to the word line WL, and a read current is applied to the bit line BL and the source line SL . Thus, the voltage is developed across the MTJ element 1300, and the logic state written to the MTJ element 70 through comparison with the predetermined reference voltage is determined. Accordingly, data stored in the MTJ element 1300 can be discriminated.

MTJ 소자(1300)의 저항 값은 자유 층(1301)의 자화 방향에 따라 달라진다. MTJ 소자(1300)에 독출 전류를 흘리면 MTJ 소자(70)의 저항 값에 따른 데이터 전압이 출력된다. 독출 전류의 세기는 기입 전류의 세기보다 작기 때문에, 독출 전류에 의해 자유 층(1301)의 자화 방향이 변화되지 않는다.The resistance value of the MTJ element 1300 depends on the magnetization direction of the free layer 1301. [ When a read current is supplied to the MTJ element 1300, a data voltage corresponding to the resistance value of the MTJ element 70 is output. Since the intensity of the read current is smaller than the intensity of the write current, the magnetization direction of the free layer 1301 is not changed by the read current.

MTJ 소자(1300)에서 자유 층(1301)의 자화 방향과 고정 층(1303)의 자화 방향이 평행(parallel)하게 배치될 경우, MTJ 소자(1300)는 낮은 저항 값을 가진다. 이 경우, 데이터 "0"을 독출할 수 있다.When the magnetization direction of the free layer 1301 and the magnetization direction of the fixed layer 1303 are arranged in parallel in the MTJ element 1300, the MTJ element 1300 has a low resistance value. In this case, data "0" can be read.

MTJ 소자(1300)에서 자유 층(1301)의 자화 방향과 고정 층(1303)의 자화 방향이 반-평행(anti-parallel)으로 배치될 경우, MTJ 소자(1300)는 높은 저항 값을 가진다. 이 경우, 데이터 "1"을 독출할 수 있다.When the magnetization direction of the free layer 1301 and the magnetization direction of the pinned layer 1303 are anti-parallel to each other in the MTJ element 1300, the MTJ element 1300 has a high resistance value. In this case, data "1" can be read.

본 실시예에서 자유 층(1301)과 고정 층(1303)의 자기 방향이 수평인 것으로 도시하였으나, 다른 실시예에 따르면 자유 층(1301)과 고정 층(1303)의 자기 방향은 수직일 수도 있다.
Although the free layer 1301 and the pinned layer 1303 are illustrated as being horizontal in this embodiment, the free layer 1301 and the pinned layer 1303 may be perpendicular to each other.

도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치를 사용하는 메모리 시스템의 일 예를 나타내는 블록도이다.14 is a block diagram illustrating an example of a memory system using a semiconductor memory device according to embodiments of the present invention.

도 14를 참조하면, 메모리 시스템(1400)은 반도체 메모리 장치(1410), 인터페이스부(1420), 및 컨트롤러(1430)를 포함할 수 있다. 14, a memory system 1400 may include a semiconductor memory device 1410, an interface portion 1420, and a controller 1430.

인터페이스부(1420)는 메모리 시스템(1400)과 호스트와의 인터페이싱을 제공할 수 있다. 인터페이스부(1410)는 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비할 수 있다. 인터페이스부(1410)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트와 통신하도록 구성될 수 있다. The interface unit 1420 may provide interfacing between the memory system 1400 and the host. The interface unit 1410 may include a data exchange protocol corresponding to the host for interfacing with the host. The interface unit 1410 may be a USB (Universal Serial Bus), a Multi-Media Card (MMC), a Peripheral Component Interconnect-Express (PCI-E), a Serial Attached SCSI (SAS), a Serial Advanced Technology Attachment Parallel Advanced Technology Attachment (SCSI), Small Computer System Interface (SCSI), Enhanced Small Disk Interface (ESDI), and Integrated Drive Electronics (IDE)

컨트롤러(1430)는 인터페이스부(1420)를 통해서 외부로부터 제공되는 데이터 및 어드레스를 제공받을 수 있다. 컨트롤러(1430)는 호스트로부터 제공되는 데이터, 어드레스를 참조하여 반도체 메모리 장치(1410)를 액세스할 수 있다. 컨트롤러(1430)는 반도체 메모리 장치(1410)로부터 읽혀진 데이터(Data)를 인터페이스부(1420)를 경유하여 호스트로 전달할 수 있다.The controller 1430 may receive data and addresses provided from the outside through the interface unit 1420. The controller 1430 can access the semiconductor memory device 1410 with reference to data and addresses provided from the host. The controller 1430 can transfer the data Data read from the semiconductor memory device 1410 to the host via the interface unit 1420.

반도체 메모리 장치(1410)는 본 발명의 다양한 실시예들에 따른 도 1 내지 도 4 및 도 8 내지 도 10에 도시된 반도체 메모리 장치들 중 어느 하나일 수 있다. 반도체 메모리 장치(1410)는 메모리 시스템(1400)의 저장 매체로서 제공될 수 있다. Semiconductor memory device 1410 may be any of the semiconductor memory devices shown in Figures 1 to 4 and 8 to 10 according to various embodiments of the present invention. Semiconductor memory device 1410 may be provided as a storage medium of memory system 1400.

도 14에 도시된 메모리 시스템(1400)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다. 메모리 시스템(1000)은 MMC 카드, SD 카드(Secure Digital Card), 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card) 등으로 구성될 수 있다.
The memory system 1400 shown in FIG. 14 may be a personal digital assistant (PDA), a portable computer, a web tablet, a digital camera, a portable media player (PMP), a mobile phone, And may be mounted on an information processing apparatus such as a laptop computer. The memory system 1000 may be an MMC card, an SD card (Secure Digital Card), a micro SD card, a memory stick, an ID card, a PCMCIA (Personal Computer Memory Card International Association) card, a chip card, Card, a smart card (Smart Card), a CF card (Compact Flash Card), and the like.

도 15는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 일 예를 나타내는 구조도이다. 15 is a structural diagram showing an example of a semiconductor memory device according to various embodiments of the present invention.

도 15에 도시된 바와 같이, 반도체 메모리 장치(2000)는 다수의 반도체 레이어들(LA1 내지 LAn)을 구비할 수 있다. 반도체 레이어들(LA1 내지 LAn) 각각은 휘발성 메모리 셀 또는 비휘발성 메모리 셀을 포함하는 메모리 칩일 수 있으며, 또는 반도체 레이어들(LA1 내지 LAn) 중 일부는 외부의 컨트롤러와 인터페이싱을 수행하는 마스터 칩이고 나머지는 데이터를 저장하는 슬레이브 칩일 수 있다. 도 15의 예에서는, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩이고, 나머지 반도체 레이어들(LA2 내지 LAn)은 슬레이브 칩인 것으로 가정한다. 또한, 메모리 칩은 DRAM 셀을 포함하는 메모리 칩인 것으로 가정한다. As shown in FIG. 15, the semiconductor memory device 2000 may include a plurality of semiconductor layers LA1 to LAn. Each of the semiconductor layers LA1 to LAn may be a memory chip including a volatile memory cell or a nonvolatile memory cell or some of the semiconductor layers LA1 to LAn may be a master chip for interfacing with an external controller, May be a slave chip that stores data. In the example of FIG. 15, it is assumed that the lowest semiconductor layer LA1 is the master chip and the remaining semiconductor layers LA2 to LAn are the slave chips. It is also assumed that the memory chip is a memory chip including a DRAM cell.

다수의 반도체 레이어들(LA1 내지 LAn)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미 도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(2100)와 슬레이브 칩으로서 제n 반도체 레이어(2200)를 중심으로 하여 반도체 메모리 장치(1000)의 구성 및 동작을 설명하면 다음과 같다. The plurality of semiconductor layers LA1 to LAn transmit and receive signals through the through silicon vias TSV and the master chip LA1 is connected to an external memory controller (not shown) through conductive means (not shown) Lt; / RTI > The structure and operation of the semiconductor memory device 1000 will be described with the first semiconductor layer 2100 as a master chip and the n-th semiconductor layer 2200 as a slave chip as a center.

제1 반도체 레이어(2100)는 슬레이브 칩들에 구비되는 셀 어레이(2210)을 구동하기 위한 각종 회로들을 구비한다. 예컨대, 제1 반도체 레이어(2100)는 셀 어레이(2210)의 워드 라인을 구동하기 위한 로우 디코더(X-Dec, 2110)와, 비트 라인을 구동하기 위한 칼럼 디코더(Y-Dec, 2120)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(2130), 외부로부터 커맨드(CMD)를 입력받는 커맨드 버퍼(2140)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(2150), 슬레이브 칩의 메모리 동작을 관리하기 위한 DRAM 관리부(2160)를 구비할 수 있다.The first semiconductor layer 2100 includes various circuits for driving the cell array 2210 provided in the slave chips. For example, the first semiconductor layer 2100 includes a row decoder (X-Dec) 2110 for driving a word line of the cell array 2210, a column decoder (Y-Dec) 2120 for driving a bit line, A command buffer 2140 for receiving a command CMD from the outside, an address buffer 2150 for receiving and buffering an address from the outside, and a memory controller for controlling the memory operation of the slave chip And a DRAM management unit 2160 for managing the DRAM.

데이터 입출력부(2130)는 도 1 내지 도 4 및 도 8 내지 도 10에 도시된 DBI 판단부, 제1 반전부, CRC 계산부, 및 제2 반전부를 포함할 수 있다. 상기 DBI 판단부는 메모리 셀 어레이에 저장된 제1 데이터를 메인 데이터 라인를 통해 수신하고, 상기 제1 데이터의 데이터 버스 인버젼(DBI) 여부를 판단하고, DBI 데이터를 생성한다. 상기 제1 반전부는 상기 DBI 데이터에 따라 상기 제1 데이터를 반전 또는 비반전하여 제2 데이터를 생성한다. 상기 CRC 계산부는 상기 제2 데이터 및 상기 DBI 데이터를 기초로 CRC 데이터를 생성한다. 상기 제2 반전부는 메인 데이터 라인을 통해 상기 제1 데이터를 직접 수신하고, 상기 DBI 데이터에 따라 상기 제1 데이터를 반전 또는 비반전하여 제3 데이터를 생성한다. 상기 제3 데이터는 상기 도전 수단을 통해 외부의 메모리 컨트롤러로 출력된다.The data input / output unit 2130 may include the DBI determination unit, the first inverse unit, the CRC calculation unit, and the second inversion unit shown in FIGS. 1 to 4 and 8 to 10. The DBI determination unit receives the first data stored in the memory cell array through the main data line, determines whether the first data is a data bus inversion (DBI), and generates DBI data. The first inverting unit inverts or inverses the first data according to the DBI data to generate second data. The CRC calculation unit generates CRC data based on the second data and the DBI data. The second inverting unit directly receives the first data through the main data line and inverts or inverses the first data according to the DBI data to generate third data. And the third data is output to the external memory controller through the conductive means.

한편, 제n 반도체 레이어(2200)는, 셀 어레이(2210)와, 셀 어레이를 구동하기 위한 기타 주변 회로들, 예컨대 셀 어레이(2210)의 로우 및 칼럼을 선택하기 위한 로우/칼럼 선택부, 비트 라인 센스 앰프 등(미도시)이 배치되는 주변회로 영역(2220)을 구비할 수 있다.
On the other hand, the n-th semiconductor layer 2200 includes a cell array 2210 and other peripheral circuits for driving the cell array, for example, a row / column selector for selecting rows and columns of the cell array 2210, And a peripheral circuit region 2220 in which a line sense amplifier or the like (not shown) is disposed.

도 16은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치가 적용된 메모리 시스템의 일 예를 나타낸 도면이다.16 is a diagram showing an example of a memory system to which a semiconductor memory device according to various embodiments of the present invention is applied.

도 16을 참조하면, 메모리 시스템(3000)은 메모리 모듈(3610) 및 메모리 컨트롤러(3620)를 포함할 수 있다. 메모리 모듈(3610)은 모듈 보드(Module Board) 상에 적어도 하나 이상의 반도체 메모리 장치(2000)를 장착할 수 있다. 반도체 메모리 장치(2000)는 DRAM 칩으로 구현될 수 있다. 그러나 이는 일 예일뿐 이에 한정되는 것은 아니고, 반도체 메모리 장치(2000)는 MRAM 칩, RRAM 칩, PRAM 칩, Anti-fuse array 칩, Flash 메모리 칩 등으로 구현될 수 있다. 각각의 반도체 메모리 장치(2000)는 다수 개의 반도체 레이어들을 포함할 수 있다. 반도체 레이어들은 하나 이상의 마스터 칩(2100)과 하나 이상의 슬레이브 칩(2200)을 포함할 수 있다. 반도체 레이어들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.16, the memory system 3000 may include a memory module 3610 and a memory controller 3620. The memory module 3610 may mount at least one semiconductor memory device 2000 on a module board. The semiconductor memory device 2000 may be implemented as a DRAM chip. However, the present invention is not limited thereto. The semiconductor memory device 2000 may be implemented as an MRAM chip, an RRAM chip, a PRAM chip, an anti-fuse array chip, a flash memory chip, or the like. Each semiconductor memory device 2000 may include a plurality of semiconductor layers. The semiconductor layers may include one or more master chips 2100 and one or more slave chips 2200. The transfer of signals between the semiconductor layers can be performed through a through silicon via (TSV).

본 실시예에서는 반도체 레이어들 사이의 신호의 전달이 관통 실리콘 비아(TSV)를 통하여 수행되는 구조에 대하여 설명하고 있으나, 이에 한정되지 않고 와이어 본딩, 인터포즈 또는 배선이 형성된 테이프를 통해 적층되는 구조에도 적용할 수 있다.In the present embodiment, a structure in which the transmission of signals between semiconductor layers is performed through a through silicon via (TSV) is described. However, the present invention is not limited to such a structure, and a structure in which layers are stacked through a wire- Can be applied.

또한, 반도체 레이어들 사이의 신호의 전달이 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 예컨대, 라디오 주파수(Radio frequency, RF)파 또는 초음파를 이용하는 방사형(radiative) 방식, 자기 유도(magnetic induction)을 이용하는 유도 커플링(inductive coupling) 방식, 또는 자기장 공진을 이용하는 비방사형(non-radiative) 방식을 이용하여 서로 연결될 수 있다.Also, the transfer of signals between the semiconductor layers can be performed by an optical I / O connection. For example, a radio frequency (RF) wave or a radiative method using ultrasonic waves, an inductive coupling method using magnetic induction, or a non-radiative method using magnetic resonance, Can be connected to each other using a method.

방사형 방식은 모노폴(monopole)이나 PIFA(planar inverted-F antenna) 등의 안테나를 이용하여, 무선으로 신호를 전달하는 방식이다. 시간에 따라 변화하는 전계나 자계가 서로 영향을 주면서 방사가 일어나며, 같은 주파수의 안테나가 있을 경우 입사파의 극(polarization) 특성에 맞게 신호를 수신할 수 있다. 유도 커플링 방식은 코일을 여러 번 감아서 한 방향으로 강한 자계를 발생시키고, 비슷한 주파수에서 공진하는 코일을 근접시켜 커플링을 발생시키는 방식이다. 비방사형 방식은, 근거리 전자장을 통해 같은 주파수로 공진하는 두 매체들 사이에서 전자파를 이동시키는 감쇄파 결합(evanescent wave coupling)을 이용하는 방식이다. The radial method is a method of wirelessly transmitting a signal using an antenna such as a monopole or a planar inverted-F (PIFA) antenna. When an electric field or a magnetic field which changes with time influences each other, radiation occurs, and when there is an antenna of the same frequency, a signal can be received according to the polarization characteristic of the incident wave. Inductive coupling is a method in which a coil is wound several times to generate a strong magnetic field in one direction and a coil that resonates at a similar frequency is brought close to generate coupling. The non-radiative method uses a evanescent wave coupling that moves electromagnetic waves between two mediums that resonate at the same frequency through a near field.

메모리 모듈(3610)은 시스템 버스를 통해 메모리 컨트롤러(3620)와 통신할 수 있다. 시스템 버스를 통하며 데이터(DQ), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(3610)과 메모리 컨트롤러(3620) 사이에서 송수신될 수 있다.
Memory module 3610 may communicate with memory controller 3620 via the system bus. Data DQ, a command / address CMD / ADD and a clock signal CLK can be transmitted and received between the memory module 3610 and the memory controller 3620 through the system bus.

도 17은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치를 포함하는 컴퓨터 시스템을 보여준다.Figure 17 illustrates a computer system including a semiconductor memory device in accordance with various embodiments of the present invention.

도 17을 참조하면, 컴퓨터 시스템(3100)은 시스템 버스(3150)에 전기적으로 연결되는 중앙 처리 장치(3110), 사용자 인터페이스(3120), 메모리(3130) 그리고 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(3140)을 포함할 수 있다. 사용자 인터페이스(3120)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(3120)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(3120) 또는 모뎀(3140)을 통해 제공되거나 중앙 처리 장치(3110)에 의해서 처리된 데이터는 메모리(3130)에 저장될 수 있다.17, a computer system 3100 includes a central processing unit 3110 electrically coupled to a system bus 3150, a user interface 3120, a memory 3130, and a modem such as a baseband chipset 3140 < / RTI > The user interface 3120 may be an interface for transmitting data to or receiving data from a communication network. The user interface 3120 may be in wired or wireless form and may include an antenna or a wired or wireless transceiver. Data that is provided via user interface 3120 or modem 3140 or processed by central processing unit 3110 may be stored in memory 3130.

메모리(3130)는 디램과 같은 휘발성 메모리 소자 및/또는 플래쉬 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 메모리(3130)는 DRAM, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리, NAND 플래쉬 메모리, 그리고 퓨전 플래시 메모리(예를 들면, SRAM 버퍼와 NAND 플래시 메모리 및 NOR 인터페이스 로직이 결합된 메모리) 등으로 구성될 수 있다. 그리고 메모리(3130)는 본 발명의 실시예들에 따른 반도체 메모리 장치 또는 메모리 시스템으로 구현될 수 있다.Memory 3130 may include volatile memory elements such as DRAM and / or non-volatile memory elements such as flash memory. The memory 3130 is comprised of DRAM, PRAM, MRAM, ReRAM, FRAM, NOR flash memory, NAND flash memory, and Fusion flash memory (e.g., SRAM buffer and NAND flash memory and NOR interface logic combined memory) . The memory 3130 may be implemented as a semiconductor memory device or a memory system according to embodiments of the present invention.

본 발명에 따른 컴퓨터 시스템(3100)이 모바일 장치인 경우, 컴퓨터 시스템(3100)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨터 시스템(3100)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 그리고 입출력 장치 등이 더 제공될 수 있다.If the computer system 3100 according to the present invention is a mobile device, a battery for supplying the operating voltage of the computer system 3100 will additionally be provided. Although not shown in the drawing, the computer system 3100 according to the present invention may further be provided with application chipset, a camera image processor (CIP), an input / output device, and the like.

본 발명에 따른 컴퓨터 시스템(3100)이 무선 통신을 수행하는 장비인 경우, 컴퓨터 시스템(3100)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000 과 같은 통신 시스템에서 사용될 수 있다.
In the case where the computer system 3100 according to the present invention is an apparatus for performing wireless communication, the computer system 3100 may be a CDMA (Code Division Multiple Access), a Global System for Mobile communication (GSM), a North American Multiple Access (NADC) Can be used in communication systems such as CDMA2000.

도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 서버 시스템의 일 예를 나타내는 구조도이다. 18 is a structural diagram showing an example of a server system including a semiconductor memory device according to embodiments of the present invention.

도 18을 참조하면, 서버 시스템(3200)은 메모리 컨트롤러(3220) 및 복수의 메모리 모듈(3230_1-3230_8)을 구비한다. 메모리 모듈들(3230_1-3230_8)은 각각 복수의 메모리 칩들로 구성된 메모리 블록들(3231a, 3231b)을 포함할 수 있다. 예로서, 메모리 블록들(3231a, 3231b)을 구성하는 메모리 칩들은 휘발성 또는 비휘발성 메모리 칩들이 포함될 수 있다. 메모리 칩들은 DRAM, SRAM, MARAM, RRAM, PRAM, Anti-fuse array 칩, Flash 메모리 칩 등을 포함할 수 있다. 상기 메모리 칩들은 본 발명의 다양한 실시예들에 따라 도 1 내지 도 4 및 도 8 내지 도 10에 도시된 반도체 메모리 장치들 중 하나일 수 있다.Referring to FIG. 18, the server system 3200 includes a memory controller 3220 and a plurality of memory modules 3230_1-3230_8. Each of the memory modules 3230_1-3230_8 may include memory blocks 3231a and 3231b each composed of a plurality of memory chips. By way of example, memory chips constituting memory blocks 3231a and 3231b may include volatile or non-volatile memory chips. The memory chips may include DRAM, SRAM, MARAM, RRAM, PRAM, anti-fuse array chip, Flash memory chip, and the like. The memory chips may be one of the semiconductor memory devices shown in Figs. 1 to 4 and 8 to 10 according to various embodiments of the present invention.

도 18에 도시된 바와 같이, 서버 시스템(3200)은 제1 회로 기판(3210)의 소켓들(3211_1-3211_m)에 각각 제2 회로 기판(3235)이 결합되는 구조를 가질 수 있다. 예로서, 신호 채널 별로 하나의 제2회로 기판(3235)이 제1 회로 기판(3210)과 연결되는 채널 구조를 갖도록 서버 시스템을 설계할 수 있다. 그러나 이에 제한되는 것은 아니고, 다양한 구조를 가질 수 있다.As shown in FIG. 18, the server system 3200 may have a structure in which the second circuit board 3235 is coupled to the sockets 3211_1 - 3211 - m of the first circuit board 3210, respectively. For example, the server system may be designed to have a channel structure in which one second circuit board 3235 is connected to the first circuit board 3210 for each signal channel. However, the present invention is not limited thereto and may have various structures.

한편, 메모리 모듈들의 신호의 전달이 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 광학적 입출력 접속을 위해, 서버 시스템(3200)은 전-광 변환 유닛(3237)을 더 포함할 수 있으며, 메모리 모듈들(3230_1-3230_8) 각각은 광-전 변환 유닛(3233)을 더 포함할 수 있다. On the other hand, the transfer of signals of the memory modules can be performed by an optical I / O connection. For optical input / output connections, the server system 3200 may further include a pre-light conversion unit 3237, and each of the memory modules 3230_1-3230_8 may further include a light-to-electricity conversion unit 3233 have.

메모리 컨트롤러(3220)는 전기적 채널(EC)을 통하여 전-광 변환 유닛(3237)에 접속된다. 이에 따라서, 메모리 컨트롤러(3220)는 전기적 채널(EC)을 통하여 전-광 변환 유닛(3237)과 신호들을 주고 받을 수 있다. The memory controller 3220 is connected to the electro-optic conversion unit 3237 via an electrical channel EC. Accordingly, the memory controller 3220 can exchange signals with the electro-optic conversion unit 3237 via the electrical channel EC.

전-광 변환 유닛(3237)은 전기적 채널(EC)을 통하여 메모리 컨트롤러(3220)로부터 수신된 전기적 신호를 광 신호로 변환시켜 광 채널(OC) 측으로 전달하고, 광 채널(OC)을 통하여 수신되는 광 신호를 전기적 신호로 변환시켜 전기적 채널(EC) 측으로 전달하는 신호 처리를 실행한다. The electro-optical conversion unit 3237 converts an electrical signal received from the memory controller 3220 through an electrical channel EC into an optical signal and transmits the optical signal to the optical channel OC side, Converts the optical signal into an electrical signal, and transmits it to the electrical channel (EC) side.

광 연결 메모리 모듈들(3230_1-3230_8)은 광 채널(OC)을 통하여 전-광 변환 유닛(3237)과 접속된다. 각각의 메모리 모듈들(3230_1-3230_8)로 인가된 광 신호는 광-전 변환 유닛(3233)을 통해 전기적 신호로 변환되어 메모리 블록들(3231a, 3231b)로 전달될 수 있다. 이와 같은 광 연결 메모리 모듈들로 구성된 서버 시스템에서는 저장 용량을 높이고 처리 속도를 빠르게 할 수 있다.
The optical connection memory modules 3230_1-3230_8 are connected to the electro-optic conversion unit 3237 through the optical channel OC. The optical signals applied to the respective memory modules 3230_1 - 3230_8 may be converted into electrical signals through the opto-electric conversion unit 3233 and transferred to the memory blocks 3231a and 3231b. In a server system composed of such optical connection memory modules, the storage capacity can be increased and the processing speed can be increased.

본 발명은 첨부된 도면들을 참조하여 앞에서 제시된 실시예들로 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. It will be clear to those who have knowledge.

100, 200, 300, 400, 800, 900, 1000: 반도체 메모리 장치
110, 210, 310, 410, 910: DBI 판단부
120, 220, 320, 420, 920: 제1 반전부
130, 230, 330, 430, 930: CRC 계산부
140, 240, 340, 440, 940: 제2 반전부
250, 350, 450, 950: 출력 레지스터
260, 360: DQ 핀들
270, 370: DBI 핀
380: EDC 핀
460: 데이터 출력 핀들
470: 메모리 코어
1010: 제1 DBI/CRC 블록
1030: 제2 DBI/CRC 블록
1100: 반전 회로100, 200, 300, 400, 800, 900, 1000: semiconductor memory device
110, 210, 310, 410, 910: DBI judgment unit
120, 220, 320, 420, 920:
130, 230, 330, 430, 930: CRC calculation unit
140, 240, 340, 440, 940:
250, 350, 450, 950: Output register
260, 360: DQ pins
270, 370: DBI pin
380: EDC pin
460: Data output pins
470: Memory core
1010: First DBI / CRC block
1030: second DBI / CRC block
1100: inverting circuit

Claims (10)

복수의 DRAM(Dynamic Random-Access Memory) 셀들을 포함하는 메모리 셀 어레이;
상기 메모리 셀 어레이로부터 메인 데이터 라인을 통해 수신되는 제1 데이터를 기초로 데이터 버스 인버젼(DBI) 여부를 판단하고, DBI 데이터를 생성하는 DBI 판단부;
상기 DBI 데이터에 따라 상기 제1 데이터를 반전 또는 비반전하여 제2 데이터를 생성하는 제1 반전부;
상기 제2 데이터 및 상기 DBI 데이터를 기초로 CRC 데이터를 생성하는 CRC 계산부;
상기 DBI 데이터에 따라 상기 제1 데이터를 반전 또는 비반전하여 제3 데이터를 생성하는 제2 반전부; 및
상기 제3 데이터를 외부로 출력하도록 구성되는 DQ 핀을 포함하는 반도체 메모리 장치.A memory cell array including a plurality of DRAMs (Dynamic Random-Access Memory) cells;
A DBI determination unit for determining whether a data bus is inversion (DBI) based on first data received from the memory cell array through a main data line and generating DBI data;
A first inverting unit for inverting or noninverting the first data according to the DBI data to generate second data;
A CRC calculation unit for generating CRC data based on the second data and the DBI data;
A second inverting unit for inverting or noninverting the first data according to the DBI data to generate third data; And
And a DQ pin configured to output the third data to the outside. 제1 항에 있어서,
상기 제2 반전부는 상기 메인 데이터 라인으로부터 상기 제1 데이터를 직접 수신하는 것을 특징으로 하는 반도체 메모리 장치.The method according to claim 1,
And the second inverting section receives the first data directly from the main data line. 제1 항에 있어서,
상기 DQ 핀은 상기 제3 데이터에 후속하여 상기 CRC 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.The method according to claim 1,
And the DQ pin outputs the CRC data subsequent to the third data. 제1 항에 있어서,
상기 CRC 데이터를 외부로 출력하도록 구성되는 EDC 핀을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.The method according to claim 1,
And an EDC pin configured to output the CRC data to the outside. 제1 항에 있어서,
상기 제1 반전부는 상기 CRC 계산부에 인접하여 배치되고, 상기 제2 반전부는 상기 DQ 핀에 인접하여 배치되는 것을 특징으로 하는 반도체 메모리 장치.The method according to claim 1,
Wherein the first inverting portion is disposed adjacent to the CRC calculating portion and the second inverting portion is disposed adjacent to the DQ pin. 버스트 길이(burst length)가 m(m은 자연수)이고 n(n은 자연수)개의 DQ 핀들을 포함하는 반도체 메모리 장치에 있어서,
복수의 DRAM(Dynamic Random-Access Memory) 셀들을 포함하는 메모리 셀 어레이;
상기 메모리 셀 어레이로부터 제1 내지 제(m×n) 데이터 비트들을 포함하는 제1 데이터를 전송하는 메인 데이터 라인;
상기 제1 내지 제(m×n) 데이터 비트들의 제1 내지 제m 데이터 컬럼 세트들 각각에 대하여 데이터 버스 인버젼(DBI) 여부를 판단하여, 제1 내지 제m DBI 비트들을 생성하는 DBI 판단부;
상기 제1 내지 제m DBI 비트들에 따라 상기 제1 내지 제m 데이터 컬럼 세트들을 반전 또는 비반전하여, 제2 데이터를 생성하는 CRC용 반전부;
상기 제2 데이터 및 상기 제1 내지 제m DBI 비트들로부터 제1 내지 제n CRC 비트들을 생성하는 CRC 계산부;
상기 제1 내지 제m DBI 비트들에 따라 상기 제1 내지 제(m×n) 데이터 비트들의 제1 내지 제n 데이터 로우 세트들 각각의 데이터 비트들을 반전 또는 비반전하여, 제3 데이터를 생성하는 출력용 반전부; 및
상기 제1 내지 제n 데이터 로우 세트들에 대응하는 상기 제3 데이터 및 상기 제1 내지 제n CRC 비트들을 각각 제1 내지 제n DQ 핀들에 각각 제공하는 제1 내지 제n 레지스터를 포함하는 반도체 메모리 장치.A semiconductor memory device comprising a DQ pin having a burst length m (m is a natural number) and n (n is a natural number)
A memory cell array including a plurality of DRAMs (Dynamic Random-Access Memory) cells;
A main data line for transmitting first data including first through (m x n) data bits from the memory cell array;
A DBI determination unit for determining whether a data bus version (DBI) is set for each of the first to m-th data column sets of the first to m-th data bits and generating first to m- ;
A CRC inverting unit for inverting or noninverting the first through m-th data column sets according to the first through m-th DBI bits to generate second data;
A CRC calculator for generating first through n th CRC bits from the second data and the first through m th DBI bits;
Inverts or inverses the data bits of each of the first through the (n) th data row sets of the first through the (mxn) data bits according to the first through m-th DBI bits to generate third data Output inverting unit; And
And a first to an nth registers for providing the third data corresponding to the first to the n-th data row sets and the first to the n-th CRC bits, respectively, Device. 제6 항에 있어서,
상기 DBI 판단부는 제1 내지 제m DBI 판단 유닛들을 포함하고,
제k(1≤k≤m) DBI 판단 유닛은 제k 데이터 컬럼 세트에 속하는 n개의 데이터 비트들에 대하여 데이터 버스 인버젼 여부를 판단하여, 제k DBI 비트를 생성하는 것을 특징으로 하는 반도체 메모리 장치.The method according to claim 6,
The DBI determination unit includes first through m-th DBI determination units,
Wherein the k < th > k < m) DBI determination unit determines whether the data bus is inversion for n data bits belonging to the kth data column set, . 제6 항에 있어서,
상기 CRC용 반전부는 제1 내지 제m CRC용 반전 유닛들을 포함하고,
제k(1≤k≤m) CRC용 반전 유닛은 제k DBI 비트에 따라 제k 데이터 컬럼 세트에 속하는 n개의 데이터 비트들을 반전 또는 비반전하여, 상기 제k 데이터 컬럼 세트에 대응하는 상기 제2 데이터의 일부를 생성하는 것을 특징으로 하는 반도체 메모리 장치.The method according to claim 6,
The CRC inversion unit includes first to m-th CRC inversion units,
The kth (1? K? M) CRC inversion unit inverts or non-inverts the n data bits belonging to the kth data column set according to the kth DBI bit, And generates a part of the data. 제6 항에 있어서,
상기 출력용 반전부는 제1 내지 제n 출력용 반전 유닛들을 포함하고,
제k(1≤k≤n) 출력용 반전 유닛은 제k 데이터 로우 세트에 속하는 m개의 데이터 비트들을 대응하는 상기 제1 내지 제m DBI 비트들에 따라 반전 또는 비반전하여, 상기 제k 데이터 로우 세트에 대응하는 상기 제3 데이터의 일부를 생성하는 것을 특징으로 하는 반도체 메모리 장치.The method according to claim 6,
Wherein the output inverting unit includes first through n-th output inverting units,
The kth (1? K? N) output inverting unit inverts or non-inverts the m data bits belonging to the kth data row set according to the corresponding first to mth DBI bits, And generates a part of the third data corresponding to the second data. 제6 항에 있어서,
상기 제1 내지 제m 데이터 컬럼 세트들 중에서 제j(1≤j≤m) 데이터 컬럼 세트는 제j, 제(n+j), 제(2n+j), 제(3n+j), ..., 및 제((m-1)n+j) 데이터 비트들로 이루어지고,
상기 제1 내지 제n 데이터 로우 세트들 중에서 제k(1≤k≤n) 데이터 로우 세트는 제(k-1)n+1, 제(k-1)n+2, 제(k-1)n+3, 제(k-1)n+4, ..., 및 제(k×n) 데이터 비트들로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.The method according to claim 6,
(N + j), (2n + j) th, (3n + j) th, ..., and (jn + j) th data column sets among the first to mth data column sets. ., And ((m-1) n + j) data bits,
(K-1) n + 1, (k-1) n + 2, k-1) th data row sets among the first through n- n + 3, (k-1) n + 4, ..., and (kxn) data bits.
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