KR101903019B1 - 채널배선에 의한 저항 불균일을 보상하는 디스플레이 장치 - Google Patents
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Abstract
본 발명은 디스플레이 패널 내 액티브 매트릭스 픽셀 어레이(Active-Matrix Pixel Array)와 드라이버 칩을 연결하는 라우팅 라인의 길이 불균일로 인한 채널 간 불균일 충전 문제를 해소하기 위해, 드라이버 칩에서 각 채널별로 출력저항을 독립적으로 제어하여 배선 저항의 불균일을 보상하는 디스플레이 장치에 관한 기술로서, 드라이버IC에 포함된 디지털-아날로그 변환기 및 액티브 매트릭스 칼럼 채널 사이에 라우팅 라인과 직렬로 연결되어 라우팅 라인 각각의 서로 상이한 저항을 보상하여 통일되게 하는 퇴행직렬저항을 포함하는 것을 특징으로 한다.
Description
본 발명은 디스플레이 장치의 채널배선의 길이 차이에 의한 저항 불균일을 보상하는 기술에 관한 것으로, 보다 상세하게는 디스플레이 패널 내 액티브 매트릭스 픽셀 어레이(Active-Matrix Pixel Array)와 드라이버 칩을 연결하는 라우팅 라인의 길이 불균일로 인한 채널 간 불균일 충전 문제를 해소하기 위해, 드라이버 칩에서 각 채널별로 출력저항을 독립적으로 제어하여 배선 저항의 불균일을 보상하는 디스플레이 장치에 관한 것이다.
LCD(Liquid Crystal) 또는 OLED(Organic Light Emitting Diode)를 사용하는 평면 패널 디스플레이는 스마트 폰, 태블릿 컴퓨터, TV 및 디지털 간판과 같은 전자 장치에서 중요한 역할을 하는 주류 디스플레이 기술이다. 평면 패널 디스플레이 분야에서 주요 기술 중 하나는 대 면적 유리 기판 상에 행열로 구성된 액티브 매트릭스 픽셀 어레이(Active-Matrix Pixel Array)의 구성이다. 각 RGB 픽셀의 휘도는 외부 멀티채널 칼럼(column)(소스)의 드라이버 칩으로부터 공급 된 아날로그 전압 신호에 의해 독립적으로 결정된다. 따라서, 드라이버IC 출력과 액티브 매트릭스 칼럼 채널을 연결시키는 라우팅 라인은 드라이버IC의 본딩 패드와 액티브 어레이 사이에 위치하게 된다.
도 1(a)는 Full-HD(1920x1080) 해상도 디스플레이 패널의 개략적인 구조이다. 도시된 바와 같이, 드라이버와 채널을 연결하는 라우팅 라인(Driver to Channel Routing Lines)은 패널의 상부에 위치되고, 라우팅 라인으로 패터닝된 이러한 비활성 영역은 일반적으로 주변 프레임 영역인 베젤(Bezel)이라고 불린다. 이 때, 드라이버IC는 물리적 폭이 제한되기 때문에 모든 라우팅 라인의 거리가 같을 수 없다. 드라이버IC 부근의 칼럼 채널에 접속하는 라우팅 라인보다 패널 에지(Edge) 상에 위치한 채널에 접속하는 라우팅 라인이 상대적으로 더 길게 형성되는 것이다. 도 1(b)의 Full-HD 디스플레이 패널 현미경 사진을 통해 라우팅 라인의 서로 다른 길이가 명확하게 관찰 된다. 라우팅 라인의 길이가 상이하면 라우팅 라인마다 서로 상이한 저항(
)이 발생된다. 상이한 저항은 픽셀의 데이터 신호 구동의 충전 속도 오차에 상당한 영향을 미치므로 디스플레이 이미지 품질 저하를 야기한다. 충전 속도 오차는 exp[-
/
]로 정의 될 수 있으며, 여기서 
는 1행 당 구동 시간이고, 
은 구동 된 채널 라인의 모든 기생 RC 지연이다(
은 
에도 포함됨). 서로 상이한 
으로 인해 채널 간 충전 속도의 균일성을 보장 할 수 없으므로 도 1(a) 액티브 디스플레이 영역(Active Display Area)상에 나타난 바와 같이 그라데이션 패턴과 같은 고정적인 이미지 노이즈가 디스플레이 이미지에서 감지되는 경향이 발생된다.
이러한 
문제를 완화하기 위해 디스플레이 프레임 속도를 줄이는 방법이 제안되었다(= 1 / [행의 수 / 
]). 그러나 프레임 속도가 감소하면 빠르게 움직이는 비디오에서는 디스플레이에 운동 잔상이 발생된다.
또한, 원칩(one-chip) 드라이버 솔루션이 최근 도입되면서 허용 가능한 1 행 당 구동 시간(
)이 단축되고 있다. 장착 된 드라이버IC의 수를 줄이기 위해 단일 칩 드라이버의 단일 소스 출력은 기존의 1 행 선택 시간을 여러 시간 간격으로 나누어 다중 칼럼 채널(1 대 N 역 다중화)을 유도한다. 그러나 원칩 솔루션은 유효 
를 단축 할뿐만 아니라 Δ
을 심각하게 악화시킨다.
한편, 원칩 드라이버 솔루션으로 사용되는 드라이버IC의 수가 매우 제한적이지만, 디스플레이 패널의 물리적 크기와 공간 해상도 (칼럼 수)는 점점 더 커지고 증가되고 있다. 따라서 향후 평면 패널 디스플레이의 불균일 충전 속도 문제는 더욱 심각해질 것으로 전망된다.
도 2와 같이, Δ
의 보상을 위해 지그재그(Zigzag) 배선 설계를 통해 라우팅 라인의 길이를 의도적으로 증가시키는 방법이 제안되었다. 이 지그재그형 배선은 라우팅 라인의 유효 길이를 가장 긴 라우팅 라인의 길이와 유사하도록 길게 만들어 
의 불일치를 개선한다. 그러나 이 지그재그 배선 방법은 베젤 영역을 넓어지게 하는 문제가 있다. 상업용 시장에서 얇은 베젤을 갖는 디스플레이 제품에 대한 수요가 증가되고 있으므로, 베젤 두께가 증가되는 것은 바람직하지 않다. 또한, 지그재그 배선 접근법의 효과는 매우 제한 될 수 있다.
| 32" HD (1366*768) | 40" FHD (1920*1080) | |
| # of driver chips | One chip | Two chips |
| Column(S/D layer) line metal material |
TiCu (600nm thick) | TiCu (500nm thick) |
| Line width of Chip- to-channel routing |
6μm | 5.2μm |
| Bezel height (routing-line area) |
10 mm with zigzag pattern |
6 mm with zigzag pattern |
 |
Δ1.5 kΩ (= 1.8 kΩ - 0.3 kΩ) |
Δ1.6 kΩ (= 1.8 kΩ - 0.2 kΩ) |
| Parasitic RC on column line |
3 kΩ // 220 pF | 3 kΩ // 300 pF |
| 1-row selection period | 3.6-μs (FR 120Hz) with 1:3 DeMUX |
2.6-μs (FR 120Hz) with 1:3 DeMUX |
| ΔCharging rate(%) (luminance difference) |
99% MIN - 97% MAX = Δ2% | 93% MIN - 83% MAX = Δ10% |
[표 1]은 베젤 영역의 라우팅 라인 및 충전 속도 오차 연산의 몇 가지 설계 예를 보여준다. 충전 속도 오차 Δ1%는 8비트 그레이 스케일(gray scale) 해상도에 기초하여 2.56 그레이 레벨의 휘도 오차를 갖는 것으로 나타났다.
디스플레이 드라이버IC에 대한 최신의 연구에서는 라우팅 라인 저항(
)의 불일치로 인한 채널 간 불균일 충전 문제를 능동적으로 보완하기 위한 방법이 제안되어 있지 않다.
이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 드라이버 칩에서 각 채널별로 출력저항을 독립적으로 제어하여 배선 저항의 불균일을 보상하는 디스플레이 장치를 제공하기 위한 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명의 기술적 사상에 의한 채널배선에 의한 저항 불균일을 보상하는 디스플레이 장치는, 드라이버IC와, 액티브 매트릭스 칼럼 채널(Active-Matrix Pixel channel)과, 상기 드라이버IC와 액티브 매트릭스 칼럼 채널을 전기적으로 연결하는 복수의 라우팅 라인을 포함하는 디스플레이 장치에 있어서, 상기 드라이버IC에 포함된 디지털-아날로그 변환기 및 상기 액티브 매트릭스 칼럼 채널 사이에 상기 라우팅 라인과 직렬로 연결되어 상기 라우팅 라인 각각의 서로 상이한 저항을 보상하여 통일되게 하는 퇴행직렬저항을 더 포함하는 것을 특징으로 한다.
또한, 상기 퇴행직렬저항은 상기 드라이버IC의 출력 버퍼 증폭기에 내장되는 것을 특징으로 할 수 있다.
또한, 상기 퇴행직렬저항은 상기 출력 버퍼 증폭기 내에 두 개로 구성되는 것을 특징으로 할 수 있다.
또한, 상기 출력 버퍼 증폭기의 등가 폐 루프 출력 저항(
)은 수학식
와 같으며, 이 때 
는 피드백 루프 이득, 
는 소형 신호 개방 루프 출력 저항, 
은 트랜스컨덕턴스의 값, 
는 퇴행직렬저항 값인 것을 특징으로 할 수 있다.
또한, 상기 출력 버퍼 증폭기는, 게이트(Gate)가 비반전 신호 입력 단과 연결되고, 소스(Source)가 제1퇴행직렬저항과 연결되는 제1 MOSFET과, 게이트가 반전 신호 입력 단과 연결되고, 소스가 제2퇴행직렬저항과 연결되는 제2 MOSFET을 포함하는 것을 특징으로 할 수 있다.
또한, 상기 제1퇴행직렬저항 및 상기 제2퇴행직렬저항의 양단의 전압이 상기 제1 MOSFET 및 상기 제2 MOSFET의 소스 전압의 불균형을 수정하여 출력 오프셋 분산을 상쇄하는 것을 특징으로 할 수 있다.
본 발명에 의한 채널배선에 의한 저항 불균일을 보상하는 디스플레이 장치에 따르면,
첫째, 각 소스 드라이버 채널은 가변적인 라우팅 라인 저항을 독립적으로 보상하여 우수한 충전 속도 균일성을 제공한다.
둘째, 채널 간 신호 경로상의 RC 지연이 균일하게 되어 표시 프레임율을 크게 향상시킬 수 있다.
셋째, 본 발명의 드라이버 구조에 따르면 라우팅 라인을 지그재그로 배선하는 것보다 베젤 면적을 작게 형성할 할 수 있게 된다.
넷째, 본 발명의 증폭기는 채널 간 오프셋 전압 분산을 교정할 수 있으므로, 출력 전압 균일성이 매우 향상 된다.
도 1은 일반적인 Full-HD(1920x1080) 해상도 디스플레이 패널의 개략적인 구조 도면 및 Full-HD 디스플레이 패널 현미경 사진.
도 2는 종래의 Δ
의 보상을 위해 지그재그(Zigzag) 배선 설계를 통해 라우팅 라인의 길이를 의도적으로 증가시킨 기술의 도면 및 야기된 충전 속도 오류 그래프를 나타낸 도면.
도 3은 본 발명의 실시예에 따른 출력 버퍼 증폭기를 나타낸 회로도.
도 4는 본 발명의 일 실시예에 따른 데이터를 픽셀로 제공하는 회로 모델.
도 5는 본 발명의 일 실시예가 적용되지 않은 경우(위)와 적용된 경우(아래)의 픽셀 전압을 시뮬레이션한 과도 응답 비교 그래프.
도 6는 본 발명의 일 실시예에 따른 퇴행직렬저항 및 트랜스컨덕턴스 컨트롤러가 내장된 출력 버퍼 증폭기의 회로도.
도 7은 공통 모드 입력 범위에서 일정한 트랜스컨덕턴스를 얻기 위한 트랜스컨덕턴스 제어 설계.
도 8은 본 발명의 일 실시예에 따른 N비트 디지털로 제어되는 퇴행직렬저항의 회로도.
도 9는 본 발명의 일 실시예에 따라 설계된 AM-OLED 소스 드라이버IC의 아키텍처.
도 10은 본 발명의 일 실시예에 따라 제작된 프로토타입 CMOS 소스 드라이버IC의 현미경 사진.
도 11은 본 발명의 일 실시예에 따라 제작된 프로토타입 드라이버IC 및 OLED 패널용 테스트 보드의 구성 사진.
도 12는 검정색에서 최대 밝기까지 측정 한 회색조 커브 그래프 : (a)감마 생략, (b) 비선형 감마 보정.
도 13은 5비트 퇴행직렬저항 제어 데이터를 스위핑하여 20pF 부하로 측정 한 출력 파형 그래프.
도 14는 프로토 타입 소스 드라이버IC를 사용하여 OLEO 패널에 표시된 화상 및 RGB 픽셀 사진.
도 15는 행 단위의 녹색 스트라이프를 구동하여 충전 속도에 따른 채널 간 휘도 균일도 측정 결과.
도 16은 퇴행직렬저항 제어에 의한 불균일 충전율 교정 프로세스의 순서도.
도 17은 320번째 행에서 프레임 레이트 편차를 갖는 소스 채널을 측정한 휘도 그래프.
도 18은 소스 드라이버 채널에서 측정된 출력 전압 그래프.
도 19는 240Hz의 프레임 속도로 재생된 데모 비디오의 사진.
도 2는 종래의 Δ
도 3은 본 발명의 실시예에 따른 출력 버퍼 증폭기를 나타낸 회로도.
도 4는 본 발명의 일 실시예에 따른 데이터를 픽셀로 제공하는 회로 모델.
도 5는 본 발명의 일 실시예가 적용되지 않은 경우(위)와 적용된 경우(아래)의 픽셀 전압을 시뮬레이션한 과도 응답 비교 그래프.
도 6는 본 발명의 일 실시예에 따른 퇴행직렬저항 및 트랜스컨덕턴스 컨트롤러가 내장된 출력 버퍼 증폭기의 회로도.
도 7은 공통 모드 입력 범위에서 일정한 트랜스컨덕턴스를 얻기 위한 트랜스컨덕턴스 제어 설계.
도 8은 본 발명의 일 실시예에 따른 N비트 디지털로 제어되는 퇴행직렬저항의 회로도.
도 9는 본 발명의 일 실시예에 따라 설계된 AM-OLED 소스 드라이버IC의 아키텍처.
도 10은 본 발명의 일 실시예에 따라 제작된 프로토타입 CMOS 소스 드라이버IC의 현미경 사진.
도 11은 본 발명의 일 실시예에 따라 제작된 프로토타입 드라이버IC 및 OLED 패널용 테스트 보드의 구성 사진.
도 12는 검정색에서 최대 밝기까지 측정 한 회색조 커브 그래프 : (a)감마 생략, (b) 비선형 감마 보정.
도 13은 5비트 퇴행직렬저항 제어 데이터를 스위핑하여 20pF 부하로 측정 한 출력 파형 그래프.
도 14는 프로토 타입 소스 드라이버IC를 사용하여 OLEO 패널에 표시된 화상 및 RGB 픽셀 사진.
도 15는 행 단위의 녹색 스트라이프를 구동하여 충전 속도에 따른 채널 간 휘도 균일도 측정 결과.
도 16은 퇴행직렬저항 제어에 의한 불균일 충전율 교정 프로세스의 순서도.
도 17은 320번째 행에서 프레임 레이트 편차를 갖는 소스 채널을 측정한 휘도 그래프.
도 18은 소스 드라이버 채널에서 측정된 출력 전압 그래프.
도 19는 240Hz의 프레임 속도로 재생된 데모 비디오의 사진.
첨부한 도면을 참조하여 본 발명의 실시예들에 의한 채널배선에 의한 저항 불균일을 보상하는 디스플레이 장치에 대하여 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나, 개략적인 구성을 이해하기 위하여 실제보다 축소하여 도시한 것이다.
또한, 제1 및 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 한편, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 발명의 실시예에 따른 채널배선에 의한 저항 불균일을 보상하는 디스플레이 장치는 드라이버IC와, 액티브 매트릭스 칼럼 채널(Active-Matrix column channel)과, 드라이버IC와 액티브 매트릭스 칼럼 채널을 전기적으로 연결하는 복수의 라우팅 라인을 포함하는 디스플레이 장치에 있어서, 드라이버IC에 포함된 디지털-아날로그 변환기(DAC) 및 액티브 매트릭스 칼럼 채널 사이에 라우팅 라인과 직렬로 연결되어 라우팅 라인 각각의 서로 상이한 저항을 보상하여 통일되게 하는 퇴행직렬저항을 더 포함하는 것을 특징으로 한다.
일반적으로, 드라이버IC의 각 소스 출력 채널은 아날로그 데이터 전압을 액티브 매트릭스의 특정 픽셀을 구동하기 위해 직렬 입력 데이터, 디지털-아날로그 변환기(DAC) 및 출력 버퍼 증폭기를 처리하기위한 디지털 회로로 구성된다.
도 3을 참조하면, 본 발명은 구동 신호 경로에서 라우팅 라인 저항의 불일치를 보상하기 위해 트랜스컨덕턴스(
) 퇴행직렬저항(degenerative series resistor; 
)이 출력 버퍼 증폭기의 입력단에 내장된다. 차동 입력 쌍에 
를 삽입하면 등가 트랜스컨덕턴스의 출력이 
가 아닌 1/[1/
+
]가 된다. 피드백 루프 이득(
)이 
/[1/
+
]와 같다고 가정하면, 
는 소형 신호 개방 루프 출력 저항이 되고, 등가 폐 루프 출력 저항 (
)은 [식 1]과 같이 정의할 수 있다.
[식 1] 
따라서, 출력 버퍼로서의 회로 저항은 디지털-아날로그 변환기에서 픽셀로의 마지막 신호 전달 경로에서 (1/
+
)로 등가 적으로 고려될 수 있다. 추가된 
는 N비트 레지스터로 디지털 방식으로 제어가 가능하여, 이 가변직렬저항은 
+
의 총 저항을 일관성 있게 유지하는 데 사용된다.
도 4는 디지털-아날로그 변환기(DAC)에서 픽셀로 데이터 신호가 제공되는 단순 회로 모델을 나타낸다. 픽셀 전압은 먼저 디지털-아날로그 변환기(DAC)에 의해 디지털 데이터로부터 변환되고, 출력 버퍼에 의해 구동된다. 전압 신호는 데이터 라인의 드라이버-채널 라우팅 라인 및 기생 
네트워크를 통해 대상 픽셀로 전송된다. 충전 속도의 채널 간 불균일성은 유리 베젤 영역에 패터닝 된 라우팅 라인의 유효 길이에 따른 저항(
)에서 발생된다. 
보상을 하는 출력 버퍼는 등가 직렬로 연결된 
[m] + 
[m]이 일정한 값 (
)이 되도록 한다. 따라서, 채널별 라우팅 라인의 길이 변화에 관계없이 충전 속도를 정합시킬 수 있다.
엘모어RC 지연 모델(Elmore RC delat model)을 사용하면 디지털-아날로그 변환기에서 픽셀까지 전체 신호 경로의 시간 상수 (
)를 [식 2]와 같이 정의할 수 있다.
[식 2]
여기서 m은 소스 채널, 
는 출력 버퍼의 등가 출력 커패시턴스, N은 행의 수이다. 
는 
보다 매우 작다. [식 2]와 같이, 제어 가능한 
를 직렬로 추가함으로써 변수 
[m]이 상수 값(
)으로 대체되고, 따라서 
을 차지하는 충전 속도가 칼럼 라인을 통해 신속히 안정화 된다.
도 5는 N=320행(rows), 
=25μS, 
=0.4pF, 
=93.8Ω, 
=93.8fF, 
=0-10kΩ, 
=8μs의 조건으로 Δ4V의 단위 스텝 입력을 구동하여 픽셀 전압을 시뮬레이션한 과도 응답 비교 그래프를 나타낸다. 상측의 그래프는 본 발명이 적용되지 않은 것으로, 라우팅 라인 저항(
)으로 인해 픽셀로 구동되는 전압은 Δ30.5mV의 범위 내에서 편차가 발생된다. 반면, 본 발명의 일 실시예에 의한 출력 버퍼 증폭기가 적용된 디스플레이에서는 
직렬 보상 (
=
+
)을 통해 전압 분산이 Δ0.7mV로 효과적으로 안정화 된다.
도 3을 참조하면, 본 발명의 일 실시예에 의한 출력 버퍼 증폭기의 또 다른 이점은 출력 오프셋 소거(output offset cancellation)이다. 출력 버퍼 증폭기는 게이트(Gate)가 비반전 신호 입력단과 연결되고 소스(Source)가 제1퇴행직렬저항과 연결되는 제1 MOSFET과, 게이트가 반전 신호 입력단과 연결되고 소스가 제2퇴행직렬저항과 연결되는 제2 MOSFET을 포함한다.
공정 편차에 의해 발생 된 입력 쌍 MOSFET (
및 
) 사이의 불일치는 출력 오프셋 확산과 치환된다. 일치하지 않는 제1 MOSFET(
) 및 제2 MOSFET(
) 전류에 의해 결정되는 제1퇴행직렬저항(
) 및 제2퇴행직렬저항(
) 양단의 전압은 제1 MOSFET(
) 및 제2 MOSFET(
) 소스 전압 간의 불균형을 수정한다. 따라서 차동 입력 쌍의 독립적으로 제어 가능한 제1퇴행직렬저항(
) 및 제2퇴행직렬저항(
)은 제1 MOSFET(
) 및 제2 MOSFET(
)가 일치하지 않아도 퇴행 피드백 메커니즘에 의해 평형 전류 분할을 안정화시킬 수 있게 된다. 이로 인해 채널 전반에 걸친 출력 오프셋 분산이 상쇄된다.
이하에서는 본 발명의 일 실시예에 따른 디스플레이 장치에 관하여 설명한다.
도 6을 참조하면, OLED 출력 버퍼는 unity-gain 구성의 연산 트랜스컨덕턴스 증폭기로 실현되며, 데이터 라인(칼럼 라인)에서 기생 
네트워크를 구동하는 데 사용된다. 또한, 출력 버퍼는 다수의 그레이 레벨(Gray-level)의 넓은 풀 스케일(Full-scale) 전압 범위를 수용하기 위해 거의 rail-to-rail 출력 전압 스윙을 제공해야한다. 본 발명의 일 실시예는 OLED 픽셀에서 P형 구동 박막 트랜지스터(TFT)의 소스 전압인 
가 4.6V가 되도록 설계되었으므로 출력 버퍼는 5V의 전원 하에서 4.3V(black)에서 0.2V(full gray level)까지 구동될 수 있어야 한다.
이 실시예의 버퍼 증폭기 회로는 rail-to-rail 동작을 지원하는 아키텍처에 기반하여 설계되었다. 앰프는 입력 스테이지(M1-M9), 폴딩된 캐스코드(folded-cascode) 합산 스테이지(M11-M18), 플로팅 바이어스(M20-M23), 출력 스테이지(M24-M25) 및 밀러(Miller) 커패시터 (
)로 구성된다. 또한, 
, 
, 
및 
는 트랜스컨덕턴스 변성을 위해 각 입력 쌍 MOSFET의 소스에 삽입된다. 공통 모드 입력 전압 레벨에 관계없이 총 등가 트랜스컨덕턴스를 고정 할 수 있도록 MG1-MG8도 추가된다.
rail-to-rail에서 공통 모드 입력 전압을 처리하기 위해 N채널 및 P채널 차동 입력 쌍이 병렬로 배치된다. N채널 입력 쌍(M1-M2)은 P채널 입력 쌍(M3-M4)이 접지 레일에 도달하는 동안 양의 전원 레일에 도달할 수 있다. rail-to-rail 입력 단은 트랜스컨덕턴스(
)가 공통 모드 입력 범위에서 2배 정도 변화되는 문제가 있다. 도 4를 참조하면, 트랜스컨덕턴스(
)의 변화는 의도된 라우팅 라인 보상에 반대된다. 도 7은 공통 모드 입력 범위에서 일정한 트랜스컨덕턴스를 얻기 위한 트랜스컨덕턴스 제어 설계이다. 공통 모드 입력 범위의 하단 및 상단 부분의 트랜스컨덕턴스(
)는 2배 증가되어야 한다. 이 설계에서는 입력 쌍 MOSFET 트랜지스터가 약한 반전 영역에서 동작하도록 설계되었으므로 테일 바이어스(tail bias) 전류를 2배 증가시킬 수 있다. 이 방법은 공통 모드 전압 검출기(MG1-MG8), 전류 스위치(M7, M10) 및 보조 테일 전류(
, 
)를 통해 구현되었다. 낮은 공통 모드 입력 전압이 적용되면 P채널 입력-쌍(input-pair)(M3-M4) 만 작동한다. MG1-MG2가 이를 감지하면 
신호는 보조 테일 전류 
(=
)를 인가한다. 이것으로 PMOS 입력-쌍의 바이어스 전류에 두 개의 인자가 곱해진다. MG1-MG2의 낮은 공통 모드 전압 검출 점(
)은 
과 
사이의 비율을 설계함으로써 제어할 수 있는 점에서 유의할 수 있는데, 이는 실제로 CMOS 증폭기의 트리핑 포인트(tripping-point)를 결정한다. 공통 모드 입력 전압이 높으면 N채널 입력-쌍(M1-M2) 만 작동한다. MG5-MG6은 높은 공통 모드 전압을 감지하고 NMOS 입력-쌍의 바이어스 전류에 
활성화를 곱한다. 높은 공통 모드 전압의 임계점(
)은 미리 설계된 CMOS 증폭기(MG5-MG6)의 트리핑 포인트에 의해 결정될 수 있다.
도 8은 
-퇴행직렬저항(
) 회로의 일 실시예이다. 가변 저항 제어를 위해 바이너리 가중 저항기가 세그먼트(segment)화 되고, 스위치가 각 저항 세그먼트와 병렬로 배치된다. 
의 총 저항은 MOSFET 스위치의 게이트에 연결된 N비트 디지털 데이터 
<N-1:O>에 의해 제어되며, 디지털 데이터는 레지스터에서 레지스터로 직렬로 전송되며, 직렬로 연결된다.
또한, 이 실시예는 더미 저항 세그먼트 (
)와, 
및 
입력을 갖는 
로직 블록이 추가로 있다. 도 6의 
-퇴행직렬저항(
)의 독특한 설계로 인해, 도 7의 일정한 트랜스컨덕턴스를 구현하려면 공통 
를 공통 모드 입력 전압에 대응되게 조정해야 한다. 도 7에 따르면, 공통 모드 입력 전압(
)이 
≤
≤
의 중간 범위 내에 있으면 
에 2의 배수를 곱해야 한다. 이 
조정은 
논리 블록에 의해 실현되며, 
=high 및 
=Low 일 때 디지털 비트 
를 1비트 좌방 이동(left-shifting)을 수행한다. 
로직 블록을 사용함으로써 유효 
는 더미 저항 세그먼트(
)의 결합으로 2배 증가될 수 있으며, 따라서 입력 공통 모드 전압 레벨에 관계없이 일정한 트랜스컨덕턴스가 실현된다.
도 9는 비 균일 라우팅 라인 저항의 보상을 채택한 16.7M 컬러 깊이(RGB 신호 당 8비트)를 표현한 AM-OLED 240 채널 소스 드라이버IC의 전체 아키텍처를 보여준다. 샘플링 데이터 래치는 양방향 시프트 레지스터에 의해 24비트 RGB 병렬 인터페이싱 블록에서 하나의 수평 디스플레이 데이터를 수신한다. 이 설계에서는 드라이버IC의 단일 소스 출력이 RGB 멀티 채널(1:3 역 다중화 기능)을 담당하므로 각 24 비트 픽셀 데이터는 RGB로 멀티플렉싱되고, 멀티플렉싱 된 8비트 데이터는 RGB 분리 홀딩 래치에 저장된다. 픽셀 데이터는 레벨 시프터를 통해 디지털-아날로그 변환기로 전달 된 후, 픽셀 데이터에 기초하여 레지스터-스트링(resistor-string)으로부터 공급 된 256 계조 전압 중에서 계조 전압을 선택한다. 마지막으로, 아날로그 그레이(gray) 전압은 출력 버퍼 증폭기를 통해 패널의 픽셀을 구동한다. 드라이버IC의 전체 동작은 외부 호스트 보드에서 제공되는 타이밍 제어 신호 DE, VSYNC, HSYNC 및 DCLK의 제어하에 있다.
비 균일 라우팅 라인 저항의 보상을 위해 출력 버퍼 증폭기에 내장된 
-퇴행직렬저항(
)은 
제어 레지스터에 의해 디지털 제어되며 
제어 데이터 비트는 
(inter-integrated circuit) 직렬 인터페이스 프로토콜을 통해 제어 레지스터로 흐른다.
고화질 디스플레이를 보장하기위한 필수 요건은 감마 보정이다. 화소의 구동 전압은 화소 회로의 구동 TFT에 의해 화소 전류로 변환되고, OLED 휘도는 변환 된 화소 전류에 의해 결정된다. 전압이 전류로 변환되는 동안, TFT 전류는 구동 전압에 대한 비선형 응답 일 수 있다. 따라서 표시되기 전에 이러한 비선형 성을 보완하기 위해 계조 전압을 조정해야 하며, 이 과정을 감마 보정이라고 한다. 소스 드라이버IC의 감마 제어 블록은 세그먼트화 된 조각 방식(piece-wise)의 선형 구조와 같이 저항 스트링에 전압 탭을 제공하여 감마 보정의 역할을 한다.
이하에서는 본 발명의 실시예를 제조하여 시험한 결과를 개시한다. 240개의 출력 채널을 가진 프로토타입 AM-OLED 소스 드라이버IC는 0.18μm/0.5μm CMOS 기술로 제작되어 비 균일한 라우팅 라인 보정기를 사용하여 제안된 드라이버 아키텍처의 기능과 성능을 검증했다.
도 10은 15mm(너비) * 1.8mm(높이)의 CMOS 칩 현미경 사진이다. 아날로그 및 디지털 회로는 각각 5V 및 1.8V 전원 공급 장치로 작동하도록 설계되었다. 그레이(gray) 전압 생성기는 5V의 공급 전압을 사용하고, 4.3V(black)~0.2V(full-brightness)의 소스 출력 범위를 생성하는데, 이는 타겟 OLED 패널의 전압 범위에 적합하다(
=4.6V 및 
=-4.4V). 도 11은 프로토타입 드라이버IC 및 OLED 패널용 테스트 보드의 구성이다. 테스트 보드는 필요한 전력, 타이밍 제어 신호 및 CMOS 드라이버 칩에 대한 데이터 표시를 제공하고 OLED 패널에 행 라인 제어 신호 및 전원을 공급한다.
소스 드라이버의 기능을 확인하기 위해 전기적 테스트가 수행되었다. 도 12는 8비트 입력 데이터에 기초하여 256 그레이 레벨(gray-lavel)을 측정한 파형을 도시한다. 도 12(a)와 같이, 8비트 디지털-아날로그 변환기는 감마 보정 없이 Black(4.3V)에서 Full brightness(0.2V)까지 정확한 256 그레이 레벨 전압을 생성한다. 비선형 감마 보정 제어와 함께, 도 12(b)에서 측정된 256 그레이 전압(gray-voltage) 곡선은 비선형 형상을 나타내는 것이 관찰되는데, 이것은 입력 데이터에 대한 OLED 휘도의 선형 제어를 위해 픽셀 내의 TFT의 비선형 전압-전류 변환 특성을 반영한다.
불일치 라우팅 라인 저항의 보상을 검증하기 위해 
-퇴행 버퍼 증폭기(degenerative buffer amplifier)도 측정되었다. 도 13은 
저항 스위프가 있는 소스 출력 채널의 측정 된 출력 파형을 나타낸다. 
는 5비트 디지털 데이터인 
<4:0>에 의해 제어되는 0 - 6.4kΩ 범위 내에서 가변적으로 설계되었다. 
가 신호 충전 속도에 미치는 영향을 관찰하고, 전 범위 스윙 전압 출력(Δ4.1V)을 위해 흑백 입력을 교대로 적용하였다. 
<4:0> = 0 조건에서 1-τ(63.2% 정확도) 안정화 시간은 20pF 부하에서 약 810ns로 측정되었다. 또한, 'Ox1F'에서 
<4:0> 설정으로, 1-τ 안정화 시간은 약 945ns로 측정되었다. 이러한 측정 결과는 
-퇴행 제어 기능이 있는 제안 된 버퍼 증폭기가 신호 충전 속도를 조정할 수 있는 충분한 능력을 가지고 있음을 보여 주며, 특히 고정되지 않은 라우팅 라인 저항에 의해 변동하기가 용이하다.
| Display panel | Active-Matrix Organic Light-Emitting Diodes (AMOLED) with Low-Temperature Poly-Si Thin-Film Transistors (LTPS-TFTs) |
| Max. luminance | 220 cd/m² |
| Spatial resolution | QVGA: 240(W) * RGB * 320(H) |
| Panel size | 2.4-inch |
| Power supply |   |
Driver-to-channel routing-line resistance ( |
Shortest path: min. 3.1 kΩ Longest path: max. 8.5 kΩ (estimated values) |
[표 2]는 이 실시예의 시스템에서 사용 된 타겟 OLED 디스플레이 패널의 기술 파라미터를 요약한 것이다. AM-OLED 패널의 활성 매트릭스 백플레인은 저온 다결정 실리콘 박막 트랜지스터 (LTPS-TFT)를 기반으로 제작되었다. OLED 패널 크기와 공간 해상도는 저가의 모바일 전자 장치에 적합한 2.4 인치 및 QVGA(240xRGB columns and 320 rows)이다. 베젤의 패터닝 된 라우팅 라인 설계 분석을 통해 최단 경로 라우팅 라인과 최장 경로 라우팅 라인의 유효 저항은 각각 3.1kΩ 및 8.5kΩ으로 추정된다. 따라서 제안 된 소스 드라이버IC는 칼럼(columns) 채널에서 균일 한 충전 속도를 달성하기 위해 
-퇴행 제어에 의해 Δ
=5.4kΩ을 보상해야 함을 알 수 있다. 도 14는 제조된 소스-드라이버 IC를 이용하여 OLED 패널 상에 표시된 그림(백색 패턴 및 라인 그리드 패턴)과, RGB 픽셀의 현미경 사진이다.
충전 속도 불일치로 인한 채널 간 불균일성을 측정하기 위해, 도 15에 도시 된 바와 같이, 행 단위로 녹색 스트라이프 화상 데이터를 표시하고, 320 행에서 화소 별 휘도를 측정하였다. 행 단위 스트라이프를 구동하는 이유는 라우팅 라인 저항에 영향을 받는 가장 심각한 신호 충전 조건을 생성하기 위해서이다. 휘도 측정 후, 각 채널에서 
-퇴행 저항(
)의 보정 프로세스가 컬럼 채널에서 균일한 휘도로 수행된다. 도 16은 휘도 측정 및 보상 프로세스를 설명한다. 이 프로세스는 측정된 픽셀 휘도가 가장 긴 라우팅 라인을 통해 공급된 에지(Edge) 픽셀로부터 추출된 기준 휘도(
)와 같아지도록 각 소스 출력의 
값을 조정한다.
도 17은 320번째 행에서 프레임 레이트 편차를 갖는 소스 채널을 측정한 휘도를 나타낸다. 도 17의 상부 그래프는 60Hz 프레임 속도의 조건 하에서 측정되었다. 따라서 충분한 
시간으로 인해 휘도(충전 속도) 균일성에 대한 광범위한 왜곡이 발견되지 않았다. 국부적인 불균일은 소스 출력 오프셋의 확산, TFT 및 OLEO의 전기적 변형으로 인한 것으로 판단된다. 반면, 중간 그래프에 도시 된 바와 같이, 프레임 레이트가 240Hz로 증가 되면 휘도 균일성에 대한 광범위한 왜곡이 명확하게 관찰되었다. 휘도 편차는 σ=1.43%로 측정되었다. 높은 프레임 속도는 단축된 
로 인해 충전 속도 불균일에 대해 라우팅 라인 저항 (
)의 영향이 더욱 악화되는 결과를 야기한다. 도 17의 하단 그래프는 도 16의 
보정 프로세스 후의 측정 결과이다. 도시된 바와 같이, 휘도 균일성이 현저히 향상되었다. 측정된 휘도 편차는 240Hz의 높은 프레임 속도에도 불구하고 σ=1.01 %로 감소되었으며, 이 결과는 60Hz에서의 결과와 유사하다.
이 실시예의 
-퇴행을 포함하는 버퍼 증폭기는 출력 오프셋 변동을 보정 할 수 있는 능력을 가지고 있다. 도 18은 프로토타입 드라이버IC의 소스 출력 채널에서 측정 된 출력 전압이다. 오프셋 보상 덕분에 측정된 출력 전압의 편차는 ±5mV에서 ±2.7mV로 크게 감소되었다.
도 19는 240Hz의 프레임 속도로 OLEO 패널에 표시된 비디오 재생의 데모 사진이다. 이 결과는 제안 된 소스 드라이버IC 및 보정 기술이 높은 프레임 속도 조건에도 불구하고 매우 균일 한 OLEO 디스플레이를 성공적으로 제공하였다.
불균일한 라우팅 라인 저항을 보상하는 240채널 소스 드라이버IC는 칩 제조, 측정 및 디스플레이 데모를 통해 설계되고 검증되었다. 액티브 보정 방식 덕분에 휘도 균일도와 프레임 속도를 크게 향상시킬 수 있었다.
본 발명은 초박형 베젤 패널을 갖춘 모바일 또는 대용량 OLEO/LCD 디스플레이 애플리케이션에 매우 적합하다.
이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.
Claims (6)
- 드라이버IC와, 액티브 매트릭스 칼럼 채널(Active-Matrix Pixel channel)과, 상기 드라이버IC와 액티브 매트릭스 칼럼 채널을 전기적으로 연결하는 복수의 라우팅 라인을 포함하는 디스플레이 장치에 있어서,
상기 드라이버IC에 포함된 디지털-아날로그 변환기 및 상기 액티브 매트릭스 칼럼 채널 사이에 상기 라우팅 라인과 직렬로 연결되어 상기 라우팅 라인 각각의 서로 상이한 저항을 보상하여 통일되게 하는 퇴행직렬저항을 더 포함하고,
상기 퇴행직렬저항은 상기 드라이버IC의 출력 버퍼 증폭기에 내장되며,
상기 퇴행직렬저항은 상기 출력 버퍼 증폭기 내에 두 개로 구성되고,
상기 출력 버퍼 증폭기는 게이트(Gate)가 비반전 신호 입력 단과 연결되고, 소스(Source)가 제1퇴행직렬저항과 연결되는 제1 MOSFET과; 게이트가 반전 신호 입력 단과 연결되고, 소스가 제2퇴행직렬저항과 연결되는 제2 MOSFET을 포함하는 것을 특징으로 하는 채널배선에 의한 저항 불균일을 보상하는 디스플레이 장치. - 삭제
- 삭제
- 제1항에 있어서,
상기 출력 버퍼 증폭기의 등가 폐 루프 출력 저항()은 수학식
와 같으며, 이 때는 피드백 루프 이득,
는 소형 신호 개방 루프 출력 저항,
은 트랜스컨덕턴스의 값,
는 퇴행직렬저항 값인 것을 특징으로 하는 채널배선에 의한 저항 불균일을 보상하는 디스플레이 장치.
- 삭제
- 제1항에 있어서,
상기 제1퇴행직렬저항 및 상기 제2퇴행직렬저항의 양단의 전압이 상기 제1 MOSFET 및 상기 제2 MOSFET의 소스 전압의 불균형을 수정하여 출력 오프셋 분산을 상쇄하는 것을 특징으로 하는 채널배선에 의한 저항 불균일을 보상하는 디스플레이 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170069013A KR101903019B1 (ko) | 2017-06-02 | 2017-06-02 | 채널배선에 의한 저항 불균일을 보상하는 디스플레이 장치 |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101903019B1 true KR101903019B1 (ko) | 2018-10-01 |
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| KR (1) | KR101903019B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11706955B2 (en) | 2019-08-30 | 2023-07-18 | Samsung Display Co., Ltd. | Display device with signal lines on different layers connected over bending area |
| US11818485B2 (en) | 2021-04-06 | 2023-11-14 | Samsung Electronics Co., Ltd. | Image sensor including spider routing |
| WO2024025248A1 (ko) * | 2022-07-28 | 2024-02-01 | 주식회사 엘엑스세미콘 | 디스플레이 구동장치 및 이를 포함하는 디스플레이 장치 |
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| KR100480857B1 (ko) | 2001-02-23 | 2005-04-07 | 가부시키가이샤 히타치세이사쿠쇼 | 구동 회로 및 화상 표시 장치 |
-
2017
- 2017-06-02 KR KR1020170069013A patent/KR101903019B1/ko active IP Right Grant
Patent Citations (1)
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