KR101371512B1

KR101371512B1 - 고속 기저대역 데이터 저장 장치 및 방법

Info

Publication number: KR101371512B1
Application number: KR1020060112072A
Authority: KR
Inventors: 장영기
Original assignee: 삼성전자주식회사
Priority date: 2006-11-14
Filing date: 2006-11-14
Publication date: 2014-03-11
Also published as: KR20080043478A

Abstract

본 발명은 고속 기저대역 데이터를 저장하여 오류를 검증하기 위한 장치 및 방법에 관한 것으로, 고속의 기저 대역 데이터를 저장하는 장치에 있어서, 다수 개로 존재할 경우 메모리와 병렬로 연결되고, 고속의 기저 대역 데이터 입출력을 위해 상기 메모리와의 인터페이스를 제공하는 메모리 제어부와, 다수 개로 존재할 경우 상기 메모리 제어부와 병렬로 연결되고 상기 메모리 제어부를 통해 상기 메모리를 고속의 기저 대역 데이터 입출력을 위해 억세스하는 주 제어부와, 상기 주 제어부와 연결되고 고속의 기저 대역 데이터 입출력을 위한 외부 인터페이스를 포함하는 것으로 고속 기저대역 데이터 검증시 메모리 확장을 통해 데이터 저장 및 전송, 수신 및 데이터 오류 검증 시스템을 구현할 수 있으며, 모뎀 모드의 주 기능인 변복조, 스케줄링, LMAC 처리와, 프로세서 보드의 주기능인 IP 패키 처리 등의 기능 구현 없이, 기저대역 데이터 쓰기 및 읽기 기능을 구현하여 에어 인터페이스의 속도 및 데이터의 오류 유무를 검증할 수 있다.

광대역 무선접속 통신시스템, 고속 베이스 밴드, DDR 메모리, FPGA.

Description

고속 기저대역 데이터 저장 장치 및 방법{APPARATUS AND METHOD FOR HIGH SPEED BASEDBAND DATA STORAGE}

도 1은 일반적인 무선통신 시스템의 구조를 도시한 도면,

도 2는 본 발명의 실시 예에 따른 무선통신 시스템의 저장장치의 구조를 도시한 도면,

도 3은 본 발명의 실시 예에 따른 무선통신 시스템 송신부의 구조를 도시한 도면,

도 4는 본 발명의 실시 예에 따른 FPGA의 메모리 제어를 위한 인터페이스를 도시한 도면,

도 5는 본 발명의 실시 예에 따른 메모리 구동 타이밍을 도시한 도면,

도 6은 본 발명의 실시 예에 따른 무선통신 시스템 수신부의 구조를 도시한 도면, 및,

도 7은 본 발명의 실시 예에 무선통신 시스템의 구조를 도시한 도면.

본 발명은 기저대역 데이터 오류 검증에 관한 것으로, 특히, 고속 베이스 밴드(Baseband) 데이터를 효율적으로 저장 또는 전송하고, 저장된 데이터를 필요한 시점에 확인할 수 있는 고속 RF 데이터 경로 상의 전송 데이터의 오류 유무를 검증하기 위한 시스템 구조에 관한 것이다.

도 1은 일반적인 무선통신 시스템의 구조를 도시한 도면이다.

상기 도 1을 참조하면, 수신 데이터는 에어 인터페이스(Air interface)(110)를 통한 후, IF(Intermediate Frequency) 보드(120)에서 기저대역 신호(Baseband signal)로 변환되며, 이후 모뎀 보드(130, 132, 134)로 전송된다.

상기 모뎀 보드(130, 132, 134)에서 전송되는 데이터는 복조(Demodulation)과정을 통해 프로세스 보드(140)에 전달되며, 상기 프로세스 보드(140)에서 처리된 데이터는 중계선 보드를 통하거나 또는 상기 프로세스 보드(140)에서 직접 상위 시스템에 전달된다.

이와 같은 무선통신 시스템에서 상기 에어 인터페이스(110)를 검증하기 위해서는, 즉, 기저대역 데이터의 오류 유무를 검증하기 위해서는 기저대역 데이터 상태에서는 검증하지 못하고, 상기 프로세스 보드(140)와 모뎀 보드(130, 132, 134)를 통해 데이터가 처리된 후 검증해야 하는 곤란함이 있었다.

즉, 상기 프로세스 보드(140)와 모뎀 보드(130, 132, 134)의 기능을 모두 검증해야 하는 문제점이 있다.

본 발명의 목적은 고속 기저대역 데이터 저장 장치 및 방법을 제공함에 있다.

본 발명의 다른 목적은 무선통신 시스템에서 모뎀 모드의 주 기능인 변복조, 스케줄링, LMAC 처리와, 프로세서 보드의 주기능인 IP 패 처리 등의 기능 구현 없이, 기저대역 데이터 쓰기 및 읽기 기능을 구현하여 에어 인터페이스의 속도 및 데이터의 오류 유무를 검증할 수 있는 장치 및 방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명의 제 1 견지에 따르면, 고속의 기저 대역(BaseBand) 데이터를 저장하는 장치에 있어서, 다수 개로 존재할 경우 메모리와 병렬로 연결되고, 고속의 기저 대역 데이터 입출력을 위해 상기 메모리와의 인터페이스를 제공하는 메모리 제어부와, 다수 개로 존재할 경우 상기 메모리 제어부와 병렬로 연결되고 상기 메모리 제어부를 통해 상기 메모리를 고속의 기저 대역 데이터 입출력을 위해 억세스하는 주 제어부와, 상기 주 제어부와 연결되고 고속의 기저 대역 데이터 입출력을 위한 외부 인터페이스를 포함하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 제 2 견지에 따르면, 고속의 기저 대역 데이터를 검증하는 시스템에 있어서, 다수 개로 존재할 경우 메모리와 병렬로 연결되고 고속의 기저 대역 데이터 입출력을 위해 상기 메모리와의 인터페이스를 제공하는 메모리 제어부와, 다수 개로 존재할 경우 상기 메모리 제어부와 병렬로 연결되고 상기 메모리 제어부를 통해 상기 메모리를 고속의 기저 대역 데이터 입출 력을 위해 억세스하는 주 제어부와, 상기 주 제어부와 연결되고 고속의 기저 대역 데이터 입출력을 위한 외부 인터페이스를 포함하는 저장 장치와, 상기 저장 장치의 상기 외부 인터페이스를 통해 연결되고 상기 저장 장치에 입출력되는 고속의 기저 대역 데이터를 모니터링하여 검증하는 터미널을 포함하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 제 3 견지에 따르면, 고속의 기저 대역 데이터를 억세스하는 방법에 있어서, 고속의 기저 대역 데이터 입출력을 위해 메모리를 메모리 제어부에 병렬로 연결하는 과정과, 고속의 기저 대역 데이터 입출력을 위해 상기 메모리 제어부를 주 제어부와 병렬로 연결하는 과정과, 고속의 기저 대역 데이터 입출력을 위해 상기 주 제어부와 외부 인터페이스를 연결하는 과정과, 상기 외부 인터페이스를 이용하여 고속의 기저 대역 데이터를 억세스하는 과정을 포함하는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시 예를 첨부된 도면의 참조와 함께 상세히 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.

이하, 본 발명은 고속 기저대역 데이터 저장 장치 및 방법에 대해 설명할 것이다.

8x8 MIMO(Multi Input Multi Output), 64QAM(Quadrature Amplitude modulation)변조를 사용하는 무선통신 시스템에서 n Gbps의 에어 인터페이스의 속도 검증을 위해서 대략 10n Gbps의 기저대역 데이터 레이트(Data Rate)가 필요하다.

도 2는 본 발명의 실시 예에 따른 무선통신 시스템의 저장장치의 구조를 도시한 도면이다.

상기 도 2를 참조하면, 광대역 무선접속 통신을 위한 시험 시스템에서의 3 Gbps 8x8 MIMO 에어 인터페이스의 검증을 위해서는 대략 32 Gbps 기저대역 데이터 레이트(data rate)가 필요하다.

상기 8x8 MIMO 에어 인터페이스에서는 IF보드에서 전송된 디지털화된 아날로그(Digitalized Analog)신호를 각각의 메모리 보드에서 캡쳐하여, 캡쳐한 데이터에서 실제의 디지털 데이터를 추출하여 검증한다.

기존에 사용하던 장치로서는 32 Gbps 대역폭의 데이터를 저장할 수 있는 장치가 없으며, 이를 위해 고안해 낸 구조 상기 도 2에 나타나 있다. 상기 도 2의 장치는 크게 DDR SDRAM(Double Data Rate Synchronous Dynamic RAM) 을 제어할 수 있는 FPGA(field-programmable gate array)(253, 254)와, DDR SDRAM(255, 256, 257, 258)의 데이터를 필요에 따라 로딩할 수 있는 메인 프로세서(Main Processer)(251)로 구성된다

싱기 FPGA(253, 254)에서는 DDR 제어기 IP에 따라 1개 내지 2개의 DDR SDRAM을 제어할 수 있으며, 상기 DDR SDRAM(255, 256, 257, 258)의 데이터는 상기 FPGA(253, 254)와 상기 메인 프로세서(251) 간의 병렬 주소/병렬 데이터 버스를 통해 상기 메인 프로세서(251)로 전송되며, 전송된 데이터는 "Gigabit Ethernet" 인터페이스(252)를 통해 터미널(210)에서 확인할 수 있다. 상기 보드(또는 유니트) 간의 동작 방식은 하기에서 자세히 기술할 것이다.

도 3은 본 발명의 실시 예에 따른 무선통신 시스템 송신부의 구조를 도시한 도면이다.

상기 도 3을 참조하면, 각 보드(310, 330, 350) 간의 데이터 전송 인터페이스는 GXB7인터페이스를 사용하고, 보드 내부에서의 FPGA(331, 335, 351, 355) 간 인터페이스는 DPA(Dynamic Phase Aligner)인터페이스를 사용한다.

상기 GXB 인터페이스는 상기 FPGA(331, 335, 351, 355)의 입출력 포트에 연결되고, 상기 입출력 포트는 포트 당 2.5 Gbps의 대역폭을 제공하므로 여러 개의 포트를 사용하면, 필요한 n Gbps의 데이터 레이트를 제공받을 수 있다.

상기 DPA 인터페이스는 보드 내부의 상기 FPGA(331, 335, 351, 355) 간의 인터페이스이며 하나의 포트 당 1 Gbps의 대역폭을 제공하므로 n Gbps의 속도를 제공하기 위해서는n 포트 이상을 사용하면 가능하다.

상기 FPGA(331, 335, 351, 355)와 DDR SDRAM(332, 333, 336, 337, 352, 353, 356, 357) 간의 인터페이스는 FPGA 내부에 DDR 제어기 IP가 내장되어 있어 이를 통해 상기 DDR SDRAM(332, 333, 336, 337, 352, 353, 356, 357)과 상기 FPGA(331, 335, 351, 355)가 연결될 수 있다. 본 발명의 실시 예에서 저장 장치로 DDR SDRAM 을 선택한 이유는 용량과 데이터 전송 속도를 모두 만족하기 때문이고, 저장 방식은 하기와 같다.

도 4는 본 발명의 실시 예에 따른 FPGA의 메모리 제어를 위한 인터페이스를 도시한 도면이다.

상기 도 4를 참조하면, DDR SDRAM 과 FPGA간의 인터페이스는 표준 64 비트DDR 제어방식을 따르며, DDR SDRAM 과 FPGA간의 데이터 전송 대역폭은 하기에서 설명할 도 5의 DDR 클럭 속도에 따라 결정된다. DDR 클럭은 최대 200 Mhz까지 가능하지만 FPGA의 GXB클럭과 동일하게 사용하는 것이 로직구현에서 간단한 이점이 있다.

왜냐하면, DDR SDRAM의 대역폭을 높이기 위해서, GXB 클럭과는 다른 클럭을 사용할 경우는 입력 신호와 기준주파수, 출력 신호와 주파수를 일치시키는 전자회로인 PLL(phase locked loop)을 따로 구현해야하고 , 버퍼링(Buffering) 관련 로직을 추가해야되는 등, FPGA 내부 로직이 복잡해지는 문제점이 있다.

도 5는 본 발명의 실시 예에 따른 메모리 구동 타이밍을 도시한 도면이다.

상기 도 5를 참조하면, DDR 제어기가 DDR SDRAM에 대해 읽기 작업을 수행할 경우에 클럭 대비 읽기 효율은 버스트 모드(Burst Mode)로 동작시킬 경우에도 25% ~ 30% 정도에 불과하다. 이는 쓰기 작업의 경우에도 동일하다. 이는 DDR SDRAM 억세스시 유휴 주기(Idle cycle), 명령 주기(Command cycle), 리프레쉬 주기(Refresh cycle)등 실제로 데이터가 이동하지 않는 시간이 실제의 억세스 시간 중에서 많은 부분을 차지하기 때문이다. GXB 클럭을 125MHz로 동작할 경우 활성(Active) 대역폭은 하기 <수학식 1> 과 같이 계산된다.

125 MHz(clock source) × 2 (double data rate) × 64 bits (data bus size) × 0.25(효율) = 4 Gbps

즉, 125 MHz 클럭 사용시 DDR 메모리 1개 당 4Gbps의 대역폭을 제공한다.

예를 들어, 32 Gbps 속도의 데이터를 저장하려면 DDR SDRAM 8개를 병렬로 배치하면 된다. 즉, DDR SDRAM을 병렬로 더 많이 배치하면, 그 이상의 속도의 데이터도 충분히 저장할 수 있다.

상기 도 2의 송신부에서는 데이터를 비 실시간으로 각각의 메모리 보드의 DDR SDRAM에 미리 저장한다. 시스템 시작시 각각의 SDRAM 은 FPGA에 4 Gbps의 속도로 데이터를 전송하며 FPGA에서는 전송받은 데이터를 취합하여 상위 단으로 순차적으로 전송한다.

메모리 보드에서 IF 보드로 전송시의 데이터 전송 대역폭은 "DDR SDRAM 갯수 × DDR SDRAM 데이터 대역폭(4Gbps)" 이다. DDR 제어기와 DDR SDRAM 개별 데이터 취합 로직 및 상위 전송구조 로직은 FPGA 내부에 구현이 가능하다.

상기의 무선통신 시스템은 DDR SDRAM의 병렬 배치 갯수에 따라 데이터 대역폭을 증가시킬 수 있으며, 이는 고속 기저대역 데이터 검증시 메모리 확장을 통해 원하는 전송속도를 구현할 수 있다는 것을 나타낸다.

도 6은 본 발명의 실시 예에 따른 무선통신 시스템 수신부의 구조를 도시한 도면이다.

상기 도 6을 참고하면, IF보드(610)에서 전송된 고속 기저대역 데이터는 메모리 보드(630, 650)의 각각의 DDR SDRAM(632, 633, 636, 637, 652, 653, 655, 657)에 저장된다. 상기 IF 보드(610)에서 전송된 데이터는 고속이기 때문에 하나의 DDR SDRAM에서는 그 데이터의 대역폭을 전부 수용할 수 없다.

예를 들어, 상기 IF 보드(610)에서 32Gbps의 데이터가 전송되고, DDR SDRAM에서는 4Gbps의 대역폭만을 수용할 수 있다고 하면, 32Gbps의 데이터를 수용하기 위해서는 DDR SDRAM의 8개를 병렬로 사용하면 데이터 수용이 가능하다. 즉, 수신부에서도 메모리 확장을 통해 원하는 속도를 얻을 수 있다.

도 7은 본 발명의 실시 예에 무선통신 시스템의 구조를 도시한 도면이다.

상기 도 7을 참조하면, 본 발명의 무선통신 시스템에서는 수신된 데이터는 에어 인터페이스(710)을 통한 후, IF 보드(720)에서 기저대역 데이터로 변환이 되며 이후 모뎀 보드(730, 732, 734)로 전송된다.

상기 모뎀 보드(730, 732, 734)에서 전송되는 데이터는 복조(Demodulation)과정을 통해 프로세스 보드(740)에 전달되며, 상기 프로세스 보드(740)에서 처리된 패킷 데이터는 중계선 보드를 통하거나 또는 상기 프로세스 보드(740)에서 직접 데이터를 상위 시스템에 전달된다.

본 발명은 모든 데이터를 로딩할 수 있도록 병렬로 메모리를 배치한 메모리 보드(730, 732, 734)를 설치하고, 기가비트 이더넷 인터페이스를 통해 터미널에서 데이터 오류 유무를 모니터링 할 수 있어, 모뎀 모드의 주 기능인 변복조, 스케줄링, LMAC 처리와, 프로세서 보드의 주기능인 IP 패 처리 등의 기능 구현 없이, 기저대역 데이터 쓰기 및 읽기 기능을 구현하여 상기 에어 인터페이스(710)의 속도 및 데이터의 오류 유무를 검증할 수 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

본 발명은 고속 기저대역 데이터 검증시 메모리 확장을 통해 데이터 저장 및 전송, 수신 및 데이터 오류 검증 시스템을 구현할 수 있으며, 모뎀 모드의 주 기능인 변복조, 스케줄링, LMAC 처리와, 프로세서 보드의 주기능인 IP 패키 처리 등의 기능 구현 없이, 기저대역 데이터 쓰기 및 읽기 기능을 구현하여 에어 인터페이스의 속도 및 데이터의 오류 유무를 검증할 수 있다.

Claims

고속의 기저 대역(BaseBand) 데이터를 저장하는 장치에 있어서,

다수 개로 존재할 경우 메모리와 병렬로 연결되고, 고속의 기저 대역 데이터 입출력을 위해 상기 메모리와의 인터페이스를 제공하는 메모리 제어부와,

다수 개로 존재할 경우 상기 메모리 제어부와 병렬로 연결되고 상기 메모리 제어부를 통해 상기 메모리를 고속의 기저 대역 데이터 입출력을 위해 억세스하는 주 제어부와,

상기 주 제어부와 연결되고 고속의 기저 대역 데이터 입출력을 위한 외부 인터페이스를 포함하는 것을 특징으로 하는 장치.
제 1항에 있어서,

상기 메모리 제어부는 FPGA(field-programmable gate array)를 이용하여 구현되는 것을 특징으로 하는 장치.
제 1항에 있어서,

상기 메모리 제어부는 구현 상황에 따라 동일한 보드에서 연결될 경우, 다른 메모리 제어부와 DPA(Dynamic Phase Aligner) 인터페이스를 이용하여 연결되는 것 을 특징으로 하는 장치.
제 1항에 있어서,

상기 메모리 제어부는 구현 상황에 따라 다른 보드와 연결될 경우, 다른 메모리 제어부와 GXB(Gigabit Transceiver Block)인터페이스를 이용하여 연결되는 것을 특징으로 하는 장치.
제 1항에 있어서,

상기 주 제어부의 데이터 입출력 속도는 메모리의 확장에 의해 증가되는 것을 특징으로 하는 장치.
고속의 기저 대역 데이터를 검증하는 시스템에 있어서,

다수 개로 존재할 경우 메모리와 병렬로 연결되고 고속의 기저 대역 데이터 입출력을 위해 상기 메모리와의 인터페이스를 제공하는 메모리 제어부와, 다수 개로 존재할 경우 상기 메모리 제어부와 병렬로 연결되고 상기 메모리 제어부를 통해 상기 메모리를 고속의 기저 대역 데이터 입출력을 위해 억세스하는 주 제어부와, 상기 주 제어부와 연결되고 고속의 기저 대역 데이터 입출력을 위한 외부 인터페이 스를 포함하는 저장 장치와,

상기 저장 장치의 상기 외부 인터페이스를 통해 연결되고 상기 저장 장치에 입출력되는 고속의 기저 대역 데이터를 모니터링하여 검증하는 터미널을 포함하는 것을 특징으로 하는 시스템.
제 6항에 있어서,

상기 메모리 제어부는 FPGA를 이용하여 구현되는 것을 특징으로 하는 시스템.
제 6항에 있어서,

상기 메모리 제어부는 구현 상황에 따라 동일한 보드에서 연결될 경우, 다른 메모리 제어부와 DPA 인터페이스를 이용하여 연결되는 것을 특징으로 하는 시스템.
제 6항에 있어서,

상기 메모리 제어부는 구현 상황에 따라 다른 보드와 연결될 경우, 다른 메모리 제어부와 GXB 인터페이스를 이용하여 연결되는 것을 특징으로 하는 시스템.
제 6항에 있어서,

상기 주 제어부의 데이터 입출력 속도는 상기 메모리 제어부 및 이에 따른 메모리의 확장에 의해 증가되는 것을 특징으로 하는 시스템.
고속의 기저 대역 데이터를 억세스하는 방법에 있어서,

고속의 기저 대역 데이터 입출력을 위해 메모리를 메모리 제어부에 병렬로 연결하는 과정과,

고속의 기저 대역 데이터 입출력을 위해 상기 메모리 제어부를 주 제어부와 병렬로 연결하는 과정과,

고속의 기저 대역 데이터 입출력을 위해 상기 주 제어부와 외부 인터페이스를 연결하는 과정과,

상기 외부 인터페이스를 이용하여 고속의 기저 대역 데이터를 억세스하는 과정을 포함하는 것을 특징으로 하는 방법.
제 11항에 있어서,

상기 메모리 제어부는 FPGA를 이용하여 구현되는 것을 특징으로 하는 방법.
제 11항에 있어서,

상기 메모리 제어부는 구현 상황에 따라 동일한 보드에서 연결될 경우, 다른 메모리 제어부와 DPA 인터페이스를 이용하여 연결되는 것을 특징으로 하는 방법.
제 11항에 있어서,

상기 메모리 제어부는 구현 상황에 따라 다른 보드와 연결될 경우, 다른 메모리 제어부와 GXB 인터페이스를 이용하여 연결되는 것을 특징으로 하는 방법.
제 11항에 있어서,

상기 주 제어부의 데이터 입출력 속도는 메모리의 확장에 의해 증가되는 것을 특징으로 하는 방법.