KR101349780B1 - 액정표시장치의 공통전압 구동회로 - Google Patents

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Abstract

본 발명은 액정표시장치의 공통전압 구동회로에서 액정패널에 공통전압을 공급할 때 출력노드의 전압이 목적한 초기 레벨이 그대로 유지되지 않고 기생 캐패시턴스나 누설전류로 인하여 변화되어 화면불량 현상이 나타나는 것을 방지하는 기술에 관한 것이다. 이러한 본 발명은, 복수개의 모스트랜지스터로 구성되어, 게이트출력전압의 제어를 받아 제1,2클럭신호를 입력하는 클럭신호입력부와; 복수개의 모스트랜지스터 및 콘덴서로 구성되어, 상기 제1,2클럭신호 및 제1-3게이트출력전압에 의해 정,부극성출력노드의 전압을 변화시키는 출력노드전압 제어부와; 복수개의 모스트랜지스터로 구성되어, 상기 출력노드전압 제어부의 초기화전압을 공급하는 초기화전압 공급부와; 복수개의 모스트랜지스터와 하나의 콘덴서로 구성되어, 상기 정,부극성출력노드의 전압에 따라 상,하위공통전압을 교번되게 출력함에 있어서 그 콘덴서를 이용하여 정,부극성출력노드의 전압이 변화되는 것을 방지하는 공통전압 출력부에 의해 달성된다.
Figure R1020080035339
액정표시장치, 공통전압

Description

액정표시장치의 공통전압 구동회로{COMMON VOLTAGE GENERATION CIRCUIT OF LIQUID CRYSTAL DISPLAY}
본 발명은 액정표시장치의 공통전압을 공급하는 기술에 관한 것으로, 특히 공통전압구동회로가 내장된 액정패널에서 공통전압이 플로팅되는 것을 방지하는데 적당하도록 한 액정표시장치의 공통전압 구동회로에 관한 것이다.
최근, 정보기술(IT)의 발달에 힘입어 평판 디스플레이 장치의 수요가 급격히 증가되고 있는 실정에 있다. 상기 평판 디스플레이 장치의 대표적인 예로써, 액정표시장치(LCD: Liquid Crystal Display)를 들 수 있다.
액정 표시장치는 매트릭스(matrix) 형태로 배열된 화소들에 화상정보를 개별적으로 공급하여, 그 화소들의 광투과율을 조절함으로써, 원하는 화상을 표시할 수 있도록 한 표시장치이다. 이를 위해, 액정 표시장치는 화상을 구현하는 최소 단위인 화소들이 액티브(active) 매트릭스 형태로 배열되는 액정 패널과, 그 액정 패널을 구동하기 위한 드라이브 아이씨(구동부)를 구비한다. 그리고, 상기 액정표시장치는 스스로 발광하지 못하기 때문에 액정표시장치에 광을 공급하는 백라이트 유닛을 구비하게 된다.
일반적으로, 공통전압구동회로(드라이브 IC)가 내장된 액정패널의 경우, 그 공통전압 구동회로를 통해 정극성 또는 부극성의 공통전압을 그 액정패널측으로 공급하게 되는데, 이때 그 구동회로나 주변회로에 존재하는 기생 캐패시턴스나 누설전류로 인하여 목적한 레벨의 공통전압을 안정적으로 공급할 수 없게 된다.
예를 들어, 상기 공통전압 구동회로를 통해 액정패널에 부극성의 공통전압을 공급할 때, 출력노드의 전압이 목적한 초기 레벨로 유지되지 않고 상기 기생 캐패시턴스나 누설전류로 인하여 도 1에서와 같이 점진적으로 변화되었다.
즉, 정,부극성출력노드(Q-Node),(
Figure 112008027179143-pat00001
-Node)의 전압이 서로 교번되게 '로우'레벨을 유지하게 되는데, 원래 목적한 초기 레벨(Ideal Case Q-Node 또는 Ideal Case
Figure 112008027179143-pat00002
-Node)를 유지하지 못하고 점진적으로 상승(Real Case Q-Node 또는 Real Case
Figure 112008027179143-pat00003
-Node)되었다.
이로 인하여 공통전압 플로팅(floating) 현상이 발생되고, 이에 의해 도 2에서와 같이 화면불량 현상이 나타났다.
이와 같이, 종래의 공통전압 구동회로가 내장된 액정표시장치에서는 하위 또는 상위의 공통전압 레벨이 변동되는 것에 대해 적절히 대응하지 못하여 화질 저하를 초래하는 문제점이 있었다.
따라서, 본 발명의 목적은 공통전압 구동회로를 통해 액정패널에 하위 또는 상위의 공통전압을 공급할 때, 기생 캐패시턴스나 누설전류로 인하여 그 공통전압이 변동되는 것을 방지하는데 있다.
본 발명의 또 다른 목적은 최소 용량의 콘덴서를 이용하여 공통전압이 변동되는 것을 방지하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 게이트출력전압의 제어를 받아 제1,2클럭신호를 입력하는 클럭신호입력부와; 상기 제1,2클럭신호 및 제1-3게이트출력전압에 의해 정,부극성출력노드의 전압을 변화시키는 출력노드전압 제어부와; 상기 출력노드전압 제어부의 초기화전압을 공급하는 초기화전압 공급부와; 상기 정,부극성출력노드의 전압에 따라 상,하위공통전압을 교번되게 출력함에 있어서 콘덴서를 이용하여 정,부극성출력노드의 전압이 변화되는 것을 방지하는 공통전압 출력부로 구성함을 특징으로 한다.
본 발명은 액정표시장치의 공통전압 구동회로를 통해 액정패널에 공통전압을 공급함에 있어서, 출력단에 콘덴서를 설치하고 이를 이용하여 공통전압이 기생 캐패시턴스나 누설전류로 인하여 변동되는 것을 방지함으로써, 액정패널을 보다 안정적으로 구동할 수 있게 되고, 이로 인하여 화질이 저하되는 것을 방지할 수 있는 효과가 있다.
또한, 공통전압 출력부에 콘덴서를 설치함으로써 출력노드전압 제어부에 설치하는 것에 비하여 보다 적은 용량의 콘덴서를 사용하여 공통전압을 안정화시킬 수 있는 효과가 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 액정표시장치의 공통전압 구동회로의 일실시 구현예를 보인 회로도로서 이에 도시한 바와 같이, 모스트랜지스터(M1-M6)로 구성되어, 게이트출력전압의 제어를 받아 제1,2클럭신호(VCLK1),(VCLK2)를 입력하는 클럭신호입력부(31)와; 모스트랜지스터(M7-M13) 및 콘덴서(C1-C4)로 구성되어, 상기 제1,2클럭신호(VCLK1),(VCLK2) 및 게이트출력전압(VGOUT1-VGOUT3)에 의해 정,부극성출력노드(Q-Node),(
Figure 112008027179143-pat00004
-Node)의 전압을 변화시키는 출력노드전압 제어부(32)와; 모스트랜지스터(M14-M21)로 구성되어, 상기 출력노드전압 제어부(32)의 초기화전압을 공급하는 초기화전압 공급부(33)와; 모스트랜지스터(M22,M233) 및 콘덴서(C5)로 구성되어, 상기 정,부극성출력노드(Q-Node),(
Figure 112008027179143-pat00005
-Node)의 전압에 따라 상위공통전압(VCOMH) 또는 하위공통전압(VCOML)을 교번되게 출력함에 있어서 그 콘덴서(C5)를 이용하여 상기 정,부극성출력노드(Q-Node),(
Figure 112008027179143-pat00006
-Node)의 전압이 초기 레벨로부터 변화되는 것을 방지하는 공통전압 출력부(34)로 구성하였다.
상기 클럭신호입력부(31)는 제2클럭신호(VCLK2)의 단자가 다이오드형 모스트 랜지스터(M1),(M2) 및 모스트랜지스터(M3)를 순차적으로 통해 상기 정극성출력노드(Q-Node)에 접속되고, 제1클럭신호(VCLK1)의 단자가 다이오드형 모스트랜지스터(M4),(M5) 및 모스트랜지스터(M6)를 순차적으로 통해 상기 부극성출력노드(
Figure 112008027179143-pat00007
-Node)에 접속되며, 제2게이트출력전압(VGOUT2)의 단자가 상기 모스트랜지스터(M3),(M6)의 게이트에 공통접속되어 구성된다.
상기 출력노드전압 제어부(32)는 정극성출력노드(Q-Node)와 부극성출력노드(
Figure 112008027179143-pat00008
-Node)의 사이에 콘덴서(C1-C4)가 직렬접속되고, 상기 콘덴서(C1),(C2)의 공통접속점이 모스트랜지스터(M10),(M12)를 각기 통해 중간접속노드(N1) 및 전원단자(VSS)에 공통접속됨과 아울러 그 공통접속점이 모스트랜지스터(M11),(M13)를 각기 통해 상기 콘덴서(C3),(C4)의 공통접속점에 접속되며, 게이트출력전압(VGOUT1),(VGOUT2)의 단자가 상기 모스트랜지스터(M12,M13),(M10,M11)의 게이트에 각각 공통접속되고, 게이트출력전압(VGOUT3)의 단자가 다이오드형 모스트랜지스터(M7)를 통한 후 게이트가 상기 정,부극성출력노드(Q-Node),(
Figure 112008027179143-pat00009
-Node)에 각기 접속된 모스트랜지스터(M8),(M9)를 각기 통해 상기 콘덴서(C1,C2),(C3,C4)의 공통접속점에 각각 접속되어 구성된다.
상기 초기화전압 공급부(33)는 상기 게이트출력전압(VGOUT1)의 단자가 모스트랜지스터(M14-M17)의 게이트에 공통접속되고, 상기 전원단자(VSS)가 중간접속노드(N2)에 공통접속되어 그 중간접속노드(N2)가 상기 모스트랜지스터(M15,M14),(M17,M16)를 각기 통해 상기 정,부극성출력노드(Q-Node),(
Figure 112008027179143-pat00010
-Node)에 각기 접속되고, 상기 중간접속노드(N2)가 모스트랜지스터(M20,M21),(M18,M19)를 각기 통해서는 정,부극성출력노드(Q-Node),(
Figure 112008027179143-pat00011
-Node)에 각각 접속되며, 상기 정,부극성출력노드(Q-Node),(
Figure 112008027179143-pat00012
-Node)가 상기 모스트랜지스터(M18,M19),(M20,M21)의 게이트에 각기 접속되어 구성된다.
상기 공통전압 출력부(34)는 상기 정,부극성출력노드(Q-Node),(
Figure 112008027179143-pat00013
-Node)가 모스트랜지스터(M22),(M23)의 게이트에 각기 접속되고, 그 모스트랜지스터(M22),(M23)의 게이트 사이에 콘덴서(C5)가 접속되며, 상,하위공통전압(VCOMH),(VCOML)의 단자가 상기 모스트랜지스터(M22),(M23)를 각기 통해 공통전압출력단자(VCOMOUT)에 공통접속되어 구성된다.
이와 같이 구성한 본 발명의 작용을 첨부한 도 4를 참조하여 상세히 설명하면 다음과 같다.
첫 번째 프레임의 초기 상태에서, 10V의 단자전압(VSS)이 직렬접속된 콘덴서(C1-C4)의 중간접속노드(N1)에 전달된다. 상기 중간접속노드(N1)는 직렬접속된 후 서로 병렬접속된 모스트랜지스터(M10,M11),(M12,M13)의 드레인,소스 공통접속점에 공통접속되어 있다.
이와 같은 상태에서, 첫 번째 프레임에서 제1게이트출력전압(VGOUT1)이 도 4a의 (a)와 같이 로우(-8V)로 입력되고, 이에 의해 모스트랜지스터(M12-M17)가 턴온된다. 이에 따라, 상기 콘덴서(C2)의 양단이 상기 모스트랜지스터(M12)를 통해 연결되고, 콘덴서(C3)의 양단은 상기 모스트랜지스터(M13)를 통해 연결된다.
이때, 상기 단자전압(VSS)이 상기 모스트랜지스터(M15),(M14)를 통해 정극성출력노드(Q-Node) 및 상기 콘덴서(C1)의 일측 단자에 공통으로 전달된다. 또한, 상 기 단자전압(VSS)이 상기 모스트랜지스터(M17),(M16)를 통해 부극성출력노드(
Figure 112008027179143-pat00014
-Node) 및 상기 콘덴서(C4)의 타측 단자에 공통으로 전달된다.
따라서, 첫 번째 프레임에서 제1게이트출력전압(VGOUT1)이 로우(-8V)로 입력될 때, 직렬접속된 콘덴서(C1-C4)의 각 중간접속점 및 상기 두 출력노드(Q-Node), (
Figure 112008027179143-pat00015
-Node)가 상기 10V로 초기화 된다.
이후, 제2게이트출력전압(VGOUT2)이 도 4a의 (b)와 같이 로우(-8V)로 입력되고, 이에 의해 모스트랜지스터(M3)가 턴온된다. 이에 따라, 도 4a의 (f)와 같은 -8V의 제2클럭신호(VCLK2)가 다이오드형 모스트랜지스터(M1),(M2) 및 모스트랜지스터(M3)를 순차적으로 통해 상기 정극성출력노드(Q-Node)에 전달된다.
이에 따라, 도 4a의 (h)와 같이 상기 정극성출력노드(Q-Node)에서 출력되는 -8V의 전압이 출력단의 모스트랜지스터(M22)의 게이트에 전달되어 그 모스트랜지스터(M22)가 턴온되기 시작한다.
이때, 상기 -8V의 제2게이트출력전압(VGOUT2)에 의해 모스트랜지스터(M6)도 턴온되지만, 제1클럭신호(VCLK1)가 10V이기 때문에 모스트랜지스터(M4),(M5)는 턴온되지 않아 부극성출력노드(
Figure 112008027179143-pat00016
-Node)의 전압 레벨은 도 4a의 (i)와 같이 계속 10V로 유지된다.
이후, 제3게이트출력전압(VGOUT3)이 도 4a의 (c)와 같이 로우(-8V)로 입력되고, 이는 다이오드형 모스트랜지스터(M7) 및, 모스트랜지스터(M8)를 통해 콘덴서(C1),(C2)의 공통접속점에 전달된다. 이에 따라, 상기 콘덴서(C1),(C2)의 공통접속점의 전압이 10V에서 -8V로 천이된다. 이에 의해 상기 정극성출력노드(Q-Node)의 전압이 도 4a의 (h)와 같이 -8V에서 -26V로 천이된다.
그리고, 상기 정극성출력노드(Q-Node)로부터의 출력전압(-26V)에 의해 상기 모스트랜지스터(M22)가 완전히 턴온된다. 이에 따라, 도 4a의 (d)와 같은 상위공통전압(VCOMH)이 상기 모스트랜지스터(M22)를 통해 공통전압출력단자(VCOMOUT)로 출력된다. 즉, 상기 공통전압출력단자(VCOMOUT)에서 상위공통전압(VCOMH)이 출력된다. 여기서, 상위공통전압(VCOMH)은 5V인 것을 예로 하였다.
그런데, 상기와 같은 과정을 통해 상기 상위공통전압(VCOMH)을 출력할 때, 통상의 경우 정극성출력노드(Q-Node)의 전압이 목적한 초기 레벨로 그대로 유지되지 않고 주변의 기생 캐패시턴스나 누설전류로 인하여 도 1에서와 같이 점진적으로 상승되었다.
하지만, 본 발명에서는 상기 정극성출력노드(Q-Node)의 전압이 정,부극성출력노드(Q-Node),(
Figure 112008027179143-pat00017
-Node)의 사이에 연결한 콘덴서(C5)에 의하여, 주변의 기생 캐패시턴스나 누설전류의 영향을 받지 않게 되어 점진적으로 상승되지 않는다.
따라서, 상기 상위공통전압(VCOMH)을 도 4a에서와 같이 안정된 형태로 출력할 수 있게 된다.
한편, 상기 첫 번째 프레임에 이어 두 번째 프레임이 시작될 때 상기 제1게이트출력전압(VGOUT1)이 도 4b의 (a)와 같이 로우(-8V)로 입력되고, 이에 의해 상기 모스트랜지스터(M12-M17)가 턴온된다. 이에 따라, 상기 콘덴서(C2)의 양단이 상기 모스트랜지스터(M12)를 통해 연결되고, 콘덴서(C3)의 양단은 상기 모스트랜지스터(M13)를 통해 연결된다.
이때, 상기 10V의 단자전압(VSS)이 상기 모스트랜지스터(M15),(M14)를 통해 통해 정극성출력노드(Q-Node) 및 상기 콘덴서(C1)의 일측 단자에 공통으로 전달된다. 또한, 상기 단자전압(VSS)이 상기 모스트랜지스터(M17),(M16)를 통해 부극성출력노드(
Figure 112008027179143-pat00018
-Node) 및 상기 콘덴서(C4)의 타측 단자에 공통으로 전달된다.
따라서, 두 번째 프레임에서 제1게이트출력전압(VGOUT1)이 로우(-8V)로 입력될 때, 상기 정극성출력노드(Q-Node)의 전압이 도 4b의 (h)와 같이 -8V에서 10V로 천이되고, 부극성출력노드(
Figure 112008027179143-pat00019
-Node)의 전압은 첫 번째 프레임에서와 같이 그대로 10V로 유지된다.
이후, 제2게이트출력전압(VGOUT2)이 도 4b의 (b)와 같이 로우(-8V)로 입력되고, 이에 의해 모스트랜지스터(M3)가 턴온된다. 이에 따라, 도 4b의 (f)와 같은 10V의 제2클럭신호(VCLK2)가 다이오드형 모스트랜지스터(M1),(M2) 및 모스트랜지스터(M3)를 순차적으로 통해 상기 정극성출력노드(Q-Node)에 전달된다. 그런데, 상기 정극성출력노드(Q-Node)는 상기 과정을 통해 이미 10V의 전위가 공급되고 있었으므로 도 4b의 (h)와 같이 그 정극성출력노드(Q-Node)의 전위 변화는 없게 된다.
이때, 상기 -8V의 제2게이트출력전압(VGOUT2)에 의해 모스트랜지스터(M6)도 턴온된다. 이에 따라, 도 4b의 (g)와 같은 -8V의 제1클럭신호(VCLK1)가 상기 다이오드형 모스트랜지스터(M4),(M5) 및 상기 모스트랜지스터(M6)를 통해 상기 부극성출력노드(
Figure 112008027179143-pat00020
-Node)에 전달된다. 이로 인하여, 상기 부극성출력노드(
Figure 112008027179143-pat00021
-Node)의 전위가 도 4b의 (i)와 같이 10V에서 -8V로 천이된다.
따라서, 상기 부극성출력노드(
Figure 112008027179143-pat00022
-Node)에서 출력되는 -8V의 전압이 출력단의 모스트랜지스터(M23)의 게이트에 전달되어 그 모스트랜지스터(M23)가 턴온되기 시작한다.
이후, 제3게이트출력전압(VGOUT3)이 도 4b의 (c)와 같이 로우(-8V)로 입력되고, 이는 다이오드형 모스트랜지스터(M7) 및, 모스트랜지스터(M9)를 통해 콘덴서(C3),(C4)의 공통접속점에 전달된다. 이에 따라, 상기 콘덴서(C3),(C4)의 공통접속점의 전압이 10V에서 -8V로 천이된다. 이에 의해 상기 부극성출력노드(
Figure 112008027179143-pat00023
-Node)의 전압이 도 4b의 (i)와 같이 -8V에서 -26V로 천이된다.
그리고, 상기 부극성출력노드(
Figure 112008027179143-pat00024
-Node)로부터의 출력전압(-26V)에 의해 상기 모스트랜지스터(M23)가 완전히 턴온된다. 이에 따라, 도 4b의 (e)와 같은 하위공통전압(VCOML)이 상기 모스트랜지스터(M23)를 통해 공통전압출력단자(VCOMOUT)로 출력된다. 즉, 상기 공통전압출력단자(VCOMOUT)에서 제로 레벨의 하위공통전압(VCOML)이 출력된다. 여기서, 하위공통전압(VCOML)은 0V인 것을 예로 하였다.
그런데, 상기와 같은 과정을 통해 상기 하위공통전압(VCOML)을 출력할 때, 통상의 경우 부극성출력노드(
Figure 112008027179143-pat00025
-Node)의 전압이 목적한 초기 레벨로 그대로 유지되지 않고 주변의 기생 캐패시턴스나 누설전류로 인하여 도 1에서와 같이 점진적으로 상승되었다.
하지만, 본 발명에서는 상기 부극성출력노드(
Figure 112008027179143-pat00026
-Node)의 전압이 정,부극성출력노드(Q-Node),(
Figure 112008027179143-pat00027
-Node)의 사이에 연결한 콘덴서(C5)에 의하여, 주변의 기생 캐패시턴스나 누설전류의 영향을 받지 않게 되어 점진적으로 상승되지 않는다.
따라서, 상기 하위공통전압(VCOML)을 도 4b에서와 같이 안정된 형태로 출력할 수 있게 된다.
상기 콘덴서(C5)를 생략하는 대신 상기 출력노드전압 제어부(32)의 콘덴서(C1),(C4)의 용량을 증가시킴으로써 그 콘덴서(C5)의 역할을 대신할 수 있다.
하지만, 이와 같은 경우 그 콘덴서(C1),(C4)의 용량을 모두 콘덴서(C5)의 용량만큼 증가시켜야 되므로 결과적으로 그 콘덴서(C5)를 사용하는 것에 비하여 콘덴서의 전체 용량이 두배로 늘어나게 되어 비효율적이다.
더욱이, 상기 출력노드전압 제어부(32)의 콘덴서(C1-C4)는 전체 회로면적의 약 30%를 차지하므로, 상기와 같은 이유로 상기 콘덴서(C1),(C4)의 용량을 증가시키는 경우 그만큼 설치공간이 많이 소요된다.
상기 콘덴서(C5)의 용량은 실험 결과 0.1PF 이상으로 할 때 상기 정,부극성출력노드(Q-Node),(
Figure 112008027179143-pat00028
-Node)의 전압이 초기 레벨을 안정되게 유지하는 것으로 밝혀졌다.
도 1은 종래 기술에 의한 출력노드 전압의 파형도.
도 2는 종래의 공통전압 플로팅 현상에 의한 화면 불량을 나타낸 예시도.
도 3은 본 발명에 의한 액정표시장치의 공통전압 구동회로도.
도 4a는 첫 번째 프레임에서 도 3 각부의 파형도.
도 4b는 두 번째 프레임에서 도 3 각부의 파형도.
***도면의 주요 부분에 대한 부호의 설명***
31 : 클럭신호입력부 32 : 출력노드전압 제어부
33 : 초기화전압 공급부 34 : 공통전압 출력부

Claims (18)

  1. 복수개의 트랜지스터로 구성되어, 게이트출력전압의 제어를 받아 제1,2클럭신호를 입력하는 클럭신호입력부와;
    복수개의 트랜지스터 및 콘덴서로 구성되어, 상기 제1,2클럭신호 및 제1-3게이트출력전압에 의해 정,부극성출력노드의 전압을 변화시키는 출력노드전압 제어부와;
    복수개의 트랜지스터로 구성되어, 상기 출력노드전압 제어부의 초기화전압을 공급하는 초기화전압 공급부와;
    복수개의 트랜지스터와 하나의 콘덴서로 구성되어, 상기 정,부극성출력노드의 전압에 따라 상,하위공통전압을 교번되게 출력함에 있어서 그 콘덴서를 이용하여 정,부극성출력노드의 전압이 변화되는 것을 방지하는 공통전압 출력부로 구성한 것을 특징으로 하는 액정표시장치의 공통전압 구동회로.
  2. 제1항에 있어서, 트랜지스터는 모스트랜지스터인 것을 특징으로 하는 액정표시장치의 공통전압 구동회로.
  3. 제1항에 있어서,
    상기 클럭신호입력부는,
    제2클럭신호(VCLK2)의 단자에 다이오드 접속된 제1 모스트랜지스터(M1);
    드레인이 상기 제1 모스트랜지스터(M1)의 소스에 접속되고, 게이트가 상기 제2클럭신호(VCLK2)의 단자에 접속되는 제2 모스트랜지스터(M2);
    드레인이 상기 제2 모스트랜지스터(M2)의 소스에 접속되고, 소스가 상기 정극성출력노드(Q-Node)에 접속되는 제3 모스트랜지스터(M3);
    제1클럭신호(VCLK1)의 단자에 다이오드 접속된 제4 모스트랜지스터(M4);
    드레인이 상기 제4 모스트랜지스터(M4)의 소스에 접속되고, 게이트가 상기 제1클럭신호(VCLK1)의 단자에 접속되는 제5 모스트랜지스터(M5);
    드레인이 상기 제5 모스트랜지스터(M5)의 소스에 접속되고, 소스가 상기 정극성출력노드(Q-Node)에 접속되는 제6 모스트랜지스터(M6); 및
    상기 부극성출력노드(
    Figure 112013069257030-pat00043
    -Node)에 접속되며, 제2게이트출력전압(VGOUT2)의 단자가 상기 제3 및 제6 모스트랜지스터(M3),(M6)의 게이트에 공통접속되어 구성된 것을 특징으로 하는 액정표시장치의 공통전압 구동회로.
  4. 제3항에 있어서, 제1,2클럭신호(VCLK1),(VCLK2)는 위상이 서로 반대인 것을 특징으로 하는 액정표시장치의 공통전압 구동회로.
  5. 제3항에 있어서, 제1,2클럭신호(VCLK1),(VCLK2)는 '로우' 레벨이 -8V이고, '하이' 레벨이 10V인 것을 특징으로 하는 액정표시장치의 공통전압 구동회로.
  6. 제1항에 있어서,
    상기 출력노드전압 제어부는,
    접지전압(VSS)단자와 접속되는 제1 중간접속노드(N1);
    게이트가 제2게이트출력전압(VGOUT2)의 단자와 접속되고, 드레인이 상기 제1 중간접속노드(N1)에 접속되는 제10 및 제11 모스트랜지스터(M10, M11);
    게이트가 제1게이트출력전압(VGOUT1)의 단자와 접속되고, 드레인이 상기 제1 중간접속노드(N1)에 접속되는 제12 및 제13 모스트랜지스터(M12, M13); 및
    정,부극성출력노드(Q-Node),(
    Figure 112013069257030-pat00044
    -Node)의 사이에 직렬접속되는 제1 내지 제4 콘덴서(C1-C4)를 포함하고,
    상기 제1 및 제2 콘덴서(C1,C2)의 공통접속점은 상기 제10 및 제12 모스트랜지스터(M10, M12)의 소스와 접속되고, 상기 제3 및 제4 콘덴서(C3,C4)의 공통접속점은 상기 제11 및 제13 모스트랜지스터(M11, M13)의 소스와 접속되는 것
    을 특징으로 하는 액정표시장치의 공통전압 구동회로.
  7. 제6항에 있어서,
    상기 제1 내지 제3 게이트출력전압(VGOUT1),(VGOUT2),(VGOUT3)은, 순차적으로 소정 시간씩 '하이' 레벨에서 '로우' 레벨로 천이되는 것을 특징으로 하는 액정표시장치의 공통전압 구동회로.
  8. 제6항에 있어서,
    상기 제1 내지 제3 게이트출력전압(VGOUT1),(VGOUT2),(VGOUT3)은 10V 또는 -8V로 유지되는 특징으로 하는 액정표시장치의 공통전압 구동회로.
  9. 제1항에 있어서,
    초기화전압 공급부는,
    접지전압(VSS)단자와 접속되는 제2 중간접속노드(N2);
    게이트가 상기 제1 게이트출력전압(VGOUT1)의 단자에 접속되고, 드레인이 각각 정,부극성출력노드(Q-Node), (
    Figure 112013069257030-pat00045
    -Node)에 접속되는 제14 및 제16 모스트랜지스터(M14,M16);
    게이트가 상기 제1 게이트출력전압(VGOUT1)의 단자에 접속되고, 드레인이 각각 상기 제14 및 제16 모스트랜지스터(M14,M16)에 접속되며, 소스가 상기 제2 중간접속노드(N2)에 접속되는 제15 및 제17 모스트랜지스터(M15,M17);
    게이트가 각각 정,부극성출력노드(Q-Node), (
    Figure 112013069257030-pat00046
    -Node)에 접속되고, 드레인이 상기 제2 중간접속노드(N2)에 접속되는 제18 및 제20 모스트랜지스터(M18, M20); 및
    게이트가 각각 정,부극성출력노드(Q-Node), (
    Figure 112013069257030-pat00047
    -Node)에 접속되고, 드레인이 각각 상기 제18 및 제19 모스트랜지스터(M18, M19)에 접속되며, 소스가 각각 각각 부,정극성출력노드(
    Figure 112013069257030-pat00048
    -Node), (Q-Node)에 접속에 접속되는 제19 및 제21 모스트랜지스터(M19, M21)
    를 포함하는 것을 특징으로 하는 액정표시장치의 공통전압 구동회로.
  10. 제9항에 있어서,
    상기 정,부극성출력노드(Q-Node),(
    Figure 112013069257030-pat00049
    -Node)는 상기 제1 내지 제3 게이트출력전압(VGOUT1),(VGOUT2),(VGOUT3)에 동기하여 10V,-8V,-26V로 순차적으로 천이되는 것을 특징으로 하는 액정표시장치의 공통전압 구동회로.
  11. 제1항에 있어서,
    상기 공통전압 출력부는,
    상기 정,부극성출력노드(Q-Node),(
    Figure 112013069257030-pat00050
    -Node) 사이에 접속되는 제5 콘덴서(C5);
    게이트가 상기 제5 콘덴서(C5)의 일 전극에 접속되고, 소스가 상위 공통전압(VCOMH) 단자에 접속되며, 드레인이 공통전압출력단자(VCOMOUT)에 접속되는 제22 모스트랜지스터(M22); 및
    게이트가 상기 제5 콘덴서(C5)의 타 전극에 접속되고, 소스가 하위 공통전압(VCOML) 단자에 접속되며, 드레인이 공통전압출력단자(VCOMOUT)에 접속되는 제23 모스트랜지스터(M23)
    를 포함하는 것을 특징으로 하는 액정표시장치의 공통전압 구동회로.
  12. 제11항에 있어서, 상기 상위공통전압(VCOMH)은 5V인 것을 특징으로 하는 액정표시장치의 공통전압 구동회로.
  13. 제11항에 있어서, 상기 하위공통전압(VCOML)은 0V인 것을 특징으로 하는 액정표시장치의 공통전압 구동회로.
  14. 제11항에 있어서,
    상기 제5 콘덴서(C5)는 상기 제22 모스트랜지스터(M22)를 통해 상위공통전압(VCOMH)을 출력할 때, 상기 제22 모스트랜지스터(M22)의 게이트 전압이 변동되는 것을 방지하는 것을 특징으로 하는 액정표시장치의 공통전압 구동회로.
  15. 제11항에 있어서,
    상기 콘덴서(C5)는 상기 제23 모스트랜지스터(M23)를 통해 하위공통전압(VCOML)을 출력할 때, 상기 제23 모스트랜지스터(M23)의 게이트 전압이 변동되는 것을 방지하는 것을 특징으로 하는 액정표시장치의 공통전압 구동회로.
  16. 제11항에 있어서,
    제22 및 제23 모스트랜지스터(M22),(M23)는 정,부극성출력노드(Q-Node),(
    Figure 112013069257030-pat00051
    -Node)의 전압에 의해 교번되게 턴온되는 것을 특징으로 하는 액정표시장치의 공통전압 구동회로.
  17. 제11항에 있어서, 상기 제5 콘덴서(C5)는 0.1PF 이상인 것을 특징으로 하는 액정표시장치의 공통전압 구동회로.
  18. 제1항에 있어서, 액정표시장치는 액정패널에 공통전압구동회로가 내장된 타입인 것을 특징으로 하는 액정표시장치의 공통전압 구동회로.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101773576B1 (ko) 2010-10-22 2017-09-13 삼성디스플레이 주식회사 액정 표시 장치 및 그 구동 방법
TWI443626B (zh) * 2012-04-12 2014-07-01 Au Optronics Corp 顯示器的共用電壓供應電路
US9224324B2 (en) * 2014-01-03 2015-12-29 Pixtronix, Inc. Cascode driver circuit
KR102567324B1 (ko) * 2017-08-30 2023-08-16 엘지디스플레이 주식회사 게이트 드라이버와 이를 포함한 표시장치
TWI663587B (zh) * 2018-05-24 2019-06-21 友達光電股份有限公司 共同電壓產生電路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050007164A1 (en) 2003-03-28 2005-01-13 Callahan Michael J. Driver circuit having a slew rate control system with improved linear ramp generator including ground
KR20060064941A (ko) * 2004-12-09 2006-06-14 삼성전자주식회사 높은 슬루 레이트를 가지는 액정 표시 장치에 포함된 소스드라이버의 출력 버퍼 및 출력 버퍼의 제어 방법
JP2007171996A (ja) 2004-03-04 2007-07-05 Seiko Epson Corp コモン電圧生成回路、電源回路、表示ドライバ及びコモン電圧生成方法
KR20080030003A (ko) * 2001-04-10 2008-04-03 가부시키가이샤 히타치세이사쿠쇼 전원회로를 내장한 반도체 집적회로, 액정표시 제어장치 및휴대용 전자기기

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5774099A (en) * 1995-04-25 1998-06-30 Hitachi, Ltd. Liquid crystal device with wide viewing angle characteristics
KR100672643B1 (ko) * 2003-12-30 2007-01-24 엘지.필립스 엘시디 주식회사 횡전계 방식 액정 표시 장치의 공통 전압 구동회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080030003A (ko) * 2001-04-10 2008-04-03 가부시키가이샤 히타치세이사쿠쇼 전원회로를 내장한 반도체 집적회로, 액정표시 제어장치 및휴대용 전자기기
US20050007164A1 (en) 2003-03-28 2005-01-13 Callahan Michael J. Driver circuit having a slew rate control system with improved linear ramp generator including ground
JP2007171996A (ja) 2004-03-04 2007-07-05 Seiko Epson Corp コモン電圧生成回路、電源回路、表示ドライバ及びコモン電圧生成方法
KR20060064941A (ko) * 2004-12-09 2006-06-14 삼성전자주식회사 높은 슬루 레이트를 가지는 액정 표시 장치에 포함된 소스드라이버의 출력 버퍼 및 출력 버퍼의 제어 방법

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