KR101099911B1 - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 메모리 셀들이 다수의 비트라인에 연결되는 메모리 블록들; 상기 하나 이상의 비트라인에 연결된 센싱노드에 연결되고, 상기 비트라인에 연결된 메모리 셀들에 프로그램할 데이터가 저장되는 제 1 래치 그룹; 상기 센싱노드에 연결되고, 상기 제 1 래치 그룹의 데이터를 전달받는 제 2 래치 그룹; 및 상기 제 1 래치 그룹에 저장된 데이터 상태에 따라서, 상기 센싱노드의 전압을 제어하는 센싱노드 전압 제어회로를 포함한다.

리프로그램, 센싱노드 전압, 커플링

Description

반도체 메모리 장치 및 그 동작 방법{Semiconductor memory device and method of operating the same}

본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.

반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory: RAM)과 롬(Read Only Memory: ROM)으로 나누어진다. 램에 저장된 데이터는 전원 공급이 중단되면 소멸된다. 이러한 타입의 메모리를 휘발성(volatile) 메모리라고 한다. 반면에, 롬에 저장된 데이터는 전원 공급이 중단되더라도 소멸되지 않는다. 이러한 타입의 메모리를 비휘발성(nonvolatile) 메모리라고 한다.

반도체 메모리 장치는 점차 고집적화 및 대용량화, 그리고 칩 사이즈의 증가를 통해서 고기능화되고 있다.

최근에는 이러한 반도체 메모리 장치의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell)이라 한다.

상기한 멀티 레벨 셀은 저장할 수 있는 비트수가 클수록 다수의 문턱전압을가지게 된다. 그리고 집적화를 위하여 메모리 셀 간의 간격은 점점 좁아지고 있다.

따라서 반도체 메모리 장치에서 프로그램을 수행하는 동안 이웃하는 메모리 셀들의 문턱전압에 의한 커플링 효과로 인해 문턱전압이 변경되는 문제도 발생되고 있다.

따라서 본 발명이 이루고자 하는 기술적 과제는 두 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀을 포함하는 반도체 메모리 장치에서 메모리 셀에 프로그램되어야 할 데이터를 페이지 버퍼에 저장한 상태에서 리프로그램할 메모리 셀의 문턱전압이 변경되었는지에 따라서 독출전압을 변경하여 데이터를 독출하고, 독출된 데이터를 이용한 리프로그램 동작을 수행하는 반도체 메모리 장치 및 그 동작 방법을 제공하는데 있다.

본 발명의 실시 예에 따른 반도체 메모리 장치는,

다수의 메모리 셀들이 다수의 비트라인에 연결되는 메모리 블록들; 상기 하나 이상의 비트라인에 연결된 센싱노드에 연결되고, 제 1 페이지의 프리 프로그램 동작을 위한 제 1 데이터 또는 상기 제 1 페이지 다음으로 선택되는 제 2 페이지의 메인 프로그램 동작을 위한 제 2 데이터를 입력받고, 상기 제 2 데이터가 입력된 경우, 프리 프로그램 동작이 실시된 상기 제 1 페이지의 리프로그램 동작이 완료되기까지 상기 제 2 데이터를 유지하도록 구성된 제 1 래치 그룹; 상기 센싱노드에 연결되고, 상기 프리 프로그램, 또는 메인 프로그램 동작시에는 상기 제 1 래치 그룹으로부터 상기 제 1 또는 제 2 데이터를 전달받아 상기 프리 프로그램 또는 메인 프로그램을 위해 선택된 비트라인에 제공하고, 상기 리프로그램 동작시에는 리프로그램을 위해 선택된 상기 제 1 페이지로부터 프리 프로그램된 데이터를 독출하여 저장한 후, 저장된 독출 데이터를 상기 리프로그램을 위해 선택된 비트라인에 제공하도록 구성된 제 2 래치 그룹; 및 복수개의 독출 전압 각각을 이용하여 상기 제 1 페이지로부터 프리 프로그램된 데이터를 독출할 때, 상기 제 1 래치 그룹에 저장된 상기 제 2 데이터에 따라서 상기 센싱노드의 전압을 제어하도록 구성된 센싱노드 전압 제어회로를 포함한다.

상기 제 1 래치 그룹은, 각각의 전송신호에 응답하여 상기 센싱노드에 연결되는 제 1 및 제 4 래치를 포함하고, 상기 제 2 래치 그룹은, 각각의 전송신호에 응답하여 상기 센싱노드에 연결되고, 상기 제 1 래치그룹에서 전달된 데이터를 상기 비트라인에 연결되는 메모리 셀들의 프로그램할 때 사용되는 제 2 및 제 3 래치 를 포함한다.

상기 센싱노드 전압 제어회로는, 제 1 제어신호에 응답하여 상기 센싱노드와 제 1 노드를 연결하는 제 1 스위칭 소자; 상기 제 1 래치의 데이터 상태에 따라서 상기 제 1 노드와 접지노드를 연결하는 제 2 스위칭 소자; 제 2 제어신호에 응답하여 상기 센싱노드와 제 2 노드를 연결하는 제 3 스위칭 소자; 및 상기 제 4 래치의 데이터 상태에 따라서 상기 제 2 노드와 접지노드를 연결하는 제 4 스위칭 소자를 포함한다.

데이터 독출 동작시에 상기 제 1 또는 제 2 제어신호를 출력하는 제어로직을 더 포함하고, 상기 제어로직은 데이터 독출 동작에서 비트라인 이벨류에이션이 종료된 후, 상기 센싱노드를 프리차지한 상태에서 상기 제 1 또는 제 2 제어신호를 출력하는 것을 특징으로 하고,

상기 제어로직은 상기 제 1 또는 제 2 제어신호를 리프로그램을 위해서 선택되는 페이지에 대한 데이터 독출 동작에서 출력하는 것을 특징으로 한다.

본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,

제 1 메모리 셀들의 상위 비트 페이지를 선택하여 상기 제1 메모리 셀들의 문턱전압을 타겟전압보다 낮은 전압으로 프리 프로그램 및 검증하는 단계; 제 1 메모리 셀들과 인접한 제 2 메모리 셀들의 상위 비트 페이지를 선택하여 상기 제 2 메모리 셀들의 문턱전압을 상기 타겟전압으로 프로그램 및 검증하는 단계; 상기 제 1 메모리 셀들의 상위 비트 페이지를 선택하여 데이터를 독출하는 독출 단계; 및 상기 독출된 데이터를 이용하여 상기 제 1 메모리 셀들의 문턱전압을 상기 타겟전 압으로 리프로그램 및 검증하는 단계를 포함한다.

상기 독출 단계에서, 상기 제 2 메모리 셀들의 문턱전압에 따라서 상기 제 1 메모리 셀들을 제 1 메모리 셀 그룹과 제 2 메모리 셀 그룹으로 구분하는 단계; 제 1 독출전압들을 이용하여 상기 제 1 메모리 셀 그룹에 저장된 데이터를 독출하는 제 1 독출 단계; 및 상기 제 1 독출전압들보다 높은 제 2 독출전압들을 이용하여 상기 제 2 메모리 셀 그룹에 저장된 데이터를 독출하는 제 2 독출 단계를 포함한다.

상기 제 1 독출 단계에서 상기 제 1 메모리 셀 그룹에서 독출되는 데이터만 저장하고, 상기 제 2 독출 단계에서 상기 제 2 메모리 셀 그룹에서 독출되는 데이터만 저장하는 것을 특징으로 한다.

본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,

하위 비트에 대한 프로그램이 진행된 제 1 메모리 셀들의 상위 비트 페이지를 선택하여 상기 제 1 메모리 셀들의 문턱전압이 타겟전압보다 낮은 전압으로 변경되도록 프리 프로그램및 검증을 하는 프리프로그램 및 검증 단계; 상기 제 1 메모리 셀들에 인접하고, 하위 비트에 대한 프로그램이 진행된 제 2 메모리 셀들의 상위 비트 페이지를 선택하여 상기 제 2 메모리 셀들의 문턱전압이 타겟 전압으로 변경되게 하는 프로그램 및 검증을 수행하는 프로그램 및 검증 단계; 상기 제 1 메모리 셀들의 상위 비트 페이지를 선택하여 제 1 독출전압 그룹 또는 제 2 독출전압 그룹을 이용한 데이터 독출을 할 때, 상기 제 1 메모리 셀들 각각에 인접하는 상기 제 2 메모리 셀들에 프로그램된 데이터에 따라서 상기 제 1 메모리 셀 들을 상기 제 1 독출전압 그룹으로 독출해야 하는 제 1 메모리 셀 그룹과, 상기 제 2 독출전압 그룹으로 데이터를 독출해야 하는 제 2 메모리 셀 그룹으로 구분하여 데이터를 독출하는 데이터 독출 단계; 및 상기 독출된 데이터를 이용하여 상기 제 1 메모리 셀의 상위 비트 페이지를 리프로그램하여, 상기 제 1 메모리 셀들의 문턱전압이 상기 타겟 전압으로 변경되게 하는 리프로그램 및 검증을 수행하는 리프로그램 및 검증 단계를 포함한다.

본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,

하위 비트에 대한 프로그램이 진행된 제 1 메모리 셀들의 상위 비트 페이지를 선택하여 상기 제 1 메모리 셀들의 문턱전압이 타겟전압보다 낮은 전압으로 변경되게 하는 프리 프로그램및 검증을 하는 제 1 프리프로그램 및 검증 단계; 상기 제 1 메모리 셀들에 인접하고, 하위 비트에 대한 프로그램이 진행된 제 2 메모리 셀들의 상위 비트 페이지를 선택하여 상기 프리 프로그램 및 검증을 하는 제 2 프리 프로그램 및 검증 단계; 상기 제 1 메모리 셀들의 상위 비트 페이지를 선택하여 제 1 독출전압 그룹 또는 제 2 독출전압 그룹을 이용한 데이터 독출을 할 때, 상기 제 1 메모리 셀들 각각에 인접하는 상기 제 2 메모리 셀들에 프로그램된 데이터에 따라서 상기 제 1 메모리 셀 들을 상기 제 1 독출전압 그룹으로 독출해야 하는 제 1 메모리 셀 그룹과, 상기 제 2 독출전압 그룹으로 데이터를 독출해야 하는 제 2 메모리 셀 그룹으로 구분하여 데이터를 독출하는 데이터 독출 단계; 및 상기 독출된 데이터를 이용하여 상기 제 1 메모리 셀의 상위 비트 페이지를 리프로그램하여, 상기 제 1 메모리 셀들의 문턱전압이 상기 타겟 전압으로 변경되게 하는 리프로그 램 및 검증을 수행하는 리프로그램 및 검증 단계를 포함한다.

상기 제 1 메모리 셀의 상위 비트 페이지에 대한 리프로그램 및 검증이 완료된 후에, 상기 제 2 메모리 셀에 인접한 제 3 메모리 셀의 상위 비트 페이지를 선택하여 프리 프로그램을 수행하고, 상기 제 1 검증전압 그룹을 이용하여 검증을 수행하는 제 3 프리 프로그램 및 검증 단계; 상기 제 2 메모리 셀들의 상위 비트 페이지를 선택하여 제 1 독출전압 그룹 또는 제 2 독출전압 그룹을 이용한 데이터 독출을 할 때, 상기 제 2 메모리 셀들 각각에 인접하는 상기 제 3 메모리 셀들에 프로그램된 데이터에 따라서 상기 제 2 메모리 셀 들을 상기 제 1 독출전압 그룹으로 독출해야 하는 제 1 메모리 셀 그룹과, 상기 제 2 독출전압 그룹으로 데이터를 독출해야 하는 제 2 메모리 셀 그룹으로 구분하여 데이터를 독출하는 데이터 독출 단계; 및 상기 독출된 데이터를 이용하여 상기 제 2 메모리 셀의 상위 비트 페이지를 리프로그램하고, 상기 제 2 검증전압 그룹을 이용하여 상기 리프로그램에 검증을 수행하는 단계를 더 포함한다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치 및 그 동작 방법은, 프로그램할 데이터를 페이지 버퍼에 저장한 상태에서, 리프로그램해야 할 메모리 셀의 문턱전압이 변경되었는지를 판단하고, 그 결과에 따라 독출전압을 달리하여 해당 메모리 셀의 데이터를 독출한 후, 독출된 데이터를 이용하여 리프로그램을 수행함으로써 충분한 독출 마진을 갖도록 메모리 셀을 프로그램할 수 있습니다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1a는 본 발명을 설명하기 위한 반도체 메모리 장치를 나타낸다.

도 1a를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼 그룹(120), Y 디코더(130), 입출력 로직(140), X 디코더(150), 전압 제공 회로(160) 및 제어로직(170)을 포함한다.

메모리 셀 어레이(110)는 복수개의 메모리 블록들을 포함한다.

각각의 메모리 블록(BK)은 복수개의 셀 스트링(Cell String; CS)을 포함하고, 각각의 셀 스트링(CS)은 복수개의 메모리 셀들이 직렬로 연결된다.

또한, 각각의 셀 스트링(CS)은 비트라인(Bit Line)에 연결된다.

그리고 각각의 메모리 셀은 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(Multi Level Cell; MLC)이다.

페이지 버퍼 그룹(120)은 메모리 셀 어레이(110)의 비트라인에 연결되는 페이지 버퍼들을 포함한다.

페이지 버퍼는 메모리 셀에 프로그램할 데이터를 임시저장한 후, 프로그램 동작시에 구동된다. 또한 페이지 버퍼는 독출 동작시에 구동하여, 메모리 셀에 프 로그램된 데이터를 독출하여 임시 저장한다.

Y 디코더(130)는 제어신호에 응답하여 페이지 버퍼 그룹(120)의 페이지 버퍼와 입출력 로직(140)간의 입출력 경로를 제공한다.

입출력 로직(140)은 반도체 메모리 장치(100)가 적용되는 외부 시스템(미도시)간에 데이터 입출력을 수행한다.

X 디코더(150)는 제어로직(170)으로부터의 제어신호에 응답하여 메모리 셀 어레이(110)의 메모리 블록들 중 하나를 인에이블시킨다.

X 디코더(150)에서 인에이블시킨 메모리 블록에는 전압 제공회로(160)에서 출력하는 동작 전압이 입력된다.

전압 제공회로(160)는 제어로직(170)으로부터의 제어신호에 응답하여 동작 전압을 생성한다. 동작 전압은 프로그램 전압, 독출전압, 검증전압, 및 소거 전압 등이다.

제어로직(170)은 입출력 로직(140)을 통해서 입력되는 동작 명령에 따라서 페이지 버퍼 그룹(120), Y 디코더(130), 입출력 로직(140), X 디코더(150) 및 전압 제공회로(160)의 동작을 제어하기 위한 제어신호를 출력한다.

상기 메모리 블록과 페이지 버퍼 그룹(120)의 페이지 버퍼간의 연결을 보다 상세히 설명하면 다음과 같다.

도 1b는 도 1a의 메모리 블록과 페이지 버퍼를 나타낸다.

도 1b는 도1a의 메모리 셀 어레이(110)에 포함되는 복수개의 메모리 블록들 중 하나의 메모리 블록(BK)의 회로와, 페이지 버퍼 그룹(120) 내의 페이지 버 퍼(121)의 회로를 간략히 나타낸다.

메모리 블록(BK)에 포함되는 셀 스트링(CS)은 각각 드레인 선택 트랜지스터(Drain Select Transistor; DST)와 소오스 선택 트랜지스터(Source Select Transistor; SST)의 사이에 직렬로 연결되는 제 0 내지 제 31 메모리 셀(C0 내지 C31)을 포함한다.

드레인 선택 트랜지스터의 드레인 단자는 각각 비트라인에 연결된다. 비트라인들은 이븐 비트라인(Even Bit Line; BLe)과 오드 비트라인(Odd Bit Line; BLo)으로 구분된다.

그리고 한 쌍의 이븐 비트라인(BLe)과 오드 비트라인(BLo)에 페이지 버퍼(121)가 연결된다.

소오스 선택 트랜지스터의 소오스 단자는 공통 소오스 라인(Source Line; SL)에 공통 연결된다.

그리고 드레인 선택 트랜지스터의 게이트에는 드레인 선택 라인(Drain Select Line; DSL)이 공통으로 입력된다.

소오스 선택 트랜지스터의 게이트에는 소오스 선택 라인(Source Select Line; SSL)이 공통으로 입력된다.

제 0 내지 제 31 메모리 셀(C0 내지 C31)의 게이트에는 각각 제 0 내지 제 31 워드라인(WL0 내지 WL31)이 연결된다.

한 쌍이 이븐 비트라인(BLe)과 오드 비트라인(BLo)에 연결되는 페이지 버퍼(121)는 비트라인 선택 회로(122), 프리차지 회로(123) 및 제 1 내지 제 4 래 치(124 내지 127)를 포함한다.

비트라인 선택 회로(121)는 제어로직(170)으로부터의 제어신호에 응답하여 이븐 비트라인(BLe)과 오드 비트라인(BLo) 중 하나를 센싱노드(SO)로 연결한다.

프리차지 회로(123)는 제어로직(170)으로부터의 제어신호에 응답하여 센싱노드(SO)를 프리차지한다.

제 1 내지 제 4 래치(124 내지 127)는 프로그램할 데이터를 임시 저장하거나, 독출 동작시에 메모리 셀로부터 독출되는 데이터가 저장된다.

상술한 바와 같이 구성되는 반도체 메모리 장치(100)는 2비트의 데이터를 저장할 수 있는 멀티 레벨 셀을 포함하고 있는 것으로 가정한다.

반도체 메모리 장치(100)에서 데이터를 프로그램하거나, 독출할 때 동시에 선택되는 메모리 셀의 단위를 페이지(Page)라 한다.

1비트의 데이터만을 저장하는 싱글 레벨 셀(Single Level Cell)의 경우에는 하나의 워드라인이 두 개의 페이지를 갖는다. 예를 들어 하나의 워드라인에 대하여 이븐 비트라인(BLe)들만 선택 했을 때와 오드 비트라인(BLo)들만 선택했을 경우로 나뉘기 때문에 하나의 워드라인 당 두 개의 페이지를 갖는다.

2비트의 데이터를 저장하는 멀티 레벨 셀이 경우에는 하나의 워드라인이 4개의 페이지를 갖는다.

즉, 하나의 워드라인에 대하여 하위 비트(Least Signification Bit; 이하 LSB)에 대한 페이지(이하 LSB 페이지)와 상위 비트(Most Signification Bit; 이하 MSB)에 대한 페이지(이하 MSB 페이지)로 나뉘고, LSB 페이지와 MSB 페이지 각각에 대하여 이븐 비트라인(BLe)을 선택했을 경우와, 오드 비트라인(BLo)을 선택했을 경우로 나뉜다. 따라서 하나의 워드라인당 4개의 페이지를 갖게 된다.

상기한 반도체 메모리 장치(100)의 메모리 셀들은 주변의 메모리 셀 간에 커플링에 의한 영향으로 문턱전압이 변경될 수 있다.

따라서 도 2a 및 도 2b와 같은 리프로그램 방법을 이용하여 데이터를 프로그램한다.

도 2a는 이븐 및 오드 비트라인을 따로 선택하여 프로그램하는 동작을 위해서 페이지를 선택하는 순서를 도시한 블록도이고, 도 2b는 모든 비트라인을 선택하여 프로그램하는 동작을 위해서 페이지를 선택하는 순서를 도시한 블록도이다.

그리고 도2c는 도 2a와 같이 페이지 선택되는 경우의 리프로그램 동작을 설명하기 위한 순서도이며, 도 2d와 도 2e는 리프로그램 동작에 의한 메모리 셀들의 문턱전압 변경을 나타내는 도면이다.

상기 도 2a 및 도 2b는 2 비트 데이터를 저장할 수 있는 멀티 레벨 셀이 포함되는 메모리 블록(BK)에서 일부의 메모리 셀들만을 블록으로 표시하고, 각각의 페이지가 프로그램되는 순서에 따라 번호를 부여하였다.

반도체 메모리 장치(100)에서 비트라인과 페이지 버퍼가 연결되는 구조는, 도 1b와 같이 한 쌍의 이븐 비트라인(BLe)과 오드 비트라인(BLo)에 페이지 버퍼(121)가 연결되는 구조와, 각각의 비트라인마다 페이지 버퍼가 연결되는 구조로 나눌 수 있다.

도 2a는 상기 도1b와 같이 이븐 비트라인(BLe)과 오드 비트라인(BLo)이 하나 의 페이지 버퍼(121)에 연결되는 경우를 나타낸다.

도 2a에서 가장 먼저 선택되는 제 0 페이지는 제 0 워드라인(WL0)의 LSB 페이지 중에서, 이븐 비트라인(BLe)의 페이지이다. 그리고 제 0 워드라인(WL0)의 LSB 페이지 중에서 오드 비트라인(BLo)이 제 0 페이지의 다음으로 선택되는 제 1 페이지이다.

다음으로는 제 1 워드라인(WL1)의 LSB 페이지가 이븐 및 오드 비트라인(BLe, BLo)의 순서로 선택된다(제 2 및 제 3 페이지).

그리고 다시 제 0 워드라인(WL0)의 MSB 페이지가 이븐 및 오드 비트라인(BLe, BLo)의 순서로 선택된다(제 4 및 제 5 페이지).

프로그램을 할 때, 이븐 페이지가 먼저 프로그램되므로, 이븐 페이지는 오드 페이지의 프로그램 동작에 의하여 커플링 영향을 받는다. 그러나 오드 비트라인의 경우에는 커플링의 영향이 상대적으로 작기 때문에 이븐 페이지에 대해서만 리프로그램을 수행한다.

즉, 제 0 워드라인(WL0)의 MSB 페이지의 오드 비트라인에 선택되는 제 5 페이지의 프로그램이 끝나면, 다시 제 0 워드라인(WL0)의 MSB 페이지의 이븐 비트라인을 선택하여 리프로그램을 한다(제 6 페이지).

제 7 및 8 페이지는 제 2 워드라인(WL2)의 LSB 페이지의 이븐 및 오드 비트라인(BLe, BLo)이다.

제 9 및 제 10 페이지는 제 1 워드라인(WL1)의 MSB 페이지의 이븐 및 오드 비트라인(BLe, BLo)이다.

제 10 페이지에 대한 프로그램이 완료되면, 제 1 워드라인(WL1)의 MSB 페이지의 이븐 비트라인(BLe)의 페이지에 대한 리프로그램을 수행한다(제 11 페이지).

도 2a에서 이븐 비트라인(BLe)과 오드 비트라인(BLo)이 차례로 선택되어 프로그램되는 경우에는 이븐 비트라인(BLe)에 연결되는 메모리 셀의 MSB 페이지가 프로그램되고, 다음으로 오드 비트라인(BLo)에 연결되는 메모리 셀의 MSB 페이지가 프로그램된다.

그리고 오드 비트라인(BLo)에 연결된 메모리 셀의 MSB 페이지를 프로그램하는 동안 이븐 비트라인(BLe)에 연결된 메모리 셀들의 문턱전압은 커플링의 영향으로 문턱전압이 변경된다. 따라서 이븐 비트라인(BLo)에 연결된 메모리 셀의 MSB 페이지에 대한 리프로그램이 수행된다.

예를 들어, 메모리 셀(201)은 0 번째와, 3번째로 LSB 및 MSB 페이지 프로그램이 된다. 그리고 메모리 셀(204)의 MSB 페이지까지 프로그램 완료되면(제 5 페이지), 메모리 셀(201)의 MSB 페이지 프로그램을 다시 한 번 한다(제 6 페이지).

마찬가지로, 메모리 셀(202)은 MSB 페이지까지 프로그램이 완료되고(제 9 페이지), 메모리 셀(206)의 MSB 페이지가 프로그램 완료되면(제 10 페이지), 메모리 셀(202)의 MSB 페이지 프로그램은 다시 한 번 더 수행된다(제 11 페이지).

한편, 비트라인(Bit Line; BL)마다 페이지 버퍼가 연결되는 구조에서는 프로그램을 위해서 페이지를 선택하는 순서와, 리프로그램되는 순서가 도 2a와는 다르다.

도 2b는 비트라인(BL)마다 페이지 버퍼가 연결되는 구조에서의 페이지 순서 를 나타낸다.

제 0 페이지는 제 0 워드라인(WL0)의 LSB 페이지이다. 제 2 페이지는 제 1 워드라인(WL1)의 LSB 페이지이다.

그리고 제 0 워드라인(WL0)의 MSB 페이지가 선택되고(제 2 페이지), 다음으로 제 2 워드라인(WL2)의 LSB 페이지가 선택된다(제 3 페이지).

제 4 페이지는 제 1 워드라인(WL1)의 MSB 페이지이다. 프로그램 동작에서 제 1 워드라인(WL1)의 MSB 페이지가 프로그램되는 동안 제 0 워드라인(WL0)의 메모리 셀들(211, 214)의 문턱전압은 커플링의 영향으로 변경된다.

따라서 제 4 페이지 이후에 제 0 워드라인(WL0)의 MSB 페이지에 대한 리프로그램이 수행된다(제 5 페이지).

즉, 비트라인(BL)마다 다른 페이지 버퍼와 연결되는 경우에, 워드라인, 예를 들어 제 1 워드라인(WL1)과 연결된 메모리 셀들에 대한 MSB 페이지 프로그램이 종료된 후에, 하위의 워드라인, 예를 들어 제 0 워드라인(WL0)의 MSB 페이지에 대하여 리프로그램을 한다.

도 2a 와 도 2b와 같이 어떤 메모리 셀에 대해서 MSB 까지 프로그램이 완료된 이후에, 인접한 메모리 셀의 MSB 프로그램이 완료되면, 해당 메모리 셀의 MSB를 다시 한 번 프로그램한다.

이때, 도 2a와 도 2b에서 리프로그램이 수행되는 페이지에 대해서는 먼저 프로그램되는 경우를 프리 프로그램이라고 하고, 두 번째로 프로그램되는 경우를 리프로그램이라고 하기로 한다.

그리고 2비트 데이터를 저장할 수 있는 메모리 셀들인 경우, MSB 프로그램을 수행할 때 사용하는 검증 전압이 PV1, PV2, PV3라고 하면, 프리 프로그램을 할 때는 PV1, PV2, PV3보다는 낮은 TPV1, TPV2, TPV3을 사용하여 프로그램 검증을 한다.

즉, 프리 프로그램된 메모리 셀들의 문턱전압이 주변 셀의 영향으로 변경될 것을 미리 감안하여, 프리 프로그램의 경우에는 실제 프로그램되어야 하는 문턱전압보다는 낮은 문턱전압을 갖도록 프로그램한다.

도 2c는 도 2a의 페이지 선택 순서에 따라서 프로그램이 진행되는 동작 순서도 중에서 일부만을 나타낸다.

제 0 페이지부터 시작하여 프로그램이 진행되고, 제 4 페이지에 대해서 프리 프로그램이 진행된다(S210). 이때 프로그램 검증 전압으로서 임시 검증전압 TPV1, TPV2, TPV3을 사용한다.

도 2d가 임시 검증전압 TPV1, TPV2, TPV3을 이용하여 프리 프로그램 검증을 한 경우의 메모리 셀들의 문턱전압 분포를 나타낸다.

그리고 제 5 페이지에 대해서 프로그램 동작을 한다(S220). 제 5 페이지는 제 0 워드라인(WL0)의 MSB 페이지의 오드 비트라인(BLo)을 나타내므로, 프리 프로그램을 하지 않는다. 따라서 제 5 페이지에 대한 프로그램은 검증전압 PV1, PV2, PV3을 사용한다.

제 5 페이지에 대한 프로그램이 완료되면, 제 0 워드라인(WL0)의 MSB 페이지의 이븐 비트라인(BLe)에 대한 리프로그램을 수행한다. 이를 위해서 먼저 제 6 페이지를 독출한다(S230).

제 6 페이지는 제 0 워드라인(WL0)의 MSB 페이지의 이븐 비트라인(BLe)을 나타내는 것으로, 상기 제 4 페이지와 동일한 페이지이다.

제 6 페이지는 단계S210에서 제 4 페이지에 대한 프리 프로그램이 진행된 상태이다. 프리 프로그램은 검증 전압이 TPV1, TPV2, TPV3이다. 프리 프로그램된 데이터를 독출하기 위한 독출전압은 TREAD_A, TREAD_B, TREAD_C를 사용한다.

단계S230을 실행하여 독출되는 데이터는 페이지 버퍼(121)에 저장된다. 그리고 페이지 버퍼(121)에 저장되어 있는 데이터를 이용하여 리프로그램을 실행한다(S240). 리프로그램을 위한 검증 전압은 PV1, PV2, PV3로서, 실제로 MSB 페이지를 프로그램할 때 사용하는 검증전압이다.

상기의 제 5 페이지의 프로그램 동작에 의한 영향을 받아서 문턱전압이 변경되었던, 제 6 페이지에 포함되는 메모리 셀들의 문턱전압이 보정될 수 있다.

도 2e를 참조하면, 도 2d와 같은 문턱전압 분포를 갖도록 프로그램된 메모리 셀들의 문턱전압 분포의 폭이 주변 메모리 셀들의 프로그램 동작시에 커플링 영향으로 인해서 넓어진 것을 확인할 수 있다.

리프로그램을 수행한 이후에 데이터를 독출하기 위한 독출전압으로는 READ_A, READ_B, READ_C가 사용된다. 문턱전압 분포의 폭을 좁게 하는 것은, 이웃하는 문턱전압 분포와의 간격이 넓어지게 만드는 효과가 있어서 데이터를 독출할 때 독출 마진(Read Margin)이 커지는 효과가 있다.

리프로그램은 상술한 바와 같이 문턱전압 분포의 폭을 좁히기 위한 방법이지만, 도 2b의 단계S230의 독출 동작에서 데이터가 잘못 독출될 수 있어 데이터의 신 뢰성을 떨어뜨릴 수도 있다.

도 3a 내지 도 3c는 리프로그램을 위한 독출 동작시의 문제점을 설명하기 위한 도면이다.

도 3a는 2비트의 데이터를 저장하는 멀티 레벨 셀들의 프로그램 동작후의 문턱전압 분포를 나타낸다.

그리고 도 3b는 리프로그램을 위한 독출 동작시에 문턱전압 이동이 없는 메모리 셀들의 문턱전압 분포이고, 도 3c는 리프로그램을 위한 독출 동작시에 문턱전압 이동이 있는 메모리 셀의 문턱전압 분포를 나타낸다.

도 3a를 참조하면, 일반적으로 2비트의 데이터를 저장할 수 있는 메모리 셀들에 대해서 LSB 페이지를 프로그램하면, 메모리 셀들의 문턱전압은 제 1 내지 제 2 문턱전압 분포(310, 320) 중 하나에 포함된다.

그리고 LSB 페이지를 프로그램한 이후에, MSB 페이지를 프로그램하면 메모리 셀들의 문턱전압은 제 3 내지 제 6 문턱전압 분포(320 내지 360)들 중 하나에 포함된다.

MSB 페이지를 프로그램하면, 제 1 문턱전압 분포(310)에 포함되는 메모리 셀들 중 일부 메모리 셀들의 문턱전압은 소거 상태를 유지하는 제 3 문턱전압 분포(330)에 포함되고, 나머지 메모리 셀들의 문턱전압은 프로그램 동작이 진행되어 제 4 문턱전압 분포(340)에 포함된다.

그리고 제 2 문턱전압 분포(320)에 포함되는 메모리 셀들 중 일부 메모리 셀들의 문턱전압은 제 5 문턱전압 분포(350)에 포함되고, 나머지 메모리 셀들의 문턱 전압은 제 6 문턱전압(360)에 포함된다.

따라서 도 3a를 통해 확인되는 바와 같이, LSB 페이지의 프로그램이 완료된 상태에서 MSB 페이지를 프로그램할 때, 메모리 셀의 문턱전압을 제 4 및 제 6 문턱전압 분포(340, 360)로 이동시키는 경우와 메모리 셀의 문턱전압을 제 3 및 제 5 문턱전압 분포(33, 350)로 이동시키는 경우를 비교할 때, 메모리 셀의 문턱전압을 제 4 및 제 6 문턱전압 분포(340, 360)로 이동시키는 것이 메모리 셀의 문턱전압이 이동하는 정도가 더 크다.

따라서 메모리 셀의 문턱전압이 제 4 및 제 6 문턱전압 분포(340, 360)에 포함되게 프로그램되는 경우에 주변 메모리 셀에게 미치는 커플링 효과는 크고, 메모리 셀의 문턱전압이 제 3 및 제 5 문턱전압 분포(33, 350)에 포함되게 프로그램되는 경우에 주변 메모리 셀에 미치는 커플링 효과는 작다.

도 3b를 참조하면, 주변의 메모리 셀이 프로그램되는 동안 커플링 효과에 영향을 받아서 나타나는 문턱전압 분포(301)가 있다고 가정한다.

문턱전압 분포(301)는 주변 메모리 셀의 프로그램 동작에 의해서 커플링 영향을 받은 하나의 페이지에 포함되는 전체 메모리 셀들의 문턱전압 분포를 나타낸다.

이때 문턱전압 분포(301)에 포함되는 메모리 셀들 중 일부는, 커플링의 영향을 많이 받아서 문턱전압의 이동이 크고, 나머지 메모리 셀들은 커플링의 영향을 적게 받아서 문턱전압의 이동이 거의 없다.

문턱전압 분포(302)는 커플링의 영향을 많이 받아서 문턱전압이 많이 이동한 경우의 메모리 셀들의 문턱전압 분포이다.

그리고 문턱전압 분포(302)는 커플링의 영향을 적게 받아서 문턱전압이 적게 이동한 경우의 메모리 셀들의 문턱전압 분포이다.

문턱전압 분포(302)에 포함되는 메모리 셀들은 주변의 메모리 셀이 제 4 또는 제 6 문턱전압 분포(340, 360)에 포함되게 프로그램된다.

그리고 문턱전압 분포(303)에 포함되는 메모리 셀들은 주변의 메모리 셀이 제 3 또는 제 5 문턱전압 분포(330, 350)에 포함되게 프로그램된다.

커플링의 영향을 받기는 하였으나, 도 3b에서는 리프로그램을 위해서 독출하는 독출전압 TREAD_A, TREAD_B의 사이에 문턱전압 분포(301 내지 303)가 있다.

도 3b에 비하여 커플링의 영향을 더 많이 받는 경우에 도 3c와 같이 문턱전압이 변경될 수도 있다.

그러나 도 3c의 경우에는 주변의 메모리 셀들의 프로그램에 의한 영향을 도 3a에 비하여 더 많이 받아서 문턱전압 분포(304)의 폭이 독출전압 TREAD_B 이상으로 넓어져 있다.

이때 커플링의 영향을 받지 않은 메모리 셀들의 문턱전압 분포(306)는 독출전압 TREAD_A와 TREAD_B의 사이에 있으나, 커플링의 영향을 받은 메모리 셀들의 문턱전압 분포(305)는 독출전압 TREAD_B 이상으로 넘어갔다.

따라서 도3c와 같이 커플링의 영향을 많이 받은 경우에, 리프로그램을 위해서 독출전압 TREAD_A, TREAD_B를 이용한 독출을 한다면 문턱전압 분포(305)에 포함되는 메모리 셀들 중 일부의 데이터는 실제 데이터와는 다르게 독출될 수 있다.

그리고 다르게 독출되는 데이터를 이용해서 리프로그램을 하면, 실제로 프로그램되어야 하는 데이터와는 전혀 다른 데이터가 저장된다.

상술한 리프로그램 동작에서의 문제를 해결하기 위한 방법으로는 ISPP(Increment Step Pulse Program) 방식으로 인가되는 프로그램 전압의 스텝 전압을 작게하는 방법을 사용할 수 있으나, 스텝 전압을 작게하는 경우에는 전체 프로그램 시간이 늘어날 수 있다.

따라서 도 1a의 반도체 메모리 장치(100)에서 본 발명의 실시 예에 따른 페이지 버퍼(400)를 적용하여 다음에서 설명하는 바와 같은 리프로그램 동작을 수행한다.

도 4a는 본 발명의 실시 예에 따른 페이지 버퍼의 회로를 나타낸다.

도 4a를 설명할 때, 페이지 버퍼(400)를 제외한 다른 기능 블록에 대해서는 도 1a의 도면 부호를 사용한다.

도 4a를 참조하면, 본 발명의 실시 예에 따른 페이지 버퍼(400)는 비트라인 선택 회로(410), 프리차지 회로(420), 전송 회로 그룹(430), 래치 그룹(440), 입력 회로 그룹(450), 센싱 회로(460) 및 센싱노드 전압 제어회로(470)를 포함한다.

비트라인 선택 회로(410)는 제어로직(170)으로부터 입력되는 제어신호에 응답하여, 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택한다. 선택된 비트라인(BLe 또는 BLo)은 센싱노드(SO)에 연결된다.

또 비트라인 선택 회로(410)는 제어로직(170)으로부터 입력되는 제어신호에 응답하여 이븐 또는 오드 비트라인(BLe, BLo)을 모두 또는 각각 프리차지하거나 디 스차지한다.

프리차지 회로(420)는 제어로직(170)으로부터의 프리차지 제어신호에 응답하여 센싱노드(SO)를 프리차지한다.

래치그룹(440)은 제 1 내지 제 4 래치(441 내지 444)를 포함한다.

전송 회로 그룹(430)은 제 1 내지 제 4 전송 회로(431 내지 434)를 포함한다.

제 1 내지 제 4 전송 회로(431 내지 434)는 각각 제어로직(170)으로부터의 제 1 내지 제 4 전송 신호(TRANS1 내지 TRANS4)에 응답하여 제 1 내지 제 4 래치(441 내지 444)에 저장된 데이터를 센싱노드(SO)로 전달한다.

변환 회로 그룹(450)은 제 1 내지 제 4 변환 회로(451 내지 454)를 포함한다.

제 1 내지 제 4 변환 회로(451 내지 454)는 각각 제 1 내지 제 4 래치(441 내지 444)에 각각 연결되고, 노드(K)의 전압 레벨에 따라서 각각 연결되어 있는 제 1 내지 제 4 래치(441 내지 444)에 저장된 데이터를 변경하거나, 유지시킨다.

센싱회로(460)는 센싱노드(SO)의 전압레벨에 응답하여 노드(K)와 접지노드를 연결하거나, 노드(K)가 플로팅 상태가 되게 한다.

센싱노드 전압 제어회로(470)는 리프로그램 동작을 할 때, 제 1 및 제 2 제어신호(A, B)에 응답하여 제 1 또는 제 4 래치(441 또는 444)에 저장된 데이터를 이용하여 센싱노드(SO)의 전압 레벨을 변경한다.

다른 실시 예로서, 상기 센싱노드 전압 제어회로(470)를 페이지 버퍼(400)에 포함되는 회로로 구성하지 않고, 제어로직(170) 내에 로직으로 구성하는 것도 가능하다.

만약 제어로직(170)내에 로직으로 구성한다면, 제어로직(170)내에 구성되는 로직은, 제 1 및 제 4 래치(441, 444)가 데이터를 전달받아서 센싱노드(SO)의 전압을 변경시킬 수 있는 제어신호를 출력하는 기능을 해야 한다.

도 4b는 도 4a의 페이지 버퍼 회로의 실시 예를 나타낸다.

도 4b를 참조하면, 비트라인 선택 회로(410)는 이븐 또는 오드 비트라인(BLe, BLo)을 프리차지하거나 디스차지하기 위한 NMOS 트랜지스터(411, 412)와, 이븐 비트라인(BLe)과 센싱노드(SO)의 사이에 연결되는 NMOS 트랜지스터(413) 및 오드 비트라인(BLo)과 센싱노드(SO)의 사이에 연결되는 NMOS 트랜지스터(414)를 포함한다.

NMOS 트랜지스터(411, 412)는 이븐 비트라인(BLe)과 오드 비트라인(BLo)의 사이에 직렬로 연결되고, 두개의 NMOS 트랜지스터(411, 412)의 접점에는 가변전압(VIRPWR)이 입력된다.

그리고 NMOS 트랜지스터(N411, 412)는 이븐 디스차지 제어신호(DISCHE)와 오드 디스차지 제어신호(DISCHO)에 의해 턴온 또는 턴 오프 된다.

비트라인(BLe, BLo)을 프리차지할 때는 가변전압이 전원전압이고, 비트라인(BLe, BLo)을 디스차지할 때는 가변전압이 접지전압이다.

NMOS 트랜지스터(413)는 이븐 비트라인 선택 신호(BSLe)에 응답하여 이븐 비트라인(BLe)과 센싱노드(SO)를 연결한다. 그리고 NMOS 트랜지스터(414)는 오드 비 트라인 선택 신호(BSLo)에 응답하여 오드 비트라인(BLo)과 센싱노드(SO)를 연결한다.

프리차지 회로(420)는 PMOS 트랜지스터(421)를 포함한다. PMOS 트랜지스터(421)는 프리차지 제어신호(PRECH_N)에 응답하여 전원전압을 센싱노드(SO)로 전달한다.

제 1 내지 제 4 전송 회로(431 내지 434)는 각각 NMOS 트랜지스터로 구성된다. 그리고 제 1 내지 제 4 전송 회로(431 내지 434)는 각각 제 1 내지 제 4 전송신호(TRANS1 내지 TRANS4)에 응답하여 제 1 내지 제 4 래치(441 내지 442)가 노드(N1_N, N2_N, N3_N 및 N4_N)에 저장된 데이터를 센싱노드(SO)로 전달한다.

제 1 내지 제 4 래치(441 내지 444)는 각각 두 개의 인버터로 구성된다.

제 1 변환 회로(451)는 제 1 리셋 신호(RST1)에 응답하여 제 1 래치(441)의 노드(N1)와 노드(K)를 연결하는 NMOS 트랜지스터(451a)와 제 1 세트 신호(SET1)에 응답하여 제 1 래치(441)의 노드(N1_N)와 노드(K)를 연결하는 NMOS 트랜지스터(451b)를 포함한다.

제 2 변환 회로(452)는 제 2 리셋 신호(RST2)에 응답하여 제 2 래치(442)의 노드(N2)와 노드(K)를 연결하는 NMOS 트랜지스터(452a)와 제 2 세트 신호(SET2)에 응답하여 제 2 래치(442)의 노드(N2_N)와 노드(K)를 연결하는 NMOS 트랜지스터(452b)를 포함한다.

제 3 변환 회로(453)는 제 3 리셋 신호(RST3)에 응답하여 제 3 래치(443)의 노드(N3)와 노드(K)를 연결하는 NMOS 트랜지스터(453a)와 제 3 세트 신호(SET3)에 응답하여 제 3 래치(443)의 노드(N3_N)와 노드(K)를 연결하는 NMOS 트랜지스터(453b)를 포함한다.

제 4 변환 회로(454)는 제 4 리셋 신호(RST4)에 응답하여 제 4 래치(444)의 노드(N4)와 노드(K)를 연결하는 NMOS 트랜지스터(454a)와 제 4 세트 신호(SET4)에 응답하여 제 4 래치(444)의 노드(N4_N)와 노드(K)를 연결하는 NMOS 트랜지스터(454b)를 포함한다.

센싱회로(460)는 센싱노드(SO)의 전압 레벨에 응답하여 노드(K)와 접지노드를 연결하는 NMOS 트랜지스터(461)를 포함한다. NMOS 트랜지스터(N461)는 센싱노드(SO)가 하이 레벨로 프리차지되었을 때 턴온 된다.

그리고 센싱노드 전압 제어 회로(470)는 제 1 제어회로(471)와 제 2 제어회로(472)를 포함한다.

제 1 제어회로(471)는 센싱노드(SO)와 접지노드 사이에 직렬로 연결되는 두 개의 NMOS 트랜지스터(471a, 471b)를 포함한다.

NMOS 트랜지스터(471a)는 제 1 제어신호(A)에 응답하여 턴온 되고, NMOS 트랜지스터(471b)는 제 1 래치(441)의 노드(N1)의 데이터에 따라서 턴온 된다.

제 2 제어회로(472)는 센싱노드(SO)와 접지노드 직렬로 연결되는 두 개의 NMOS 트랜지스터(472a, 472b)를 포함한다.

NMOS 트랜지스터(472a)는 제 2 제어신호(B)에 응답하여 턴온 되고, NMOS 트랜지스터(472b)는 제 4 래치(444)의 노드(N4)의 데이터에 따라서 턴온 된다.

상기한 본 발명의 실시 예에 따른 페이지 버퍼(400)회로를 이용하여 리프로 그램을 수행하는 방법은 다음과 같다.

도 5는 본 발명의 실시 예에 따른 리프로그램 방법을 설명하기 위한 동작 순서도이다.

도 5를 설명할 때, 상기 도1a의 반도체 메모리 장치(100)와, 도 2a의 페이지 순서를 참조하고, 페이지 버퍼는 도 4b의 회로를 참조하여 설명한다.

도 1a, 도 2a, 도 4b 및 도 5를 참조하면, 먼저, 프로그램 명령과 어드레스 및 데이터 입력하는 과정과, 어드레스 정보를 이용하여 메모리 블록과 페이지를 선택하고, 동작 전압을 생성하는 과정, 그리고 페이지 어드레스를 변경하면서 계속하여 프로그램과 검증을 하는 과정에 대한 상세한 설명 중에서 공지되어 있는 기술 내용은 생략한다.

이때 LSB 페이지를 프로그램할 데이터는 페이지 버퍼(400)의 제 1 또는 제 4 래치(441 또는 444)에 저장되고, 제 2 또는 제 3 래치(442 또는 443)로 프로그램할 데이터를 복사한 후, 제 2 또는 제 3 래치(442 또는 443)를 이용하여 프로그램 및 검증을 한다.

그리고 MSB 페이지를 프로그램할 데이터는 페이지 버퍼(400)의 제 1 과 제 4 래치(441, 444)중 하나에 저장되고, 나머지 래치로는 LSB 데이터를 저장한다. LSB 데이터는 해당 페이지를 선택하여 LSB 페이지의 독출을 하여 저장되는 데이터이다.

그리고 제 1 과 제 4 래치(441, 444)에 저장된 데이터를 제 2 및 제 3 래치(442, 443)로 복사한 후, 제 2 및 제 3 래치(442, 443)를 이용하여 프로그램을 한다.

프로그램이 시작되면, 본 발명의 실시 예에 따라서 도 2a에 나타난 제 0 페이지 내지 제 3 페이지를 차례로 선택해서 LSB 페이지에 대한 프로그램 및 검증을 한다(S501). LSB 페이지를 프로그램한 후에, 검증 전압으로 LSB_PV1을 이용한다.

그리고 제 4 페이지를 선택하여 프리 프로그램 및 검증을 수행한다(S503). 프리 프로그램에 대한 검증을 할 때는 검증전압으로 TPV1, TPV2, TPV3을 이용한다.

다음으로는 제 5 페이지를 선택하여 MSB 페이지 프로그램을 한다(S505). 제 5 페이지는 오드 비트라인(BLo)에 연결되었기 때문에 리프로그램을 하지 않는다. 따라서 제 5 페이지의 프로그램에 대한 검증을 할 때는 검증전압으로 PV1, PV2, PV3을 이용한다.

제 5 페이지에 대한 프로그램을 할 때, 페이지 버퍼(400)의 제 1 및 제 4 래치(441, 444)에는 MSB 데이터와 LSB 데이터가 각각 저장되어 있다. 그리고 제 2 및 제 3 래치(442, 443)를 이용하여 프로그램을 하기 때문에 제 5 페이지에 대한 프로그램과 검증이 완료되어도 제 1 및 제 4 래치(441, 442)에 있는 남아있게 된다.

일반적으로는 다음번 페이지의 프로그램을 하기 전에 페이지 버퍼(400)의 제 1 내지 제 4 래치(441 내지 444)를 리셋하지만, 본 발명의 실시 예에서는 리프로그램을 위하여 페이지 버퍼(400)의 래치들을 초기화 하지 않는다.

본 발명의 실시 예에서는 제 5 페이지에 대한 프로그램 및 검증이 완료된 상태에서, 페이지 버퍼(400)의 제 1 및 제 4 래치(441, 444)에 저장된 데이터를 이용하여 센싱노드(SO) 전압을 제어하기 위한 데이터 세팅을 한다(S507).

데이터 세팅을 하면, 커플링의 영향을 많이 받은 메모리 셀(이하 A 셀이라 함)과 연결된 페이지 버퍼(400)의 제 1 래치(441)의 노드(N1_N)는 '0'이 된다. 반대로 커플링의 영향을 작게 받은 메모리 셀(이하 B 셀이라 함)과 연결된 페이지 버퍼(400)의 제 1 래치(441)의 노드(N1_N)는 '1'이 된다.

상기 단계 S507의 데이터 세팅에 대해서는 다음의 도 6을 참조하여 상세히 설명하기로 한다.

데이터 세팅 결과, A 셀과 연결되는 페이지 버퍼(400)의 제 4 래치(444)의 노드(N4_N)는 '1'이 되고, B 셀과 연결되는 페이지 버퍼(400)의 제 4 래치(444)의 노드(N4_N)는 '0'이 된다.

데이터 세팅이 완료되면, 제 6 페이지에 대한 리프로그램을 하기 위해서, 제 6 페이지의 데이터를 독출하여 페이지 버퍼(400)의 제 2 및 제 3 래치(442, 443)에 저장한다(S509).

B 셀을 독출할 때는 TREAD_A, TREAD_B, TREAD_C를 독출전압으로 하고, A 셀을 읽을 때는 TREAD_a, TREAD_b, TREAD_c를 독출전압으로 한다.

A 셀과 B 셀에 대해서 독출전압을 다르게 하기 위해서는 해결해야 할 문제가 있다. 반도체 메모리 장치(100)는 페이지 단위로 프로그램과 독출이 수행된다. 따라서 A 셀들과 B 셀들이 하나의 페이지에 있는 경우, 각각의 독출전압으로 데이터를 읽을 때 다른 셀들의 데이터는 페이지 버퍼(400)에 저장되지 못하게 해야 한다.

이를 위해서 센싱노드 전압 제어 회로(470)가 이용된다.

독출전압을 달리하여 데이터를 독출하는 단계S509의 상세한 동작은 이후의 도 7을 참조하여 설명하기로 한다.

단계S509를 수행하여 페이지 버퍼(400)의 제 2 및 제 3 래치(442, 443)에 독출된 데이터가 저장되면, 이를 이용하여 제 6 페이지를 리프로그램한다(S511). 리프로그램에 대한 검증을 할 때는 검증전압으로 PV1, PV2, PV3을 이용한다.

그리고 프로그램이 계속된다면, 상기와 같이 이븐 비트라인(BLe)의 MSB 페이지에 대해서는 프리 프로그램과 리프로그램을 하고, 오드 비트라인(BLo)의 MSB 페이지에 대해서는 원래 프로그램을 수행한다.

이와 같은 리프로그램을 하면, 메모리 셀이 커플링 영향을 받은 정도에 따라서 독출전압을 변경할 수 있기 때문에 리프로그램을 하기 전에 독출하는 데이터의 신뢰성이 높아진다. 따라서 리프로그램을 한 이후의 데이터의 신뢰성도 높아진다.

한편, 상기 단계S507의 데이터 세팅에 대해서 상세히 설명하면 다음과 같다.

도 6은 도 5의 페이지 버퍼의 데이터 세팅 동작을 설명하기 위한 순서도이다.

도6을 참조하면, 페이지 버퍼(400)의 제 1 및 제 4 래치(441, 444)의 데이터를 세팅하기 위해서 먼저 프리차지 회로(420)에서 센싱노드(SO)를 하이 레벨로 프리차지한다(S601). 이때 제 2 및 제 3 래치(442, 443)의 노드(N3, N4)는 '0'이다.

그리고 상기 도 3a 내지 도 3c에서 설명한 바와 같이, 커플링의 영향을 많이 받은 A 셀은 이웃하는 메모리 셀이 문턱전압 분포(340, 360)에 포함되게 프로그램된 것이고, 커플링의 영향을 적게 받은 B 셀은 이웃하는 메모리 셀이 문턱전압 분포(330, 350)에 포함되게 프로그램된 것이다.

상기의 문턱전압 분포(330 내지 360)에 해당하는 데이터 상태는 다음의 표1 과 같다.

표 1을 참조하면, 제 5 페이지의 프로그램이 끝난 이후에, LSB는 제 4 래치(444)의 노드(N4)에 저장되어 있고, MSB는 제 1 래치(441)의 노드(N1)에 저장되어 있다.

그리고 인접한 메모리 셀이 문턱전압 분포(330, 350)에 포함되는 메모리 셀은 B 셀이고, 인접한 메모리 셀이 문턱전압 분포(340, 360)에 포함되는 메모리 셀은 A 셀이다.

B 셀은 제 1 래치(441)의 노드(N1)가 '1'이어야 하고, A 셀은 제 4 래치(444)의 노드(N4)가 '1'로 세팅되어야 한다.

이에 따라 센싱노드(SO)가 하이 레벨로 프리차지된 상태에서, 제 1 및 제 2 제어신호(A, B)가 하이 레벨로 입력된다(S603).

제 1 및 제 2 제어신호(A, B)가 하이 레벨로 입력되면, NMOS 트랜지스터(471a, 472a)가 턴온 된다. 그리고 노드(N1_N, N4_N)의 데이터에 따라서 NMOS 트랜지스터(471b, 472b)가 턴온 되거나 턴 오프 된다.

NMOS 트랜지스터(471b, 472b)의 턴온 또는 턴 오프에 따라서 센싱노드(SO)에 프리차지된 전압은 유지되거나 디스차지된다(S605).

제 5 페이지를 프로그램할 때, 문턱전압 분포(330, 350)에 포함되게 프로그램된 메모리 셀에 연결된 페이지 버퍼(400)의 제 1 및 제 4 래치(441, 444)의 노드(N1, N4)는 모두 '1'이거나 모두 '0'이다.

그리고 제 5페이지를 프로그램할 때, 문턱전압 분포(340, 360)에 포함되게 프로그램된 메모리 셀에 연결된 페이지 버퍼(400)의 제 1 및 제 4 래치(441, 444)가 노드(N1, N4)는 어느 하나는 '0'이고, 나머지 하나는 '1'이다.

제 1 및 제 2 제어신호(A, B)가 하이 레벨로 인가된 상태에서, 노드(N1_N, N4_N)가 모두 '1'인 경우를 제외하고, 나머지 경우에는 센싱노드(SO)에 프리차지되었던 전압이 모두 디스차지된다.

따라서 문턱전압 분포(330)에 포함되게 프로그램되었던 메모리 셀과 연결된 페이지 버퍼(400)는 센싱노드(SO)가 하이 레벨로 유지되고, 나머지 메모리 셀들은 모두 로우 레벨로 변경된다.

단계S605 이후에는 제 2 리셋 신호(RST2)를 하이 레벨로 인가한다(S607).

만약 센싱노드(SO)가 하이 레벨로 유지되었다면, NMOS 트랜지스터(461)가 턴온 되어 노드(K)가 접지노드에 연결된다. 따라서 제 2 리셋 신호(RST2)가 하이 레벨로 인가되면, 제 2 래치(442)의 노드(N2_N)는 '0'이 되고, 노드(N2)는 '1'이 된다.

앞서 언급한 바와 같이 제 2 래치(442)는 단계S601을 시작할 때는 노드(N2_N)는 '1'이고, 노드(N2)는 '0'상태였다. 그러나 센싱노드(SO)가 하이 레벨을 유지된 경우에 제 2 래치(442)의 변경된다. 제 2 래치(442)의 데이터가 변경되는 페이지 버퍼(400)는 제 5 페이지의 프로그램에서 문턱전압 분포(330)에 포함되도록 프로그램된 메모리 셀과 연결된 페이지 버퍼(400) 뿐이다. 나머지 페이지 버퍼(400)의 제 2 래치(442)는 데이터가 변경되지 않고 노드(N2_N)는 '1'이고 노드(N2)는 '0' 상태로 유지된다.

다음으로, 제 1 및 제 4 래치(441, 444)에 저장되어 있는 데이터를 인버팅한다(S609).

데이터를 인버팅하는 동작은 다음과 같다.

먼저 제 1 래치(441)를 인버팅하기 위해서, 센싱노드(SO)를 하이 레벨로 프리차지한다. 그리고 제 1 전송신호(TRANS1)를 하이 레벨로 인가한다.

제 1 전송신호(TRANS1)가 하이 레벨로 인가되면 NMOS 트랜지스터(431)가 턴온 되고, 제 1 래치(441)의 노드(N1)의 데이터가 센싱노드(SO)로 전달된다.

만약 노드(N1)가 '0'이었다면 센싱노드(SO)는 디스차지된다. 그러나 노드(N1)가 '1'이라면 센싱노드(SO)는 하이 레벨을 유지된다.

그리고 제 3 리셋신호(RST3)를 하이 레벨로 인가한다.

제 3 리셋 신호(RST3)가 하이 레벨로 인가되면, NMOS 트랜지스터(453a)가 턴온 된다. 제 3 래치(443)는 단계S601을 시작하기 전에 이미 노드(N3)는 '0'이고 노드(N3_N)는 '1'로 설정되어 있는 상태이다.

노드(N1)가 '0'이라면, 센싱노드(SO)는 디스차지되므로, NMOS 트랜지스터(461)는 턴 오프 상태를 유지한다. 따라서 NMOS 트랜지스터(453a)가 턴온 되어도 제 3 래치(443)의 데이터는 변경되지 않는다. 즉 노드(N3)는 '0'이고 노드(N3_N)는 '1'이다.

노드(N1)가 '1'이라면, 센싱노드(SO)는 하이 레벨로 유지된다. 따라서 NMOS 트랜지스터(461)는 턴온 된다. NMOS 트랜지스터(461)가 턴온 되면 노드(K)는 접지노드에 연결된다.

그리고 NMOS 트랜지스터(453a)가 턴온 되면, 노드(N3_N)는 '0'이 되고, 노드(N3)는 '1'로 변경된다.

상기와 같이 제 1 래치(441)의 데이터를 제 3 래치(443)로 옮긴 후에, 제 3 래치(443)의 데이터를 반전하여 제 1 래치(441)로 옮긴다.

반전하여 데이터를 옮기는 방법은 다음과 같다.

먼저 센싱노드(SO)를 프리차지한다. 그리고 제 리셋신호(RST1)를 하이 레벨로 인가한다. 제 1 리셋신호(RST1)가 하이 레벨로 인가되면 NMOS 트랜지스터(451a)가 턴온 된다.

센싱노드(SO)가 프리차지된 상태이므로, NMOS 트랜지스터(461)도 턴온 상태이다. 즉 노드(K)는 접지노드에 연결되어 있다. 따라서 제 1 리셋신호(RST1)가 인가되면 노드(N1)는 '1'이 되고, 노드(N1_N)는 '0'로 리셋된다.

그리고 센싱노드(SO)를 다시 프리차지하고, 제 3 전송신호(TRANS3)를 하이 레벨로 인가한다. 제 3 전송신호(TRANS3)가 하이 레벨로 인가되면 노드(N3)의 데이터에 따라서 센싱노드(SO)의 전압이 변경한다.

노드(N3)가 '1'이면 센싱노드(SO)는 프리차지 상태를 유지하고, 노드(N3)가 '0'이면 센싱노드(SO)는 디스차지된다.

센싱노드(SO)가 프리차지 상태이면, NMOS 트랜지스터(461)가 턴온 되고, 센싱노드(SO)가 디스차지되면 NMOS 트랜지스터(461)는 턴 오프 된다.

즉, 노드(N3)가 '1'이면 노드(K)가 접지노드에 연결되고, 노드(N3)가 '0'이면 노드(K)는 플로팅 상태가 된다.

이후에 제 1 세트신호(SET1)를 하이 레벨로 인가한다. 제 1 세트신호(SET1)가 하이 레벨로 인가되면, NMOS 트랜지스터(451b)는 턴온 된다.

이에 따라 노드(N3)가 '1'이면, 노드(K)가 접지노드에 연결되고, 제 1 세트신호(SET1)가 하이 레벨로 인가되면 노드(N1)는 '0'으로 변경된다.

또한 노드(N3)가 '0'이면 노드(K)는 플로팅 상태이고, 제 1 세트신호(SET1)가 하이레벨로 인가되면 노드(N1)는 '1'상태를 유지한다.

이에 따라 제 1 래치(441)의 데이터가 반전되었다.

제 4 래치(444)의 데이터도 제 1 래치(441)와 동일한 동작을 통해서 반전된다.

데이터가 반전되면 제 1 및 제 4 래치(441, 444)에 래치된 데이터는 표1과는 반대가 된다.

데이터 인버팅이 끝난 후, 센싱노드(SO)를 다시 프리차지한다(S611).

그리고 제 1및 제 2 제어신호(A, B)를 하이 레벨로 인가한다(S613).

제 1 및 제 2 제어신호(A, B)가 하이 레벨로 인가되면, NMOS 트랜지스터(471a, 472a)가 턴온 된다.

그리고 노드(N1_N, N4_N)의 데이터에 따라서 NMOS 트랜지스터(471b, 472b)가 턴온 되거나 턴 오프 된다.

단계S609에서 제 1 및 제 4 래치(441, 444)의 데이터가 반전되었다. 따라서 제 5 페이지에서 문턱전압 분포(350)에 포함되도록 프로그램되는 메모리 셀들과 연결된 페이지 버퍼(400)의 노드(N1_N, N4_N)만 모두 '0'이다. 따라서 문턱전압 분포(350)에 포함되도록 프로그램되는 메모리 셀들과 연결된 페이지 버퍼(400)의 센싱노드(SO)만 하이 레벨을 유지되고, 나머지 페이지 버퍼(400)의 센싱노드(SO)는 로우 레벨로 디스차지된다.

그리고 제 2 리셋 신호(RST2)를 하이 레벨로 인가하면(S615), 문턱전압 분포(350)에 포함되게 프로그램된 메모리 셀들과 연결되는 페이지 버퍼(400)의 제 2 래치(442)의 노드(N2)는 '1'되고, 노드(N2_N)는 '0'이 된다. 나머지 페이지 버퍼(400)의 제 2 래치(442)의 데이터는 변경되지 않고 이전 상태를 유지한다.

단계S601 내지 S615에 의하여 문턱전압 분포(330, 350)에 포함되게 프로그램된 메모리 셀과 연결되는 페이지 버퍼(400)의 제 2 래치(442)의 노드(N2)는 '1'이고, 나머지 페이지 버퍼(400)의 제 2 래치(442)의 노드(N2)는 '0'이다.

즉, B 셀이 연결되는 페이지 버퍼(400)의 노드(N2)는 '1'이고, A 셀이 연결되는 페이지 버퍼(400)의 노드(N2)는 '0'상태가 된다.

그리고 제 1 는 세트하고, 제 4 래치(441, 442)를 리셋한다(S617). 즉, 센싱노드(SO)를 프리차지한 후, 제 1 세트신호(SET1)와 제 4 리셋 신호(RST1)를 하이 레벨로 인가한다. 센싱노드(SO)가 프리차지된 상태에서 제 1 세트신호(SET1)와 제 4 리셋 신호(RST1)를 하이 레벨로 인가하면, 제 1 및 제 4 래치(441, 444)의 노드(N1, N4)는 '0'과 '1'로 변경된다.

그리고 제 2 래치(442)의 노드(N2)의 데이터를 제 1 래치(441)로 전달하고, 제 2 래치(442)의 노드(N2_N)의 데이터를 반전하여 제 4 래치(444)로 전달한다(S619, S621).

단계 S619는 센싱노드(SO)를 프리차지한 후, 제 2 전송신호(TRANS2)를 하이 레벨로 인가한다.

제 2 전송신호(TRANS2)가 하이 레벨로 인가되면, NMOS 트랜지스터(432)가 턴온 된다. 노드(N2)가 '1'이면 센싱노드(SO)는 프리차지 상태를 유지하고, 노드(N2)가 '0'이면 센싱노드(SO)는 디스차지된다.

센싱노드(SO)가 프리차지 상태로 유지되면, NMOS 트랜지스터(461)가 턴온 된다. NMOS 트랜지스터(461)가 턴온 되면 노드(K)는 접지노드에 연결된다. 따라서 제 1 리셋 신호(RST1)가 하이 레벨로 인가되면, 노드(N1_N)는 '0'이고 노드(N1)는 '1'이 된다.

센싱노드(SO)가 프리차지 상태로 유지되면, 노드(N1)는 초기화 되었던'0'상태로 유지된다.

단계S621을 수행하는 것은, 센싱노드(SO)를 프리차지시킨 후, 제 2 전송신호(RST1)를 하이레벨로 인가하여 노드(N2)의 데이터에 따라서 센싱노드(SO)의 전압을 변경시킨다.

노드(N2)가 '1'이면 센싱노드(SO)는 프리차지 상태를 유지하고, 노드(N2)가 '0'이면 센싱노드(SO)는 디스차지 상태를 유지한다.

그리고 제 4 세트신호(SET4)를 하이 레벨로 인가한다. 이에 따라 노드(N2)가 '1'이면 노드(N4)는 '0'이 되고, 노드(N2)가 '0'이면 노드(N4)는 '1'이 된다.

그리고 제 2 및 제 3 래치(442, 443)는 프로그램 동작을 하기 위해 리셋시킨다(S623).

도 6과 같이 데이터 세팅을 하면, 문턱전압 분포(330, 350)에 포함되게 프로그램된 메모리 셀과 연결되는 페이지 버퍼(400)의 노드(N1)는 '1'이고, 노드(N4)는 '0'이다.

그리고 문턱전압 분포(340, 360)에 포함되게 프로그램된 메모리 셀과 연결되는 페이지 버퍼(400)의 노드(N1)는 '0'이고 노드(N4)는 '1'이다.

상기의 데이터 세팅 이후에, 리프로그램을 위한 데이터를 독출하는 도 5의 단계 S509에 대해서 설명하면 다음과 같다.

먼저 B 셀은 독출전압 TREAD_A, TREAD_B, TREAD_C로 독출해야 하고, A 셀은 독출전압 TREAD_a, TREAD_b, TREAD_c로 독출해야 한다.

B 셀의 독출전압에 비해서 A 셀의 독출전압이 높은 전압을 갖는다.

즉 독출전압의 크기를 비교하면 수학식 1과 같다.

TREAD_A<TREAD_a<TREAD_B<TREAD_b<TREAD_C<TREAD<c

도 7은 도 5의 리프로그램을 위한 데이터 독출 동작을 설명하기 위한 동작 순서도이다.

독출 동작은 크게 두 가지 동작으로 나뉜다. 먼저 TREAD_A, TREAD_B, TREAD_C를 이용해서 데이터를 독출하는 경우에, A 셀에 포함되는 메모리 셀들에 대 한 데이터 독출이 되지 않도록 해야 한다.

그리고 TREAD_a, TREAD_b, TREAD_c로 데이터를 독출할 때 B 셀에 포함되는 메모리 셀들에 대한 데이터 독출이 되지 않도록 한다.

이를 위해서 먼저 비트라인을 프리차지하고, 선택된 메모리 셀의 프로그램 상태에 따른 이벨류에이션(Evaluation)을 한다(S701). 단계S701의 동작은 종래와 동일하다.

이벨류에이션 동작을 하는 동안 이븐 비트라인(BLe)과 센싱노드(SO)는 연결되지 않은 상태이다.

그리고 비트라인의 전압을 센싱하기 위하여, 센싱노드(SO)를 프리차지한다(S703).

센싱노드(SO)가 하이 레벨로 프리차지된 상태에서, 제 1 제어신호(A)가 하이 레벨로 인가된다(S705). 제 1 제어신호(A)가 하이 레벨로 인가되면 NMOS 트랜지스터(471a)는 턴 온 된다.

그리고 노드(N1_N)의 데이터에 따라서 NMOS 트랜지스터(471b)가 턴온 되거나 턴 오프 된다.

A 셀과 연결되는 페이지 버퍼(400)의 노드(N1)는 '0'이고, B 셀과 연결되는 페이지 버퍼(400)의 노드(N1)는 '1'이다.

따라서 A 셀과 연결되는 페이지 버퍼(400)의 노드(N1_N)가 '1'이고 B 셀과 연결되는 페이지 버퍼(400)의 노드(N1_N)가 '0'이 된다.

A 셀과 연결되는 페이지 버퍼(400)의 NMOS 트랜지스터(471b)는 턴 온 되고, B 셀과 연결되는 페이지 버퍼(400)의 NMOS 트랜지스터(471b)는 턴 오프 된다.

따라서 A 셀과 연결되는 페이지 버퍼(400)의 센싱노드(SO)의 전압은 디스차지되고, B 셀과 연결되는 페이지 버퍼(400)의 센싱노드(SO)의 전압은 프리차지 상태가 유지된다.

그리고는 비트라인의 전압을 센싱 하여 그 결과를 제 2 및 제 3 래치(442, 443)에 저장한다(S707).

단계 S701 내지 단계S707은 독출전압을 TREAD_A, TREAD_B, TREAD_C로 변경할 때마다 반복된다. TREAD_A, TREAD_B, TREAD_C를 독출전압으로 하여 데이터를 독출할 때는 비트라인 전압을 센싱하기에 앞서 제 1 제어신호(A)를 하이레벨로 인가한다.

앞서 설명한 바와 같이 제 1 제어신호(A)를 하이 레벨로 인가하면, A 셀과 연결되는 페이지 버퍼(400)의 센싱노드(SO)는 하이 레벨로 유지되므로 비트라인의 전압에 따른 데이터 저장이 가능하다.

그러나 B 셀과 연결되는 페이지 버퍼(400)의 센싱노드(SO)는 디스차지되기 때문에 비트라인의 전압과 관계없이 데이터를 저장하는 것이 불가능하다.

따라서 독출전압 TREAD_A, TREAD_B, TREAD_C로 데이터를 독출할 때, B 셀의 데이터는 독출하지 않는 효과가 있다.

다음으로 독출전압 TREAD_a, TREAD_b, TREAD_c로 데이터를 독출하는 경우에 는 다음과 같다.

비트라인을 프리차지하고, 독출전압 TREAD_a, TREAD_b, TREAD_c를 인가한 상 태에서 이벨류에이션을 하는 동작(S709)은 종래의 독출 동작과 동일하다.

그리고 비트라인 전압을 센싱하기에 앞서, 센싱노드(SO)를 프리차지한다(S711).

센싱노드(SO)를 프리차지한 후에는, 제 2 제어신호(B)를 하이 레벨로 인가한다(S713).

제 2 제어신호(B)가 하이 레벨로 인가되면, NMOS 트랜지스터(472a)가 턴온 된다. NMOS 트랜지스터(472b)는 노드(N4_N)의 데이터에 따라서 턴온 되거나 턴 오프 된다.

A 셀과 연결되는 페이지 버퍼(400)의 노드(N4)는 '1'이고, B 셀과 연결되는 페이지 버퍼(400)의 노드(N4)는 '0'이다.

따라서 A 셀과 연결되는 페이지 버퍼(400)의 노드(N4_N)는 '0'이고, B 셀과 연결되는 페이지 버퍼(400)의 노드(N4_N)는 '1'이다.

즉, A 셀과 연결되는 페이지 버퍼(400)는 센싱노드(SO)가 디스차지되고, B 셀과 연결되는 페이지 버퍼(400)는 센싱노드(SO)가 프리차지 상태로 유지된다.

제 2 제어신호(B)를 하이 레벨로 인가하여 센싱노드(SO)의 전압을 변경한 이후에는, 비트라인과 연결하여 비트라인의 전압을 센싱하고, 센싱결과에 따른 데이터를 제 2 및 제 3 래치(442, 443)에 저장한다(S715).

단계S709 내지 단계S715는 독출전압 TREAD_a, TREAD_b, TREAD_c에 대해서 반복하여 실행된다.

TREAD_a, TREAD_b, TREAD_c로 데이터를 독출할 때는 A 셀과 연결되는 페이지 버퍼(400)의 센싱노드(SO)는 디스차지된다. 따라서 A 셀과 연결되는 페이지 버퍼(400)의 제 2 및 제3 래치(442, 443)는 단계 S707에서 저장한 데이터를 저장한 상태로 변경되지 않는다.

도 7의 동작에 의해서 A 셀과 B 셀을 구분하고 독출전압을 달리하여 데이터를 독출하였다. 그리고 도 5에서 설명한 바와 같이 제 2 및 제 3 래치(442, 443)에 독출된 데이터를 이용한 리프로그램을 하고 PV1, PV2, PV3로 프로그램 검증을 한다.

상기의 리프로그램 동작에 따라서 주변 메모리 셀이 프로그램될 때 커플링 영향을 받았던 메모리 셀의 문턱전압이 보정되고, 실제로 저장하려 했던 데이터가 저장되어 데이터의 신뢰성이 높아진다.

상기의 도 5 내지 도 7에서 설명한 리프로그램 동작은 하나의 비트라인 마다 페이지 버퍼가 연결되는 도 2b의 경우에도 동일하게 적용될 수 있다.

다만 도 2b와 같은 구조에서는 이븐 비트라인(BLe)과 오드 비트라인(BLo)을 구분하지 않기 때문에 프리 프로그램된 페이지에 대한 리프로그램은 상위 워드라인의 MSB 페이지에 대한 프로그램이 끝난 이후에 진행된다.

그리고 제 0 내지 제 31 워드라인(WL0 내지 WL31)을 포함하는 경우에는 제 31 워드라인(WL31)의 MSB 페이지를 프로그램할 때는 PV1, PV2, PV3로 프로그램 검증을 하고, 나머지 워드라인들은 모드 프리 프로그램과 리프로그램이 진행된다.

상기한 본 발명의 실시 예에 따른 리프로그램 방법은 특정 페이지의 상위 비트에 대한 프로그램을 프리 프로그램으로 진행하고, 인접한 메모리 셀의 상위 비트 프로그램이 끝나면, 인접한 메모리 셀이 프로그램된 상태에 따라서 특정 페이지의 데이터를 독출하는 전압을 변경하고, 독출전압을 변경하여 독출된 데이터를 이용하여 리프로그램을 하도록 하는 것이다.

따라서 커플링의 영향을 받는 정도에 따라 문턱전압이 이동하는 정도를 예측하고, 이에 따라서 리프로그램을 수행하므로 데이터의 신뢰성이 높아질 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1a는 본 발명을 설명하기 위한 반도체 메모리 장치를 나타낸다.

도 1b는 도 1a의 메모리 블록과 페이지 버퍼를 나타낸다.

도 2a는 이븐 및 오드 비트라인을 따로 선택하여 프로그램하는 동작을 위해서 페이지를 선택하는 순서를 도시한 블록도이다.

도 2b는 모든 비트라인을 선택하여 프로그램하는 동작을 위해서 페이지를 선택하는 순서를 도시한 블록도이다.

도2c는 도 2a와 같이 페이지 선택되는 경우의 리프로그램 동작을 설명하기 위한 순서도이다.

도 2d와 도 2e는 리프로그램 동작에 의한 메모리 셀들의 문턱전압 변경을 나타내는 도면이다.

도 3a 내지 도 3c는 리프로그램을 위한 독출 동작시의 문제점을 설명하기 위한 도면이다.

도 4a는 본 발명의 실시 예에 따른 페이지 버퍼의 회로를 나타낸다.

도 4b는 도 4a의 페이지 버퍼 회로의 실시 예를 나타낸다.

도 5는 본 발명의 실시 예에 따른 리프로그램 방법을 설명하기 위한 동작 순서도이다.

도 6은 도 5의 페이지 버퍼의 데이터 세팅 동작을 설명하기 위한 순서도이다.

도 7은 도 5의 리프로그램을 위한 데이터 독출 동작을 설명하기 위한 동작 순서도이다.

*도면의 주요 부분의 간단한 설명*

400 : 페이지 버퍼 410 : 비트라인 선택 회로

420 : 프리차지 회로 430 : 전송 회로 그룹

440 : 래치 그룹 450 : 변환 회로 그룹

460 : 센싱회로 470 : 센싱노드 전압 제어회로

Claims (34)

1. 다수의 메모리 셀들이 다수의 비트라인에 연결되는 메모리 블록들;

   상기 하나 이상의 비트라인에 연결된 센싱노드에 연결되고, 제 1 페이지의 프리 프로그램 동작을 위한 제 1 데이터 또는 상기 제 1 페이지 다음으로 선택되는 제 2 페이지의 메인 프로그램 동작을 위한 제 2 데이터를 입력받고, 상기 제 2 데이터가 입력된 경우, 프리 프로그램 동작이 실시된 상기 제 1 페이지의 리프로그램 동작이 완료되기까지 상기 제 2 데이터를 유지하도록 구성된 제 1 래치 그룹;

   상기 센싱노드에 연결되고, 상기 프리 프로그램, 또는 메인 프로그램 동작시에는 상기 제 1 래치 그룹으로부터 상기 제 1 또는 제 2 데이터를 전달받아 상기 프리 프로그램 또는 메인 프로그램을 위해 선택된 비트라인에 제공하고, 상기 리프로그램 동작시에는 리프로그램을 위해 선택된 상기 제 1 페이지로부터 프리 프로그램된 데이터를 독출하여 저장한 후, 저장된 독출 데이터를 상기 리프로그램을 위해 선택된 비트라인에 제공하도록 구성된 제 2 래치 그룹; 및

   복수개의 독출 전압 각각을 이용하여 상기 제 1 페이지로부터 프리 프로그램된 데이터를 독출할 때, 상기 제 1 래치 그룹에 저장된 상기 제 2 데이터에 따라서 상기 센싱노드의 전압을 제어하도록 구성된 센싱노드 전압 제어회로;

   를 포함하는 반도체 메모리 장치.
2. 제 1항에 있어서,

   상기 제 1 래치 그룹은,

   각각의 전송신호에 응답하여 상기 센싱노드에 연결되어 상기 제 1 또는 제 2 데이터를 저장하기 위한 제 1 및 제 4 래치를 포함하는 반도체 메모리 장치.
3. 제 2항에 있어서,

   상기 제 2 래치 그룹은,

   각각의 전송신호에 응답하여 상기 센싱노드에 연결되고, 상기 제 1 래치그룹에서 전달된 상기 제 1 또는 제 2 데이터를 저장하거나, 상기 제 1 페이지로부터 독출되는 프리 프로그램된 데이터를 저장하기 위한 제 2 및 제 3 래치를 포함하는 반도체 메모리 장치.
4. 제 3항에 있어서,

   상기 센싱노드 전압 제어회로는,

   제 1 제어신호에 응답하여 상기 센싱노드와 제 1 노드를 연결하는 제 1 스위칭 소자;

   상기 제 1 래치의 데이터 상태에 따라서 상기 제 1 노드와 접지노드를 연결하는 제 2 스위칭 소자;

   제 2 제어신호에 응답하여 상기 센싱노드와 제 2 노드를 연결하는 제 3 스위칭 소자; 및

   상기 제 4 래치의 데이터 상태에 따라서 상기 제 2 노드와 접지노드를 연결하는 제 4 스위칭 소자를 포함하는 반도체 메모리 장치.
5. 제 4항에 있어서,

   데이터 독출 동작시에 상기 제 1 또는 제 2 제어신호를 출력하는 제어로직을 더 포함하고,

   상기 제어로직은 상기 제 1 페이지로부터 프리 프로그램된 데이터를 독출할 때, 비트라인 이벨류에이션이 종료된 후, 상기 센싱노드를 프리차지한 상태에서 상기 제 1 또는 제 2 제어신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
6. 삭제
7. 제 1 메모리 셀들의 상위 비트 페이지를 선택하여 상기 제1 메모리 셀들의 문턱전압을 타겟전압보다 낮은 전압으로 프리 프로그램 및 검증하는 단계;

   제 1 메모리 셀들과 인접한 제 2 메모리 셀들의 상위 비트 페이지를 선택하여 상기 제 2 메모리 셀들의 문턱전압을 상기 타겟전압으로 프로그램 및 검증하는 단계;

   상기 제 1 메모리 셀들의 상위 비트 페이지를 선택하여 데이터를 독출하는 독출 단계; 및

   상기 독출된 데이터를 이용하여 상기 제 1 메모리 셀들의 문턱전압을 상기 타겟전압으로 리프로그램 및 검증하는 단계

   를 포함하는 반도체 메모리 장치의 동작 방법.
8. 제 7항에 있어서,

   상기 독출 단계에서,

   상기 제 2 메모리 셀들의 문턱전압에 따라서 상기 제 1 메모리 셀들을 제 1 메모리 셀 그룹과 제 2 메모리 셀 그룹으로 구분하는 단계;

   제 1 독출전압들을 이용하여 상기 제 1 메모리 셀 그룹에 저장된 데이터를 독출하는 제 1 독출 단계; 및

   상기 제 1 독출전압들보다 높은 제 2 독출전압들을 이용하여 상기 제 2 메모리 셀 그룹에 저장된 데이터를 독출하는 제 2 독출 단계를 포함하는 반도체 메모리 장치의 동작 방법.
9. 제 8항에 있어서,

   상기 제 1 독출 단계에서 상기 제 1 메모리 셀 그룹에서 독출되는 데이터만 저장하고,

   상기 제 2 독출 단계에서 상기 제 2 메모리 셀 그룹에서 독출되는 데이터만 저장하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
10. 하위 비트에 대한 프로그램이 진행된 제 1 메모리 셀들의 상위 비트 페이지를 선택하여 상기 제 1 메모리 셀들의 문턱전압이 타겟전압보다 낮은 전압으로 변경되도록 프리 프로그램및 검증을 하는 프리프로그램 및 검증 단계;

    상기 제 1 메모리 셀들에 인접하고, 하위 비트에 대한 프로그램이 진행된 제 2 메모리 셀들의 상위 비트 페이지를 선택하여 상기 제 2 메모리 셀들의 문턱전압이 타겟 전압으로 변경되게 하는 프로그램 및 검증을 수행하는 프로그램 및 검증 단계;

    상기 제 1 메모리 셀들의 상위 비트 페이지를 선택하여 제 1 독출전압 그룹 또는 제 2 독출전압 그룹을 이용한 데이터 독출을 할 때, 상기 제 1 메모리 셀들 각각에 인접하는 상기 제 2 메모리 셀들에 프로그램된 데이터에 따라서 상기 제 1 메모리 셀 들을 상기 제 1 독출전압 그룹으로 독출해야 하는 제 1 메모리 셀 그룹과, 상기 제 2 독출전압 그룹으로 데이터를 독출해야 하는 제 2 메모리 셀 그룹으로 구분하여 데이터를 독출하는 데이터 독출 단계; 및

    상기 독출된 데이터를 이용하여 상기 제 1 메모리 셀의 상위 비트 페이지를 리프로그램하여, 상기 제 1 메모리 셀들의 문턱전압이 상기 타겟 전압으로 변경되게 하는 리프로그램 및 검증을 수행하는 리프로그램 및 검증 단계

    를 포함하는 반도체 메모리 장치의 동작 방법.
11. 제 10항에 있어서,

    상기 제 2 메모리 셀들은 상기 제 1 메모리 셀들과 동일한 워드라인에 연결되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
12. 제 10항에 있어서,

    상기 제 2 메모리 셀들의 상위비트 페이지에 대한 프로그램이 완료되면, 상기 제 2 메모리 셀들의 문턱전압은 제 1 내지 제 4 문턱전압 분포 중 하나에 포함되고,

    상기 제 1 문턱전압 분포에서 제 4 문턱전압 분포까지 순서대로 전압 레벨이 높아지는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
13. 제 10항에 있어서,

    상기 제 2 메모리 셀들의 상위비트 페이지에 대한 프로그램이 완료되면, 상기 제 2 메모리 셀들에 저장된 데이터가 각각의 메모리 셀이 연결되는 비트라인을 통해서 연결된 페이지 버퍼의 제 1 및 제 4 래치에 유지되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
14. 제 13항에 있어서,

    상기 데이터 독출 단계에서,

    상기 페이지 버퍼의 제 1 및 제 4 래치에 저장되어 있는 데이터를 이용하여, 상기 제 2 메모리 셀들의 문턱전압이 포함되는 문턱전압 분포를 구분하는 단계;

    상기 제 1 및 제 4 래치에 저장된 데이터를 상기 제 1 또는 제 2 메모리 셀 그룹을 구분하기 위한 데이터로 변경하는 데이터 세팅 단계;

    상기 제 2 메모리 셀들의 문턱전압이 상기 제 1 및 제 3 문턱전압에 포함되는 경우에, 해당 제 2 메모리 셀들과 인접한 상기 제 1 메모리 셀 그룹만 제 1 독출전압 그룹을 이용하여 데이터를 독출하고 상기 페이지 버퍼의 제 2 및 제 3 래치에 저장하는 제 1 독출 단계; 및

    상기 제 2 메모리 셀들의 문턱전압이 상기 제 2 및 제 4 문턱전압에 포함되는 경우에, 해당 제 2 메모리 셀들과 인접한 상기 제 2 메모리 셀 그룹만 제 2 독출전압 그룹을 이용하여 데이터를 독출하고 상기 페이지 버퍼의 제 2 및 제 3 래치 에 저장하는 제 2 독출 단계

    를 포함하는 반도체 메모리 장치의 동작 방법.
15. 제 14항에 있어서,

    상기 데이터 세팅 단계는,

    상기 제 1 및 제 4 래치에 저장된 데이터가 동일한 경우, 상기 제 2 래치의 데이터를 '1'로 설정하고, 상기 1 및 제 4 래치에 저장된 데이터가 서로 다른 경우 상기 제 2 래치의 데이터를 '0'으로 설정하는 단계; 및

    상기 제 2 래치의 데이터를 상기 1 래치로 전달하고, 상기 제 3 래치의 데이터를 반전하여 상기 제 4 래치로 전달하는 단계

    를 포함하는 반도체 메모리 장치의 동작 방법.
16. 제 15항에 있어서,

    상기 제 1 독출 단계에서,

    상기 비트라인들을 프리차지하는 비트라인 프리차지 단계;

    상기 비트라인들과 상기 페이지 버퍼의 센싱노드 간의 연결을 차단하고, 상기 제 1 메모리 셀들이 연결되는 워드라인에 제 1 독출전압 그룹 중 하나를 인가하고, 나머지 워드라인에 패스전압을 인가한 상태에서 상기 비트라인들의 전압을 변경시키거나, 유지시키는 이벨류에이션 수행 단계;

    상기 센싱노드를 프리차지하는 센싱노드 프리차지 단계;

    상기 페이지 버퍼의 제 1 래치에 저장된 데이터에 따라서 상기 센싱노드의 전압을 유지시키거나, 디스차지하는 센싱노드 전압 제어단계; 및

    상기 비트라인들과 상기 센싱노드를 연결하여 상기 비트라인의 전압을 센싱하고, 센싱결과에 따라 상기 제 2 및 제 3 래치에 데이터를 저장하는 비트라인 전압 센싱 및 데이터 저장 단계를 포함하는 반도체 메모리 장치의 동작 방법.
17. 제 16항에 있어서,

    상기 제 1 독출전압 그룹에 포함되는 모든 전압들에 대하여 상기의 비트라인 프리차지 단계와, 이벨류에이션 수행 단계와, 센싱노드 프리차지 단계와, 상기 센싱노드 전압 제어 단계 및 상기 비트라인 전압 센싱 및 데이터 저장 단계를 반복하여 수행하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
18. 제 15항에 있어서,

    상기 제 2 독출 단계에서,

    상기 비트라인들을 프리차지하는 비트라인 프리차지 단계;

    상기 비트라인들과 상기 페이지 버퍼의 센싱노드 간의 연결을 차단하고, 상기 제 1 메모리 셀들이 연결되는 워드라인에 제 1 독출전압 그룹 중 하나를 인가하고, 나머지 워드라인에 패스전압을 인가한 상태에서 상기 비트라인들의 전압을 변경시키거나, 유지시키는 이벨류에이션 수행 단계;

    상기 센싱노드를 프리차지하는 센싱노드 프리차지 단계;

    상기 페이지 버퍼의 제 4 래치에 저장된 데이터에 따라서 상기 센싱노드의 전압을 유지시키거나, 디스차지하는 센싱노드 전압 제어단계; 및

    상기 비트라인들과 상기 센싱노드를 연결하여 상기 비트라인의 전압을 센싱하고, 센싱결과에 따라 상기 제 2 및 제 3 래치에 데이터를 저장하는 비트라인 전압 센싱 및 데이터 저장 단계를 포함하는 반도체 메모리 장치의 동작 방법.
19. 제 18항에 있어서,

    상기 제 2 독출전압 그룹에 포함되는 모든 전압들에 대하여 상기의 비트라인 프리차지 단계와, 이벨류에이션 수행 단계와, 센싱노드 프리차지 단계와, 상기 센싱노드 전압 제어 단계 및 상기 비트라인 전압 센싱 및 데이터 저장 단계를 반복하여 수행하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
20. 하위 비트에 대한 프로그램이 진행된 제 1 메모리 셀들의 상위 비트 페이지를 선택하여 상기 제 1 메모리 셀들의 문턱전압이 타겟전압보다 낮은 전압으로 변경되게 하는 프리 프로그램및 검증을 하는 제 1 프리프로그램 및 검증 단계;

    상기 제 1 메모리 셀들에 인접하고, 하위 비트에 대한 프로그램이 진행된 제 2 메모리 셀들의 상위 비트 페이지를 선택하여 상기 프리 프로그램 및 검증을 하는 제 2 프리 프로그램 및 검증 단계;

    상기 제 1 메모리 셀들의 상위 비트 페이지를 선택하여 제 1 독출전압 그룹 또는 제 2 독출전압 그룹을 이용한 데이터 독출을 할 때, 상기 제 1 메모리 셀들 각각에 인접하는 상기 제 2 메모리 셀들에 프로그램된 데이터에 따라서 상기 제 1 메모리 셀 들을 상기 제 1 독출전압 그룹으로 독출해야 하는 제 1 메모리 셀 그룹과, 상기 제 2 독출전압 그룹으로 데이터를 독출해야 하는 제 2 메모리 셀 그룹으로 구분하여 데이터를 독출하는 데이터 독출 단계; 및

    상기 독출된 데이터를 이용하여 상기 제 1 메모리 셀의 상위 비트 페이지를 리프로그램하여, 상기 제 1 메모리 셀들의 문턱전압이 상기 타겟 전압으로 변경되게 하는 리프로그램 및 검증을 수행하는 리프로그램 및 검증 단계

    를 포함하는 반도체 메모리 장치의 동작 방법.
21. 제 20항에 있어서,

    상기 제 2 메모리 셀들은 상기 제 1 메모리 셀들과 동일한 비트라인에 연결되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
22. 제 21항에 있어서,

    상기 제 2 프리 프로그램 및 검증이 완료되면, 상기 제 2 메모리 셀들의 문턱전압은 제 1 내지 제 4 문턱전압 분포 중 하나에 포함되고,

    상기 제 1 문턱전압 분포에서 제 4 문턱전압 분포까지 순서대로 전압 레벨이 높아지는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
23. 제 22항에 있어서,

    상기 제 2 프리 프로그램 및 검증이 완료되면, 상기 제 2 메모리 셀들에 프로그램된 데이터가 상기 비트라인을 통해서 연결된 페이지 버퍼의 제 1 및 제 4 래치에 유지되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
24. 제 23항에 있어서,

    상기 데이터 독출 단계에서,

    상기 페이지 버퍼의 제 1 및 제 4 래치에 저장되어 있는 데이터를 이용하여, 상기 제 2 메모리 셀들의 문턱전압이 포함되는 문턱전압 분포를 구분하는 단계;

    상기 제 1 및 제 4 래치에 저장된 데이터를 상기 제 1 또는 제 2 메모리 셀 그룹을 구분하기 위한 데이터로 변경하는 데이터 세팅 단계;

    상기 제 2 메모리 셀들의 문턱전압이 상기 제 1 및 제 3 문턱전압에 포함되는 경우에, 해당 제 2 메모리 셀들과 인접한 상기 제 1 메모리 셀 그룹만 제 1 독출전압 그룹을 이용하여 데이터를 독출하고 상기 페이지 버퍼의 제 2 및 제 3 래치에 저장하는 제 1 독출 단계; 및

    상기 제 2 메모리 셀들의 문턱전압이 상기 제 2 및 제 4 문턱전압에 포함되는 경우에, 해당 제 2 메모리 셀들과 인접한 상기 제 2 메모리 셀 그룹만 제 2 독출전압 그룹을 이용하여 데이터를 독출하고 상기 페이지 버퍼의 제 2 및 제 3 래치에 저장하는 제 2 독출 단계

    를 포함하는 반도체 메모리 장치의 동작 방법.
25. 제 24항에 있어서,

    상기 데이터 세팅 단계는,

    상기 제 1 및 제 4 래치에 저장된 데이터가 동일한 경우, 상기 제 2 래치의 데이터를 '1'로 설정하고, 상기 1 및 제 4 래치에 저장된 데이터가 서로 다른 경우 상기 제 2 래치의 데이터를 '0'으로 설정하는 단계; 및

    상기 제 2 래치의 데이터를 상기 1 래치로 전달하고, 상기 제 3 래치의 데이터를 반전하여 상기 제 4 래치로 전달하는 단계

    를 포함하는 반도체 메모리 장치의 동작 방법.
26. 제 25항에 있어서,

    상기 제 1 독출 단계에서,

    상기 비트라인들을 프리차지하는 비트라인 프리차지 단계;

    상기 비트라인들과 상기 페이지 버퍼의 센싱노드 간의 연결을 차단하고, 상기 제 1 메모리 셀들이 연결되는 워드라인에 제 1 독출전압 그룹 중 하나를 인가하고, 나머지 워드라인에 패스전압을 인가한 상태에서 상기 비트라인들의 전압을 변경시키거나, 유지시키는 이벨류에이션 수행 단계;

    상기 센싱노드를 프리차지하는 센싱노드 프리차지 단계;

    상기 페이지 버퍼의 제 1 래치에 저장된 데이터에 따라서 상기 센싱노드의 전압을 유지시키거나, 디스차지하는 센싱노드 전압 제어단계; 및

    상기 비트라인들과 상기 센싱노드를 연결하여 상기 비트라인의 전압을 센싱하고, 센싱결과에 따라 상기 제 2 및 제 3 래치에 데이터를 저장하는 비트라인 전압 센싱 및 데이터 저장 단계를 포함하는 반도체 메모리 장치의 동작 방법.
27. 제 26항에 있어서,

    상기 제 1 독출전압 그룹에 포함되는 모든 전압들에 대하여 상기의 비트라인 프리차지 단계와, 이벨류에이션 수행 단계와, 센싱노드 프리차지 단계와, 상기 센싱노드 전압 제어 단계 및 상기 비트라인 전압 센싱 및 데이터 저장 단계를 반복하여 수행하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
28. 제 25항에 있어서,

    상기 제 2 독출 단계에서,

    상기 비트라인들을 프리차지하는 비트라인 프리차지 단계;

    상기 비트라인들과 상기 페이지 버퍼의 센싱노드 간의 연결을 차단하고, 상기 제 1 메모리 셀들이 연결되는 워드라인에 제 1 독출전압 그룹 중 하나를 인가하고, 나머지 워드라인에 패스전압을 인가한 상태에서 상기 비트라인들의 전압을 변경시키거나, 유지시키는 이벨류에이션 수행 단계;

    상기 센싱노드를 프리차지하는 센싱노드 프리차지 단계;

    상기 페이지 버퍼의 제 4 래치에 저장된 데이터에 따라서 상기 센싱노드의 전압을 유지시키거나, 디스차지하는 센싱노드 전압 제어단계; 및

    상기 비트라인들과 상기 센싱노드를 연결하여 상기 비트라인의 전압을 센싱하고, 센싱결과에 따라 상기 제 2 및 제 3 래치에 데이터를 저장하는 비트라인 전압 센싱 및 데이터 저장 단계를 포함하는 반도체 메모리 장치의 동작 방법.
29. 제 28항에 있어서,

    상기 제 2 독출전압 그룹에 포함되는 모든 전압들에 대하여 상기의 비트라인 프리차지 단계와, 이벨류에이션 수행 단계와, 센싱노드 프리차지 단계와, 상기 센싱노드 전압 제어 단계 및 상기 비트라인 전압 센싱 및 데이터 저장 단계를 반복하여 수행하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
30. 제 21항에 있어서,

    상기 제 1 메모리 셀의 상위 비트 페이지에 대한 리프로그램 및 검증이 완료된 후에,

    상기 제 2 메모리 셀에 인접한 제 3 메모리 셀의 상위 비트 페이지를 선택하여 프리 프로그램을 수행하고, 상기 제 1 검증전압 그룹을 이용하여 검증을 수행하는 제 3 프리 프로그램 및 검증 단계;

    상기 제 2 메모리 셀들의 상위 비트 페이지를 선택하여 제 1 독출전압 그룹 또는 제 2 독출전압 그룹을 이용한 데이터 독출을 할 때, 상기 제 2 메모리 셀들 각각에 인접하는 상기 제 3 메모리 셀들에 프로그램된 데이터에 따라서 상기 제 2 메모리 셀 들을 상기 제 1 독출전압 그룹으로 독출해야 하는 제 1 메모리 셀 그룹과, 상기 제 2 독출전압 그룹으로 데이터를 독출해야 하는 제 2 메모리 셀 그룹으 로 구분하여 데이터를 독출하는 데이터 독출 단계; 및

    상기 독출된 데이터를 이용하여 상기 제 2 메모리 셀의 상위 비트 페이지를 리프로그램하고, 상기 제 2 검증전압 그룹을 이용하여 상기 리프로그램에 검증을 수행하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
31. 다수의 메모리 셀들이 다수의 비트라인에 연결되는 메모리 블록들;

    상기 하나 이상의 비트라인에 연결된 센싱노드에 연결되며, 각각의 전송신호에 응답하여 상기 센싱노드에 연결되는 제 1 및 제 4 래치를 포함하고, 상기 비트라인에 연결된 메모리 셀들에 프로그램할 데이터가 저장되는 제 1 래치 그룹;

    각각의 전송신호에 응답하여 상기 센싱노드에 연결되고, 상기 제 1 래치그룹에서 전달된 데이터를 상기 비트라인에 연결되는 메모리 셀들의 프로그램할 때 사용되는 제 2 및 제 3 래치를 포함하는 제 2 래치 그룹; 및

    상기 제 1 래치 그룹에 저장된 데이터 상태에 따라서, 상기 센싱노드의 전압을 제어하는 센싱노드 전압 제어회로;

    를 포함하는 반도체 메모리 장치.
32. 제 31항에 있어서,

    상기 센싱노드 전압 제어회로는,

    제 1 제어신호에 응답하여 상기 센싱노드와 제 1 노드를 연결하는 제 1 스위칭 소자;

    상기 제 1 래치의 데이터 상태에 따라서 상기 제 1 노드와 접지노드를 연결하는 제 2 스위칭 소자;

    제 2 제어신호에 응답하여 상기 센싱노드와 제 2 노드를 연결하는 제 3 스위칭 소자; 및

    상기 제 4 래치의 데이터 상태에 따라서 상기 제 2 노드와 접지노드를 연결하는 제 4 스위칭 소자를 포함하는 반도체 메모리 장치.
33. 제 32항에 있어서,

    데이터 독출 동작시에 상기 제 1 또는 제 2 제어신호를 출력하는 제어로직을 더 포함하고,

    상기 제어로직은 데이터 독출 동작에서 비트라인 이벨류에이션이 종료된 후, 상기 센싱노드를 프리차지한 상태에서 상기 제 1 또는 제 2 제어신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
34. 제 33항에 있어서,

    상기 제어로직은 상기 제 1 또는 제 2 제어신호를 리프로그램을 위해서 선택되는 페이지에 대한 데이터 독출 동작에서 출력하는 것을 특징으로 하는 반도체 메모리 장치.

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