KR101067969B1 - 자체 정렬 상변화 재료층을 이용한 상변화 메모리 소자와 그 제조 및 이용 방법 - Google Patents

자체 정렬 상변화 재료층을 이용한 상변화 메모리 소자와 그 제조 및 이용 방법 Download PDF

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Abstract

상변화 메모리 소자 및 그 형성 방법이다. 메모리 소자는 제1 전극을 지지하는 기판을 포함한다. 절연 재료 요소가 제1 전극 위에 위치되며, 상변화 재료층이 제1 전극 위에 형성되고 절연 재료 요소를 에워싸서, 상변화 재료층은 제1 전극과 전기 통신되는 저면을 갖는다. 메모리 소자는 또한 상변화 재료층의 상부면과 전기 통신하는 제2 전극을 갖는다.

Description

자체 정렬 상변화 재료층을 이용한 상변화 메모리 소자와 그 제조 및 이용 방법 {PHASE CHANGE MEMORY ELEMENTS USING SELF-ALIGNED PHASE CHANGE MATERIAL LAYERS AND METHODS OF MAKING AND USING SAME}
본 발명은 반도체 장치에 관한 것으로, 특히 상변화(phase change) 메모리 소자와 그 형성 및 이용 방법에 관한 것이다.
비휘발성 메모리는 전력 공급 없이 데이터를 유지시키는 그 능력으로 인해 직접 회로의 중요한 소자이다. 상변화 재료는 비휘발성 메모리 셀에 사용하기 위해 연구되었다. 상변화 메모리 소자는 비결정상(amorphous phase) 및 결정상(crystalline phase) 사이를 안정적으로 변이시킬 수 있는, 칼코겐화물(chalcogenide) 합금과 같은, 상변화 재료를 포함한다. 각 상은 특정 저항 상태를 나타내고 저항 상태는 메모리 소자의 논리 값을 특징짓는다. 특히, 비결정 상태는 상대적으로 높은 저항을 나타내고, 결정 상태는 상대적으로 낮은 저항을 나타낸다.
도 1A 및 1B에 예시된, 종래의 상변화 메모리 소자(1)는, 유전체 재료(6)에 의해 지지되는, 제1 및 제2 전극(2, 4) 사이의 상변화 재료층(8)을 갖는다. 상변화 재료(8)는 제1 및 제2 전극(2, 4)에 의해 인가되는 전류량에 따른 특정 저항 상 태로 설정된다. 비결정 상태(도 1B)를 획득하기 위해서, 제1 기간 동안 상대적으로 높은 쓰기 전류 펄스(리셋 펄스)가 종래의 상변화 메모리 소자(1)를 통해 인가되어 제1 전극(2)을 덮고 있는 상변화 재료(8)의 적어도 일부를 융해시킨다. 전류가 제거되고 상변화 재료(8)는 유리 전이 온도(glass transition temperature) 아래의 온도로 신속히 냉각하여, 제1 전극(2)을 덮고 있는 상변화 재료(8)의 일부가 비결정상을 갖는 결과를 가져온다. 결정 상태(도 1A)를 획득하기 위해서, 제2 기간(일반적으로, 제1 기간과 비결정 상변화 재료의 결정화 시간보다 더 오래 계속되는) 동안에 더 낮은 쓰기 전류 펄스(설정 펄스)가 종래의 상변화 메모리 소자(1)에 인가되어 상변화 재료(8)의 비결정 부분을 그 융점 아래의 하지만 그 결정화 온도 위의 온도로 가열시킨다. 이것은 상변화 재료(8)의 비결정 부분으로 하여금, 일단 전류가 제거되고 종래의 상변화 메모리 소자(1)가 냉각되면 유지되는 결정상으로 재결정화되게 한다. 상변화 메모리 소자(1)는, 상변화 재료(8)의 상 상태를 변화시키지 않는 읽기 전압을 인가하는 것에 의해 읽혀진다.
비휘발성 메모리의 인기 있는 특징은 저전력 소비이다. 종종, 하지만, 종래의 상변화 메모리 소자는 큰 동작 전류를 요구한다. 따라서, 감소된 전류 요구를 갖는 상변화 메모리 소자를 제공하는 것이 바람직하다. 상변화 메모리 소자에 있어서는, 상변화 재료를 그 융점의 범위를 넘어서 가열하고 그것을 비결정 상태로 냉각시킬 전류 밀도를 갖는 것이 필요하다. 전류 밀도를 증가시키는 한 방법은 제1 전극의 크기를 감소시키는 것이다. 이들 방법은 상변화 재료에 접속하는 제1 전극의 전류 밀도를 최대화시킨다. 이들 종래의 해결책들이 일반적으로는 성공적이 지만, 상변화 메모리 소자의 전체 전류를 더 감소시켜서, 특정 어플리케이션의 전력 소비를 감소시키는 것이 바람직하다.
상변화 메모리의 다른 요구되는 특성은 그 전환 신뢰성 및 일관성이다. 제한되지 않는 상변화 재료의 프로그램 가능 영역을 갖고, 상변화 재료의 비결정 부분과 결정 부분 사이의 접촉면과 옆으로 연장할 수 있는 자유를 갖는 종래의 상변화 메모리 소자(예컨대, 도 1A 및 도 1B의 상변화 메모리 소자(1))는 신뢰성 이슈를 유발할 수 있다. 제안된 발명은 셀을 제한하여 결정상으로부터 비결정상으로 변화하는 동안에 옆으로의 연장할 수 있는 능력 또는 부주의한 고장을 감소시킨다.
본 발명의 모범적인 실시예는 상변화 메모리 소자 및 그 형성 방법을 제공한다. 모범적인 메모리 소자는 제1 전극을 지지하는 기판을 포함한다. 절연 재료 요소가 제1 전극 위에 위치되며, 상변화 재료층이 제1 전극 위에 형성되고 절연 재료 요소를 에워싸서, 상변화 재료층은 제1 전극과 전기 통신되는 저면을 갖는다. 메모리 소자는 또한 상변화 재료층의 상부면과 전기 통신하는 제2 전극을 갖는다.
본 발명의 상기 및 다른 장점과 특징은 첨부 도면을 참조하여 후술되는 모범적인 실시예들의 상세한 설명으로부터 더욱 명백해질 것이다.
도 1A~1B는 종래의 상변화 메모리 소자를 예시한다.
도 2A~2B는, 각각, 본 발명의 모범적인 실시예에 따라 구성된 상변화 메모리 소자의 부분적인 단면도 및 부분적인 탑 다운도(top-down view)를 예시한다.
도 3A 내지 5B는 도 2A 및 2B의 상변화 메모리 소자를 제조하는 모범적인 방법의 부분적인 단면도 및 부분적인 탑 다운도를 예시한다.
도 6A~6B는, 각각, 본 발명의 모범적인 제2 실시예에 따라 구성된 상변화 메모리 소자의 부분적인 단면도 및 부분적인 탑 다운도를 예시한다.
도 7A 내지 8B는 도 6A 및 6B의 상변화 메모리 소자를 제조하는 모범적인 방법의 부분적인 단면도 및 부분적인 탑 다운도를 예시한다.
도 9A~9B는, 각각, 본 발명의 모범적인 제3 실시예에 따라 구성된 어레이 상변화 메모리 소자의 부분적인 단면도 및 부분적인 탑 다운도를 예시한다.
도 10A~10B는, 각각, 본 발명의 모범적인 제4 실시예에 따라 구성된 어레이 상변화 메모리 소자의 부분적인 단면도 및 부분적인 탑 다운도를 예시한다.
도 11A 내지 11E는 본 발명의 모범적인 제5 실시예에 따라 구성된 어레이 상변화 메모리 소자 및 모범적인 제5 실시예를 제조하는 모범적인 방법의 부분적인 단면도 및 부분적인 탑 다운도를 예시한다.
도 12는 본 발명의 모범적인 실시예에 따라 구성된 상변화 메모리 소자를 통합한 메모리 장치를 갖는 프로세서 시스템의 블록도이다.
하기의 상세한 설명에서는, 본 발명의 다양한 특정 실시예들이 언급된다. 이들 실시예들은 당업자로 하여금 본 발명을 실시하기에 충분하도록 상세히 기술되었다. 다른 실시예들이 채용될 수 있고, 본 발명의 사상 또는 권리 범위로부터 벗어남 없이 구조적, 논리적, 전기적 변형들이 만들어질 수 있다는 것이 이해된다.
하기의 상세한 설명에서 사용되는“기판”이라는 용어는, 노출된 기판 표면을 갖는 반도체 기판을 포함하지만, 이에 한정되지 않는 어떠한 지지 구조물도 포함할 수 있다. 반도체 기판은, 실리콘, 실리콘-온-인슐레이터(SOI), 실리콘-온-사파이어(SOS), 도핑 및 언도핑된(undoped) 반도체, 베이스 반도체 기초에 의해 지지되는 실리콘의 에피택시얼(epitaxial) 층, 및 실리콘 이외의 반도체로 이루어진 것들을 포함하는 다른 반도체 구조물을 포함하는 것으로 이해되어야 한다. 하기의 상세한 설명에서 반도체 기판 또는 웨이퍼에 대해 언급할 때, 베이스 반도체 또는 기초의 내부 및 상부에 영역 또는 접합을 형성하기 위해 종전의 처리 공정들이 활용되었을 수 있다. 또한, 기판은 반도체 기반일 필요는 없고, 금속, 합금, 유리, 폴리머, 세라믹, 및 당업계에 주지된 여타 지지되는 재료를 포함하지만 이에 한정되지는 않는 집적 회로를 지지하기 위해 적합한 어떠한 지지 구조물도 될 수 있다.
이제 본 발명은 모범적인 실시예들을 예시하고 전체에 걸쳐 동일 참조 번호가 동일 특징물을 나타내는 도면들을 참조하여 설명된다. 도 2A 및 2B는 본 발명에 따라 구성된 상변화 메모리 소자(100)의 모범적인 실시예를 예시한다.
상변화 메모리 소자(100)는, 그 위에 형성된 제1 유전체 층(12)을 갖는 기판(10)과, 제1 유전체 층(12) 내의 비어(via)(24)에 형성된 제1 전극(14)을 포함한다. 상변화 메모리 소자(100)는 또한 제1 전극(14) 위에 그리고, 질화물 요소(16)를 에워싸는 상변화 재료층(18) 내에 형성되는 질화물 요소(16)를 포함한다. 상변화 재료층(18)은 제2 유전체 층(20)에 의해 그 자체가 에워싸인다. 도 2A의 상변화 메모리 소자(100)는 또한, 질화물 요소(16)의 위에 형성되고 상변화 재료층(18) 과 전기 통신하는 제2 전극(22)을 포함한다.
도 2B는 도 2A의 상변화 메모리 소자(100)의 부분적인 탑 다운도를 예시한다. 예시된 바와 같이, 상변화 재료층(18)은 질화물 요소(16)를 에워싼다. 질화물 요소(16)와 상변화 재료층(18)은 제1 전극(14) 위에 형성되어, 상변화 재료층(18)이 제1 전극(14)과 전기 통신된다(도 2A). 제1 전극(14)은 제1 유전체 층(12)의 비어(24) 내에 형성된다.
동작 시에, 도 2A 및 2B의 상변화 메모리 소자(100)는, 상변화 재료층(18)과 제1 전극(14) 사이의 감소된 접촉 면적이 감소된 체적의 프로그램 가능 상변화 재료층(18)을 초래하기 때문에, 종래의 상변화 메모리 소자보다 더 적은 전류를 요구하는(그리고, 따라서, 더 적은 전력을 소비하는) 장점을 갖는다. 예시된 상변화 재료층(18)의 프로그램 가능 체적의 상을 결정에서 비결정으로 변화시키는데 필요한 전류는 상변화 재료층(18)과 제1 및 제2 전극(14, 22) 사이의 감소된 접촉 면적으로 인해 감소된다.
예를 들어, 종래의 상변화 메모리 소자(예컨대, 도 1의 종래의 상변화 메모리 소자(1))는 일반적으로, 약 2.2 × 105 nm3의 체적을 초래하는 약 75nm 의 직경과 약 50nm의 높이를 갖는 프로그램 가능 체적을 가진 상변화 재료층을 갖는다. 약 75nm의 직경의 접촉 면적(4.4 × 103 nm2)과 2.2 × 105 nm3의 체적을 갖는 상변화 재료층을 리셋시키는데 필요한 전류는 대략 2mA이다.
그에 반해서, 도 2A 및 2B의 상변화 메모리 소자(100)는, 상변화 재료층(18) 의 두께(t)(도 4A)가 약 5nm이고 높이(h)(도 4A)가 도 1의 상변화 메모리 소자(1)의 프로그램 가능 체적과 동일한 경우에, 5.9 × 104 nm3의 프로그램 가능 체적을 갖는 상변화 재료층(18)을 가질 수 있다. 도 2A 및 2B의 상변화 메모리 소자(100)는 종래의 상변화 메모리 소자의 프로그램 가능 체적의 거의 1/4의 프로그램 가능 체적을 갖는다. 또한, 접촉 면적이, 종래의 상변화 재료층(예컨대, 도 1A 및 1B의 상변화 재료층(8))이 제1 및 제2 전극(2, 4)(도 1A 및 1B)과 갖는 접촉 면적의 1/4로 감소된다. 상변화 재료의 접촉 면적과 프로그램 가능 체적의 감소는 상변화 재료층(18)을 리셋시키는데 필요한 전력과 전류량의 감소를 초래한다. 예를 들어, 1.2 × 103 nm2의 접촉 면적과 5.9 × 104 nm3의 체적을 갖는 상변화 재료층(18)을 리셋시키는데 필요한 전류는, 종래의 상변화 메모리 소자의 상변화 재료를 리셋시키는데 필요한 2mA에 비해서, 대략 0.5mA이고, 전력 소비도 종래의 상변화 메모리 소자의 1/4로 감소된다.
상변화 메모리 소자의 스케일링(scaling)은 리셋 전류가 상변화 재료와 제1 및 제2 전극(예컨대, 도 2A의 제1 및 제2 전극(14, 22)) 사이의 접촉 면적에 대략적으로 비례한다는 것을 나타낸다. 따라서, 상변화 재료층(18)이 질화물 요소(16)를 에워싸도록 증착됨으로써, 제1 및 제2 전극(14, 22)과 접촉되는 상변화 재료층(18)의 접촉 면적을 질화물 요소(16)가 마련되지 않는 경우보다 더 작아지게 하고, 상변화 재료의 감소된 체적을 유지시키는 한편, 접촉 면적이 상변화 재료층(18)의 두께에 선형적으로 좌우되며, 상변화 재료의 증착을 통해 정밀하게 제어 될 수 있다.
도 3A 내지 5B는 도 2A 및 2B에 예시된 상변화 메모리 소자(100)를 제조하는 모범적인 방법을 예시한다. 기존 동작의 결과를 논리적으로 요구하는 것들을 제외하고, 이 명세서에 기술된 어떠한 동작에 대해서도 특정 순서는 요구되지 않는다. 따라서, 하기의 동작들이 특정 순서로 형성되는 것으로 기술되었지만, 순서는 모범예일 뿐이고 필요에 따라 바뀔 수 있다. 단일 상변화 메모리 소자(100)의 형성이 도시되었지만, 상변화 메모리 소자(100)는 동시에 형성될 수 있는 메모리 소자들의 어레이에서의 하나의 메모리 소자일 수 있다는 것을 이해해야 한다.
도 3A 및 3B는, 각각, 중간 구조물(100a)의 부분적인 단면도와 부분적인 탑 다운도를 예시한다. 중간 구조물(100a)은 기판(10) 위에 제1 유전체 층(12)을 마련하는 것에 의해 형성된다. 제1 유전체 층(12)은 일반적으로, 그 안쪽에 제1 전극(14)이 형성된 비어(24)(도 2B)를 생성하도록 에칭된다. 제1 전극(14)은, 특히, 티타늄-질화물(TiN), 티타늄-알루미늄-질화물(TiAlN), 티타늄-텅스텐(TiW), 백금(Pt), 또는 텅스텐(W)과 같은, 어떠한 적합한 전도성 재료로도 형성될 수 있다.
질화물 요소 전구체(precursor) 층은 질화물 요소(16)를 제조하도록 형성 및 에칭된다. 질화물 요소(16)는, 하기에서 논의되는 상변화 재료 증착의 스텝 커버리지(step coverage)를 개선시키기 위해, 경사진 측벽 영역(16b)을 갖는 실제적으로 원반상(disk-like)의 탑 다운(top-down) 형태(도 3B 참조)를 갖도록 패턴 형성될 수 있다. 요소(16)가 질화물로 형성될 지라도, 다른 재료들로도 형성될 수 있다. 예를 들어, 요소(16)는, 실리콘 질화물; 알루미나 산화물; 산화물; 고온 폴리 머; 저 유전체 재료, 절연 유리; 또는 절연 폴리머와 같은, 하지만 이에 한정되지 않는 어떠한 절연 재료로도 형성될 수 있다.
질화물 요소(16)의 원반상의 탑 다운 형태가 결코 한정을 의도하지는 않았다는 것에 주목해야 한다. 예를 들어, 질화물 요소(16)는, 도 9에 관해 하기에서 논의되는 바와 같이, 삼각형, 원형, 또는 직사각형 탑 다운 형태를 가질 수 있다. 경사진 측벽(16b)은 선택적일 뿐이며, 질화물 요소(16)의 측벽이 제1 전극(14)의 상부면에 관해서 수직이거나, 선형, 비선형, 굽은, 질화물 요소(16)의 상부면이 바닥면보다 더 큰 면적을 갖도록 경사진, 또는 여타 요구되는 형태일 수 있다는 것을 또한 주목해야 한다.
도 4A 및 4B는 상변화 재료층(18)을 형성하기 위해 질화물 요소(16)의 측벽(16b)(도 3A) 상의 등각의(conformal) 또는 부분적으로 등각의 상변화 재료의 증착을 예시한다. 증착된 상변화 재료는, 예컨대, 게르마늄-안티몬-텔루르(germanium-antimony-tellurium) 또는 게르마늄-텔루르 화합물(germanium-telluride) 층과 같은, 칼코겐화물 재료일 수 있다. 모범적인 상변화 재료는, 예컨대, GexSbyTez (예컨대, Ge2Sb2Te5), GaSb, GexTey, SbTe(예컨대, Sb2Te3), InSb, InSe, InxSbyTez, SnxSbyTez, GaxSeyTez, InSbGe, AgInSbTe, GeSnSbTe, TexGeySbzSk, 및 GeSbSeTe를 또한 포함할 수 있다.
상변화 재료층(18)은 약 20nm 내지 약 200nm의 범위의 외경(d)(도 4B), 약 25nm 내지 약 75nm의 범위의 높이(h)(도 4A), 및 약 25Å 내지 약 200Å의 범위의 단면 두께(t)(도 4A)를 가질 수 있다. 예시된 상변화 재료층(18)은 약 75nm의 직경(d), 약 50nm의 높이, 및 약 50Å의 단면 두께(t)를 갖는다. 구조 파라미터는 상기한 값들에 한정되지 않는다; 예컨대, 파라미터는 의도된 어플리케이션에 대해서 조절될 수 있다.
도 4A의 상변화 재료층(18)이 질화물 요소(16)의 제1 면(16a)에 평면(planar)인 제1 면(18a)을 가질지라도, 결코 한정을 의도하지는 않았다. 예를 들어, 질화물 요소(16)의 제1 면(16a)은, 도 6A에 관하여 하기에서 논의되는 바와 같이, 상변화 재료층(18)의 제1 면(18a)보다 더 낮을 수 있다.
상변화 재료층(18)이 질화물 요소(16)를 완전히 에워쌀 필요는 없다는 것을 또한 주목해야 한다. 예를 들어, 상변화 재료층(18)은, 상변화 재료층(18)의 체적을 더 감소시키도록 질화물 요소(16)를 부분적으로 에워싸서, 상변화 재료층(18)의 상태를 전환시키는데 필요한 전류를 더 감소시킬 수 있다.
도 5A 및 5B는 도 4A 및 4B에 예시된 전체 구조물 위의 제2 유전체 층(20)의 증착을 예시한다. 그 다음에, 제2 유전체 층(20)은 상변화 재료층(18)의 상부면(18a)의 레벨로 평탄화된다. 그 다음, 제2 전극(22)(도 2A 및 2B)이 상변화 재료층(18)과 질화물 요소(16)의 위에 형성되어 상변화 메모리 소자(100)(도 2A 및 2B)를 형성한다.
단일 상변화 메모리 소자를 형성하는 것으로 예시되었을 지라도, 예시 및 기술이 결코 한정을 의도한 것은 아니라는 것을 이해해야 한다. 당업자라면 복수의 상변화 메모리 소자가 일반적으로 단일 기판 상에 동시에 제조된다는 것을 인식할 것이다. 단일 기판은 수천 또는 수백만의 상변화 메모리 소자를 포함할 수 있다.
상변화 재료층(18)은, 가열 전류를 통하게 하는 것에 의해 결정 상태로 설정되거나 비결정 상태로 리셋될 수 있는, 고정된 프로그램 가능 체적을 갖는 능동 상변화 재료이다. 상변화 재료층(18)의 상태를 전환시키는 것이 상변화 재료의 감소된 체적을 포함하기 때문에, 상 상태 혼성(phase state mixing)이 감소됨에 따라 전환 안정성 및 일관성과 더불어 주기 수명(cycling lifetime)이 향상될 수 있다.
질화물 요소(16)의 측벽(16b)(도 3A) 상의 상변화 재료층(18)의 두께는, 요구되는 어플리케이션에 따라, 상변화 재료층(18)과 제1 및 제2 전극(14, 22)(도 2A 및 2B) 사이의 접촉 면적, 프로그램 가능 전류 단면적, 및 프로그램 가능 체적을 크게 감소시키기 위해 변화될 수 있고, 그에 의해 프로그래밍 전류 요구의 감소가 초래된다.
질화물 요소(16)의 측벽(16b)(도 3A)상의 상변화 재료층(18)의 두께가 균일한 것으로 예시되었을지라도, 결코 한정을 의도한 것은 아니라는 것을 주목해야 한다.
상변화 메모리 소자(100)의 다른 장점은 가열 손실을 완화시키는 것에 관련한다. 가열 처리 동안의 종래의 상변화 메모리 소자의 열손실의 대부분은, 고온 전도성을 갖는 제1 및 제2 전극을 통한 열전도에 기인한다; 상변화 재료층(18)과 제1 및 제2 전극(14, 22) 사이의 접촉 면적을 감소시키는 것에 의해, 열손실량이 완화되어 프로그래밍 전류를 더 감소시킨다.
상변화 메모리 소자(100)의 또 다른 장점은 상변화 재료층(18)이 자체 정 렬(self-alignment)로 증착되는 것에 관련한다. 질화물 요소(16)가 제1 전극(14) 위에 형성되기 때문에, 상변화 재료층(18)이 증착시에 제1 전극(14) 위에 자체 정렬된다. 상변화 재료층(18)의 제1 전극(14)과의 자체 정렬은 양쪽의 부품들과 전기 통신이 있다는 것을 보장한다. 상변화 재료층(18)의 제1 전극(14)과의 자체 정렬은 전체 상변화 메모리 소자(100)의 처리 및 제조를 단순화시킬 수 있고, 쓰루풋(throughput)도 증가시킬 수 있다.
도 6A 및 6B는 본 발명에 따라 구성된 상변화 메모리 소자(200)의 모범적인 제2 실시예를 예시한다. 구체적으로는, 도 6A 및 6B는, 질화물 요소(216)와 제2 전극(222)의 측벽(216a, 222a)에 각각 형성된 상변화 재료층(218)을 갖는 상변화 메모리 소자(200)의 부분적인 단면도와 부분적인 탑 다운도를 각기 예시한다. 비록, 제2 전극(222)이 상변화 재료층(218)의 제1 면(218b)에 평면인 제1 면(222b)을 가질지라도, 결코 한정을 의도한 것은 아니다. 예를 들어, 제2 전극(222)이 상변화 재료층(218)의 제1 면(218b)보다 더 낮거나 더 높은 제1 면을(222b)을 가질 수 있다. 상변화 재료층(218)은 질화물 요소(216)와 제2 전극(222)의 측벽(216a, 222a)의 위에 각각 자체 정렬된다.
상변화 메모리 소자(200)는 또한, 기판(210) 위에 형성되고 그 내부에 형성된 제1 전극(214)을 갖는 제1 유전체 층(212)을 포함한다. 제2 유전체 층(220)은 제1 유전체 층(212)과 제1 전극(214)의 일부 위에 형성된다.
도 7A 내지 8B는 도 6A 및 6B에 예시된 도 6A 및 6B의 상변화 메모리 소자(200)를 제조하는 모범적인 방법을 예시한다. 제1 유전체 층(212)은 기판(210) 위에 형성된다. 제1 전극(214)은 제1 유전체 층(212) 내에 형성된다. 질화물 요소(216)는 제1 전극(214)과 제2 전극(222) 사이에 형성된다. 도 3A 및 3B에 관하여 앞서 논의된 바와 같이, 질화물 요소(216)는, 더 나은 상변화 재료 증착의 스텝 커버리지를 위해, 경사진 측벽(216b)을 갖는 실제적으로 원반상의 형태(탑 다운도(도 7B)에서)를 갖도록 형성될 수 있다. 제2 전극(222)은 질화물 요소(216)의 위에 형성된다. 제2 전극(222)도, 더 나은 상변화 재료 증착의 스텝 커버리지를 위해, 경사진 측벽을 갖는 실제적으로 원반상의 탑 다운 형태(도 7B)를 갖도록 형성될 수 있다. 질화물 요소(216)와 제2 전극(222)을 형성하기 위해 사용된 재료들은 도 3A 내지 5B에 관하여 앞서 논의된 것들에 유사하다. 질화물 요소(216)와 제2 전극(222)은, 결코 한정을 의도하지는 않을지라도, 하나의 패턴 형성 단계로 원 위치에 형성될 수 있다.
도 8A 및 8B는, 각각, 질화물 요소(216)와 제2 전극(222)의 측벽(216a, 222a) 위의 상변화 재료층(218)의 증착을 예시한다. 상변화 재료층(218)은 도 4A 및 4B에 관하여 앞서 논의된 어떠한 재료로도 형성될 수 있다. 상변화 재료층(218)은 도 4A 및 4B에 관하여 앞서 논의된 동일 치수를 갖도록 형성될 수 있다.
그 다음에, 제2 유전체 층(220)(도 6A)은 제1 유전체 층(212)과 제1 전극(214)의 일부 위에 증착된다. 그 다음, 상변화 메모리 소자(200)(도 6A)는, 상변화 메모리 소자(200)의 전체 크기를 더 감소시킬 수 있는, 실제적으로 평면을 갖는다. 평면은 또한, 후속 처리 단계 동안에 더 나은 취급을 제공하고 상변화 메모리 소자(200)의 전반적인 강건성(robustness)을 증가시킬 수 있다.
질화물 요소(216)가, 더 짧은 길이(l')를 가진 질화물 요소(216)의 제2 면(216c)보다 더 긴 길이(l)를 가진 제1 면(216b)을 갖는 것으로 예시되었지만, 결코 한정을 의도한 것은 아니다. 예를 들어, 질화물 요소(216)의 제2 면(216c)이, 질화물 요소(216)의 제1 면(216b)의 길이(l)의 이상인, 길이(l')를 가질 수 있다. 추가적으로, 질화물 요소(216)의 측벽(216a)이 실제적으로 선형인 것으로 예시되었지만, 결코 한정을 의도한 것은 아니다. 예를 들어, 측벽(216a)은 비선형이거나 다른 요구되는 형태를 가질 수 있다.
유사하게, 제2 전극(222)의 제1 면(222b)의 길이가 제2 면(222c)의 길이보다 더 긴 것으로 예시되었지만, 결코 한정을 의도한 것은 아니다. 예를 들어, 제2 전극(222)의 제2 면(222c)은, 제2 전극(222)의 제1 면(222b)의 길이 이상인, 길이를 가질 수 있다. 추가적으로, 제2 전극(222)의 측벽(222a)이 실제적으로 선형인 것을 예시되었지만, 결코 한정을 의도한 것은 아니다. 예를 들어, 측벽(222a)은 비선형이거나 다른 요구되는 형태를 가질 수 있다.
단일 상변화 메모리 소자(200)를 형성하는 것으로 예시되었을지라도, 예시 및 기술이 결코 한정을 의도한 것이 아니라는 것을 이해해야 한다. 당업자라면 복수의 상변화 메모리 소자들이 일반적으로 단일 기판상에 동시에 제조되는 것을 인식할 것이다. 단일 기판은 수천 또는 수백만의 상변화 메모리 소자를 포함할 수 있다.
도 9A 및 9B는 본 발명의 모범적인 제3 실시예에 따라 구성된 복수의 상변화 메모리 소자(300)를 예시한다. 복수의 상변화 메모리 소자(300)는 제2 유전체 층(320)의 측벽(320a) 위에 형성된 상변화 재료층(318)을 포함한다. 제2 유전체 층(320)은 기판(310) 위에 형성된 제1 전극(314)을 갖는 제1 유전체 층(312) 위에 형성된다. 질화물 요소(316)는 상변화 재료층(318)의 측벽(318a)상에 형성된다. 제2 전극(322)은 질화물 요소(316)의 위에 형성되고, 제3 유전체 층(324)은 제2 전극들(322)의 사이에 형성된다.
도 9A의 질화물 요소(316)는, 제1 면(316b)의 길이(l)가 제2 면(316c)의 길이(l')보다 더 짧은, 제1 및 제2 면(316b, 316c)을 각기 갖는다; 하지만, 결코 한정을 의도한 것은 아니다. 예를 들어, 제1 면(316b)이, 제2 면(316c)의 길이(l')의 이상인, 길이를 가질 수 있다.
도 9A 및 9B에 예시된 상변화 메모리 소자(300)는 도 2A 및 2B에 예시된 상변화 메모리 소자와 실제적으로 유사한 방식으로 형성된다. 하지만, 제2 유전체 층(320)은 상변화 재료층(318)과 질화물 요소(316)의 형성 전에 형성된다. 제2 유전체 층은 제1 유전체 층(312)과 제1 전극(314)의 위에 형성된다; 그 다음에, 제2 유전체 층이 경사진 측벽(320a)을 갖는 비어(340)를 생성하도록 선택적으로 예칭된다. 등각의 또는 부분적으로 등각의 상변화 재료는 비어(340)의 측벽(320a)과 바닥(340a)상에 증착되고, 상변화 재료층(318) 내에 비어(342)를 생성하도록 선택적으로 에칭된다. 질화물 요소(316)는 비어(342) 내에 증착되고, 전체 중간 구조물이 평탄화된다. 제2 전극(322)이 상변화 재료층(318)의 위에, 그리고 제3 유전체 층(324) 내로 선택적으로 에칭된 비어 내에 형성된다. 비어(342)가 직사각형의 단면 형태를 갖는 것으로 예시되었지만, 결코 한정을 의도한 것은 아니다; 예를 들 어, 비어(342)는 직사각형 이외의 추가적인 단면 형태를 가질 수 있다.
도 10A 및 10B는 본 발명의 모범적인 제4 실시예에 따라 구성된 복수의 상변화 메모리 소자(400)를 예시한다. 복수의 상변화 메모리 소자(400)는 제1 전극(414) 위에 형성된 제2 유전체 층(420)의 측벽(420a) 위에 형성되는 상변화 재료층(418)을 포함한다. 제1 전극(414)은 기판(410) 위에 형성된 제1 유전체 층(412) 내에 형성된다. 제2 전극(422)은 상변화 재료층(418) 위에 형성된 질화물 요소(416) 위에 형성된다. 제3 유전체 층(424)은 제2 전극들(422) 사이에 형성된다.
도 10B의 상변화 재료층(418)은, 제1 전극(414)에 가장 가까운 상변화 재료층(418)의 면을 가로질러 측정된 직경에 대응하는 제1 직경(d)을 갖는다. 상변화 재료층은 제2 전극(422)에 가장 가까운 상변화 재료층(418)의 면을 가로질러 측정된 직경에 대응하는 제2 직경(d')를 갖는다. 도 10A는 제1 전극의 위에 형성된 평면부(418a)와 제2 유전체 층(420)의 측벽(420a) 위에 형성된 2개의 측부(418b)를 갖는 상변화 재료층(418)을 예시한다. 예시된 상변화 재료층(418)은 직경(d)에 의해 규정되는 면적을 코팅하도록 증착되고 상변화 재료층(418)의 측부(418b)의 상부면(418b')보다 더 낮은 높이를 갖는 상부면(418a')을 가진 중간부(418a)를 갖는다.
도 10A의 상변화 메모리 소자(400)는 제2 유전체 층(420)을 마련하고, 몇몇의 비어들이 형성되도록 유전체 층(420)을 패턴 형성하는 것에 의해 형성된다. 등각의 또는 실제적으로 등각의 상변화 재료는 상변화 재료층(418)을 형성하기 위해 비어의 측벽과 바닥 영역에 증착되며, 질화물 요소(416)의 증착이 그 뒤를 잇는다. 전체 중간 구조물이 평탄화될 수 있으며, 제3 유전체 층(424)이 증착되고 제2 전 극(422)이 형성된 비어를 생성하도록 선택적으로 에칭된다.
도 11A 및 11B는 본 발명의 모범적인 제5 실시예에 따라 구성된 복수의 상변화 메모리 소자(500)를 예시한다. 복수의 상변화 메모리 소자(500)는 제2 유전체 층(520)의 측벽(520a) 위에 형성되고 제1 전극(514) 위에 형성된 상변화 재료층(518)을 포함한다. 상변화 메모리 소자(500)는 도 10A 및 10B에 예시된 상변화 메모리 소자(400)에 거의 동일하다; 하지만, 상변화 재료층(518)의 측벽(518b)이, 제2 전극(522)에 근접된 측부(518b)의 표면적을 증가시키는 플레어드(flared)된 부분(518c)을 갖는다.
도 11C 내지 11E는 도 11A 및 11B에 예시된 상변화 메모리 소자(500)를 제조하는 모범적인 방법을 예시한다. 도 11C는, 상변화 재료층(518)이 측벽(518b), 바닥부(518b), 제2 유전체 층(520)의 제1 면(520b) 위에 형성된 플레어드된 부분(518c)(도 11B)을 갖도록 형성되고, 도 11C에 예시된 바와 같이 공동으로 트렌치(trench)를 형성하는, 상변화 재료층(518)을 예시한다. 질화물 요소(516)는, 질화물 요소(516)가 상변화 재료층(518)의 측벽(518a)과 바닥부(518a)상에 형성되도록, 트렌치 내에 형성된다.
도 11D는 질화물 요소(516)와 상변화 재료층(518)의 평탄화, 및 평탄화된 면(526) 위에 형성된 제2 전극 전구체 재료층(522')의 증착을 예시한다. 일단 제2 전극 전구체(522')가 증착되면, 도 11D의 구조물은 비어(544)를 형성하도록 도 11E에 예시된 제2 유전체 층(520)까지 선택적으로 에칭된다. 그 다음에, 제3 유전체 층(524)(도 11A)이 전체 도 11E의 구조물 위에 증착된다.
도 11A의 플레어드된 부분(518c)은 측벽(518b)의 두께(w')보다 더 넓은 단면 폭(w)을 갖는다. 플레어드된 부분(518c)의 더 넓은 폭(w)은 제2 전극(522)에 근접된 더 큰 양의 표면적을 가능케 한다. 따라서, 동작 시에, 측벽(518b)의 전류 밀도가 플레어드된 부분(518c)의 전류 밀도보다 현저히 더 커서, 측벽(518b)만이 프로그램 가능 체적을 포함하고 상태를 전환시키는 것을 보장한다. 플레어드된 부분(518c)은 전극(522)으로부터 프로그램 가능 체적(측벽(518b))을 격리시켜 전극(522)의 열손실을 감소시키고, 측벽(518b)의 상태를 전환시키는데 필요한 전류를 더 감소시킬 수 있다.
도 12는 도 2A 내지 11B에 관하여 상술된 본 발명에 따라 구성된 상변화 메모리 소자(100)(예컨대, 상변화 메모리 소자(100, 200, 300, 400, 500))를 갖는 메모리 회로(901)를 포함하는 간략화된 프로세서 시스템(900)을 예시한다.
도 12의 프로세서 시스템(900)은, 하나 이상의 프로세서를 포함하는 어떠한 시스템, 예컨대, 버스(904)상에서 입출력(I/O) 장치(906)와 통신하는, 마이크로 프로세서와 같은 중앙 처리 장치(CPU)(902), 디지털 신호 프로세서, 또는 다른 프로그램 가능 디지털 논리 장치들을 일반적으로 포함하는 컴퓨터 시스템일 수 있다. 메모리 회로(901)는 일반적으로 메모리 제어기를 통해 버스(904)상에서 CPU(902)와 통신한다.
컴퓨터 시스템의 경우에 있어서는, 프로세서 시스템(900)이, 버스(904)상에서 CPU(902)와 하드 드라이브(905)와 또한 통신하는 컴팩트 디스크(CD) 롬(ROM) 드라이브(910)와 같은 주변 장치들을 포함할 수 있다. 메모리 회로(901)는, 본 발명 에 따른 적어도 하나의 상변화 메모리 소자(100)를 갖는 메모리 어레이(03)를 포함하는, 집적회로로서 바람직하게 구성된다. 필요하다면, 메모리 회로(901)가 단일 집적 회로 내에서 프로세서, 예컨대, CPU(900)와 결합될 수 있다.
상기 상세한 설명 및 도면은 본 발명의 특징 및 장점을 달성하는 모범적인 실시예들의 예시로서만 간주된다. 본 발명의 사상 및 권리 범위로부터 벗어남 없이 특정 처리 조건 및 구조에 대한 변형 및 대체가 만들어질 수 있다. 따라서, 본 발명은 앞서의 상세한 설명 및 도면에 의해 한정되는 것으로 간주되지 않으며, 첨부된 청구 범위의 권리 범위에 의해서만 한정된다.

Claims (39)

  1. 제1 전극을 지지하는 기판;
    상기 제1 전극 위에 위치되는 절연 재료 요소;
    상기 절연 재료 요소 위에 형성되는 제2 전극; 및
    상변화 재료층은 상기 제2 전극 및 상기 절연 재료 요소의 측벽 위에 형성되어, 상기 제2 전극은 전부 상기 상변화 재료 요소의 내부에 있고, 상기 상변화 재료가 상기 제1 전극과 전기적으로 연결되는 저면(lower surface)을 갖는, 상변화 재료층을 포함하는, 메모리 소자.
  2. 청구항 1에 있어서, 상기 상변화 재료층은 상기 절연 재료 요소의 측벽 위에만 형성되는, 메모리 소자.
  3. 청구항 1에 있어서, 상기 절연 재료 요소의 상부면은 상기 상변화 재료층의 상부면에 대해서 평탄한, 메모리 소자.
  4. 삭제
  5. 청구항 1에 있어서, 상기 제2 전극의 상부면은 상기 상변화 재료층의 상부면에 대해서 평탄한, 메모리 소자.
  6. 청구항 1에 있어서, 상기 상변화 재료는 상기 제1 전극 위에 트렌치를 형성하고, 상기 절연 재료 요소는 상기 트렌치 내로 국한되는, 메모리 소자.
  7. 청구항 1에 있어서, 상기 상변화 재료층은 상이한 상부 및 하부 직경을 갖는, 메모리 소자.
  8. 삭제
  9. 삭제
  10. 청구항 1에 있어서, 상기 상변화 재료층은 5.9 × 104nm3의 총 체적을을 갖는, 메모리 소자.
  11. 청구항 1에 있어서, 상기 상변화 재료층은 20nm 내지 200nm의 범위의 직경을 갖는, 메모리 소자.
  12. 청구항 1에 있어서, 상기 상변화 재료층은 25nm 내지 75nm의 범위의 높이를 갖는, 메모리 소자.
  13. 청구항 1에 있어서, 상기 상변화 재료층은 25Å 내지 200Å의 범위의 단면 두께를 갖는, 메모리 소자.
  14. 청구항 1에 있어서, 상기 상변화 재료층은, 게르마늄-안티몬-텔루르, 게르마늄-텔루르 화합물, GaSb, SbTe, InSb, InSe, InxSbyTez, SnxSbyTez, GaxSeyTez, InSbGe, AgInSbTe, GeSnSbTe, TexGeySbzSk, 및 GeSbSeTe로 이루어진 그룹으로부터 선택되는 재료를 포함하는, 메모리 소자.
  15. 복수의 메모리 소자를 포함하는 메모리 어레이로서,
    적어도 하나의 메모리 소자가,
    제1 유전체 층을 지지하는 기판;
    상기 제1 유전체 층 내에 형성된 제1 전극;
    상기 제1 전극으로의 비어(via)를 갖는 상기 제1 유전체 층 위에 형성된 제2 유전체 층;
    상기 비어 내에 위치되고 상기 제1 전극과 전기적으로 연결되는 저면을 갖는 상변화 재료층;
    상기 상변화 재료층의 적어도 측벽부에 형성된 절연 재료 요소; 및
    상기 상변화 재료층의 상부면과 전기적으로 연결되는 제2 전극을 포함하는, 메모리 어레이.
  16. 청구항 15에 있어서, 상기 상변화 재료층은 상기 절연 재료 요소의 측벽 위에만 형성되는, 메모리 어레이.
  17. 청구항 15에 있어서, 상기 절연 재료 요소의 상부면은 상기 상변화 재료층의 상부면에 대해서 평탄한, 메모리 어레이.
  18. 청구항 15에 있어서, 상기 절연 재료 요소의 상부면은 상기 상변화 재료층의 상부면의 높이보다 더 낮은 높이를 갖는, 메모리 어레이.
  19. 청구항 15에 있어서, 상기 상변화 재료층은 상기 제2 유전체 층의 측벽 내에 그리고 위에 형성되는, 메모리 어레이.
  20. 청구항 15에 있어서, 상기 절연 재료 요소는, 탑 다운뷰(top-down view)에서 원반상(disk-like)의 형태를 갖는, 메모리 어레이.
  21. 프로세서; 및 적어도 하나의 메모리 소자를 포함하는 메모리 장치를 포함하는 프로세서 시스템으로서,
    상기 메모리 소자가,
    제1 전극을 지지하는 기판;
    상기 제1 전극 위에 위치되는 절연 재료 요소;
    상기 절연 재료 요소 위에 형성되는 제2 전극; 및
    상변화 재료층은 상기 제2 전극 및 상기 절연 재료 요소의 측벽 위에 형성되어, 상기 제2 전극은 전부 상기 상변화 재료 요소의 내부에 있고, 상기 상변화 재료가 상기 제1 전극과 전기적으로 연결되는 저면을 갖는, 상변화 재료층을 포함하는, 프로세서 시스템.
  22. 청구항 21에 있어서, 상기 상변화 재료층은 상기 절연 재료 요소의 측벽 위에만 형성되는, 프로세서 시스템.
  23. 청구항 21에 있어서, 상기 절연 재료 요소의 상부면은 상기 상변화 재료층의 상부면의 아래에 있는, 프로세서 시스템.
  24. 청구항 23에 있어서, 상기 제2 전극은 상기 절연 재료 요소의 위에 형성되고, 상기 제2 전극의 상부면은 상기 상변화 재료층의 상부면에 대해서 평탄한, 프로세서 시스템.
  25. 청구항 21에 있어서, 상기 상변화 재료층은 상기 제1 전극 위에 트렌치를 형성하고, 상기 절연 재료 요소는 상기 트렌치 내로 국한되는, 프로세서 시스템.
  26. 청구항 21에 있어서, 상기 절연 재료 요소는, 상기 제1 전극에 근접된 면에 대응하는 제1 직경 및 상기 제2 전극에 근접된 면에 대응하는 제2 직경을 갖는, 프로세서 시스템.
  27. 기판 위에 제1 전극을 형성하는 단계;
    상기 제1 전극 위에 절연 재료 요소를 형성하는 단계;
    상기 절연 재료 요소 위에 제2 전극을 형성하는 단계; 및
    상기 제2 전극 및 상기 절연 재료 요소의 측벽 위에 상변화 재료층을 형성하는 단계로서, 상기 제2 전극은 전부 상기 상변화 재료 요소의 내부에 있고, 상기 상변화 재료가 상기 제1 전극과 전기적으로 연결되는 저면을 갖는, 단계를 포함하는, 메모리 소자 형성 방법.
  28. 청구항 27에 있어서, 상기 절연 재료 요소는 상기 제1 전극 위에 증착되고, 상기 상변화 재료층은 상기 절연 재료 요소의 측벽에만 형성되는, 메모리 소자 형성 방법.
  29. 삭제
  30. 청구항 27에 있어서, 상기 상변화 재료층은 상기 제2 전극의 측벽에 형성되는, 메모리 소자 형성 방법.
  31. 청구항 27에 있어서, 상기 절연 층은 경사진 측벽을 갖도록 에칭되는, 메모리 소자 형성 방법.
  32. 청구항 27에 있어서, 상기 제1 전극은 제1 유전체 층의 비어에 형성되는, 메모리 소자 형성 방법.
  33. 청구항 27에 있어서, 상기 상변화 재료층은, 제1 유전체 층 위에 형성된 제2 유전체 층에 형성된 비어의 측벽 위에 형성되는, 메모리 소자 형성 방법.
  34. 청구항 33에 있어서, 상기 상변화 재료층은 상기 제2 유전체 층의 상부면의 일부 위에 형성되는, 메모리 소자 형성 방법.
  35. 청구항 27에 있어서, 상기 상변화 재료층은 20nm 내지 200nm의 범위의 직경을 갖도록 형성되는, 메모리 소자 형성 방법.
  36. 청구항 27에 있어서, 상기 상변화 재료층은 25nm 내지 75nm의 범위의 높이를 갖는, 메모리 소자 형성 방법.
  37. 청구항 27에 있어서, 상기 상변화 재료층은 25Å 내지 200Å의 범위의 단면 두께를 갖는, 메모리 소자 형성 방법.
  38. 복수의 메모리 소자를 포함하는 메모리 어레이로서,
    적어도 하나의 메모리 소자가,
    제1 전극을 지지하는 기판;
    상기 제1 전극 위에 위치되는 절연 재료 요소;
    상기 제1 전극 위에 위치되고 상기 절연 재료 요소를 적어도 부분적으로 에워싸는 상변화 재료층으로서, 상기 상변화 재료가 상기 제1 전극과 전기적으로 연결되는 저면을 갖는 상변화 재료층; 및
    상기 상변화 재료층의 상부면(upper surface)과 전기적으로 연결되는 제2 전극을 포함하고, 상기 상변화 재료층의 내부 측벽들 사이의 상기 상변화 재료층의 직경은 상기 제1 전극의 최상면(top surface)에 인접한 상기 상변화 재료층의 최하면(bottom surface)에서 상기 제2 전극의 최상면에 인접한 상기 상변화 재료층의 최상면으로 갈수록 줄어드는, 메모리 어레이.
  39. 청구항 38에 있어서, 상기 상변화 재료층은 상기 절연 재료 요소를 완전히 에워싸는, 메모리 어레이.
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