KR100946812B1 - 회로 장치 및 이를 포함하는 액정 디스플레이 디바이스 및캘리브레이션 방법 - Google Patents

회로 장치 및 이를 포함하는 액정 디스플레이 디바이스 및캘리브레이션 방법 Download PDF

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Abstract

회로 장치는 액정 디스플레이 디바이스의 행 및 열 구동기의 전압 공급 기능 역할을 한다. 이 회로 장치는 다수의 직렬 접속된 저항(R1-R5)을 가지며 상이한 전압 레벨(V2-V5)을 픽 오프(pick-off)하기 위해 상기 저항들(R-R5) 간에 구성된 전압 픽 오프 요소(22-25)를 갖는 전압 분할기(1)를 포함한다. 상기 전압 픽 오프 요소들(22-25) 중 오직 하나의 픽 오프 요소(25)에는 상기 요소(25)로부터 픽 오프된 전압 레벨(V5)을 정밀하게 조정시키는 수단(3)이 제공된다. 각 개별 회로 장치를 단 한번 개별적으로 캘리브레이션함으로써, 상기 전압 레벨(V5)은 비대칭 전압 레벨에 의해 발생되는 크로스토크(crosstalk), 즉 픽셀 내용들 간의 상호 작용이 감소되도록, 정밀 조정된다. 이러한 회로의 장점은 흑백 스테이지 디스플레이 또는 칼라 디스플레이를 갖는 액정 디스플레이 디바이스에서 특히 유리하게 사용된다.

Description

회로 장치 및 이를 포함하는 액정 디스플레이 디바이스 및 캘리브레이션 방법{CIRCUIT ARRANGEMENT FOR THE VOLTAGE SUPPLY OF A LIQUID CRYSTAL DISPLAY DEVICE}
도 1은 상업적으로 입수가능한 액정 디스플레이 디바이스의 통상적인 6 개의 전압 레벨 및 행 전압 파형의 도면,
도 2는 본 발명에 따른 회로 장치의 일부의 도면,
도 3은 본 발명에 따른 회로 장치의 레이아웃의 일부의 도면,
도 4는 본 발명에 따른 캘리브레이션 방법의 흐름도.
도면의 주요 부분에 대한 부호의 설명
1 : 전압 분할기 3 : 정밀 조정 수단
22-25 : 전압 픽 오프 요소(pick-offs) 5 : 멀티플렉서
본 발명은 액정 디스플레이 디바이스의 전압 공급을 위한 회로 장치와, 이 회로 장치를 포함하는 액정 디스플레이 디바이스와, 이 회로 장치를 캘리브레이션하는 방법에 관한 것이다.
액정 디스플레이 디바이스(LCD)는 통상적으로 서로 평행하게 부착된 두 개의 유리판을 포함하며, 이 유리판 사이에 액정층이 존재한다. 두 유리판 각각은 액정층에 마주하는 측면 상에서 전극을 가지며, 이 전극은 상이한 전압에 노출되는데, 그 이유는 이들 전극 사이에 위치한 액정의 광학 특성을 변화시키기 위해서이다. 이러한 광학 특성은 필수적으로는 광 투과 용량에 영향을 주는 특성이다. 도트 행렬 액정 디스플레이 디바이스(dot matrix liquid crystal display devices)의 경우에, 전극은 액정의 한쪽 측면 상에서는 행으로 그리고 액정의 다른쪽 측면 상에서는 열로 함께 접속되는 도트형 구역들(화상 소자, 픽셀)의 형태를 취한다. 그들은 열 및 행 구동기를 포함하는 적합한 전기 회로에 의해 활성화된다. 상기 열 및 행 구동기는 상이한 극성의 상이한 전압으로 전극을 순환적으로 활성화시킨다. 이를 위해, 가령 6 개의 상이한 중간 전압들이 요구된다. 이러한 중간 전압은 통상적으로 적당한 전압 분할기에 의해 생성되며, 이 전압 분할기의 출력은 열 및 행 구동기에 접속된다. 전압 분할기는 통상적으로 다수의 직렬 접속된 저항을 포함하며, 이들 저항 간에서 상이한 전압 레벨이 각 경우에 픽 오프(pick-off)된다.
본 발명에 의해 해결될 문제가 도 1를 참조하여 설명되는데, 상기 도 1에는 V1 내지 V6의 6 개의 전압 레벨이 도시된다. 전압 레벨 V1은 통상적으로 LCD 동작 전압 Vlcd와 동일하며, V6은 접지 전위와 동일하다. 상업적으로 입수가능한 액정 디스플레이 디바이스의 통상적인 열 전압 파형(a row voltage waveform)(103) 및 행 전압 파형(a column voltage waveform)(104)이 도시된다. 전극이 순환적으로 활성화될 때, 반절로 나누어진 두 주기(101,102)를 구별할 수 있다.
"짝수(even)" 절반 주기(101) 동안, 행 전압(104)은 레벨 V2(선택되지 않는 레벨)로 유지되거나 V6(선택된 레벨)로 세팅된다. 스위칭 온된 (가령 흑색) 픽셀에 대해서, 열 구동기는 전압 V1을 생성하고, 스위칭 오프된 (가령 백색) 픽셀에 대해서, 열 구동기가 전압 V3을 생성하는데, 그에 따라 전압 V1-V2 또는 V3-V2, 또는 V1-V6 또는 V3-V6이 대응하는 액정에 인가된다.
"홀수(odd)" 절반 주기(102) 동안에는, 전압이 (V1-V6)/2 에 위치한 대칭축(105)에 대해 미러(mirror)된다는 것 이외에는, 상기 짝수 절반 주기와 유사한 조건이 적용된다. 이로써, 전압 V6-V5 또는 V4-V5, 또는 V6-V1 또는 V4-V1이 대응하는 액정에 인가된다.
행에서의 스위칭 온된 또는 스위칭 오프된 픽셀의 수와는 상관없이, 한 행의 모든 픽셀에 대한 평균 시간이 동일하기 위해서는, 절반 주기에서 발생하는 전압이 대칭적이어야 한다. 즉, 다음과 같은 관계가 성립해야 한다.
Figure 112002041979017-pat00001
또한, 이상적인 경우에는, 전압 레벨은 다음과 같은 일정한 전압 차가 성립되어야 한다.
Figure 112002041979017-pat00002
여기서, Vd는 일정한 차이 전압(등거리:equidistance)이다. 가령, 생산 변동의 결과로써, 6 개의 전압 레벨 중 오직 한 개라도 이상적인 값으로부터 편차가 발생하여 등거리 조건 (1) 또는 (2)가 성립되지 않는다면, 비대칭이 될 것이며, 이는 스위칭 온된 픽셀 및 스위칭 오프된 픽셀로부터 다른 결과를 가져올 것이다. 이는 바람직하지 못한 이미지 왜곡을 일으키며 이러한 이미지 왜곡은 눈으로 쉽게 관측될 수 있으며 이미지 질을 저하시킨다. 이러한 유형의 왜곡은 "크로스토크(crosstalk)"로 알려져 있는데, 그 이유는 상기 왜곡이 픽셀들의 내용 간의 상호 작용에 의존하기 때문이다.
흑백 스테이지 디스플레이(gray stage displays) 또는 칼라 디스플레이를 갖는 액정 디스플레이 디바이스는 상기 유형의 크로스토크에 대해 특히 민감하다. 흑백 스테이지는 액정의 특성 커브(VT 커브)의 급한 경사 상에 존재한다. 이 경우에, 상기 등거리 조건 (1) 또는 (2)으로부터 몇 밀리볼트의 편차만 생겨도 이는 시야에서 관측되어 교란으로서 인식된다.
캘리브레이션에 의해 이러한 크로스토크를 유발하는 모든 오차를 완전하게 보정하기 위해, 모든 전압 레벨을 가령 접지 전위와 같은 기준 전압에 대해서 독립적으로 세팅할 수 있는 회로가 필요하다. 그러나, 이러한 회로는 비용이 매우 비싸며 큰 면적을 차지하고 전기 소비량이 비교적 크다. 이로써, 이러한 회로는 실용적이지 못하다.
JP-A-10-062743은 크로스토크를 제거하도록 고안된, 액정 디스플레이 디바이스를 위한 회로를 개시한다. 이 회로는 두 개의 전압 레벨이 항상 동시에 변화되도록 설계된다. 이는 두 개의 실시예에 의해 성취된다. 제 1 실시예에서는, 다수의 직렬 접속된 저항 중 두 개의 저항이 변화된다. 이는 하드웨어 비용을 증가시키며/증가시키거나 보다 높은 정확성을 갖는 저항 체인 픽 오프 요소(resistor chain pick-offs)를 필요로 한다. 제 2 실시 예에서는 두 개의 병렬 접속된 레지스터 체인들의 각각으로부터 하나의 저항이 교체된다. 이에 따라. 전력 소모가 증가되고 공간 요건이 증가된다.
본 발명의 목적은 허용가능한 정도로 크로스토크를 줄이고 동시에 구성이 간단하고 공간과 전력이 절감되는, 액정 디스플레이 디바이스의 전압 공급을 위한 회로 장치 또는 액정 디스플레이 디바이스를 제공하는 것이다. 본 발명의 다른 목적은 상기 회로 장치를 캘리브레이션하는 방법을 제공하는 것이다. 이러한 목적들은 독립항들에서 규정된 바와 같은, 회로 장치, 액정 디스플레이 디바이스, 캘리브레이션 방법에 의해 성취된다. 유리한 실시예들이 종속항에서 규정된다.
액정 디스플레이 디바이스의 열 및 행 구동기의 전압 공급을 위한 본 발명에 따른 회로 장치는 다수의 직렬 접속된 저항을 가지며 상이한 전압 레벨을 픽 오프하기 위해 상기 저항들 사이에 구성된 전압 픽 오프 요소를 갖는 전압 분할기를 포함한다. 상기 전압 픽 오프 요소들 중 하나의 전압 픽 오프 요소는 픽 오프된 전압 레벨을 정밀하게 조정시키는 수단이 제공된다.
본 발명에 따른 액정 디스플레이 디바이스는 액정층, 열 및 행 구동기, 상기 열 및 행 구동기의 전압 공급을 위한 회로 장치를 포함한다. 이 경우, 상기 회로 장치는 본 발명에 따른 상술된 회로 장치이다.
본 발명에 따른 회로 장치를 캘리브레이션하는 방법은 (a) 초기 정밀 조정된 세팅값을 선택하는 단계와, (b) 전압 레벨들 전체를 특징지우는 품질 파라미터(quality parameter)의 값을 측정하는 단계와, (c) 상기 측정된 품질 파라미터가 지정된 품질 범위 내에서 존재하는지의 여부를 확립하는 단계와, (d) 단계 (c)의 결과가 부정이면, 새로운 정밀 조정된 세팅값을 다시 결정하고, 단계 (b)와 단계 (c)를 반복하는 단계와, (e) 단계 (c)의 결과가 긍정이면, 현재의 정밀 조정된 세팅값을 저장하는 단계를 포함한다.
캘리브레이션은 회로 장치의 각 실례에 대해 개별적으로 단 한번 수행된다.
본 발명은 전압 레벨의 정확성 및 이 정확성에 영향을 주는 상이한 영향 요인 및 파라미터에 대한 세부적인 분석을 기초로 한다. 이러한 분석의 결과로써, 계통적 오차(systematic error) 및 랜덤 오차(random error)는 전압 레벨 정확성을 손상시킨다는 점에 주목해야 한다. 랜덤 손상의 실례로서, 저항 체인에서의 접촉 저항의 랜덤 요동(random fluctuation)이 언급될 수 있으며, 이는 저항 체인으로부터 픽 오프된 전압 레벨에 직접적인 영향을 준다.
이러한 통찰을 기초로 하여, 오차 계산법에 따라, 전압 레벨 부정확성에 의해 발생하는 흑색 및/또는 백색 픽셀의 평균 전압 값에서의 차에 대한 상한값을 표시하려는 시도가 행해졌다. 이 시도의 결과는 다음과 같은 이른바 D 공식이다.
Figure 112002041979017-pat00003
값 D는 전체 전압 레벨의 품질을 특징지우는 "품질 파라미터"이다. 본 발명에 따르면, 전압 레벨 V2,V3,V4,V5 중의 하나를 변화시키거나 정밀하게 조정시킴으로써 크로스토크가 감소될 수 있으며, 이로써 절대값 ┃D┃가 최소화된다. 달리 말하면, 전압 레벨 중의 하나는 측정된 품질 파라미터 값 D가 지정된 품질 범위 내에 존재(즉, ┃D┃〈 DQ )할 때까지 가변된다. 하나의 전압 레벨을 정밀하게 조정하는 수단으로서, 단지 N 채널 MOS 스위치의 직렬 배열만으로 구성되는 아날로그 멀티플렉서가 바람직하게 사용되는데, 이 멀티플렉서는 상기와 같은 단순한 구성 상의 이유로 간단하며 조밀한 구성을 갖는다. 저항 체인의 최종적인 저항은 상기와 같은 전압 레벨에서의 변화에 의해 변화되지 않는다. 바람직하게는 전압 레벨 V5 또는 V2가 변화되는데, 그 이유는 D 공식 (3)이 전압 V2, V5에 대해서 (반)대칭적이기 때문이다. V2 또는 V5의 변화는 품질 파라미터 D에 가장 큰 영향을 주는데, 그 이유는 D 공식 (3)에서 이들 전압이 2 배로 되기 때문이다. 또한, V2 또는 V5의 변화는 회로 설계에 있어서 실제적인 이점을 갖는다.
본 발명의 이들 측면 및 다른 측면은 이하의 실시예를 참조하면 보다 분명해질 것이다.
본 발명은 도면에서 도시된 실시예를 참조하여 상세하게 설명될 것이지만, 본 발명은 여기에만 한정되는 것은 아니다.

본 발명에 따른 회로 장치의 일부, 즉, 전압 분할기(1)가 도 2에 도시된다. 전압 분할기(1)는 가령 5 개의 직렬 접속된 저항(R1-R5)의 체인을 포함한다. 저항 체인의 제 1 단부(11)에 전압 V1이 인가되고 제 2 단부(12)에 전압 V6가 인가되는데, 이때 제 2 단부에는 바람직하게는 접지 전위 Gnd(즉, V6 = 0)가 인가되고, V1은 액정 디스플레이 디바이스의 동작 전압인 Vlcd와 동일하다. 저항(R1-R5) 사이에는 상이한 전압 레벨 (V2-V5)을 픽 오프하기 위한 전압 픽 오프 요소(22-25)가 배열된다. 이로써, 전압 레벨 V2 〈 V1 이 저항(R1,R2) 간의 전압 픽 오프 요소(22)에서 픽 오프되며, 전압 레벨 V3 〈 V2 가 저항(R2,R3) 간의 전압 픽 오프 요소(23)에서 픽 오프되며, 이와 같이 계속된다. 전압 픽 오프 요소(22-25) 중 하나의 전압 픽 오프 요소(25)는 이 요소에서 픽 오프된 전압 레벨(본 실시예에서는 V5)이 정밀 조정될 수 있도록 설계된다.
전압 레벨 V5의 정밀 조정을 위한 수단(3)은 가령 저항 경로 상의 다수의 픽 오프 컨택트(pick-off contacts)의 형태를 취한다. 도 3에는 저항 경로(45) 내의 8 개의 등거리 픽 오프 컨택트(31-38)를 포함하는 실시예가 도시된다. 경로(45) 내의 8 개의 픽 오프 컨택트(31-38)의 그룹(3)의 위치는 가변하며, 그에 따라 전압 레벨 시스템이 선택된다. 전압 레벨 시스템은 비율 V5/V1이 통상적으로 1/4, 1/5,...,1/11 값이 될 수 있다는 것을 특징으로 한다. 다수의 픽 오프 컨택트 그룹은 경로(45) 내에 제공될 수 있으며, 각 그룹은 특정 전압 레벨 시스템이 특정 그룹을 선택함으로써 선택될 수 있도록 전압 레벨 시스템과 관련을 가진다.
회로 장치의 모든 요소들은 바람직하게는, 상기 회로 장치가 집적 회로가 되도록, 공통 기판 상에 수용된다. 저항(R1-R5)은 가령 N- 유형의 제 2 도전성 유형의 반도체 물질 내에 가령 P+ 유형의 제 1 도전성 유형의 반도체 물질이 주입된 스트립(41-45)에 의해 생성될 수 있으며, 다른 실례는 P- 유형의 반도체 물질 또는 폴리 실리콘 내에 N+ 또는 N- 주입된 스트립이다. 이 경우에 알아야 할 점은, 소정 저항이 하나의 스트립에 정확하게 대응할 필요는 없으며, 이보다는 본 명세서에서 이용된 취지의 저항은 그의 범위를 결정하는 두 개의 픽 오프 요소에 의해 정의된다. 이로써, 도 3의 실례에서의 가변 저항(R5)은 한편으로는 픽 오프 컨택트(31-38) 중 하나의 컨택트에 의해 그의 범위가 결정되며 다른 한편으로는 접지 컨택트(12)에 의해 그의 범위가 결정되며, 이로써 상기 저항은 스트립(45)의 일부와, 전체 스트립(46)을 포함한다.
픽 오프 컨택트(31-38)의 수 및 이들 간의 간격이 선택되는 방법이 이하에 예시적으로 설명될 것이다. 액정이 200mV의 폭을 갖는 전이 영역을 갖는 액정 디스플레이 디바이스가 고려된다. 단순화를 위해서, 특성 커브는 전체 전이 영역에서 선형으로 연장된다고 가정한다. 즉, 커브의 경사는 -1/(200mV)의 일정한 기울기를 갖는다. 대략 2% 보다 큰, 두 픽셀의 투과율 차는 시야에서 관측될 수 있다고 알려져 있다. 이로써, 동일한 공칭 투과율을 갖는 두 픽셀의 실제 투과율은 많아야 2% 밖에 차이가 나지 말아야 하며, 이 차이는 최대 4mV(200mV의 2%) 전압차에 대응하거나, DQ = 4mV를 갖는 품질 범위(-DQ, +DQ)에 대응한다. 품질 파라미터 D가 품질 범위(-DQ, +DQ) 내에 존재하게 되는 것을 보장하기 위해, 픽 오프 컨택트(31-38)의 간격은 전압 차 △V = 2DQ = 8mV가 두 픽 오프 컨택트 간에 인가되도록 선택되어야 한다. 8 개의 픽 오프 컨택트(31-38)의 경우에, 품질 파라미터 D는 7△V = 56mV에서부터의 소정 범위 내에서 변하며, 상기 범위는 대부분의 애플리케이션에 있어서 충분하다. 8 개의 픽 오프 컨택트(31-38)를 갖는 본 실시예에서는, 최적 정밀 조정을 저장하기 위해 3 비트가 필요하다. 물론, 가령 각각의 픽 오프 컨택트들 간의 전압 차가 △V = 4mV인, 16 개의 픽 오프 컨택트로 4 비트 캘리브레이션하는, 다른 구성도 가능하다.
도 2의 우측 절반에 도시된 바처럼, 각 픽 오프 컨택트(31-38)는 정적 아날로그 멀티플렉서(5)의 각각의 입력(51-58)에 접속되며, 상기 멀티플렉서는 가령 N 채널 MOS 스위치들의 직렬 배열로 구성되는데, 이러한 구성으로 인해 구조가 단순해진다. 멀티플렉서(5)는 바람직하게는 단회 또는 다회 반복적으로 프로그램가능한 ROM(가령, 단회 프로그램가능한 ROM(OTP ROM), 프로그램가능한 ROM(PROM), 소거가능 및 프로그램가능한 ROM(EPROM), 전기적으로 소거가능 및 프로그램가능한 ROM(EEPROM))에 의해 제어된다. 이는 일단 발견된, 전압 레벨 V5에 대한 최적 정밀 조정을 저장하는 작업, 즉 각각의 최적 픽 오프 컨택트를 V5에 대한 전압 픽 오프 요소(25)의 출력(25')에 접속시키는 작업을 한다.
도 4는 본 발명에 따른 캘리브레이션 방법의 흐름도이다. 시작 단계에서, 적합한 전압 레벨 시스템이 선택되고(91)(도 3에 대한 설명 참조), 가령 V1=9V의 적합한 동작 전압 V1이 선택된다(92). 캘리브레이션 파라미터 P가 초기값 P(0)으로 세팅된다(93). 이 캘리브레이션 파라미터 P는 가변 전압 레벨 V5의 현재의 정밀 조정을 특성화한다. 도 3의 실시예에서, P는 0 내지 7 사이의 수치값이며, 이는 8 개의 픽 오프 컨택트(31-38) 중 어느 것이 V5에 대한 전압 픽 오프 요소(25)의 출력(25')에 현재 접속되는지를 표시하며, 상기 수치값은 바람직하게는 2진법 또는 16진법으로 저장된다. 바람직하게는 초기값 P(0)이 선택되며, 이 값으로 등거리 조건식(2)이 이상적인 상황에서 성취될 것이다. (후속 루프(95-98)에 대해 순수하게 내부적으로 사용되는) 동작 변수 n(n = 0,1,2,...)가 초기에 제로로 세팅된다(94).
반복 루프(95-98)는 한 번 이상에 걸쳐 동작하며 여기서 캘리브레이션 파라미터 P는 퀄리터 파라미터 D를 참조하여 반복적으로 최적화된다. 이를 위해, 품질 파리미터 D의 현재값 D(n)은 현재 전압 (V1-V6)을 측정하여 이들을 D 공식(3)에 대입함으로써 우선적으로 결정된다(95). 현재값 D(n)은 지정된 품질 (-DQ, +DQ)(여기서 DQ 는 가령 2mV로 선택됨) 범위 내에 존재하는지의 여부에 대한 검사를 받는다(96). 만일 상기 품질 범위 내에 현재값이 존재한다면, 현 캘리브레이션 파라미터 P(n)은 캘리브레이션 레지스터에 기록되는데, 가령 OTP ROM 내에 저장된다(99). 만일 현재값 D(n)이 상기 품질 범위 내에 존재하지 않으면, 새로운 캘리브레이션 파라미터 P(n+1)가 이전의 캘리브레이션 파라미터 P(n)로부터 반복적으로 계산된다(97). 이는 가령 다음과 같은 공식에 따라 수행될 수 있다.
Figure 112002041979017-pat00004
여기서, △V는 공칭 동작 전압 V1nom에서의 전압 간격 폭으로서, 예를 들어, △V는 9V의 Vlnom에서 4mV가 될 수 있으며, 오퍼레이터 rnd[X]는 오퍼랜드 X를 다음의 정수로 반올림(rounding)한다. 등식(4)에서 괄호 안의 오퍼랜드 X는, 필수적으로, 정밀 조정 세팅이 반복 단계에서 변경되어야 하는 픽 오프 컨택트의 수를 표시한다. 오퍼랜드 X는 인자 D(n)/△V와 V1nom/V1으로 구성되며, Vlnom/V1은 전압 간격 폭 △V를 V1에 따라 스케일링(scale)하고자 의도된 보정 인자이다. 새로운 캘리브레이션 파라미터 P(n+1)을 계산한 후에, 동작 변수 n은 1 만큼 증가하고(98), 반복 루프(95-98)가 다시 진행된다. 이러한 반복은 현 품질 파라미터 값 D(n)이 상기 지정된 품질 범위(-DQ, +DQ) 내에 존재할 때까지 계속된다.
상술된 캘리브레이션은 회로 제조자 또는 액정 디스플레이 디바이스의 제조자에 의해 각 개별 회로에 대해 일회 수행된다. 액정 디스플레이 디바이스 제조자에 의해 수행될 때, 유리판 상의 전극들을 접촉시키기 위해 특정 프로브가 사용될 수 있으며, 또는 상이한 전압 레벨(V1-V6)이 순서대로 특정 출력 컨택트에 접속될 수 있다. 캘리브레이션을 위해 필요한 모든 전압 측정치는, 측정된 값이 잘못되지 않도록, 가능한 최고 부하 임피던스 양단에서 측정되어야한다.
본 발명에 따른 회로 장치 및 본 발명에 따른 캘리브레이션 방법은 허용가능한 정도로 픽셀들의 크로스토크를 줄인다. 이러한 장점은 흑백 스테이지 디스플레이 또는 칼라 디스플레이를 갖는 디스플레이 디바이스 내에서 특히 유리하게 사용된다. 상기 회로 장치는 단순한 구조이며 전력 및 공간을 절감한다.

Claims (14)

  1. 액정 디스플레이 디바이스의 행 및 열 구동기의 전압 공급을 위한 회로 장치에 있어서,
    다수의 직렬 접속된 저항(R1-R5)을 가지며, 또한 상이한 전압 레벨(V2-V5)을 픽 오프(pick-off)하기 위해 상기 저항들(R-R5) 사이에 구성된 전압 픽 오프 요소(22-25)를 갖는 전압 분할기(1)를 포함하며,
    상기 전압 픽 오프 요소들(22-25) 중 하나의 픽 오프 요소(25)는 상기 요소(25)에서 픽 오프된 전압 레벨(V5)을 정밀 조정(fine-tuning)하는 수단(3)을 구비하되,
    상기 정밀 조정 수단(3)은 저항 경로상에 배열된 다수의 픽 오프 컨택트(31-38)와, 하나의 픽 오프 컨택트를 선택하는 수단(5)을 포함하고,
    상기 픽 오프 컨택트는 전체 전압 레벨을 특징지우는 품질 파라미터(quality parameter)(D)가 지정된 품질 범위 (-DQ, +DQ) 내에 존재하도록 선택되는
    회로 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 선택 수단(5)은 아날로그 멀티플렉서의 형태를 취하며,
    상기 아날로그 멀티플렉서의 입력(51-58)은 상기 픽 오프 컨택트(31-38)에 접속되는
    회로 장치.
  4. 제 3 항에 있어서,
    상기 멀티플렉서(5)를 제어하기 위한, 단회만 또는 다회 반복적으로 프로그램가능한 ROM(read-only memory)을 포함하는
    회로 장치.
  5. 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,
    상기 정밀 조정 수단(3)을 구비한 상기 전압 픽 오프 요소(25)는 상기 전압 분할기(1)의 두 개의 단부(11,12)에 가장 가까이 존재하는 두 개의 전압 픽 오프 요소(22,25) 중 하나인
    회로 장치.
  6. 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,
    상기 전압 분할기(1)는 정확하게 4 개의 전압 픽 오프 요소(22-25)를 포함하는
    회로 장치.
  7. 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,
    상기 회로 장치의 모든 요소들은 공통 기판 상에 수용되는
    회로 장치.
  8. 제 7 항에 있어서,
    상기 저항(R1-R5)은 제 2 도전성 유형(N 유형)의 반도체 물질 내에 제 1 도전성 유형(P+ 유형)의 반도체 물질이 주입된 스트립(41-45)에 의해 생성되는
    회로 장치.
  9. 액정층, 열 및 행 구동기, 및 상기 열 및 행 구동기의 전압 공급을 위한 회로 장치를 포함하는 액정 디스플레이 디바이스에 있어서,
    상기 회로 장치는 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에서 청구된 회로 장치인
    액정 디스플레이 디바이스.
  10. 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에서 청구된 회로 장치를 캘리브레이션하는 방법에 있어서,
    (a) 초기 정밀 조정을 선택하는 단계(93)와,
    (b) 전체 전압 레벨을 특징지우는 품질 파라미터(quality parameter)(D)의 값(D(n))을 측정하는 단계(95)와,
    (c) 상기 측정된 품질 파라미터 값(D(n))이 지정된 품질 범위 (-DQ, +DQ) 내에 존재하는지의 여부를 확립하는 단계(96)와,
    (d) 단계 (c)의 결과(96)가 부정이면, 새로운 정밀 조정(P(n+1))을 다시(recursire) 결정하고(97), 단계 (b)와 단계 (c)를 반복하는 단계와,
    (e) 단계 (c)의 결과(96)가 긍정이면, 현재의 정밀 조정(P(n))을 저장하는 단계(99)를 포함하는
    캘리브레이션 방법.
  11. 제 10 항에 있어서,
    상기 전압 분할기(1)의 제 1 단부(11)에 제 1 동작 전압 V1이 인가되고 상기 전압 분할기(1)의 제 2 단부(12)에 제 2 동작 전압 V6가 인가되며, 상기 전압 분할기(1)는 네 개의 전압 레벨(V2-V5)을 픽 오프하기 위한 네 개의 전압 픽 오프 요소(22-25)를 포함하며,
    상기 품질 파라미터(D)는 단계(b)에서
    Figure 112009022005855-pat00005
    에 의해 규정되는
    캘리브레이션 방법.
  12. 제 11 항에 있어서,
    상기 정밀 조정은 전압 레벨 V2 또는 전압 레벨 V5와 관련되는
    캘리브레이션 방법.
  13. 제 10 항에 있어서,
    상기 품질 범위 (-DQ, +DQ) 내에 존재하는 상기 품질 파라미터 값(D(n))에 대해, 동일한 공칭 투과율을 갖는 두 픽셀들의 실제 투과율의 차이가 많아야 2% 밖에 되지 않도록, 단계 (c)에서 품질 범위 (-DQ, +DQ)가 선택되는
    캘리브레이션 방법.
  14. 제 10 항에 있어서,
    상기 정밀 조정(P(n))은 단회만 또는 다회 반복적으로 프로그램가능한 ROM 내에 저장되는(99)
    캘리브레이션 방법.
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