KR100872875B1 - 전계 효과 트랜지스터에서 스트레스 질화막 구조제조에서의 ｈｄｐ/ｐｅｃｖｄ 방법 및 그에 의해 제조된전계 효과 트랜지스터 - Google Patents

전계 효과 트랜지스터에서 스트레스 질화막 구조제조에서의 ｈｄｐ/ｐｅｃｖｄ 방법 및 그에 의해 제조된전계 효과 트랜지스터 Download PDF

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Abstract

전계 효과 트랜지스터에서 스트레스 질화막 구조 제조에서의 HDP/PECVD 방법 및 그에 의해 제조된 전계 효과 트랜지스터가 제공된다. 스트레스 질화막 구조는 집적 회로 전계 효과 트랜지스터 상에 제1 스트레스 질화막을 HDP 증착하고, 상기 제1 스트레스 질화막 상에 제2 스트레스 질화막을 PECVD함으로써 형성된다. 제1 스트레스 질화막은 비컨포멀하고, 제2 스트레스 질화막은 컨포멀하다.
반도체 소자, 스트레스 질화막, HDP, PECVD

Description

전계 효과 트랜지스터에서 스트레스 질화막 구조 제조에서의 ＨＤＰ/ＰＥＣＶＤ 방법 및 그에 의해 제조된 전계 효과 트랜지스터{HDP/PECVD methods of fabricating stress nitride structures for field effect transistors, and field effect transistors so fabricated}
도 1 및 도 2는 본 발명의 다양한 실시예에 따른 중간 제조 단계 사이에서 본 발명의 다양한 실시예에 따른 스트레스 질화막 구조들을 포함하는 전계 효과 트랜지스터의 측단면도이다.
도 3 및 도 4는 단층 스트레스 질화막 구조 안에서 보이드가 잠재적으로 형성하는 것을 도시한 단층 스트레스 질화막 구조의 측단면도이다.
(도면의 주요부분에 대한 부호의 설명)
10:집적 회로 전계 효과 트랜지스터 20:집적 회로 기판
22:소스/드레인 영역 24:채널 영역
30:게이트 32:게이트 절연막
34:게이트 전극 36:실리사이드 게이트 컨택
40:측벽 스페이서 42:실리사이드 소스/드레인 컨택
44:분리 영역 60:제1 스트레스 질화막
70:제2 스트레스 질화막 300:보이드
400:폴드오버된 보이드
본 발명은 집적 회로 전계 효과 트랜지스터의 제조 방법 및 그의 구조에 관한 것으로서, 더욱 상세하게는 집적 회로 전계 효과 트랜지스터에서 스트레스 질화막 구조에 관한 것이다.
집적 회로 전계 효과 트랜지스터는 소비자, 공업적 분야 및 그 이외 응용 분야에서 널리 사용된다. 이 기술 분야에서 통상의 지식을 가지고 있는 자들에게 잘 알려진 바와 같이, 집적 회로 전계 효과 트랜지스터는 기판 내에 형성되며 이격된 소스/드레인 영역 및 기판 내에 이격된 소스/드레인 영역 사이에 형성된 채널 영역을 포함한다. 절연된 게이트는 이격된 소스/드레인들 사이에 형성된 채널 영역 상에 형성된다. 절연된 게이트는 게이트의 측벽에 측벽 스페이서를 포함할 수 있다.
전계 효과 트랜지스터의 채널 영역에서 캐리어(carrier)의 이동도는 채널 영역에 스트레스가 제공됨으로써 변화되어질 수 있다. 주로 전계 효과 트랜지스터에서 스트레스 질화막 구조와 관련하여 질화 실리콘 구조를 유도하는 스트레스를 형성함으로써, 인장 응력 또는 압축 응력은 전계 효과 트랜지스터의 채널 영역에 인가될 수 있다. 집적 회로 전계 효과 트랜지스터 상에 스트레스 질화막 구조의 제조 및 이용은 이 기술 분야에서 통상의 지식을 가진 자들에게 잘 알려져 있어 여기에서 더 이상의 서술할 필요는 없을 것이다.
스트레스 질화막은 두꺼워질수록 집적 회로 전계 효과 트랜지스터의 특성은 증가되어진다는 것은 잘 알려져 있다. 그러나, 공교롭게도 상대적으로 두꺼운 스트레스 질화막은 그 안에 소자의 특성 및/또는 신뢰성을 저하시킬 수 있는 보이드(void)를 포함할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 집적 회로 전계 효과 트랜지스터의 특성을 향상시키는 집적 회로 전계 효과 트랜지스터 상의 스트레스 질화막 구조의 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 특성이 향상된 집적 회로 전계 효과 트랜지스터를 제공하는데 있다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 다양한 실시예에 따른 스트레스 질화막 구조는 집적 회로 전계 효과 트랜지스터 상에 제1 스트레스 질화막을 HDP 증착하고, 상기 제1 스트레스 질화막 상에 제2 스트레스 질화막을 PECVD함으로써 제조된다.
일 실시예에서는 상기 제1 스트레스 질화막을 HDP 증착하는 것은 상기 소스/드레인 영역 상의 상기 제1 스트레스 질화막보다 상기 측벽 스페이서 상의 상기 제1 스트레스 질화막을 더 얇게 형성한다.
더욱이, 상기 제2 스트레스 질화막을 PECVD하는 것은 상기 제1 스트레스 질화막 상의 상기 제2 스트레스 질화막을 상기 제1 스트레스 질화막보다 더 균일한 두께로 형성한다. 일 실시예에서는 상기 제2 스트레스 질화막은 상기 소스/드레인 영역, 상기 게이트 및 상기 측벽 스페이서 상에 균일한 두께를 가진다.
일 실시예에서는 상기 제1 및 제2 스트레스 질화막은 상기 게이트 및/또는 상기 소스/드레인 영역 상에서 대략 동일한 두께로 이루어지고, 다른 실시예에서는 상기 제1 및 상기 제2 스트레스 질화막은 모두 상기 전계 효과 트랜지스터에 있는 상기 게이트 상 및/또는 상기 소스/드레인 영역 상에서 약 300 내지 500Å 두께를 가진다.
더욱이, 다른 실시예에서는 전계 효과 트랜지스터는 P-채널 전계 효과 트랜지스터이고, 상기 제1 및 제2 스트레스 질화막은 모두 배열되어 P-채널 전계 효과 트랜지스터의 P-채널 영역에 압축 응력을 제공한다.
다른 실시예에서는 상기 제1 스트레스 질화막은 그 안에서 보이드(void) 또는 폴드오버(foldover)된 보이드를 줄이기 위하여 충분히 얇으면서, 상기 제2 스트레스 질화막이 인접하는 트랜지스터 게이트들 사이에 존재하는 보이드를 줄이기 위하여 충분히 두껍게 고밀도 플라즈마 증착된다.
본 발명의 다른 실시예에 따른 스트레스 질화막 구조는 상기 집적 회로 전계 효과 트랜지스터 상에 또는 직접 위에 제1 스트레스 질화막을 상기 전계 효과 트랜지스터에 있는 상기 이격된 상기 소스/드레인 영역 상에서보다 상기 측벽 스페이서 상에서 더 얇도록 비컨포멀하게 증착함으로써 제조될 수 있다.
제2 스트레스 질화막은 상기 제1 스트레스 질화막 상에 상기 제1 스트레스 질화막보다 더 균일한 두께를 가지도록 컨포멀하게 증착된다.
상술한 바와 같이, 상기 제1 스트레스 질화막은 HDP 증착에 의해 형성되어질 수 있고, 상기 제2 스트레스 질화막은 상술한 두께의 범위에서 PECVD에 의해 형성되어질 수 있다.
본 발명의 일 실시예에 따른 집적 회로 전계 효과 트랜지스터는 기판, 상기 기판 내에 형성되며, 이격된 소스/드레인 영역, 상기 기판 상에 상기 이격된 소스/드레인 영역 사이에 형성된 절연된 게이트 및 상기 절연된 게이트의 측벽 상에 형성된 측벽 스페이서를 포함한다. 제1 스트레스 질화막은 상기 이격된 소스/드레인 영역 상에서 보다 상기 측벽 스페이서 상에서 두께가 더 얇게 형성된다.
상대적으로 균일한 두께의 제2 스트레스 질화막은 상기 제1 스트레스 질화막 상에 형성된다. 두께 및/또는 상술된 제조 공정이 제공될 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)", "상(on)" 또는 다른 소자 또는 층"에 연결된(connected to)", "에 결합된(coupled to)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 또는 다른 소자 또는 층에 연결된 것 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)", "바로 위", "직접 연결된(directly connected to)" 또는 "직접 결합된(directly coupled to)"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소, 영역, 층 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소, 영역, 층 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소, 영역, 층 또는 섹션들을 다른 소자, 구성요소, 영역, 층 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소, 제1 영역, 제1 층 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소, 제2 영역, 제2 층 또는 제2 섹션일 수도 있음은 물론이다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 공통적으 로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 전형적인 실시예에 따른 집적 회로 전계 효과 트랜지스터 및 그 제조 방법을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 이 집적 회로 전계 효과 트랜지스터(10)는 집적 회로 기판(20), 집적 회로 기판(20) 내에 이격된 소스/드레인 영역(22) 및 이격된 소스/드레인 영역(22) 사이에 형성된 채널 영역(24)을 포함한다.
절연된 게이트(30)는 이격된 소스/드레인 영역(22) 사이에 형성된 채널 영역(24) 상에 형성된다. 절연된 게이트(30)는 게이트 절연막(32), 게이트 전극(34) 및 실리사이드 게이트 컨택(36)을 포함할 수 있다.
또한, 측벽 스페이서(40)가 절연된 게이트(30)의 측벽 상에 형성될 수 있다.
또한, 실리사이드 소스/드레인 컨택(42)이 소스/드레인 영역(22) 상에 형성될 수 있고, 소자 분리 영역(44)은 서로 다른 트랜지스터로부터 트랜지스터들 또는 트랜지스터 그룹들을 격리하는데 사용될 수 있다.
기판(20)은 단일 반도체, 복합 반도체 및/또는 하나 또는 그 이상의 반도체, 절연체 및/또는 전도층을 포함하는 반도체가 아닌 기판(예를 들면, 세라믹, 유리 기판)일 수 있다.
소자 분리 영역(44)은 트렌치형의 소자 분리(STI;Shallow Trench Isolation) 및/또는 다른 종래의 격리 기술들을 사용하여 형성될 수 있다. 소스/드레인 영 역(22)은 소스/드레인 연장부 및/또는 할로(22a; halo)를 포함할 수 있다.
게이트 절연막(32)은 산화 실리콘(silicon dioxide)을 포함할 수 있으며, 게이트 전극(34)은 폴리 실리콘과 실리사이드 게이트 컨택(36)을 포함할 수 있고, 실리사이드 소스/드레인 컨택(42)은 포함될 수도 있거나 포함되지 않을 수 있다. 결국, 측벽 스페이서(40)는 산화 실리콘, 질화 실리콘 및/또는 다른 물질들을 포함할 수 있다. 이 단락과 선행 단락에서 기술한 집적 회로 전계 효과 트랜지스터의 디자인과 제조는 이 기술 분야에서 통상의 지식을 가진 자에게 공지이어서 여기서는 더 이상 기술하지 않는다.
도 1에서는 공통된 소스/드레인 영역(22)을 공유하는 두 개의 트랜지스터들은 도시되어 있는데, 이들은 공지되어 있는 CMOS(Complementary Metal Oxide Semiconductor) 구조로도 불리며 이미 공지된 상보적 절연 게이트 전계 효과 트랜지스터로 제공될 수 있다. 그러나, 단일 집적 회로 트랜지스터 또는 둘 이상의 집적 회로 트랜지스터 또한 본 발명의 다양한 실시예들에 제공될 수 있다.
다시 도 1을 참조하여, 제1 스트레스(stress) 질화막(60)은 HDP(high density plasma, 고밀도 플라즈마, 이하 HDP이라 함) 증착을 이용하여 집적 회로 전계 효과 트랜지스터(10) 상에 증착된다. 스트레스 질화막의 HDP 증착은 이 기술 분야에서 통상의 지식을 가진 자에게 공지이어서, 여기서는 더 이상 기술하지 않는다.
도 1에 도시된 바와 같이, HDP 증착 과정은 집적 회로 전계 효과 트랜지스터(10) 상에 비컨포멀(non-conformal)한 제1 스트레스 질화막(60)을 형성한다. 여 기에서 사용된 "비컨포멀한"이라 함은 제1 스트레스 질화막(60)이 게이트(30)의 상면 상에서 또는 이격된 소스/드레인 영역(22) 상에서보다 측벽 스페이서(40) 상에서 실질적으로 더 얇은 것을 의미한다. 다르게 기술한다면, 도 1에서 도시한 방향에서, 제1 스트레스 질화막(60)은 집적 회로 전계 효과 트랜지스터(10)에 수직 표면 상에서 보다 수평 표면 상에서 더 두껍다.
도 2를 참조하면, 제2 스트레스 질화막(70)은 PECVD(Plasma Enhanced Chemical Vapor deposition, 플라즈마 화학 기상 증착)를 이용하여 제1 스트레스 질화막(60) 상에 또는 직접 위에 증착된다. PECVD를 이용하는 스트레스 질화막의 형성은 이 기술 분야에서 통상의 지식을 가진 자에게 공지이어서 여기서는 더 이상 기술하지 않는다.
도 2에 도시된 바와 같이, 제2 스트레스 질화막(70)의 PECVD는 컨포멀한(conformal) 제2 스트레스 질화막(70)을 형성한다. 일 실시예에서 "컨포멀한"이라 함은 제2 PECVD막의 두께는 제1 스트레스 질화막(60)보다 더 균일하다는 것을 의미한다. 더욱이, 다른 실시예에서는, "컨포멀한"이라 함은 소스/드레인 영역(22), 게이트(30)의 상면 및 측벽 스페이서(40) 상에서 균일한 두께를 가진다는 것을 의미한다. 두께에서의 다양한 변형은 게이트(30)의 상면 및 소스/드레인 영역(22) 상에 존재하는 제2 스트레스 질화막(70)의 두께에 대한 측벽 스페이서(40) 상에 존재하는 제2 스트레스 질화막(70)의 두께 변형으로 이해될 수 있을 것이다. 그러나, 본 발명의 일 실시예에서 두께의 이러한 변형은 제1 스트레스 질화막(60)의 두께에서 변형보다 실질적으로 더 적어질 수 있다.
다시 도 2를 참조하면, 일 실시예에서는 제1 및 제2 스트레스 질화막(60, 70)은 전계 효과 트랜지스터의 절연된 게이트(30) 상에 대략 동일한 두께를 가진다. 또한, 도 2에서 도시된 바와 같이, 다른 실시예에서는 제1 및 제2 스트레스 질화막(60, 70)은 소스/드레인 영역(22) 상에 대략 동일한 두께를 가진다. 그러나, 제2 스트레스 질화막(70)은 측벽 스페이서(40) 상의 제1 스트레스 질화막(60)보다 실질적으로 더 두꺼운 두께를 가질 수 있다. 일 실시예에서는 제1 스트레스 질화막(60)과 제2 스트레스 질화막(70)은 양쪽 모두 전계 효과 트랜지스터의 게이트(30) 상에서 그리고 소스/드레인 영역(22) 상에서 300 내지 500Å 두께를 가진다.
또한, 도 1과 도 2는 본 발명의 다른 실시예들을 도시하고 있으며, 다른 실시예에서는 제1 스트레스 질화막(60)이 집적 회로 전계 효과 트랜지스터(10) 상에 비컨포멀하게 증착되어 제1 스트레스 질화막(60)이 이격된 소스/드레인 영역(22) 상에서보다 측벽 스페이서(40) 상에서 두께가 더 얇게 된다. 제2 스트레스 질화막(70)은 제1 스트레스 질화막(60) 상에 컨포멀하게 증착되어, 제2 스트레스 질화막(70)이 제1 스트레스 질화막(60)보다 더 균일한 두께를 가진다.
또한, 도 2에서 도시된 바와 같이, 본 발명의 일 실시예에 따른 집적 회로 전계 효과 트랜지스터(10)는 기판(20), 기판(20) 내에 이격된 소스/드레인 영역(22), 기판(20) 상에 이격된 소스/드레인 영역(22) 사이에 형성된 절연된 게이트(30) 및 절연된 게이트(30)의 측벽 상에 형성된 측벽 스페이서(40)를 포함한다. 또한, 이 집적 회로 전계 효과 트랜지스터(10)는 이격된 소스/드레인 영역(22) 상 에서 보다 측벽 스페이서(40) 상에서 두께가 더 얇은 제1 스트레스 질화막(60)을 포함한다. 또한, 제1 스트레스 질화막(60)보다 더 균일한 두께를 가지는 제2 스트레스 질화막(70)은 제1 스트레스 질화막(60) 상에 제공된다. 결국, 도 1 및 도 2의 일 실시예에서, 집적 회로 전계 효과 트랜지스터(10)는 P-채널 전계 효과 트랜지스터이고 제1 및 제2 스트레스 질화막(60, 70)은 모두 배열되어 P-채널 전계 효과 트랜지스터의 P-채널 영역(24)에 압축 응력을 제공한다.
상술한 바와 같이, 집적 회로 전계 효과 트랜지스터 상에서 상대적으로 두꺼운 스트레스 질화 영역을 형성함이 바람직한데, 이는 예를 들면, P-채널 소자의 특성이 스트레스 질화막의 두께에 비례하여 증가할 수 있다. 그러나, 종래의 HDP 질화막과 종래의 PECVD 질화막은 전계 효과 트랜지스터의 특성 및/또는 신뢰성에 불리하게 영향을 주는 보이드를 형성한다.
특히, 도 3은 집적 회로 전계 효과 트랜지스터 직접 위에 예를 들면, 적어도 500Å 두께로 증착되고, 상대적으로 두꺼우면서 컨포멀한 PECVD 질화막(70')을 도시한다. 도 3에 도시된 바와 같이, 인접한 게이트(30)들 사이의 거리가 예를 들면, 약 1.2㎛ 또는 그 이하로 줄어들수록 보이드(300)는 이웃하는 절연된 게이트(30)들 사이에 형성될 수 있다. 이 보이드(300)는 소자의 특성 및/또는 신뢰성에 강한 영향을 준다. 더욱이, 도 4에 도시된 바와 같이, 예를 들어 적어도 약 500Å 두께로 두꺼운 HDP 질화막(60')은 수평 표면과 수직 표면이 만나서 접히는 지역에서 폴드오버된(foldover) 보이드(400)를 형성시킬 수 있다. 또한, 이 폴드오버된 보이드(400)는 집적 회로 전계 효과 트랜지스터의 특성 및/또는 신뢰성에 불리한 영향 을 줄 수 있다.
대조적으로, 예를 들어, 도 2에서 도시된 바와 같은 본 발명의 전형적인 실시예들에 따라 제1 스트레스 질화막(60)으로서의 HDP 질화막과, 제2 스트레스 질화막(70)으로서의 PECVD 질화막을 이용하여 스트레스 질화막을 원하는 두께로 제공함으로써 상대적으로 두꺼운 스트레스 질화막 구조(예를 들면, 두께가 적어도 약 600Å는 보이드(300, 400)의 발생을 제거하거나 감소시키는 동안에 형성된다. 다르게 기술하면, HDP 질화막상에 증착되는 PECVD 질화막의 인접하는 게이트(30)들 사이의 보이드를 피하거나 감소시킬 수 있도록 HDP 질화막은 충분하게 두꺼워질 수 있으나, HDP 질화막 안에 폴드오버된 보이드를 피하거나 감소시키기 위하여 충분히 얇은 두께를 가질 수 있다.
따라서, 본 발명의 다양한 실시예들은 HDP 질화막 및 PECVD 질화막 또는 비컨포멀한 질화막 및 컨포멀한 질화막, 다층, 스트레스 질화막 구조를 제공할 수 있다. 소자의 특성 및/또는 신뢰성에 바람직하지 않은 영향을 주는 보이드의 생성을 제거하거나 감소시키는 동안에, 예를 들어, 적어도 약 600Å 두께로 상대적으로 두꺼운 스트레스 질화막 구조가 형성될 수 있다. 개선된 특성 및/또는 신뢰성을 가진 고인장성있는 스트레스 질화막 구조는 그것에 의하여 제공된다.
도면과 명세서에서 본 발명의 실시예들이 개시되어 있으며, 특정한 용어들이 사용됨에도 불구함에도 후술하는 청구항들에서 개시된 본 발명의 범위에서 그 용어들이 단지 일반적이고 설명적인 기능으로 사용될 뿐, 그 용어들에 제한될 의도는 아니다.
집적 회로 기판 상에 고밀도 플라즈마에 의해 증착된 제1 스트레스 질화막 상에 제2 스트레스 질화막을 플라즈마 화학 기상 증착함으로써 제1 스트레스 질화막을 증착하는 과정에서 생긴 보이드를 제거하거나 감소시켜 집적 회로 전계 효과 트랜지스터의 특성을 향상시킨다.

Claims (24)

  1. 집적 회로 전계 효과 트랜지스터 상에 제1 스트레스 질화막을 HDP 증착하고;
    상기 제1 스트레스 질화막 상에 제2 스트레스 질화막을 PECVD하는 것을 포함하되,
    상기 제1 스트레스 질화막을 그 안에서 폴드오버된 보이드를 줄이고, 상기 제2 스트레스 질화막의 인접하는 트랜지스터 게이트들 사이에 존재하는 보이드를 줄이도록 고밀도 플라즈마 증착하는 집적 회로 전계 효과 트랜지스터 상의 스트레스 질화막 구조의 제조 방법.
  2. 제1 항에 있어서,
    상기 집적 회로 전계 효과 트랜지스터는 이격된 소스/드레인 영역 및 상기 소스/드레인 영역 사이에 형성되며 측벽 스페이서를 구비하는 게이트를 포함하고,
    상기 제1 스트레스 질화막을 HDP 증착하는 것은 상기 소스/드레인 영역 상의 상기 제1 스트레스 질화막보다 상기 측벽 스페이서 상의 상기 제1 스트레스 질화막을 더 얇게 형성하고,
    상기 제2 스트레스 질화막을 PECVD하는 것은 상기 제1 스트레스 질화막 상의 상기 제2 스트레스 질화막을 상기 제1 스트레스 질화막의 두께보다 더 균일한 두께로 형성하는 스트레스 질화막 구조의 제조 방법.
  3. 제2 항에 있어서,
    상기 제2 스트레스 질화막은 상기 소스/드레인 영역, 상기 게이트 및 상기 측벽 스페이서 상에 균일한 두께를 가지는 스트레스 질화막 구조의 제조 방법.
  4. 제1 항에 있어서,
    상기 집적 회로 전계 효과 트랜지스터는 이격된 소스/드레인 영역 및 상기 소스/드레인 영역 사이에 형성된 게이트를 포함하고,
    상기 제1 및 제2 스트레스 질화막은 상기 게이트 및/또는 상기 소스/드레인 영역 상에서 동일한 두께로 이루어지는 스트레스 질화막 구조의 제조 방법.
  5. 제1 항에 있어서,
    상기 집적 회로 전계 효과 트랜지스터는 P-채널 영역을 포함하는 P-채널 전계 효과 트랜지스터이고,
    상기 제1 및 제2 스트레스 질화막은 양쪽 모두 배열되어 상기 P-채널 영역에 압축 응력을 제공하는 스트레스 질화막 구조의 제조 방법.
  6. 제1 항에 있어서,
    상기 집적 회로 전계 효과 트랜지스터는 이격된 소스/드레인 영역 및 상기 소스/드레인 영역 사이에 형성되며, 측벽 스페이서를 구비하는 게이트를 포함하고,
    상기 제1 스트레스 질화막과 상기 제2 스트레스 질화막은 양쪽 모두 상기 게이트 상 및/또는 상기 소스/드레인 영역 상에서 약 300 내지 500Å 두께를 가지는 스트레스 질화막 구조의 제조 방법.
  7. 삭제
  8. 제1 항에 있어서,
    상기 PECVD하는 것은 상기 제1 스트레스 질화막 직접 위에 상기 제2 스트레스 질화막을 PECVD하는 것을 포함하는 스트레스 질화막 구조의 제조 방법.
  9. 집적 회로 전계 효과 트랜지스터는 기판내에 이격되어 형성된 소스/드레인 영역, 상기 기판 상에서 상기 소스/드레인 영역 사이에 형성된 절연된 게이트 및 상기 절연된 게이트의 측벽 상에 형성된 측벽 스페이서를 포함하되,
    상기 집적 회로 전계 효과 트랜지스터 상에 제1 스트레스 질화막을 상기 이격된 소스/드레인 영역 상에서보다 상기 측벽 스페이서 상에서 더 얇게 형성하여 비컨포멀하게 증착하고;
    상기 제1 스트레스 질화막 상에 제2 스트레스 질화막을 상기 제1 스트레스 질화막의 두께보다 더 균일한 두께를 갖도록 컨포멀하게 증착하는 것을 포함하는 집적 회로 전계 효과 트랜지스터 상의 스트레스 질화막 구조의 제조 방법.
  10. 제9 항에 있어서,
    상기 제1 스트레스 질화막을 비컨포멀하게 증착하는 것은 상기 집적 회로 전계 효과 트랜지스터 상에 상기 제1 스트레스 질화막을 HDP 증착하는 것을 포함하고;
    상기 제2 스트레스 질화막을 컨포멀하게 증착하는 것은 상기 제1 스트레스 질화막 상에 상기 제2 스트레스 질화막을 PECVD하는 스트레스 질화막 구조의 제조 방법.
  11. 제9 항에 있어서,
    상기 제1 및 제2 스트레스 질화막은 상기 절연된 게이트 및/또는 상기 소스/드레인 영역 상에서 동일한 두께를 가지는 스트레스 질화막 구조의 제조 방법.
  12. 제9 항에 있어서,
    상기 집적 회로 전계 효과 트랜지스터는 P-채널 전계 효과 트랜지스터이며 상기 기판에서 상기 이격된 소스/드레인 영역 사이에 형성된 P-채널 영역을 포함하고,
    상기 제1 및 제2 스트레스 질화막은 모두 배열되어 P-채널 영역에 압축 응력을 제공하는 스트레스 질화막 구조의 제조 방법.
  13. 제9 항에 있어서,
    상기 제1 스트레스 질화막 및 상기 제2 스트레스 질화막은 모두 상기 절연된 게이트 상 및/또는 상기 소스/드레인 영역 상에서 약 300 내지 500Å 두께를 가지는 스트레스 질화막 구조의 제조 방법.
  14. 제9 항에 있어서,
    상기 제1 스트레스 질화막을 그 안에서 폴드오버된 보이드를 줄이고, 상기 제2 스트레스 질화막의 인접하는 트랜지스터 게이트들 사이에 존재하는 보이드를 줄이도록 비컨포멀하게 증착하는 스트레스 질화막 구조의 제조 방법.
  15. 제9 항에 있어서,
    상기 제2 스트레스 질화막을 컨포멀하게 증착하는 것은 상기 제2 스트레스 질화막을 증착하여 상기 소스/드레인 영역, 상기 절연된 게이트 및 상기 측벽 스페이서 상에 균일한 두께가 되는 것을 포함하는 스트레스 질화막 구조의 제조 방법.
  16. 제9 항에 있어서,
    상기 제2 스트레스 질화막을 컨포멀하게 증착하는 것은 상기 제1 스트레스 질화막 직접 위에 상기 제2 스트레스 질화막을 컨포멀하게 증착하는 것을 포함하는 스트레스 질화막 구조의 제조 방법.
  17. 기판;
    상기 기판 내에 형성되고, 이격된 소스/드레인 영역;
    상기 기판 상에 상기 이격된 소스/드레인 영역 사이에 형성되며 절연된 게이트;
    상기 절연된 게이트의 측벽 상에 형성된 측벽 스페이서;
    상기 이격된 소스/드레인 영역 상에서 보다 상기 측벽 스페이서 상에서 두께가 더 얇은 제1 스트레스 질화막; 및
    상기 제1 스트레스 질화막 상에 컨포말하게 형성되고, 상기 제1 스트레스 질화막의 두께보다 더 균일한 두께를 가지는 제2 스트레스 질화막을 포함하되,
    상기 제1 스트레스 질화막과 상기 제2 스트레스 질화막은 동일한 스트레스를 제공하는 집적 회로 전계 효과 트랜지스터.
  18. 제 17항에 있어서,
    상기 제1 스트레스 질화막은 그 안에 폴드오버된 보이드를 줄이고, 상기 제2 스트레스 질화막은 인접한 절연된 게이트 사이에 존재하는 보이드를 줄이는 집적 회로 전계 효과 트랜지스터.
  19. 제 17항 또는 제 18항에 있어서,
    상기 제1 스트레스 질화막은 HDP 제1 스트레스 질화막을 포함하고, 상기 제2 스트레스 질화막은 PECVD 제2 스트레스 질화막을 포함하는 집적 회로 전계 효과 트랜지스터.
  20. 제17 항 또는 제 18항에 있어서,
    상기 제1 및 제2 스트레스 질화막은 상기 절연된 게이트 상 및/또는 상기 소스/드레인 영역 상에서 동일한 두께를 가지는 집적 회로 전계 효과 트랜지스터.
  21. 제17 항 또는 제 18항에 있어서,
    상기 집적 회로 전계 효과 트랜지스터는 P-채널 전계 효과 트랜지스터이며 상기 기판에서 상기 이격된 소스/드레인 영역 사이에 형성된 P-채널 영역을 포함하고,
    상기 제1 및 제2 스트레스 질화막은 모두 배열되어 P-채널 영역에 압축 응력을 제공하는 집적 회로 전계 효과 트랜지스터.
  22. 제17 항 또는 제 18항에 있어서,
    상기 제1 스트레스 질화막 및 상기 제2 스트레스 질화막은 양쪽 모두 상기 절연된 게이트 상 및/또는 상기 소스/드레인 영역 상에서 약 300 내지 500Å 두께를 가지는 집적 회로 전계 효과 트랜지스터.
  23. 제17 항 또는 제 18항에 있어서,
    상기 제2 스트레스 질화막은 상기 절연된 게이트, 상기 측벽 스페이서 및 상기 소스/드레인 영역 상에서 균일한 두께를 가지는 집적 회로 전계 효과 트랜지스터.
  24. 제17 항 또는 제 18항에 있어서,
    상기 제2 스트레스 질화막은 상기 제1 스트레스 질화막 직접 위에 형성되는 집적 회로 전계 효과 트랜지스터.
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