KR100835282B1 - 정전기 방전 보호 장치 - Google Patents

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electrostatic discharge
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강명곤
송기환
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삼성전자주식회사
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Abstract

본 발명은 정전기 방전 보호 장치를 공개한다. 이 장치는 제1 도전형의 기판, 상기 기판 내에 형성된 제2 도전형의 제1 웰, 상기 제1 웰 내에 형성된 제2 도전형의 제1 영역, 상기 제1 영역과 간격을 두고 상기 제1 웰 내에 형성된 제1 도전형의 제2 영역, 및 상기 제2 영역과 간격을 두고 상기 제1 웰 내에 형성된 제2 도전형의 제3 영역을 구비하고, 상기 제1 영역과 상기 제3 영역은 제1 전원과 연결되어, 상기 제2 영역으로 유입되는 전류를 상기 제1 영역과 제3 영역을 통하여 방전하는 것을 특징으로 한다. 본 발명의 정전기 방전 보호 장치는 접합 트랜지스터의 전류이득을 증가시키고, 접합 트랜지스터와 제1 전원 사이의 저항을 크게 하여 트리거 전압을 낮아지게 한다. 또한 본 발명의 정전기 방전 보호 장치의 구성에서 추가되는 다이오드에 의하여 홀딩 전압이 높아지게 한다.

Description

정전기 방전 보호 장치{Electrostatic discharge protection device}
도 1은 종래의 정전기 방전 보호 장치의 실시예로서 접지 게이트 엔모스의 구조를 나타낸 도면이다.
도 2는 도 1에 나타낸 접지 게이트 엔모스의 등가회로를 나타낸 회로도이다.
도 3은 종래의 정전기 방전 보호 장치의 실시예로서 실리콘 제어 정류기의 구조를 나타낸 도면이다.
도 4는 도 3에 나타낸 실리콘 제어 정류기의 등가회로를 나타낸 회로도이다.
도 5는 도 3 및 도 4에 나타낸 실리콘 제어 정류기의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 정전기 방전 보호 장치의 실시예의 구조를 나타낸 도면이다.
도 7은 도 6에 나타낸 본 발명의 정전기 방전 보호 장치의 실시예의 등가회로를 나타낸 회로도이다.
도 8은 본 발명의 정전기 방전 보호 장치의 다른 실시예의 구조를 나타낸 도면이다.
도 9는 도 8에 나타낸 본 발명의 정전기 방전 보호 장치의 다른 실시예의 등가회로를 나타낸 회로도이다.
도 10은 본 발명의 정전기 방전 보호 장치와 종래의 정전기 방전 보호 장치의 동작을 비교하기 위하여 실시한 시뮬레이션 결과를 간략하게 나타낸 도면이다.
도 11은 본 발명의 정전기 방전 보호 장치의 또 다른 실시예의 구조를 나타낸 도면이다.
도 12는 도 11에 나타낸 본 발명의 정전기 방전 보호 장치의 또 다른 실시예의 등가회로를 나타낸 회로도이다.
본 발명은 정전기 방전 보호 장치에 관한 것으로, 특히 보다 낮은 트리거 전압과 보다 높은 홀딩 전압을 가지는 정전기 방전 보호 장치에 관한 것이다.
반도체 집적회로는 인체의 접촉 등으로 인하여 발생되는 정전기에 의해 유입되는 고전압 또는 고전류에 대해 매우 민감한 영향을 받는다. 즉, 정전기의 발생에 따라 고전압 또는 고전류가 집적회로의 내부 회로로 유입되는 경우, 집적회로 내의 절연막이 파괴되거나, 채널이 단락되는 현상이 발생되어 집적회로의 동작이 불가능하게 될 수 있다.
이를 방지하기 위하여 반도체 집적회로는 입출력 회로에 정전기 방전 보호 장치를 구비하고, 정전기 방전 보호 장치는 정전기에 의한 고전압 또는 고전류가 집적회로의 내부 회로로 유입되지 않고 방전되도록 한다. 정전기 방전 보호 장치로는 접지 게이트 엔모스(GGNMOS) 또는 실리콘 제어 정류기(SCR: Semiconductor Controled Rectifier) 등이 사용되고 있다.
도 1은 종래의 정전기 방전 보호 장치의 실시예로서 접지 게이트 엔모스의 구조를 나타낸 것으로서, p형 기판(10) 상에 소정의 간격을 두고 n+ 영역(11, 12)이 형성되고, 상기 n+ 영역(11, 12) 사이의 p형 기판(10) 위에 게이트 전극(14)이 형성된다. 상기 n+ 영역(12)과 소정의 간격을 두고 p+ 영역(13)이 형성되고, 상기 n+ 영역(12)과 p+ 영역(13) 사이에 절연막(15)이 삽입된다. 입출력 단자(DQ)는 상기 n+ 영역(11)에 연결되고, 상기 n+ 영역(12), p+ 영역(13), 및 게이트 전극(14)은 접지전압에 연결된다.
도 1에 나타낸 접지 게이트 엔모스의 동작을 설명하면 다음과 같다.
정전기로 인하여 입출력 단자(DQ)로 고전압이 인가되면 n+ 영역(11)과 p형 기판(10) 사이의 pn 접합에서 항복현상(breakdown)이 발생되고, 따라서, n+ 영역(11), p형 기판(10), 및 p+ 영역(13)을 통하여 전류가 흐르게 된다. 그러면, p형 기판(10)과 n+ 영역(12) 사이가 순방향 바이어스 되어 n+ 영역(11), p형 기판(10), 및 n+ 영역(12)을 통하여 입출력 단자(DQ)로부터 접지전압으로 전류가 흐르게 된다.
도 2는 도 1에 나타낸 접지 게이트 엔모스의 등가 회로를 나타낸 것으로서, n+ 영역(11, 12) 및 게이트 전극(14)은 각각 NMOS 트랜지스터(N1)의 드레인, 소스, 및 게이트를 형성하고, n+ 영역(11, 12) 및 p형 기판(10)은 각각 접합 트랜지스터(Q1)의 컬렉터, 이미터, 및 베이스를 형성한다. 도 2에서 Rp는 p형 기판(10)의 저항을 나타낸다.
도 2를 참고하여 접지 게이트 엔모스의 동작을 설명하면 다음과 같다.
도 1의 n+ 영역(11)과 p형 기판(10) 사이의 pn 접합에서 항복현상이 발생되는 소정 전압(트리거 전압) 이상이 입출력 단자(DQ)로 인가되면 접합 트랜지스터(Q1)의 컬렉터, 베이스를 거쳐 저항(Rp)을 통해 전류가 흐르게 된다. 상기 전류에 의해 접합 트랜지스터(Q1)의 베이스 전압이 상승하여 접합 트랜지스터(Q1)가 턴온 되고, 따라서, 접합 트랜지스터(Q1)를 통하여 입출력 단자(DQ)로부터 접지전압으로 다량의 전류가 흐르게 된다.
도 1 및 도 2에 나타낸 접지 게이트 엔모스의 경우, 보다 많은 전류가 흐르도록 하기 위해서는 접지 게이트 엔모스가 차지하는 면적이 넓어야 한다. 그러나, 반도체 집적회로가 고집적화 됨에 따라 그 면적을 줄일 필요가 발생하였다. 따라서, 보다 작은 면적으로도 보다 많은 전류가 흐르도록 할 수 있는 실리콘 제어 정류기(SCR: Semiconductor Controled Rectifier)가 제시되었다.
도 3은 종래의 정전기 방전 보호 장치의 실시예로서 실리콘 제어 정류기의 구조를 나타낸 도면으로서, p형 기판(20) 내에 n웰(21)이 형성되고, 상기 n웰(21)내에 소정의 간격을 두고 n+ 영역(31)과 p+ 영역(32)이 형성되고, 상기 p+ 영역(32)과 소정의 간격을 두고, 상기 n웰(21)과 p형 기판(20)에 동시에 접합되도록 n+ 영역(33)이 형성된다. 상기 n+ 영역(31)과 p+ 영역(32) 사이 및 상기 p+ 영역(32)과 n+ 영역(33) 사이 각각에는 절연막(30)이 삽입된다. 상기 n+ 영역(33)과 소정의 간격을 두고 n+ 영역(34)이 형성되고, 상기 n+ 영역(33)과 n+ 영역(34) 사이의 p형 기판(20) 위에 게이트 전극(40)이 형성된다. 상기 n+ 영역(34)과 소정의 간격을 두고 p+ 영역(35)이 형성되고, 상기 n+ 영역(34)과 p+ 영역(35) 사이에는 절연막(30)이 삽입된다. 입출력 단자(DQ)는 상기 n+ 영역(31) 및 p+ 영역(32)과 연결되고, 상기 n+ 영역(34), p+ 영역(35), 및 게이트 전극(40)은 접지전압과 연결된다.
도 3에 나타낸 실리콘 제어 정류기의 동작을 설명하면 다음과 같다.
정전기로 인하여 입출력 단자(DQ)로 고전압이 인가되면 n웰(21)과 p형 기판(20) 사이의 pn 접합에서 항복현상(breakdown)이 발생된다. 따라서, n+ 영역(31), n웰(21) p형 기판(20) 및 p+ 영역(35)을 통해 전류가 흐르게 된다. 상기 전류에 의해 p+ 영역(32)과 n웰(21) 사이에 순방향 바이어스가 걸리게 되어 p+ 영역(32) n웰(21) 및 p형 기판(20)을 통해 전류가 흐르게 되고, 이로 인해 p형 기판(20)과 n+ 영역(34) 사이에도 순방향 바이어스가 걸리게 되어 n웰(21), p형 기판(20) 및 n+ 영역(34)을 통해서도 전류가 흐르게 된다.
도 4는 도 3에 나타낸 실리콘 제어 정류기의 등가회로를 나타낸 것으로서, n웰(21), p형 기판(20) 및 n+ 영역(34)은 각각 접합 트랜지스터(Q1)의 컬렉터, 베이스, 및 이미터를 형성하고, p+ 영역(32), n웰(21), 및 p형 기판(20)은 각각 접합 트랜지스터(Q2)의 컬렉터, 베이스, 및 이미터를 형성하고, n+ 영역(33), 게이트 전극(40), 및 n+ 영역(34)은 각각 NMOS 트랜지스터(N1)의 드레인, 게이트, 및 소스를 형성한다. 도 4에서 Rn은 n웰(21)의 저항을, Rp1은 p형 기판(20)의 저항을 각각 나타낸다. 접합 트랜지스터(Q1)는 저항(Rn)과 접지전압 사이에 연결되고, 접합 트랜지스터(Q2)는 입출력 단자(DQ)와 저항(Rp1) 사이에 연결되고, 접합 트랜지스터(Q1) 의 베이스는 접합 트랜지스터(Q2)의 컬렉터와 연결되고, 접합 트랜지스터(Q2)의 베이스는 접합 트랜지스터(Q1)의 컬렉터와 연결된다. NMOS 트랜지스터(N1)는 접합 트랜지스터(Q1)과 병렬로 연결되고, 게이트에는 접지전압이 인가된다. 저항(Rn)은 입출력 단자(DQ)와 연결되고, 저항(Rp1)은 접지전압과 연결된다.
도 5는 도 3 및 도 4에 나타낸 실리콘 제어 정류기의 동작을 설명하기 위한 도면으로서, 도 5를 참고하여 실리콘 제어 정류기의 동작을 설명하면 다음과 같다.
입출력 단자(DQ)에 가하지는 전압이 트리거 전압(Vt)이하인 경우에는 실리콘 제어 정류기는 높은 저항값을 가지므로 전류가 거의 흐르지 않는다((1)구간). 정전기로 인해 입출력 단자(DQ)에 트리거 전압(Vt) 이상의 전압이 인가되면 n웰(21)과 p형 기판(20) 사이에 pn 접합에서 항복현상이 발생하여 A 노드와 B 노드를 통해 전류가 흐르게 되며, 스냅 백(snapback)에 의해 입출력 단자(DQ)의 전압은 급격히 감소한다((2)구간). 실리콘 제어 정류기를 통하여 흐르는 전류가 증가하여 홀딩 전류(Ih) 이상이 흐르게 되면 접합 트랜지스터들(Q1, Q2)이 모두 턴온 되어 다량의 전류를 방전할 수 있게 된다((3)구간). 접합 트랜지스터들(Q1, Q2)이 모두 턴온 되는 시점의 입출력 단자(DQ)의 전압이 홀딩 전압(Vh)이다.
도 3 및 도 4에 나타낸 실리콘 제어 정류기는 도 1 및 도 2에 나타낸 접지 게이트 엔모스와 동일한 면적으로 구현했을 경우에 접지 게이트 엔모스보다 더 많은 전류를 방전할 수 있으나, 트리거 전압(Vt)이 높고, 홀딩 전압(Vh)이 낮다는 문제가 있었다.
본 발명의 목적은 트리거 전압은 감소시키고, 홀딩 전압은 증가시키는 정전기 방전 보호 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 제1형태는 제1 도전형의 기판, 상기 기판 내에 형성된 제2 도전형의 제1 웰, 상기 제1 웰 내에 형성된 제2 도전형의 제1 영역, 상기 제1 영역과 간격을 두고 상기 제1 웰 내에 형성된 제1 도전형의 제2 영역, 및 상기 제2 영역과 간격을 두고 상기 제1 웰 내에 형성된 제2 도전형의 제3 영역을 구비하고, 상기 제1 영역과 상기 제3 영역은 제1 전원과 연결되어, 상기 제2 영역으로 유입되는 전류를 상기 제1 영역과 제3 영역을 통하여 방전하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 제1형태는 상기 제1 영역과 상기 제2 영역 사이 및 상기 제2 영역과 상기 제3 영역 사이 각각에 절연막이 추가로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치는 상기 제1 웰과 간격을 두고 상기 기판 내에 형성된 제2 웰, 상기 제2 웰 내에 형성되는 제2 도전형의 제4 영역, 상기 제4 영역과 간격을 두고 상기 제2 웰 내에 형성되는 제1 도전형의 제5 영역, 상기 제5 영역과 간격을 두고 상기 제2 웰 및 상기 기판과 공통으로 접합되도록 형성된 제2 도전형의 제6 영역, 상기 제6 영역과 간격을 두고 상기 기판 내에 형성된 제2 도전형의 제7영역, 상기 제6 영역과 상기 제7 영역 사이의 상기 기판 위에 형성된 게이트 전극, 및 상기 제1 웰과 간격을 두고 상기 제2 웰의 반대편의 상기 기판 내에 형성된 제1 도전형의 제8 영역을 추가적으로 구비하고, 상기 제7 영역은 상기 제2 영역과 연결되고, 상기 게이트 전극 및 상기 제8 영역은 상기 제1 전원과 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 제1형태는 상기 제3 영역과 상기 제8 영역 사이, 상기 제4 영역과 상기 제5 영역 사이, 상기 제5 영역과 상기 제6 영역 사이, 및 상기 제7 영역과 상기 제1 영역 사이 각각에 절연막이 추가로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 제1 형태는 상기 제7 영역 아래의 상기 기판 내에 제2 도전형의 제3 웰이 추가로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 제1 형태는 상기 정전기 방전 보호 장치가 다수개 구비되는 멀티 핑거 구조의 경우, 상기 다수개의 정전기 방전 보호 장치를 연결하는 커플링 수단, 및 상기 제1 웰과 상기 제7 영역 사이에 간격을 두고 상기 기판 내에 형성되고, 상기 커플링 수단과 연결된 제1 도전형의 제9 영역이 추가로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 제1 형태는 상기 제1 영역과 상기 제9 영역 사이, 및 상기 제7 영역과 상기 제9 영역 사이 각각에 절연막이 추가로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 제1 형태는 상기 제2 웰에 의해 제1 저항이 형성되고, 상기 제2 웰과 상기 기판 및 상기 제7 영역에 의해 제1 접합 트랜지스터가 형성되고, 상기 제5 영역과 상기 제2 웰 및 상기 기판에 의해 제2 접합 트랜지스터가 형성되고, 상기 제6 영역과 상기 게이트 전극 및 상기 제7 영역에 의해 제1 MOS 트랜지스터가 형성되고, 상기 제1 영역과 상기 제9 영역 사이의 상기 기판에 의해 제2 저항이 형성되고, 상기 제8 영역과 상기 제9 영역 사이의 상기 기판에 의해 제3 저항이 형성되고, 상기 제2 영역과 상기 제1 웰에 의해 제1 및 제2 다이오드가 형성되고, 상기 제2 영역과 상기 제3 영역 사이의 상기 제1 웰에 의해 제4 저항이 형성되고, 상기 제1 영역과 상기 제2 영역 사이의 상기 제1 웰에 의해 제5 저항이 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 제2형태는 제1 도전형의 기판, 상기 기판 내에 형성된 제2 도전형의 제1 웰, 상기 제1 웰 내에 형성된 제2 도전형의 제1 영역, 상기 제1 영역과 간격을 두고 상기 제1 웰 내에 형성된 제1 도전형의 제2 영역, 및 상기 제2 영역과 간격을 두고 상기 제1 웰 내에 형성된 제2 도전형의 제3 영역을 구비하고, 상기 제1 영역은 상기 제2 영역과 연결되고, 상기 제3 영역은 제1 전원과 연결되며, 상기 제1 영역 및 상기 제2 영역으로 유입되는 전류를 상기 제3 영역을 통하여 방전하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 제2형태는 상기 제1 영역과 상기 제2 영역 사이 및 상기 제2 영역과 상기 제3 영역 사이 각각에 절연막이 추가로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 제2형태는 상기 제1 웰과 간격을 두고 상기 기판 내에 형성된 제2 웰, 상기 제2 웰 내에 형성되는 제2 도전형의 제4 영역, 상기 제4 영역과 간격을 두고 상기 제2 웰 내에 형성되는 제1 도전형의 제5 영역, 상기 제5 영역과 간격을 두고 상기 제2 웰 및 상기 기판과 공통으로 접합되도록 형성된 제2 도전형의 제6 영역, 상기 제6 영역과 간격을 두고 상기 기판 내에 형성된 제2 도전형의 제7영역, 상기 제6 영역과 상기 제7 영역 사이의 상기 기판 위에 형성된 게이트 전극, 및 상기 제1 웰과 간격을 두고 상기 제2 웰의 반대편의 상기 기판 내에 형성된 제1 도전형의 제8 영역을 추가적으로 구비하고, 상기 제7 영역은 상기 제1 영역 및 상기 제2 영역과 연결되고, 상기 게이트 전극 및 상기 제8 영역은 상기 접지전압과 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 제2형태는 상기 제3 영역과 상기 제8영역 사이, 상기 제4 영역과 상기 제5 영역 사이, 상기 제5 영역과 상기 제6 영역 사이, 및 상기 제7 영역과 상기 제1 영역 사이 각각에 절연막이 추가로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 제2 형태는 상기 제7 영역 아래의 상기 기판 내에 제2 도전형의 제3 웰이 추가로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 제2 형태는 상기 정전기 방전 보호 장치가 다수개 구비되는 멀티 핑거 구조의 경우, 상기 다수개의 정전기 방전 보호 장치를 연결하는 커플링 수단, 및 상기 제1 웰과 상기 제7 영역 사이에 간격을 두고 상기 기판 내에 형성되고, 상기 커플링 수단과 연결된 제1 도전형의 제9 영역이 추가로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 제2 형태는 상기 제2 웰에 의해 제1 저항이 형성되고, 상기 제2 웰과 상기 기판 및 상기 제7 영역에 의해 제1 접합 트랜지스터가 형성되고, 상기 제5 영역과 상기 제2 웰 및 상기 기판에 의해 제2 접합 트랜지스터가 형성되고, 상기 제6 영역과 상기 게이트 전극 및 상기 제7 영역에 의해 제1 MOS 트랜지스터가 형성되고, 상기 제1 영역과 상기 제9 영역 사이의 상기 기판에 의해 제2 저항이 형성되고, 상기 제8 영역과 상기 제9 영역 사이의 상기 기판에 의해 제3 저항이 형성되고, 상기 제2 영역과 상기 제1 웰에 의해 제1 다이오드가 형성되고, 상기 제2 영역과 상기 제3 영역 사이의 상기 제1 웰에 의해 제4 저항이 형성되고, 상기 제1 영역과 상기 제3 영역 사이의 상기 제1 웰에 의해 제5 저항이 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 제3 형태는 입출력 단자와 제1 노드사이에 연결되는 제1 저항, 상기 입출력 단자와 제2 노드 사이에 연결되고, 베이스가 제3 노드와 연결되는 제1 접합 트랜지스터, 상기 제1 노드와 상기 제2 노드 사이에 상기 제1 접합 트랜지스터와 병렬로 연결되고 게이트가 제1 전원과 연결되는 제1 MOS 트랜지스터, 상기 입출력 단자와 상기 제3 노드 사이에 연결되고 베이스가 상기 제2 노드와 연결되는 제2 접합 트랜지스터, 상기 제3 노드와 상기 제1 전원 사이에 직렬로 연결되는 제2 및 제3 저항, 및 상기 제2 노드와 상기 제1 전원 사이에 연결되어 트리거 전압과 홀딩 전압을 제어하기 위한 전압 조절부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 제3 형태의 전압 조절부는 직렬로 연결되는 제1 다이오드와 제4 저항을 구비하는 제1 조절부, 및 상기 제1 조절부와 병렬로 연결되고, 직렬로 연결되는 제2 다이오드와 제5 저항을 구비하는 제2 조절부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 제3 형태의 전압 조절부는 제4 저항을 구비하는 제1 조절부, 및 상기 제1 조절부와 병렬로 연결되고, 직렬로 연결되는 제1 다이오드와 제5 저항을 구비하는 제2 조절부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 제3 형태는 상기 정전기 방전 보호 장치가 다수개 구비되는 멀티 핑거 구조의 경우, 상기 다수개의 정전기 방전 보호 장치들을 커플링 시키기 위하여 제2 저항과 제3 저항 사이의 제4 노드를 커플링 수단을 이용하여 서로 연결하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 정전기 방전 보호 장치에 대해 설명하면 다음과 같다.
도 6은 본 발명의 정전기 방전 보호 장치의 실시예의 구조를 나타낸 것으로서, p형 기판(20) 내에 n웰(21)이 형성되고, 상기 n웰(21)내에 소정의 간격을 두고 n+ 영역(31)과 p+ 영역(32)이 형성되고, 상기 p+ 영역(32)과 소정의 간격을 두고, 상기 n웰(21)과 p형 기판(20)에 동시에 접합되도록 n+ 영역(33)이 형성된다. 상기 n+ 영역(31)과 p+ 영역(32) 사이 및 상기 p+ 영역(32)과 n+ 영역(33) 사이 각각에는 절연막(30)이 삽입된다. 상기 n+ 영역(33)과 소정의 간격을 두고 n+ 영역(34)이 형성되고, 상기 n+ 영역(33)과 n+ 영역(34) 사이의 p형 기판(20) 위에 게이트 전극(40)이 형성된다. 상기 n+ 영역(34)과 소정의 간격을 두고 p+ 영역(36)이 형성되고, 상기 n+ 영역(34)과 p+ 영역(36) 사이에는 절연막(30)이 삽입되고, n+ 영역(34)의 아래쪽에 n웰(22)이 형성된다. 상기 p+ 영역(36)과 소정의 간격을 두고 n웰(23)이 형성되고, n웰(23) 내에 소정의 간격을 두고 n+ 영역(37), p+ 영역(38), 및 n+ 영역(39)이 형성된다. 상기 n+ 영역(39)과 소정의 간격을 두고 p형 기판 내에 p+ 영역(35)이 형성된다. p+ 영역(36)과 n+ 영역(37), n+ 영역(37)과 p+ 영역(38), p+ 영역(38)과 n+ 영역(39), n+ 영역(39)과 p+ 영역(35) 각각의 사이에는 절연막(30)이 삽입된다. 입출력 단자(DQ)는 n+ 영역(31) 및 p+ 영역(32)과 연결되고, 게이트 전극(40), n+ 영역들(37, 39), 및 p+ 영역(35)은 접지 전압과 연결되고, n+ 영역(34)은 p+ 영역(38)과 연결된다. 도 6에서 ① 및 ②는 전류가 방전되는 경로를 나타낸다. 또한, p+ 영역(36)은 실리콘 제어 정류기가 멀티 핑거 구조로 형성될 경우, 각 핑거들을 연결하기 위한 것으로서, 멀티 핑거 구조가 아닌 경우에는 생략될 수 있다.
도 6에 나타낸 실리콘 제어 정류기의 동작을 설명하면 다음과 같다.
도 6에 나타낸 실리콘 제어 정류기의 기본 동작은 도 3에서 설명한 것과 동 일하다. 다만, 추가로 형성된 n웰(22)에 의해 p+ 영역(35)을 통해 접지전압으로 흘러가는 경로의 저항이 증가하게 되고, 접합 트랜지스터(Q1)의 이미터 영역이 넓어지므로 전류이득도 증가하게 되어 트리거 전압(Vt)이 낮아지는 효과가 발생한다. 또한, 추가로 형성된 n+ 영역들(37, 39), p+ 영역(38), 및 n웰(23)에 의해 홀딩 전압(Vh)이 높아지는 효과가 발생한다. 즉, 방전 전류는 n+ 영역(34), p+ 영역(38), n웰(23)을 거쳐 n+ 영역들(37, 39)을 통해(① 또는 ② 경로) 접지전압으로 흐른다. 이 때, p+ 영역(38)과 n웰(23) 사이의 pn 접합에 의해 pn 접합 다이오드가 형성되고, 따라서, 홀딩 전압(Vh)은 pn 접합 다이오드의 문턱 전압(threshold voltage) 정도 만큼 증가하게 된다.
도 7은 도 6에 나타낸 본 발명의 정전기 방전 보호 장치의 실시예의 등가회로를 나타낸 것으로서, n웰(21), p형 기판(20) 및 n+ 영역(34)은 각각 접합 트랜지스터(Q1)의 컬렉터, 베이스, 및 이미터를 형성하고, p+ 영역(32), n웰(21), 및 p형 기판(20)은 각각 접합 트랜지스터(Q2)의 컬렉터, 베이스, 및 이미터를 형성하고, n+ 영역(33), 게이트 전극(40), 및 n+ 영역(34)은 각각 NMOS 트랜지스터(N1)의 드레인, 게이트, 및 소스를 형성하고, p+ 영역(38) 및 n웰(23)은 접합 다이오드들(D1, D2)을 형성한다. 즉, D1은 p+ 영역(38)에서 n+ 영역(39)으로 흐르는 전류 경로(①)에 존재하는 다이오드를, D2는 p+ 영역(38)에서 n+ 영역(37)으로 흐르는 전류 경로(②)에 존재하는 다이오드를 각각 나타낸다. 도 7에서 Rn은 n웰(21)의 저항을, Rp1'은 n+ 영역(31)과 p+ 영역(36) 사이의 p형 기판(20)의 저항을, Rp2는 p+ 영역(36)과 p+ 영역(35) 사이의 p형 기판(20)의 저항을, R1은 p+ 영역(38)에서 n+ 영역(39)으로 흐르는 전류 경로(①)에 존재하는 n웰(23)의 저항을, R2는 p+ 영역(38)에서 n+ 영역(37)으로 흐르는 전류 경로(②)에 존재하는 n웰(23)의 저항을 각각 나타낸다. 각 전류 경로의 길이는 n웰(23)의 1/2이기 때문에, n웰(23)의 저항의 크기가 Rnw라고 한다면, R1, R2의 크기는 Rnw/2가 된다. 접합 트랜지스터(Q1)는 저항(Rn)과 접지전압 사이에 연결되고, 접합 트랜지스터(Q2)는 입출력 단자(DQ)와 저항(Rp1') 사이에 연결되고, 접합 트랜지스터(Q1)의 베이스는 접합 트랜지스터(Q2)의 컬렉터와 연결되고, 접합 트랜지스터(Q2)의 베이스는 접합 트랜지스터(Q1)의 컬렉터와 연결된다. NMOS 트랜지스터(N1)는 접합 트랜지스터(Q1)와 병렬로 연결되고, 게이트에는 접지전압이 인가된다. 저항(Rn)은 입출력 단자(DQ)와 연결되고, 저항(Rp1')은 저항(Rp2)과 직렬로 연결되고, 저항(Rp2)은 접지전압과 연결된다.
도 7에 나타낸 실리콘 제어 정류기의 동작을 설명하면 다음과 같다.
도 7에 나타낸 실리콘 제어 정류기의 기본 동작은 도 4 및 도 5에서 설명한 것과 동일하다. 다만, 저항(Rp1')의 크기는 도 6에서 설명한 바와 같이 n웰(22)에 의해 도 4의 저항(Rp1)의 크기보다 커지게 되며, 저항(Rp2)이 저항(Rp1')과 직렬로 연결되어 있으므로, 접합 트랜지스터(Q1)의 베이스와 접지 전압 사이의 저항이 커진다. 따라서, 트리거 전압(Vt)이 낮아지게 된다. 또한, n웰(22)에 의해 접합 트랜지스터(Q1)의 이미터 영역이 확장되어 접합 트랜지스터(Q1)의 전류이득이 증가하기 때문에 트리거 전압의 하향 효과는 더욱 커지게 된다. 또한, NMOS 트랜지스터(N1) 및 접합 트랜지스터(Q1)와 접지 전압 사이에 다이오드(D1)와 저항(R1)이 다이오 드(D2)와 저항(R2)과 병렬로 연결되어 있다. 따라서, 다이오드(D1, D2)와 저항(R1, R2)에 의해 홀딩 전압이 높아지게 된다.
그런데, 도 6 및 도 7에 나타낸 본 발명의 정전기 방전 보호 장치의 실시예의 경우, 추가된 다이오드(D1, D2)에 의해 트리거 전압(Vt)도 약간 증가하게 되는 단점이 있으며, 저항들(R1, R2)이 병렬로 연결되는 형태를 가지게 되어 저항의 크기가 작아지므로 홀딩 전압(Vh)도 충분히 증가시키지 못하는 단점이 있다.
도 8은 본 발명의 정전기 방전 보호 장치의 다른 실시예의 구조를 나타낸 도면으로서, p형 기판(20) 내에 n웰(21)이 형성되고, 상기 n웰(21)내에 소정의 간격을 두고 n+ 영역(31)과 p+ 영역(32)이 형성되고, 상기 p+ 영역(32)과 소정의 간격을 두고, 상기 n웰(21)과 p형 기판(20)에 동시에 접합되도록 n+ 영역(33)이 형성된다. 상기 n+ 영역(31)과 p+ 영역(32) 사이 및 상기 p+ 영역(32)과 n+ 영역(33) 사이 각각에는 절연막(30)이 삽입된다. 상기 n+ 영역(33)과 소정의 간격을 두고 n+ 영역(34)이 형성되고, 상기 n+ 영역(33)과 n+ 영역(34) 사이의 p형 기판(20) 위에 게이트 전극(40)이 형성된다. 상기 n+ 영역(34)과 소정의 간격을 두고 p+ 영역(36)이 형성되고, 상기 n+ 영역(34)과 p+ 영역(36) 사이에는 절연막(30)이 삽입되고, n+ 영역(34)의 아래쪽에 n웰(22)이 형성된다. 상기 p+ 영역(36)과 소정의 간격을 두고 n웰(23)이 형성되고, n웰(23) 내에 소정의 간격을 두고 n+ 영역(37), p+ 영역(38), 및 n+ 영역(39)이 형성된다. 상기 n+ 영역(39)과 소정의 간격을 두고 p형 기판 내에 p+ 영역(35)이 형성된다. p+ 영역(36)과 n+ 영역(37), n+ 영역(37)과 p+ 영역(38), p+ 영역(38)과 n+ 영역(39), n+ 영역(39)과 p+ 영역(35) 각각의 사이에 는 절연막(30)이 삽입된다. 입출력 단자(DQ)는 n+ 영역(31) 및 p+ 영역(32)과 연결되고, 게이트 전극(40), n+ 영역(39), 및 p+ 영역(35)은 접지 전압과 연결되고, n+ 영역(34)은 n+ 영역(37) 및 p+ 영역(38)과 연결된다. 즉, 도 8은 도 6에 나타낸 실리콘 제어 정류기와 비교할 때, n+ 영역(37)이 접지 전압이 아닌 n+ 영역(34)과 연결되어 있는 점을 제외하면 동일하다. 도 8에서 ①, ③은 전류가 방전되는 경로를 나타낸다. 또한, 도 6에서 설명한 바와 같이, p+ 영역(36)은 실리콘 제어 정류기가 멀티 핑거 구조로 형성될 경우, 각 핑거들을 연결하기 위한 것으로서, 멀티 핑거 구조가 아닌 경우에는 생략될 수도 있다.
도 8에 나타낸 본 발명의 정전기 방전 보호 장치의 동작에 대해 설명하면 다음과 같다.
도 8에 나타낸 본 발명의 정전기 방전 보호 장치의 동작은 도 3 및 도 6에서 설명한 것과 유사하다. 즉, 입출력 단자(DQ)에 트리거 전압(Vt) 이하의 전압이 인가되면 정전기 방전 보호 장치는 높은 임피던스를 가지고 전류를 거의 흘리지 않지만, 정전기에 의해 트리거 전압 이상의 전압이 인가되면 내부 소자를 보호하기 위해 전류가 흐르게 된다. 또한, 스냅백(snapback)에 의해 입출력 단자(DQ)의 전압이 감소하고, 입출력 단자(DQ)의 전압이 홀딩 전압(Vh)이 되면 정전기 방전 보호 장치는 많은 양의 전류를 방전하게 된다.
n웰(22)은 도 6에서 설명한 것과 같이 상기 트리거 전압(Vt)을 감소시키는 역할을 한다.
n웰(23) 및 n웰(23)에 형성된 p+ 영역(38)과 n+ 영역들(37, 38)은 홀딩 전 압(Vh)을 증가시키며, 동시에 트리거 전압(Vt)을 감소시키는 역할도 한다. 즉, 상술한 과정에 의해 발생한 전류는 n+ 영역(34)을 통해 n+ 영역(37) 및 p+ 영역(38)으로 흐르게 된다. 이 때, 흐르는 전류가 작은 경우에는 n+ 영역(37), n웰(23), 및 n+ 영역(39)을 통해(③ 경로) 전류가 흐르게 되어 트리거 전압(Vt)을 감소시킨다. 즉, 흐르는 전류가 작은 경우에는 pn 접합을 통하지 않고 전류가 흐르기 때문에 트리거 전압(Vt)은 감소한다. 또한, 흐르는 전류가 커지게 되면 p+ 영역(38), n웰(23), 및 n+ 영역(39)을 통해(① 경로) 전류가 흐르게 되고, p+ 영역(38)과 n웰(23) 사이의 pn 접합에 의해 홀딩 전압은 증가하게 된다. 이를 도 6에 나타낸 정전기 방전 보호 장치와 비교해보면, 도 6에서는 정전기 방전을 위한 전류가 항상 n+ 영역(34)을 통해 p+ 영역(38) 및 n웰(23)을 거쳐 n+ 영역들(37, 38)을 통해(①, ② 경로) 접지 전압으로 흐르게 되고, 따라서, 항상 p+ 영역(38)과 n웰(23) 사이의 pn 접합을 통과하여야 하였다. 따라서, 홀딩 전압은 증가하였으나, 이로 인해 트리거 전압(Vt)까지 약간 증가하는 결과를 낳았다. 그러나, 도 8의 경우, 상술한 바와 같이 전류가 작은 경우에는 pn 접합을 통하지 않고 ③ 경로를 통하여 전류가 흐르기 때문에 트리거 전압(Vt)을 감소시킬 수 있으며, 전류가 큰 경우에는 pn 접합을 통하여(① 경로) 전류가 흐르기 때문에 홀딩 전압(Vh)을 증가시킬 수 있다.
도 9는 도 8에 나타낸 본 발명의 다른 실시예에 따른 정전기 방전 보호 장치의 등가회로를 나타낸 것으로서, n웰(21), p형 기판(20), 및 n+ 영역(34) 각각은 접합 트랜지스터(Q1)의 컬렉터, 베이스, 이미터를 형성하고, p+ 영역(32), n웰(21), 및 p형 기판(20) 각각은 접합 트랜지스터(Q2)의 컬렉터, 베이스, 이미터를 형성하고, n+ 영역(33), 게이트 전극(40), 및 n+ 영역(34) 각각은 NMOS 트랜지스터(N1)의 드레인, 게이트, 소스를 형성하고, p+ 영역(38)과 n웰(23)은 다이오드(D1)를 형성한다. 도 9에서 Rn은 n웰(21)의 저항을, Rp1'은 n+ 영역(31)과 p+ 영역(36) 사이의 p형 기판(20)의 저항을, Rp2는 p+ 영역(36)과 p+ 영역(35) 사이의 p형 기판(20)의 저항을, R1은 p+ 영역(38)과 n+ 영역(39) 사이에, 즉, 도 8의 ① 경로에 존재하는 n웰(23)의 저항을, R3은 n+ 영역(37)과 n+ 영역(39) 사이에, 즉, 도 8의 ③ 경로에 존재하는 n웰(23)의 저항을 각각 나타낸다. 즉, n웰(23)의 저항의 크기가 Rnw라 한다면, R1의 크기는 Rnw/2가 되고, R3의 크기는 Rnw가 된다.
도 9를 참고하여 본 발명의 다른 실시예에 따른 정전기 방전 보호 장치의 동작을 설명하면 다음과 같다.
도 9에 나타낸 본 발명의 정전기 방전 보호 장치의 동작은 도 4, 도 5, 및 도 7에서 설명한 것과 유사하다. 즉, 정전기에 의해 입출력 단자(DQ)의 전압이 트리거 전압(Vt) 이상이 되면 전류가 흐르기 시작하며, 홀딩 전압(Vh)이 되면 접합 트랜지스터들(Q1, Q2)이 턴온 되어 다량의 전류를 방전한다.
저항들(Rp1', Rp2)은 도 6에서 설명한 것과 동일하게 트리거 전압(Vt)을 감소시키는 역할을 한다.
접합 트랜지스터(Q1)와 접지 전압 사이에 연결된 다이오드(D1) 및 저항(R1)과 이들과 병렬로 연결된 저항(R3)은 트리거 전압(Vt)을 감소시키고, 홀딩 전압(Vh)을 증가시키는 역할을 한다. 즉, 도 7에 나타낸 종래의 정전기 방전 보호 장치의 등가회로와 비교해보면, 종래의 경우에는 전류는 항상 다이오드를 통해 흐르 도록 되어 있어 이로 인해 트리거 전압(Vt)이 증가하는 결과가 발생하였으나, 도 9에 나타낸 본 발명의 경우에는 전류가 작은 경우에는 저항(R3)을 통해(도 8의 ③ 경로) 전류가 흐르도록 하여 다이오드에 의한 트리거 전압(Vt)이 증가하는 것을 방지함으로써 트리거 전압(Vt)을 감소시킬 수 있으며, 전류가 큰 경우에는 다이오드(D1)와 저항(R1)을 통해(도 8의 ① 경로) 전류가 흐르도록 하여 다이오드(D1)에 의해 홀딩 전압(Vh)이 증가하는 효과를 볼 수 있다. 또한, 도 7에 나타낸 종래의 정전기 방전 보호 장치의 경우에는 크기가 Rnw/2인 두 개의 저항(R1, R2)이 병렬로 연결된 형태가 되나, 본 발명의 경우에는 도 9에 나타낸 바와 같이 종래의 경우보다 큰 저항값을 가지게 되어 홀딩 전압(Vh)이 증가하는 효과는 종래의 경우보다 더 커지게 된다.
도 10은 본 발명의 정전기 방전 보호 장치와 종래의 정전기 방전 보호 장치의 동작 특성을 비교하기 위하여 실시한 시뮬레이션 결과를 간략하게 나타낸 도면으로서, (a)는 도 1에 나타낸 종래의 접지 게이트 엔모스의 경우를, (b)는 도 3에 나타낸 종래의 실리콘 제어 정류기의 경우를, (c)와 (d)는 각각 도 6과 도 8에 나타낸 본 발명의 정전기 방전 보호 장치의 경우를 각각 나타낸다.
도 10에 나타낸 바와 같이, 본 발명의 정전기 방전 보호 장치의 경우((c)(d)), 즉, 본 발명을 실리콘 제어 정류기에 적용한 경우, 종래의 실리콘 제어 정류기(b)보다 트리거 전압(Vt)은 낮아지고, 홀딩 전압(Vh)은 높아진 것을 알 수 있다. 또한, 예시하지는 않았지만, 본 발명을 접지 게이트 엔모스에 적용할 경우에도 실리콘 제어 정류기에 적용한 경우와 동일한 이유로 종래의 접지 게이트 엔 모스의 경우(a)보다 트리거 전압(Vt)은 낮아지고, 홀딩 전압(Vh)은 높아질 것임은 자명하다.
도 11은 본 발명의 정전기 방전 보호 장치의 또 다른 실시예로서 멀티 핑거 구조를 가지는 실리콘 제어 정류기의 경우를 나타낸 것이다. 도 10에서 각 핑거들(61, 62)은 도 8에 나타낸 정전기 방전 보호 장치와 동일한 구조를 가지고, 바람직하게는 n+ 영역(31)과 n웰(21)은 머지(merge)되어 각 핑거들(61, 62)은 n+ 영역(31)과 n웰(21)을 공통으로 사용한다. 또한, 각 핑거들(61, 62)을 커플링 시키기 위한 커플링 수단(50)을 구비하며, 커플링 수단(50)은 각 핑거들(61, 62)의 p+ 영역(36)을 전기적으로 연결한다. 커플링 수단(50)은 도전성을 가지는 메탈 라인 등으로 구성될 수 있다.
도 12는 도 11에 나타낸 본 발명의 정전기 방전 보호 장치의 또 다른 실시예의 등가 회로를 나타낸 것으로서, 각 핑거들(61, 62)은 도 9에 나타낸 정전기 방전 보호 장치의 등가회로와 동일한 구성을 가진다.
도 11 및 도 12에 나타낸 본 발명의 정전기 방전 보호 장치의 다른 실시예의 동작을 설명하면 다음과 같다.
각 핑거들(61, 62)은 도 8 및 도 9에서 설명한 것과 동일하게 동작한다.
또한, 어느 하나의 핑거에서만 항복 현상이 발생하여 p형 기판(20)으로 전류가 흐르게 되면, 이 전류 중 일부가 커플링 수단(50)을 통해 항복 현상이 발생하지 않은 핑거의 p형 기판(20)으로 공급된다. 공급된 전류에 의해 항복 현상이 발생하지 않은 핑거의 접합 트랜지스터(Q1)는 전류를 흘릴 수 있게 되고, 접합 트랜지스 터(Q1)를 통해 흐르는 전류에 의해 항복 현상이 발새하지 않은 핑거의 접합 트랜지스터(Q2)도 전류를 흘릴 수 있게 된다. 따라서, 전류는 점점 증가하게 되고, 접합 트랜지스터들(Q1, Q2)은 턴온 되어 항복 현상이 발생하지 않은 핑거도 다량의 전류를 흘려보낼 수 있게 된다. 그러므로, 두 개의 핑거(61, 62)의 특성이 동일해진다.
즉, 도 6의 정전기 방전 보호 장치는 홀딩 전압을 증가시키기 위해 다이오드를 추가하였으나, 이로 인해 트리거 전압까지 증가하게 될수 있다. 그러나, 도 8의 정전기 방전 보호 장치는 전류가 작은 경우에는 다이오드를 거치지 않고 저항을 통해 전류가 흐르게 되어 다이오드에 의한 트리거 전압의 증가를 방지할 수 있어 트리거 전압을 감소시키는 효과가 발생되며, 전류가 큰 경우에는 다이오드를 통하여 전류가 흐르게 되어 홀딩 전압을 증가시키는 효과가 발생되며, 전류가 흐르는 경로의 저항도 증가하게 되어 도 6의 경우보다 홀딩 전압이 증가되는 효과는 더 커지게 된다. 또한, 도 6, 도 8 및 도 11에서 같이, 트리거 전압을 더욱 감소시키기 위해서는 추가적인 n웰(도 6, 도 8 및 도 11의 22)을 형성하는 것이 바람직하다. 또한, 멀티 핑거로 구성할 경우에는 커플링 수단(도 11의 50)을 구비함으로써 각 핑거들의 전기적 특성이 동일하도록 구성하는 것이 바람직하다. 도 11과 도 12에서는 도 8의 정전기 방전 보호 장치에 대한 멀티 핑거 구조를 가지는 실리콘 제어 정류기의 경우를 나타내었으나, 도 6의 정전기 방전 보호 장치에 대해서도 멀티 핑거 구조를 적용할 수 있음은 자명하다.
상기에서는 양의 과도 전압(positive transient)에 대응되는 정전기 방전 보호 장치에 대해 설명하였지만, 음의 과도 전압(negative transient)에 대응되는 정 전기 방전 보호 장치의 경우에도 본 발명의 기술적 사상은 동일하게 적용될 수 있다.
또한, 상기에서는 정전기 방전 보호 장치로서 실리콘 제어 정류기의 경우를 예시하고 있으나, 다른 구조의 정전기 방전 보호 장치에도 본 발명의 기술적 사상은 적용될 수 있다. 예를 들면, 도 10에서 설명한 바와 같이, 도 1에 나타낸 접지 게이트 엔모스(GGNMOS)의 경우에도 적용될 수 있다. 즉, 도 1의 n+ 영역(12)과 p+ 영역(13) 사이에 도 8에 나타낸 n웰(23) 및 n웰(23) 내에 형성된 n+ 영역(37), p+ 영역(38), 및 n+ 영역(39)을 형성하고, n+ 영역(12)은 n+ 영역(37) 및 p+ 영역(38)과 연결하고, n+ 영역(39) 및 p+ 영역(13)은 접지 전압과 연결함으로서, 상기의 구조가 삽입되지 않은 접지 게이트 엔모스(GGNMOS)보다 트리거 전압은 감소시키고, 홀딩 전압은 증가시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 정전기 방전 보호 장치는 접합 트랜지스터의 전류이득을증가시키고, 접합 트랜지스터와 제1 전원 사이의 저항을 크게 하여 트리거 전압을 낮아지게 한다. 또한 본 발명의 정전기 방전 보호 장치의 구성에서 추가되는 다이오드에 의하여 홀딩 전압이 높아지게 한다.

Claims (31)

  1. 제1 도전형의 기판;
    상기 기판 내에 형성된 제2 도전형의 제1 웰;
    상기 제1 웰 내에 형성된 제2 도전형의 제1 영역;
    상기 제1 영역과 간격을 두고 상기 제1 웰 내에 형성된 제1 도전형의 제2 영역; 및
    상기 제2 영역과 간격을 두고 상기 제1 웰 내에 형성된 제2 도전형의 제3 영역을 구비하고, 상기 제1 영역과 상기 제3 영역은 제1 전원과 연결되어, 상기 제2 영역으로 유입되는 전류를 상기 제1 영역과 제3 영역을 통하여 방전하는 것을 특징으로 하는 정전기 방전 보호 장치.
  2. 제1항에 있어서, 상기 정전기 방전 보호 장치는
    상기 제1 영역과 상기 제2 영역 사이 및 상기 제2 영역과 상기 제3 영역 사이 각각에 절연막이 추가로 형성되는 것을 특징으로 하는 정전기 방전 보호 장치.
  3. 제2항에 있어서, 상기 정전기 방전 보호 장치는
    상기 제1 웰과 간격을 두고 상기 기판 내에 형성된 제2 웰;
    상기 제2 웰 내에 형성되는 제2 도전형의 제4 영역;
    상기 제4 영역과 간격을 두고 상기 제2 웰 내에 형성되는 제1 도전형의 제5 영역;
    상기 제5 영역과 간격을 두고 상기 제2 웰 및 상기 기판과 공통으로 접합되도록 형성된 제2 도전형의 제6 영역;
    상기 제6 영역과 간격을 두고 상기 기판 내에 형성된 제2 도전형의 제7영역;
    상기 제6 영역과 상기 제7 영역 사이의 상기 기판 위에 형성된 게이트 전극; 및
    상기 제1 웰과 간격을 두고 상기 제2 웰의 반대편의 상기 기판 내에 형성된 제1 도전형의 제8 영역을 추가적으로 구비하고, 상기 제7 영역은 상기 제2 영역과 연결되고, 상기 게이트 전극 및 상기 제8 영역은 상기 제1 전원과 연결되는 것을 특징으로 하는 정전기 방전 보호 장치.
  4. 제3항에 있어서, 상기 정전기 방전 보호 장치는
    상기 제3 영역과 상기 제8 영역 사이, 상기 제4 영역과 상기 제5 영역 사이, 상기 제5 영역과 상기 제6 영역 사이, 및 상기 제7 영역과 상기 제1 영역 사이 각각에 절연막이 추가로 형성되는 것을 특징으로 하는 정전기 방전 보호 장치.
  5. 제4항에 있어서, 상기 정전기 방전 보호 장치는
    상기 제7 영역 아래의 상기 기판 내에 제2 도전형의 제3 웰이 추가로 형성되는 것을 특징으로 하는 정전기 방전 보호 장치.
  6. 제5항에 있어서, 상기 정전기 방전 보호 장치는
    상기 정전기 방전 보호 장치가 다수개 구비되는 멀티 핑거 구조의 경우,
    상기 다수개의 정전기 방전 보호 장치를 연결하는 커플링 수단; 및
    상기 제1 웰과 상기 제7 영역 사이에 간격을 두고 상기 기판 내에 형성되고, 상기 커플링 수단과 연결된 제1 도전형의 제9 영역이 추가로 형성되는 것을 특징으로 하는 정전기 방전 보호 장치.
  7. 제6항에 있어서, 상기 커플링 수단은
    도전성을 가지는 메탈라인인 것을 특징으로 하는 정전기 방전 보호 장치.
  8. 제6항에 있어서, 상기 정전기 방전 보호 장치는
    상기 제1 영역과 상기 제9 영역 사이, 및 상기 제7 영역과 상기 제9 영역 사이 각각에 절연막이 추가로 형성되는 것을 특징으로 하는 정전기 방전 보호 장치.
  9. 제6항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형이며, 상기 제1 전원은 접지 전압인 것을 특징으로 하는 정전기 방전 보호 장치.
  10. 제6항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형이며, 상기 제1 전원은 전원 전압인 것을 특징으로 하는 정전기 방전 보호 장치.
  11. 제9항 또는 제10항에 있어서, 상기 정전기 방전 보호 장치는
    상기 제2 웰에 의해 제1 저항이 형성되고, 상기 제2 웰과 상기 기판 및 상기 제7 영역에 의해 제1 접합 트랜지스터가 형성되고, 상기 제5 영역과 상기 제2 웰 및 상기 기판에 의해 제2 접합 트랜지스터가 형성되고, 상기 제6 영역과 상기 게이트 전극 및 상기 제7 영역에 의해 제1 MOS 트랜지스터가 형성되고, 상기 제1 영역과 상기 제9 영역 사이의 상기 기판에 의해 제2 저항이 형성되고, 상기 제8 영역과 상기 제9 영역 사이의 상기 기판에 의해 제3 저항이 형성되고, 상기 제2 영역과 상기 제1 웰에 의해 제1 및 제2 다이오드가 형성되고, 상기 제2 영역과 상기 제3 영역 사이의 상기 제1 웰에 의해 제4 저항이 형성되고, 상기 제1 영역과 상기 제2 영역 사이의 상기 제1 웰에 의해 제5 저항이 형성되는 것을 특징으로 하는 정전기 방전 보호 장치.
  12. 제1 도전형의 기판;
    상기 기판 내에 형성된 제2 도전형의 제1 웰;
    상기 제1 웰 내에 형성된 제2 도전형의 제1 영역;
    상기 제1 영역과 간격을 두고 상기 제1 웰 내에 형성된 제1 도전형의 제2 영역; 및
    상기 제2 영역과 간격을 두고 상기 제1 웰 내에 형성된 제2 도전형의 제3 영역을 구비하고, 상기 제1 영역은 상기 제2 영역과 연결되고, 상기 제3 영역은 제1 전원과 연결되며, 상기 제1 영역 및 상기 제2 영역으로 유입되는 전류를 상기 제3 영역을 통하여 방전하는 것을 특징으로 하는 정전기 방전 보호 장치.
  13. 제12항에 있어서, 상기 정전기 방전 보호 장치는
    상기 제1 영역과 상기 제2 영역 사이 및 상기 제2 영역과 상기 제3 영역 사이 각각에 절연막이 추가로 형성되는 것을 특징으로 하는 정전기 방전 보호 장치.
  14. 제13항에 있어서, 상기 정전기 방전 보호 장치는
    상기 제1 웰과 간격을 두고 상기 기판 내에 형성된 제2 웰;
    상기 제2 웰 내에 형성되는 제2 도전형의 제4 영역;
    상기 제4 영역과 간격을 두고 상기 제2 웰 내에 형성되는 제1 도전형의 제5 영역;
    상기 제5 영역과 간격을 두고 상기 제2 웰 및 상기 기판과 공통으로 접합되도록 형성된 제2 도전형의 제6 영역;
    상기 제6 영역과 간격을 두고 상기 기판 내에 형성된 제2 도전형의 제7영역;
    상기 제6 영역과 상기 제7 영역 사이의 상기 기판 위에 형성된 게이트 전극; 및
    상기 제1 웰과 간격을 두고 상기 제2 웰의 반대편의 상기 기판 내에 형성된 제1 도전형의 제8 영역을 추가적으로 구비하고, 상기 제7 영역은 상기 제1 영역 및 상기 제2 영역과 연결되고, 상기 게이트 전극 및 상기 제8 영역은 상기 제1 전원과 연결되는 것을 특징으로 하는 정전기 방전 보호 장치.
  15. 제14항에 있어서, 상기 정전기 방전 보호 장치는
    상기 제3 영역과 상기 제8영역 사이, 상기 제4 영역과 상기 제5 영역 사이, 상기 제5 영역과 상기 제6 영역 사이, 및 상기 제7 영역과 상기 제1 영역 사이 각각에 절연막이 추가로 형성되는 것을 특징으로 하는 정전기 방전 보호 장치.
  16. 제15항에 있어서, 상기 정전기 방전 보호 장치는
    상기 제7 영역 아래의 상기 기판 내에 제2 도전형의 제3 웰이 추가로 형성되는 것을 특징으로 하는 정전기 방전 보호 장치.
  17. 제16항에 있어서, 상기 정전기 방전 보호 장치는
    상기 정전기 방전 보호 장치가 다수개 구비되는 멀티 핑거 구조의 경우,
    상기 다수개의 정전기 방전 보호 장치를 연결하는 커플링 수단; 및
    상기 제1 웰과 상기 제7 영역 사이에 간격을 두고 상기 기판 내에 형성되고, 상기 커플링 수단과 연결된 제1 도전형의 제9 영역이 추가로 형성되는 것을 특징으로 하는 정전기 방전 보호 장치.
  18. 제17항에 있어서, 상기 커플링 수단은
    도전성을 가지는 메탈라인인 것을 특징으로 하는 정전기 방전 보호 장치.
  19. 제17항에 있어서, 상기 정전기 방전 보호 장치는
    상기 제1 영역과 상기 제9 영역 사이, 및 상기 제7 영역과 상기 제9 영역 사이 각각에 절연막이 추가로 형성되는 것을 특징으로 하는 정전기 방전 보호 장치.
  20. 제17항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형이며, 상기 제1 전원은 접지 전압인 것을 특징으로 하는 정전기 방전 보호 장치.
  21. 제17항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형이며, 상기 제1 전원은 전원 전압인 것을 특징으로 하는 정전기 방전 보호 장치.
  22. 제20항 또는 제21항에 있어서, 상기 정전기 방전 보호 장치는
    상기 제2 웰에 의해 제1 저항이 형성되고, 상기 제2 웰과 상기 기판 및 상기 제7 영역에 의해 제1 접합 트랜지스터가 형성되고, 상기 제5 영역과 상기 제2 웰 및 상기 기판에 의해 제2 접합 트랜지스터가 형성되고, 상기 제6 영역과 상기 게이트 전극 및 상기 제7 영역에 의해 제1 MOS 트랜지스터가 형성되고, 상기 제1 영역과 상기 제9 영역 사이의 상기 기판에 의해 제2 저항이 형성되고, 상기 제8 영역과 상기 제9 영역 사이의 상기 기판에 의해 제3 저항이 형성되고, 상기 제2 영역과 상기 제1 웰에 의해 제1 다이오드가 형성되고, 상기 제2 영역과 상기 제3 영역 사이의 상기 제1 웰에 의해 제4 저항이 형성되고, 상기 제1 영역과 상기 제3 영역 사이의 상기 제1 웰에 의해 제5 저항이 형성되는 것을 특징으로 하는 정전기 방전 보호 장치.
  23. 입출력 단자와 제1 노드사이에 연결되는 제1 저항;
    상기 입출력 단자와 제2 노드 사이에 연결되고, 베이스가 제3 노드와 연결되는 제1 접합 트랜지스터;
    상기 제1 노드와 상기 제2 노드 사이에 상기 제1 접합 트랜지스터와 병렬로 연결되고 게이트가 제1 전원과 연결되는 제1 MOS 트랜지스터;
    상기 입출력 단자와 상기 제3 노드 사이에 연결되고 베이스가 상기 제2 노드와 연결되는 제2 접합 트랜지스터;
    상기 제3 노드와 상기 제1 전원 사이에 직렬로 연결되는 제2 및 제3 저항; 및
    상기 제2 노드와 상기 제1 전원 사이에 연결되어 트리거 전압과 홀딩 전압을 제어하기 위한 전압 조절부를 구비하는 것을 특징으로 하는 정전기 방전 보호 장치.
  24. 제23항에 있어서, 상기 전압 조절부는
    직렬로 연결되는 제1 다이오드와 제4 저항을 구비하는 제1 조절부; 및
    상기 제1 조절부와 병렬로 연결되고, 직렬로 연결되는 제2 다이오드와 제5 저항을 구비하는 제2 조절부를 구비하는 것을 특징으로 하는 정전기 방전 보호 장치.
  25. 제24항에 있어서, 상기 제4 저항은
    상기 제5 저항과 저항값이 동일한 것을 특징으로 하는 정전기 방전 보호 장치.
  26. 제23항에 있어서, 상기 전압 조절부는
    직렬로 연결되는 제1 다이오드와 제4 저항을 구비하는 제1 조절부; 및
    상기 제1 조절부와 병렬로 연결되고, 제5 저항을 구비하는 제2 조절부를 구비하는 것을 특징으로 하는 정전기 방전 보호 장치.
  27. 제26항에 있어서, 상기 제4 저항은
    상기 제5 저항보다 저항값이 작은 것을 특징으로 하는 정전기 방전 보호 장치.
  28. 제23항에 있어서, 상기 정전기 방전 보호 장치는
    상기 정전기 방전 보호 장치가 다수개 구비되는 멀티 핑거 구조의 경우,
    상기 다수개의 정전기 방전 보호 장치들을 커플링 시키기 위하여 제2 저항과 제3 저항 사이의 제4 노드를 커플링 수단을 이용하여 서로 연결하는 것을 특징으로 하는 정전기 방전 보호 장치.
  29. 제28항에 있어서, 상기 커플링 수단은
    도전성 메탈 라인인 것을 특징으로 하는 정전기 방전 보호 장치.
  30. 제23항에 있어서, 상기 제1 전원은
    접지 전압인 것을 특징으로 하는 정전기 방전 보호 장치.
  31. 제23항에 있어서, 상기 제1 전원은
    전원 전압인 것을 특징으로 하는 정전기 방전 보호 장치.
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