KR100656279B1 - A memory device working at low voltage and rapid speed - Google Patents

Abstract

1개의 워드라인에 다수의 셀 트랜지스터가 연결되어 있고, 상기한 셀 트랜지스터의 소오스 단자에 강유전체 커패시터가 연결되며, 상기한 강유전체 커패시터의 다른 단자는 비트라인에 연결되어 있고, 상기한 비트라인과 워드라인은 서로 교차하며, 상기한 플레이트 라인과 워드라인은 평행하게 배치되는 강유전체 메모리 어레이에 있어서, 상기한 비트라인은 증폭도가 1이고 큰 구동능력을 갖는 소오스 팔로우어의 입력단에 연결되어 비트라인에 유기된 전압을 감지증폭하여 출력하며, 상기한 소오스 팔로우어의 출력은 감지 증폭기에 연결되는 구성으로 이루어지며, 서, 강유전체 커패시터를 메모리셀로 사용하는 반도체 메모리 소자에서 비트라인 전압 센싱시 기존의 비트라인 센스앰프를 사용하지 않고 소오스 팔로우어에 의해 버퍼링된 전압을 센싱하도록 함으로써 선택되지 않은 셀의 데이터가 파괴되는 것을 방지할 수가 있으며, 비트라인의 증폭이 없이 직접 데이터 버스라인에서 감지증폭하여 데이터를 출력하므로 고속 동작에 유리한, 저전압 고속 강유전체 메모리 소자를 제공한다.A plurality of cell transistors are connected to one word line, a ferroelectric capacitor is connected to a source terminal of the cell transistor, another terminal of the ferroelectric capacitor is connected to a bit line, and the bit line and word line are Are intersected with each other, and the plate line and the word line are arranged in parallel, wherein the bit line is connected to an input terminal of a source follower having an amplification degree of 1 and a large driving capability and is induced in the bit line. It senses and outputs the voltage, and the output of the source follower is configured to be connected to the sense amplifier, and, in the case of sensing the bit line voltage in the semiconductor memory device using the ferroelectric capacitor as a memory cell, the existing bit line sense It senses the voltage buffered by the source follower without using an amplifier. In this way, the data of the unselected cells can be prevented from being destroyed, and the low-voltage high-speed ferroelectric memory device, which is advantageous for high-speed operation, can be provided by sensing and amplifying the data directly on the data bus line without amplifying the bit lines.

저전압, 강유전채, 메모리 Low voltage, ferroelectric, memory

Description

저전압 고속 강유전체 메모리 소자{A memory device working at low voltage and rapid speed} A memory device working at low voltage and rapid speed}             

도 1은 강유전체 커패시터의 히스테리시스 특성 곡선을 나타내는 도면이다.1 is a diagram illustrating hysteresis characteristic curves of a ferroelectric capacitor.

도 2는 종래의 강유전체 메모리 소자의 회로 구성도이다.2 is a circuit diagram of a conventional ferroelectric memory device.

도 3는 도 2의 동작 타이밍도이다.3 is an operation timing diagram of FIG. 2.

도 4는 종래의 강유전체 메모리 소자의 서브문턱전류에 의한 인접셀의 디스터번스를 설명하기 위한 회로 구성도이다.FIG. 4 is a circuit diagram illustrating a discontinuity of an adjacent cell due to a sub-threshold current of a conventional ferroelectric memory device.

도 5는 도 4의 동작 타이밍도이다.5 is an operation timing diagram of FIG. 4.

도 6은 이 발명의 실시예에 따른 저전압 고속 강유전체 메모리 소자의 회로 구성도이다.6 is a circuit diagram of a low voltage high speed ferroelectric memory device according to an embodiment of the present invention.

도 7은 도 6의 읽기시 동작 타이밍도이다.FIG. 7 is an operation timing diagram of FIG. 6.

도 8은 도 6의 쓰기시 동작 타이밍도이다.8 is a timing diagram of an operation during writing of FIG. 6.

도 9는 이 발명의 실시예에 따른 저전압 고속 강유전체 메모리 소자의 소오스 팔로우어의 회로 구성도이다.9 is a circuit diagram of a source follower of a low voltage high speed ferroelectric memory device according to an exemplary embodiment of the present invention.

도 10은 이 발명의 실시예에 따른 저전압 고속 강유전체 메모리 소자의 상세 회로 구성도이다. 10 is a detailed circuit diagram of a low voltage high speed ferroelectric memory device according to an embodiment of the present invention.                 

도 11은 이 발명의 실시예에 따른 저전압 고속 강유전체 메모리 소자의 확장 상세 회로 구성도이다.
11 is an enlarged detailed circuit diagram of a low voltage high speed ferroelectric memory device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

11 , 12 : 센스앰프 21, 22 : 래치11, 12: sense amplifier 21, 22: latch

3 : 데이터 출력버퍼 41~45 : 소오스 팔로우어3: Data output buffer 41 ~ 45: Source follower

5 : 데이터 입력버퍼 6 : 쓰기 드라이버5: Data input buffer 6: Write driver

71~74 : 컬럼선택 트랜지스터
71 ~ 74: Column Select Transistor

이 발명은 저전압 고속 강유전체 메모리 소자에 관한 것으로서, 더욱 상세하게 말하자면 선택되지 않은 셀의 데이터가 파괴되는 것을 방지할 수가 있으며 비트라인의 증폭이 없이 직접 데이터 버스라인에서 감지증폭하여 데이터를 출력할 수 있으므로 고속 동작이 가능한, 저전압 고속 강유전체 메모리 소자에 관한 것이다.The present invention relates to a low-voltage high-speed ferroelectric memory device, and more specifically, it is possible to prevent data of unselected cells from being destroyed, and to sense and amplify data directly on a data bus line without amplifying bit lines, thereby outputting data. A low voltage high speed ferroelectric memory device capable of high speed operation.

강유전체 물질을 유전체로 사용하는 강유전체 커패시터는 커패시터 양단에 인가되는 전압과 상기한 전압에 의하여 유기된 전하량과의 관계가 도 1에 도시되어 있는 바와 같은 히스테리시스(hysteresis) 관계를 갖는다. 도 1은 강유전체 커패시터의 양단자 사이에 인가되는 전압과 이로 인하여 유기되는 전하량과의 관계를 도 식화한 것이다. 도 1에 도시되어 있는 바로부터 알 수 있듯이 강유전체 커패시터의 양단자 사이의 전압이 0볼트일 때 유기된 전하량은 A, B 두가지 상태로 존재하므로, 전원의 공급이 없어도 2진 형태의 데이터를 저장할 수가 있다. 이러한 특성을 이용하여 강유전체 커패시터는 비휘발성 메모리 소자의 기억수단으로 이용된다.A ferroelectric capacitor using a ferroelectric material as a dielectric has a hysteresis relationship in which a relationship between a voltage applied across the capacitor and the amount of charge induced by the voltage is shown in FIG. 1 illustrates a relationship between a voltage applied between both terminals of a ferroelectric capacitor and the amount of charge induced thereby. As can be seen from FIG. 1, when the voltage between the terminals of the ferroelectric capacitor is 0 volts, the amount of charged charge exists in two states, A and B, so that binary data can be stored without supply of power. have. By utilizing these characteristics, the ferroelectric capacitor is used as a storage means of the nonvolatile memory device.

기억수단으로서의 강유전체 커패시터는 양단에 인가되는 전압의 크기에 따라 강유전체내의 분극상태가 변화하여 커패시터에 저장된 전하량이 변화한다. 만약 강유전체 커패시터 양단의 전압을 0볼트에서 음의 전압으로 인가하면 강유전체 커패시터의 분극상태는 A 상태 또는 B 상태에서 C상태로 천이되어 전하량의 변화가 유기된다. 이 경우에, 상기한 전하량은 메모리셀 어레이의 비트라인 커패시터와 전하 공유되어 비트라인 전위에 변화를 일으키고, 이와 같은 비트라인 전위의 변화는 감지 증폭기를 동작시켜 데이터화된다. In the ferroelectric capacitor as a storage means, the polarization state in the ferroelectric changes according to the magnitude of the voltage applied to both ends, and the amount of charge stored in the capacitor changes. If the voltage across the ferroelectric capacitor is applied from 0 volts to a negative voltage, the polarization state of the ferroelectric capacitor transitions from the A state or the B state to the C state, thereby inducing a change in charge amount. In this case, the above charge amount is charge-shared with the bit line capacitor of the memory cell array to cause a change in the bit line potential, and such change in the bit line potential is dataized by operating the sense amplifier.

도 1에서 A상태의 분극상태를 유지하고 있는 강유전체 커패시터에 충분히 큰 음의 전압을 인가하면 히스테리시스 곡선을 따라 C방향으로 분극상태가 변화되며, 이 음의 전압을 제거하여 다시 커패시터 양단의 전압을 0볼트로 만들면 B상태로 이동하게 된다. B상태에서 양의 전압을 인가하면 D상태로 분극상태가 바뀌고 다시 이 양의 전압을 제거하여 O볼트로 만들면 A상태로 되돌아가게 된다. 이와 같이 강유전체 커패시터는 히스테리시스 특성을 갖기 때문에 메모리 소자로 사용될 경우에, 읽기 동작후 반드시 읽혀진 데이터를 재저장(restore)하여야 한다.In FIG. 1, when a sufficiently large negative voltage is applied to the ferroelectric capacitor maintaining the polarization state of the A state, the polarization state is changed in the C direction along the hysteresis curve, and the voltage across the capacitor is removed again by removing the negative voltage. If you make a bolt, it moves to the B state. If a positive voltage is applied in the B state, the polarization state is changed to the D state, and if the positive voltage is removed to make an O volt, the state is returned to the A state. As such, since the ferroelectric capacitor has hysteresis characteristics, the read data must be restored after the read operation when used as a memory device.

도 2는 종래의 강유전체 메모리 소자의 회로 구성도이며, 도 3은 도 2의 강유전체 메모리 소자의 동작에 대한 타이밍 다이어그램이다. 도 2 및 도 3을 참조로 하여 종래의 강유전체 메모리 소자의 동작에 대하여 설명하면 다음과 같다. 전체적인 설명의 간략화를 위하여 워드라인 WL0과 비트라인 BL0에 연결된 셀의 데이터를 읽는다고 가정한다. FIG. 2 is a circuit diagram of a conventional ferroelectric memory device, and FIG. 3 is a timing diagram of an operation of the ferroelectric memory device of FIG. An operation of a conventional ferroelectric memory device will be described with reference to FIGS. 2 and 3 as follows. For simplicity, it is assumed that data of a cell connected to word line WL0 and bit line BL0 is read.

강유전체 메모리는 칩인에이블신호(CEB)에 동기되어 동작하므로 칩인에이블 신호(CEB)가 하이에서 로우로 천이시 동작이 시작된다. Since the ferroelectric memory operates in synchronization with the chip enable signal CEB, an operation is started when the chip enable signal CEB transitions from high to low.

강유전체 메모리 셀은 통상적으로 1개의 NMOS 셀트랜지스터(N3)와 1개의 강유전체 커패시터(X0)로 구성되는데, 셀트랜지스터(N3)가 NMOS이므로 문턱전압(Vth) 손실을 막기 위해 워드라인(WL0)에는 Vpp전압(Vcc전압+셀트랜지스터의 문턱전압)을 인가한다. The ferroelectric memory cell is typically composed of one NMOS cell transistor (N3) and one ferroelectric capacitor (X0). Since the cell transistor (N3) is NMOS, Vpp is provided on the word line (WL0) to prevent the loss of the threshold voltage (Vth). Voltage (Vcc voltage + threshold voltage of cell transistor) is applied.

다음에, 플레이트라인(PL0)을 0볼트에서 Vcc로 구동시키면 강유전체 커패시터(X0)에 분극변화가 발생하고, 이로부터 발생된 전하는 접지로 프리차지된 비트라인 커패시터에 실려서 전압변화를 유발한다. 플레이트라인(PL0)이 Vcc가 되면 강유전체 커패시터(X0)의 분극상태는 도 1의 A 상태 또는 B 상태에서 C방향으로 변화한다. Next, when the plate line PL0 is driven from 0 volts to Vcc, a polarization change occurs in the ferroelectric capacitor X0, and the charge generated therefrom is loaded on the bit line capacitor precharged to ground to cause a voltage change. When the plate line PL0 becomes Vcc, the polarization state of the ferroelectric capacitor X0 changes in the C direction from the A state or the B state of FIG.

비트라인(BL0)에 실린 전압을 감지 및 증폭하기 위해서는 기준전압이 필요한데, 도 2에서는 기준 셀의 커패시터 크기로 기준전압을 발생시키는 방법을 사용한다. 상기한 기준전압을 발생시키기 위해서 기준워드라인(refWL1)과 기준플레이트라인(refPL1)을 인에이블시킨다. 따라서 비트라인(BL0)에는 셀에서부터 유기된 전압이 실리고, 비트라인(BLb0)에는 기준전압이 실리는데 센스앰프(11)에서는 이것을 감지 및 증폭하여 완전한 CMOS 레벨로 만든다. 상기한 센스앰프(11)는 크로스 커플 드(cross coupled) 형태의 센스앰프를 사용하는 것이 일반적이다. In order to sense and amplify the voltage on the bit line BL0, a reference voltage is required. In FIG. 2, a method of generating a reference voltage based on a capacitor size of a reference cell is used. The reference word line refWL1 and the reference plate line refPL1 are enabled to generate the reference voltage. Therefore, the voltage drawn from the cell is loaded on the bit line BL0, and the reference voltage is loaded on the bit line BLb0, and the sense amplifier 11 detects and amplifies it to a complete CMOS level. The sense amplifier 11 generally uses a cross coupled type of sense amplifier.

감지증폭후의 강유전체 커패시터(X0)의 분극상태는, 데이터 '1'인 경우 플레이트 라인(PL0)과 비트라인(BL0)은 Vcc이므로 강유전체 커패시터(X0)의 양단의 전압차는 0볼트로 B 상태가 되며, 데이터 '0'인 경우는 C 상태가 된다. Since the polarization state of the ferroelectric capacitor X0 after the sensing amplification is data '1', the plate line PL0 and the bit line BL0 are Vcc, so the voltage difference between both ends of the ferroelectric capacitor X0 becomes B at 0 volts. If the data is '0', the state is C.

또한, 감지증폭후의 비트라인(BL0)의 전압은, 데이터 '1'인 경우 칩인에이블신호(CEB)가 로우에서 하이로 천이하여 프리차지 모드로 전환될 때까지 하이상태를 계속 유지한다. 프리차지 모드가 되면 플레이트 라인(PL0)은 Vcc에서 접지로 디스에이블되고, 데이터 '1'인 경우 강유전체 커패시터(X0)의 분극상태는 D 상태로, 데이터 '0'인 경우 강유전체 커패시터(X0)의 분극상태는 B 상태로 된다. In addition, the voltage of the bit line BL0 after the sense amplification is kept high until the chip enable signal CEB transitions from low to high to switch to the precharge mode. In the precharge mode, the plate line PL0 is disabled from Vcc to ground. When the data is '1', the polarization state of the ferroelectric capacitor X0 is in the D state, and when the data is '0', the plate line PL0 is disabled. The polarized state becomes the B state.

플레이트라인(PL0)이 디스에이블된 후, 비트라인(BL0)은 접지로 프라차지되어 데이터 '1'인 경우 분극상태는 A상태가 됨으로써 재저장이 완료된다. After the plate line PL0 is disabled, the bit line BL0 is precharged to ground, and when the data is '1', the polarization state becomes the A state, thereby completing the resave.

그러나, 이와 같은 종래의 강유전체 메모리 소자는, 데이터 '1'인 경우 센싱후에 프리차지 모드가 되기 전까지 계속 하이상태가 유지되는데 이것은 1볼트 정도에서 동작되는 초저전압 강유전체 메모리에서는 인접 셀에 디스터번스(disturbance)를 유발하여 저장된 데이터를 파괴시킬 수도 있는 문제점이 있다. 이를 좀더 자세히 설명하면 다음과 같다. However, such a conventional ferroelectric memory device remains high until data is '1' until the precharge mode is sensed. This means that in an ultra-low voltage ferroelectric memory operated at about 1 volt, it is distorted in adjacent cells. There is a problem that may cause the stored data to be destroyed. If this is explained in more detail as follows.

1볼트에서 동작되는 초저전압 강유전체 메모리에서는 셀 트랜지스터의 문턱전압이 낮아야 워드라인에 인가되는 Vpp 전압을 쉽게 발생시킬 수 있기 때문에 셀트랜지스터의 문턱전압을 낮추어야 한다. 그러나, 0.2볼트 정도의 낮은 문턱전압에서는 서브문턱전압 전류가 매우 크기 때문에 트랜지스터의 오프특성이 나빠진다. 그러므로, 센싱후 데이터 '1'인 경우 비트라인이 프리차지 모드전까지 계속 하이로 유지되므로 장액티브사이클에서 같은 비트라인에 연결된 다른 셀의 저장 노드 전압이 서브문턱 전류 때문에 증가될 수가 있다. In the ultra-low voltage ferroelectric memory operated at 1 volt, the threshold voltage of the cell transistor must be lowered so that the threshold voltage of the cell transistor should be lowered because the Vpp voltage applied to the word line can be easily generated. However, at low threshold voltages of about 0.2 volts, the off-characteristics of the transistor deteriorate because the subthreshold voltage current is very large. Therefore, in the case of data '1' after sensing, the bit line remains high until the precharge mode, so that the storage node voltage of another cell connected to the same bit line in the long active cycle may increase due to the subthreshold current.

도 4 및 도 5는 이와같이 인접셀에 유발되는 디스터번스를 자세히 설명하기 위한 도면이다. 선택된 워드라인(WL0)과 비트라인(BL0)에 연결된 셀의 데이터가 '1'이라고 가정하면 감지증폭후 비트라인(BL0)은 Vcc가 될 것이다. 선택되지 않은 워드라인(WL2)과 비트라인(BL0)에 연결된 셀의 플레이트 라인(PL2)은 0볼트이고 sn0 노드는 0볼트를 유지하여야 도 1의 A 상태 또는 B 상태를 유지할 수 있다. 그러나, 장액티브사이클에서 비트라인(BL0)은 하이이고, 낮은 문턱전압 특성을 갖는 메모리 셀 트랜지스터의 높은 서브문턱전류 특성 때문에 sn0 노드의 전압은 상승되고, 이것은 강유전체 커패시터(X0)의 분극상태를 변화시키게 됨으로써 저장된 데이터를 파괴시킬 수 있는 문제점이 발생된다.
4 and 5 are diagrams for explaining in detail the disturbance caused to the adjacent cell in this way. Assuming that data of a cell connected to the selected word line WL0 and the bit line BL0 is '1', the bit line BL0 after the sense amplification will be Vcc. The plate line PL2 of the cell connected to the unselected word line WL2 and the bit line BL0 should be 0 volts and the sn0 node must maintain 0 volts to maintain the A state or the B state of FIG. 1. However, in the long active cycle, the bit line BL0 is high and the voltage of the sn0 node is increased due to the high subthreshold current characteristic of the memory cell transistor having the low threshold voltage characteristic, which changes the polarization state of the ferroelectric capacitor X0. This causes a problem that can destroy the stored data.

이 발명의 목적은 이와 같은 종래의 문제점을 해결하기 위한 것으로서, 강유전체 커패시터를 메모리셀로 사용하는 반도체 메모리 소자에서 비트라인 전압 센싱시 기존의 비트라인 센스앰프를 사용하지 않고 소오스 팔로우어에 의해 버퍼링된 전압을 센싱하도록 함으로써 선택되지 않은 셀의 데이터가 파괴되는 것을 방지할 수가 있으며, 비트라인의 증폭이 없이 직접 데이터 버스라인에서 감지증폭하여 데이터를 출력하므로 고속 동작에 유리한, 저전압 고속 강유전체 메모리 소자를 제공 하는 데 있다.
SUMMARY OF THE INVENTION An object of the present invention is to solve such a conventional problem, which is buffered by a source follower without using a conventional bit line sense amplifier when sensing a bit line voltage in a semiconductor memory device using a ferroelectric capacitor as a memory cell. By sensing the voltage, data of unselected cells can be prevented from being destroyed, and the low voltage high speed ferroelectric memory device, which is advantageous for high speed operation, can be provided by sensing and amplifying data directly from the data bus line without amplifying the bit line. There is.

상기한 목적을 달성하기 위한 수단으로서 이 발명은, 1개의 워드라인에 다수의 셀 트랜지스터가 연결되어 있고, 상기한 셀 트랜지스터의 소오스 단자에 강유전체 커패시터가 연결되며, 상기한 강유전체 커패시터의 다른 단자는 비트라인에 연결되어 있고, 상기한 비트라인과 워드라인은 서로 교차하며, 상기한 플레이트 라인과 워드라인은 평행하게 배치되는 강유전체 메모리 어레이에 있어서, 상기한 비트라인은 증폭도가 1이고 큰 구동능력을 갖는 소오스 팔로우어의 입력단에 연결되어 비트라인에 유기된 전압을 감지증폭하여 출력하며, 상기한 소오스 팔로우어의 출력은 감지 증폭기에 연결되는 구성으로 이루어진다.As a means for achieving the above object, in the present invention, a plurality of cell transistors are connected to one word line, a ferroelectric capacitor is connected to a source terminal of the cell transistor, and the other terminal of the ferroelectric capacitor is a bit In a ferroelectric memory array connected to a line, wherein the bit line and the word line cross each other, and the plate line and the word line are disposed in parallel, the bit line has an amplification degree of 1 and a large driving capability. It is connected to the input of the source follower to sense and output the voltage induced in the bit line, the output of the source follower is configured to be connected to the sense amplifier.

또한, 이 발명은, 상기한 워드라인에는 감지증폭에 필요한 기준전압을 생성하기 위한 셀트랜지스터의 게이트가 연결되어 있으며, 상기한 셀 트랜지스터의 드레인 노드에는 워드라인과 교차하는 기준 비트라인이 연결되어 있고, 상기한 기준 비트라인은 소오스 팔로우어의 입력단에 연결되는 구성으로 이루어진다.In addition, in the present invention, a gate of a cell transistor for generating a reference voltage for sensing amplification is connected to the word line, and a reference bit line crossing the word line is connected to a drain node of the cell transistor. The reference bit line is configured to be connected to an input terminal of a source follower.

또한, 이 발명은, 상기한 감지증폭기의 출력데이터를 저장하며, 상기한 출력데이터를 데이터출력버퍼에 전달하기 위한 래치를 더 포함하여 이루어지면 바람직하다.In addition, the present invention preferably stores the output data of the sense amplifier and further comprises a latch for transferring the output data to the data output buffer.

또한, 이 발명은, 읽기시 읽혀진 데이터의 재저장을 위하여 상기한 래치의 출력과, 쓰기시 데이터 입력버퍼로부터 입력된 데이터를 비트라인으로 전달하기 위 한 쓰기 드라이버를 더 포함하여 이루어지면 바람직하다.In addition, the present invention preferably further includes an output of the latch for restoring the data read during reading and a write driver for transferring the data input from the data input buffer to the bit line during writing.

이하, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 이 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하기로 한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings in order to describe in detail enough to enable those skilled in the art to easily carry out the present invention. .

참고로, 여기에서 개시되는 실시예는 여러가지 실시가능한 예중에서 당업자의 이해를 돕기 위하여 가장 바람직한 예를 선정하여 제시한 것일 뿐, 이 발명의 기술적 사상이 반드시 이 실시예에만 의해서 한정되거나 제한되는 것은 아니다.For reference, the embodiments disclosed herein are only presented by selecting the most preferred examples to help those skilled in the art from the various possible examples, the technical spirit of the present invention is not necessarily limited or limited only by this embodiment. .

도 6은 이 발명의 실시예에 따른 저전압 고속 강유전체 메모리 소자의 회로 구성도이고, 도 7은 읽기시 동작 타이밍도이고, 도 8은 쓰기시 동작 타이밍도이다.FIG. 6 is a circuit diagram of a low voltage high speed ferroelectric memory device according to an exemplary embodiment of the present invention, FIG. 7 is an operation timing diagram at read time, and FIG. 8 is an operation timing diagram at write time.

전체적인 설명의 간략화를 위하여 워드라인 WL0과 비트라인 BL0에 연결된 셀의 데이터를 읽는다고 가정한다. For simplicity, it is assumed that data of a cell connected to word line WL0 and bit line BL0 is read.

칩인에이블 신호(CEB)가 로우가 되면 먼저 BLP 신호가 디스에이블되어 비트라인(BL0)은 플로팅된다. When the chip enable signal CEB goes low, the BLP signal is first disabled and the bit line BL0 is floated.

그후, 워드라인(WL0) 및 플레이트 라인(PL0)이 인에이블되면 전하공유(charge sharing)에 의해 비트라인(BL0)에 '1' 또는 '0' 데이터에 해당하는 전압이 유기되고, 기준 비트라인(refBL)에는 기준전압이 실린다. 본 발명에서는 기준 셀에는 항상 '0'이 저장되며, 셀면적을 조절하여 기준전압이 발생되도록 한다. After that, when the word line WL0 and the plate line PL0 are enabled, a voltage corresponding to '1' or '0' data is induced in the bit line BL0 by charge sharing, and the reference bit line is induced. (refBL) carries a reference voltage. In the present invention, '0' is always stored in the reference cell, so that the reference voltage is generated by adjusting the cell area.

워드라인(WL0), 플레이트 라인(PL0)이 선택되면 cs0 신호가 인에이블되고 워드라인(WL1), 플레이트라인(PL1)이 선택되면 cs1 신호가 인에이블된다. 비트라인(BL0)에 유기된 전압은 소오스 팔로우어(42)의 입력단에 연결되고, 상기한 소오스 팔로우어(42)의 출력은 센스앰프(11)에 연결된다. The cs0 signal is enabled when the word line WL0 and the plate line PL0 are selected, and the cs1 signal is enabled when the word line WL1 and the plate line PL1 are selected. The voltage induced in the bit line BL0 is connected to the input terminal of the source follower 42, and the output of the source follower 42 is connected to the sense amplifier 11.

본 발명의 소오스 팔로우어(41~43)는 유니트 게인을 갖는 증폭기로서 버퍼역할을 한다. 즉, 비트라인(BL0)의 전압이 소오스 팔로우어(42)에 의해 버퍼링됨으로써 센싱 마진의 감소없이 데이터 버스 센스앰프(11)까지 직접 전달된다. The source followers 41 to 43 of the present invention serve as buffers as amplifiers having unit gains. That is, since the voltage of the bit line BL0 is buffered by the source follower 42, the voltage is directly transmitted to the data bus sense amplifier 11 without reducing the sensing margin.

본 발명의 센스앰프(11, 12)는 도 2의 데이터 버스 센스 앰프와 동일하므로 동일한 부호를 사용한다. 만약, 센스앰프 없이 직접 비트라인이 데이터 버스 라인에 연결된다면 데이터 버스라인의 큰 커패시턴스에 의해 센싱마진은 감소하여 동작이 어렵게 된다. 본 발명에서는 비트라인에 유기된 전압이, 이득이 1이고 구동능력이 큰 소오스 팔로우어(42)에 의해 버퍼링되도록 함으로써 센싱마진의 감소없이 직접 데이터 버스 센스 앰프(11)에 의해 증폭이 가능하게 된다. Since the sense amplifiers 11 and 12 of the present invention are the same as the data bus sense amplifiers of FIG. 2, the same reference numerals are used. If the bit line is directly connected to the data bus line without the sense amplifier, the sensing margin is reduced due to the large capacitance of the data bus line, making operation difficult. In the present invention, the voltage induced in the bit line is buffered by a source follower 42 having a gain of 1 and a large driving capability, so that the amplification can be directly performed by the data bus sense amplifier 11 without reducing the sensing margin. .

센스앰프(11)에 의해 감지증폭된 데이터는 래치(21)에 저장되어 데이터 출력버퍼(3)로 출력된다.The data sensed and amplified by the sense amplifier 11 is stored in the latch 21 and output to the data output buffer 3.

감지증폭된 데이터는 이미 래치(21)에 저장되었으므로 비트라인(BL0)은 다시 접지로 프리차지되어도 무방하다. 이 경우에, 10ns 내외의 짧은 센싱 기간 후에 비트라인(BL0)이 접지로 프리차지되므로 낮은 문턱전압 특성을 갖는 초저전압 강유전체 메모리셀의 높은 서브문턱 전류 특성에 의한 인접 셀의 디스터번스는 발생하지 않는다. Since the sense-amplified data is already stored in the latch 21, the bit line BL0 may be precharged to ground again. In this case, since the bit line BL0 is precharged to ground after a short sensing period of about 10 ns, the discontinuity of the adjacent cell due to the high sub-threshold current characteristic of the ultra low voltage ferroelectric memory cell having the low threshold voltage characteristic does not occur.

기준전압 또한 소오스 팔로우어(41)에 의해 버퍼링되어 센스앰프(11, 12)의 입력단에 각각 연결된다. The reference voltage is also buffered by the source follower 41 and connected to the input terminals of the sense amplifiers 11 and 12, respectively.                     

강유전체 커패시터는 셀을 읽은 후에는 반드시 데이터를 재저장하여야 하는데 본 발명에서는 재저장이 프리차지 구간동안에 일어나게 된다. The ferroelectric capacitor must restore the data after reading the cell. In the present invention, the restoration occurs during the precharge period.

감지증폭후 액티브 구간에서 플레이트 라인(PL0)은 Vcc이며, 비트라인(BL0)은 접지이므로 강유전체 커패시터의 분극상태는 도 1의 C상태에 있게 된다. In the active period after the sensing amplification, the plate line PL0 is Vcc and the bit line BL0 is ground, so the polarization state of the ferroelectric capacitor is in the C state of FIG. 1.

래치(21)의 출력은 데이터 출력 버퍼(3)로 출력될 뿐만 아니라 쓰기 드라이버(6)에도 출력된다. The output of the latch 21 is not only output to the data output buffer 3 but also to the write driver 6.

칩인에이블 신호(CEB)가 로우에서 하이로 천이하여 프리차지 모드로 들어가면 컬럼선택 트랜지스터(71, 72)가 인에이블되는데, 워드라인(WL0)이 선택되었으면 rs0, rsb0 신호가 인에이블되고, 워드라인(WL1)이 선택되었으면 rs1, rsb1 신호가 인에이블된다. 이때, 래치(21)에 저장된 데이터는 쓰기 드라이버(6) 및 컬럼선택 트랜지스터(71, 72)를 통하여 비트라인(BL0)에 쓰여진다. 데이터 '1'인 경우 비트라인(BL0)은 하이가 되며 데이터 '0'인 경우는 접지를 유지한다. 그러므로, 데이터 '1'인 경우 강유전체 커패시터의 분극상태는 B상태로 변하고, 플레이트 라인(PL0)이 디스에이블되면 데이터 '1'인 경우는 D 상태로, 데이터 '0'인 경우는 B 상태로 이동한다. When the chip enable signal CEB transitions from low to high to enter the precharge mode, the column select transistors 71 and 72 are enabled. When the word line WL0 is selected, the rs0 and rsb0 signals are enabled. If (WL1) is selected, the rs1 and rsb1 signals are enabled. At this time, the data stored in the latch 21 is written to the bit line BL0 through the write driver 6 and the column select transistors 71 and 72. In the case of data '1', the bit line BL0 is high and in the case of data '0', the ground is maintained. Therefore, in the case of data '1', the polarization state of the ferroelectric capacitor is changed to the state B. When the plate line PL0 is disabled, the state of the ferroelectric capacitor is changed to the state D in the case of the data '1', and the state B in the case of the data '0'. do.

플레이트 라인(PL0)이 디스에이블된 후 비트라인(BL0)이 다시 접지로 프리차지되면, 데이터 '1'인 경우 강유전체 커패시터의 분극상태는 A상태가 되어 재저장이 완료된다. If the bit line BL0 is precharged to ground again after the plate line PL0 is disabled, when the data is '1', the polarization state of the ferroelectric capacitor becomes A state, and the resave is completed.

따라서 본 발명에서는 감지증폭후 비트라인(BL0)이 접지로 프리차지되기 때문에 셀 트랜지스터의 서브문턱 전류에 의한 인접 셀의 디스터번스가 발생하지 않 는다. 또한, 기존에는 비트라인 센싱후 컬럼 디코더가 인에이블되고 데이터 버스라인 센스앰프에 의한 데이터 버스라인 센싱이 완료되어야 데이터 출력이 가능하나, 본 발명에서는 워드라인(WL0)이 인에이블됨과 동시에 데이터 버스라인의 센싱이 가능하므로 엑세스 타임이 빨라지게 되는 장점이 있다.Therefore, in the present invention, since the bit line BL0 is precharged to the ground after the sense amplification, the discontinuity of the adjacent cell due to the subthreshold current of the cell transistor does not occur. In addition, data output is possible only when the column decoder is enabled after the bit line sensing and the data bus line sensing by the data bus line sense amplifier is completed. However, in the present invention, the word line WL0 is enabled and at the same time the data bus line is enabled. It is possible to sense the speed, so the access time is faster.

도 9는 본 발명의 실시예에 따른 소오스 팔로우어(source follower)의 회로 구성도이다. 셀커패시턴스와 비트라인 커패시턴스의 전하공유에 의해 비트라인에 유기되는 전압은 통상적으로 1/2 Vcc 이하의 값이므로 입력단이 PMOS인 소오스 팔로우어가 유리하다. 본 발명의 실시예에 따른 소오스 팔로우어는 인에이블 신호(enable)가 로우가 되면 동작하며, 이상적인 경우 입력전압과 출력전압은 동일하고, 트랜지스터(N2)가 드라이버 역할을 한다.9 is a circuit diagram illustrating a source follower according to an embodiment of the present invention. Since the voltage induced on the bit line by the charge sharing between the cell capacitance and the bit line capacitance is typically less than 1/2 Vcc, a source follower having an input terminal of PMOS is advantageous. The source follower according to an embodiment of the present invention operates when the enable signal becomes low. In an ideal case, the input voltage and the output voltage are the same, and the transistor N2 serves as a driver.

도 10은 본 발명의 실시예에 따른 저전압 고속 강유전체 메모리 소자의 상세 회로 구성도이다. saeb 신호가 로우가 되면 소오스 팔로우어(41~43)가 동작하고, sae 신호가 하이가 되면 감지 증폭기(11, 12)가 동작하여 비트라인의 전압을 감지증폭한다. 상기한 감지 증폭기(11, 12)로 차동 증폭기를 사용한다. 상기한 차동 증폭기의 출력은 래치(21, 22)에 연결되며, lchb 신호가 로우가 되고, lch 신호가 하이가 되면 래치(21, 22)에 감지증폭된 데이터가 저장된다. 래치(21, 22)의 출력은 데이터 출력버퍼(3)로 입력되어 읽혀진 데이터가 출력되도록 하고, 쓰기 드라이버(6)에도 연결되어 프리차지 모드에서 데이터가 재저장되도록 한다.10 is a detailed circuit diagram illustrating a low voltage high speed ferroelectric memory device according to an embodiment of the present invention. When the saeb signal goes low, the source followers 41 to 43 operate, and when the sae signal goes high, the sense amplifiers 11 and 12 operate to sense and amplify the voltage of the bit line. As the sense amplifiers 11 and 12 described above, differential amplifiers are used. The output of the differential amplifier is connected to the latches 21 and 22. When the lchb signal goes low and the lch signal goes high, the sense-amplified data is stored in the latches 21 and 22. The outputs of the latches 21 and 22 are input to the data output buffer 3 to output the read data, and are also connected to the write driver 6 so that the data can be restored in the precharge mode.

도 11은 본 발명의 실시예에 따른 저전압 고속 강유전체 메모리 소자를 컬럼 방향으로 확장한 도면이다. 도 11에서는 한 플레이트 라인에 8개의 셀이 연결된 경 우를 보여주고 있다. 즉, 플레이트 라인(PL00)에는 비트라인(BL00)에서 비트라인(BL07)까지, 플레이트 라인(PL10)에는 비트라인(BL10)에서 비트라인(BL17)까지 각각 8개의 비트라인에 연결된 셀이 연결되어 있다. 워드라인(WL0)과 비트라인(BL00)에서 비트라인(BL07)에 연결된 8개의 셀을 읽는다고 가정하면, 워드라인(WL0)과 플레이트 라인(PL00)이 인에이블되고, 기준플레이트라인(refpl0)이 인에이블된다. 플레이트 라인(PL10)을 포함한 나머지 플레이트 라인은 접지상태를 유지한다. 감지증폭후에 래치(21~2n)에 저장된 데이터는 데이터출력버퍼(3)를 통하여 출력되고, 래치(21~2n)로부터 쓰기 드라이버(6)로 전달된 데이터는 rs00, rsb00에서 rs07, rsb07이 인에이블되면 비트라인에 실려서 재저장된다. FIG. 11 is an enlarged view of a low voltage high speed ferroelectric memory device according to an exemplary embodiment of the present invention in a column direction. In FIG. 11, eight cells are connected to one plate line. That is, cells connected to eight bit lines are connected to the plate line PL00 from the bit line BL00 to the bit line BL07, and to the plate line PL10 from the bit line BL10 to the bit line BL17. have. Assuming that eight cells connected to the bit line BL07 are read from the word line WL0 and the bit line BL00, the word line WL0 and the plate line PL00 are enabled, and the reference plate line refpl0 is read. Is enabled. The remaining plate lines, including the plate lines PL10, remain grounded. After the sense amplification, the data stored in the latches 21 to 2n are output through the data output buffer 3, and the data transferred from the latches 21 to 2n to the write driver 6 are rs00, rsb00 to rs07, and rsb07 When enabled, it is loaded onto the bitline and restored.

따라서, 데이터를 읽은 후 재저장동작이 프리차지 구간동안에만 이루어지게 됨으로써 낮은 문턱전압 특성을 갖는 초저전압 강유전체 메모리에서 인접 셀의 디스터번스를 방지하면서 고속동작이 가능하게 한다.
Therefore, after the data is read, the restoring operation is performed only during the precharge period, thereby enabling high-speed operation while preventing discontinuity of adjacent cells in the ultra-low voltage ferroelectric memory having a low threshold voltage characteristic.

이상의 설명에서와 같이 이 발명의 실시예에서, 선택되지 않은 셀의 데이터가 파괴되는 것을 방지할 수가 있으며 비트라인의 증폭이 없이 직접 데이터 버스라인에서 감지증폭하여 데이터를 출력할 수 있으므로 고속 동작이 가능한 효과를 가진 저전압 고속 강유전체 메모리 소자를 제공할 수가 있다. 이 발명의 이와 같은 효과는 메모리 소자 분야에서 이 발명의 기술적 사상의 범위를 벗어나지 않는 범위내에서 다양하게 응용되어 이용될 수가 있다.As described above, in the embodiment of the present invention, data of the unselected cells can be prevented from being destroyed, and the data can be sensed and amplified directly from the data bus line without amplification of the bit lines, thereby enabling high-speed operation. It is possible to provide a low voltage high speed ferroelectric memory device having an effect. Such effects of the present invention can be used in various applications in the field of memory devices without departing from the scope of the technical idea of the present invention.

Claims (4)

하나의 워드라인에 다수의 셀 트랜지스터가 연결되어 있고, 상기한 셀 트랜지스터의 소오스 단자에 강유전체 커패시터가 연결되며, 상기한 강유전체 커패시터의 다른 단자는 비트라인에 연결되어 있고, 상기한 비트라인과 워드라인은 서로 교차하며, 상기한 플레이트 라인과 워드라인은 평행하게 배치되는 강유전체 메모리 어레이에 있어서, A plurality of cell transistors are connected to one word line, a ferroelectric capacitor is connected to a source terminal of the cell transistor, another terminal of the ferroelectric capacitor is connected to a bit line, and the bit line and word line are Are intersecting with each other, and the plate line and the word line are parallel to each other. 상기한 비트라인은 증폭도가 1이고 큰 구동능력을 갖는 소오스 팔로우어의 입력단에 연결되어 비트라인에 유기된 전압을 감지증폭하여 출력하며, 상기한 소오스 팔로우어의 출력은 감지 증폭기에 연결되는 구성으로 이루어지는 것을 특징으로 하는 저전압 고속 강유전체 메모리 소자.The bit line is connected to an input terminal of a source follower having a high amplification degree of 1 and senses and outputs a voltage induced in the bit line, and the output of the source follower is connected to a sense amplifier. A low voltage high speed ferroelectric memory device, characterized in that consisting of. 제 1 항에 있어서, The method of claim 1, 상기한 워드라인에는 감지증폭에 필요한 기준전압을 생성하기 위한 셀트랜지스터의 게이트가 연결되어 있으며, 상기한 셀 트랜지스터의 드레인 노드에는 워드라인과 교차하는 기준 비트라인이 연결되어 있고, 상기한 기준 비트라인은 소오스 팔로우어의 입력단에 연결되는 구성으로 이루어지는 것을 특징으로 하는 저전압 고속 강유전체 메모리 소자.A gate of a cell transistor for generating a reference voltage for sensing amplification is connected to the word line, and a reference bit line intersecting a word line is connected to a drain node of the cell transistor. The low voltage high speed ferroelectric memory device, characterized in that consisting of a configuration connected to the input terminal of the source follower. 제 1 항에 있어서, The method of claim 1, 상기한 감지증폭기의 출력데이터를 저장하며, 상기한 출력데이터를 데이터출력버퍼에 전달하기 위한 래치를 더 포함하여 이루어지는 것을 특징으로 하는 저전압 고속 강유전체 메모리 소자.And a latch for storing the output data of the sense amplifier and transferring the output data to a data output buffer. 제 3 항에 있어서, The method of claim 3, wherein 읽기시 읽혀진 데이터의 재저장을 위하여 상기한 래치의 출력과, 쓰기시 데이터 입력버퍼로부터 입력된 데이터를 비트라인으로 전달하기 위한 쓰기 드라이버를 더 포함하여 이루어지는 것을 특징으로 하는 저전압 고속 강유전체 메모리 소자.A low voltage high speed ferroelectric memory device, comprising: an output of the latch for restoring data read during reading, and a write driver for transferring data input from a data input buffer to a bit line during writing.

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