KR100646205B1 - Control method of delay locked loop clock generator to activating in low power consumption state - Google Patents
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Abstract
본 발명은 DLL클럭 생성장치를 DRAM의 동작 모드에 따라 블럭별로 동작하게 함으로서 전류 소모를 최소화하기 위한 것으로서, 이를 위한 본 발명은 클럭을 지연하는 제1지연부, 상기 지연된 클럭신호를 고정하는 미러제어부, 상기 고정된 클럭신호에 응답하여 DLL클럭을 생성하는 제2지연부를 구비하여 DLL클럭을 생성하는 DLL클럭생성장치의 제어 방법에 있어서, 파워다운 모드 및 셀프리프레시 모드에서 상기 DLL클럭 생성장치를 디스에이블시키는 제1단계; 상기 파워다운 모드 종료시에 상기 DLL클럭 생성장치를 액티브시켜 상기 클럭신호를 고정하여 상기 DLL클럭을 생성하는 제2단계; 상기 클럭신호가 고정되면 상기 제1지연부는 디스에이블시키고, 상기 미러제어부 및 상기 제2지연부만을 액티브시켜 상기 DLL클럭을 생성하는 제3단계; 자동리프레시 동작 모드에서 상기 DLL클럭 생성장치를 액티브시켜 상기 DLL클럭을 재 고정하여 상기 DLL클럭을 생성하는 제4단계; 및 상기 자동리프레시 동작 모드 종료 후 상기 미러제어부 및 상기 제2지연부만을 액티브시켜 상기 DLL클럭을 생성하는 제5단계를 포함하여 이루어진다.The present invention is to minimize the current consumption by operating the DLL clock generation device for each block according to the operation mode of the DRAM, the present invention for this purpose is the first delay unit for delaying the clock, the mirror control unit for fixing the delayed clock signal And a second delay unit for generating a DLL clock in response to the fixed clock signal, wherein the DLL clock generator generates a DLL clock, wherein the DLL clock generator is disabled in a power down mode and a cell refresh mode. Enabling a first step; A second step of generating the DLL clock by fixing the clock signal by activating the DLL clock generation device at the end of the power down mode; A third step of disabling the first delay unit when the clock signal is fixed and activating only the mirror control unit and the second delay unit to generate the DLL clock; A fourth step of generating the DLL clock by reactivating the DLL clock by activating the DLL clock generation device in an automatic refresh mode; And a fifth step of generating the DLL clock by activating only the mirror control unit and the second delay unit after the automatic refresh operation mode ends.
DLL, 파워다운모드, 셀프리프레시모드, 자동리프레시모드, 액티브모드.DLL, power down mode, self refresh mode, auto refresh mode, active mode.
Description
도1은 통상적인 DLL 클럭에 의한 동작 타이밍도.1 is an operation timing diagram using a typical DLL clock.
도2는 본 발명의 일실시예에 따른 DLL클럭 생성부의 블럭 다이아그램.Figure 2 is a block diagram of a DLL clock generation unit according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
230 : 제1지연부230: first delay unit
250 : 미러제어부250: mirror control unit
270 : 제2지연부270: second delay
본 발명은 지연고정루프(Delayed Locked Loop : 이하, "DLL")클럭 생성장치에 관한 것으로서, 특히 메모리의 여러 동작 모드에 따라서 DLL클럭 생성장치를 블 럭별로 동작하게 함으로써 소모 전류를 줄이기 위한 DLL클럭 생성장치 제어 방법에 관한 것이다.BACKGROUND OF THE
일반적으로, SDRAM(Synchronous DRAM), DDR(Double Data Rate) SDRAM, 및 Rambus DRAM등 클럭에 동기되어 고속으로 동작하는 메모리 반도체 회로의 각 기능 블록들은 클럭에 동기시켜 데이터를 입출력할 경우 그 클럭의 지연 입력에 따른 스큐(skew)가 발생하게 되는데, 이를 보상하기 위하여 별도의 내부 클럭을 사용하고 있다.In general, each functional block of a memory semiconductor circuit that operates at high speed in synchronization with a clock, such as a synchronous DRAM (DRAM), a double data rate (DDR) SDRAM, and a rambus DRAM, has a delay of a clock when data is input and output in synchronization with the clock Skew occurs depending on the input, and a separate internal clock is used to compensate for this.
도1은 통상적인 DLL 클럭에 의한 동작 타이밍도이다.1 is an operation timing diagram according to a conventional DLL clock.
도1과 같이, 클럭(clk)에 동기시켜 데이터를 출력하면 td1 만큼의 스큐가 발생하게 된다. 이를 보상하기 위해서는 td1 만큼 클럭에 앞서는 내부 클럭을 사용하여야 하는데, 이것이 DLL클럭(dll_clk)이다. 상기 DLL클럭 (dll_clk)에 동기되어 데이터를 출력하면 외부 클럭에 일치되는 결과를 얻을 수 있다. 이처럼 상기 DLL클럭(dll_clk)은 외부 클럭에 td1 만큼 앞서는 클럭이지만, 실제로는 외부 클럭을 td2 만큼 지연시켜서 만든다.As shown in Fig. 1, when data is output in synchronization with the clock clk, skew by t d1 is generated. To compensate for this, use an internal clock that precedes the clock by t d1 , which is a DLL clock (dll_clk). When data is output in synchronization with the DLL clock dll_clk, a result that matches the external clock can be obtained. As such, the DLL clock dll_clk is a clock that is ahead of the external clock by t d1 , but is actually made by delaying the external clock by t d2 .
DLL은 어떤 신호에 대해 시간상으로 스큐가 발생하는 경우에 이를 보정하는 것으로서, DLL의 성능은 데이터를 얼마나 정확하게 기준 클럭에 동기시킬 수 있느냐로 결정된다. 이러한 DLL의 성능을 만족시키기 위해서는 DLL클럭 생성과정에서 외부클럭신호를 기준클럭과 비교하면서 단위지연 및 다단지연을 거쳐 초기 록(lock)이 잡히는 경우 다시 단위지연 및 다단지연을 거쳐 DLL클럭을 생성한다.The DLL compensates for any signal skew in time, and the performance of the DLL is determined by how accurately the data can be synchronized to the reference clock. In order to satisfy the performance of DLL, DLL clock is generated through unit delay and multi-stage delay when the initial lock is acquired through unit delay and multi-stage delay while comparing external clock signal with reference clock during DLL clock generation process. .
그러나, 상기와 같이 DLL클럭을 초기 록하고 DLL클럭을 생성하기 위해서는 상당히 많은 소자를 거쳐서 동작이 진행되고 이로 인해서 많은 전류를 소모한다. DLL을 적용한 메모리 반도체에서 액티브(active) 모드(mode)의 전류 소모는 약 7~8㎃이고, 스탠바이(standby) 모드시 전류 소모는 2.5㎃내외이다.However, in order to initially lock the DLL clock and generate the DLL clock as described above, the operation proceeds through a large number of devices, which consumes a large amount of current. In the memory semiconductor using the DLL, the current consumption in the active mode is about 7 to 8 mA, and in standby mode, the current consumption is about 2.5 mA.
이러한 과도한 액티브 및 스탠바이 모드에서의 전류 소모는 저전력 동작이 필수인 노트북(notebook)과 같은 포터블(portable) 장비에 채용되기 어려운 문제점이 있다.Such excessive current consumption in active and standby modes is difficult to employ in portable equipment such as notebooks, where low power operation is essential.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, DLL클럭 생성장치를 DRAM의 동작 모드에 따라 블럭별로 동작하게 함으로서 전류 소모를 최소화한 DLL클럭 생성장치 제어 방법을 제공하는데 그 목적이 있다.
The present invention is to solve the problems of the prior art as described above, the object of the present invention is to provide a method for controlling the DLL clock generating device to minimize the current consumption by operating the DLL clock generating device block by block according to the operation mode of the DRAM. have.
상기 목적을 달성하기 위한 본 발명은 클럭을 지연하는 제1지연부, 상기 지연된 클럭신호를 고정하는 미러제어부, 상기 고정된 클럭신호에 응답하여 DLL클럭을 생성하는 제2지연부를 구비하여 DLL클럭을 생성하는 DLL클럭생성장치의 제어 방법에 있어서, 파워다운 모드 및 셀프리프레시 모드에서 상기 DLL클럭 생성장치를 디스에이블시키는 제1단계; 상기 파워다운 모드 종료시에 상기 DLL클럭 생성장치를 액티브시켜 상기 클럭신호를 고정하여 상기 DLL클럭을 생성하는 제2단계; 상기 클 럭신호가 고정되면 상기 제1지연부는 디스에이블시키고, 상기 미러제어부 및 상기 제2지연부만을 액티브시켜 상기 DLL클럭을 생성하는 제3단계; 자동리프레시 동작 모드에서 상기 DLL클럭 생성장치를 액티브시켜 상기 DLL클럭을 재 고정하여 상기 DLL클럭을 생성하는 제4단계; 및 상기 자동리프레시 동작 모드 종료 후 상기 미러제어부 및 상기 제2지연부만을 액티브시켜 상기 DLL클럭을 생성하는 제5단계를 포함하여 이루어진다.The present invention for achieving the above object has a DLL clock comprising a first delay unit for delaying the clock, a mirror control unit for fixing the delayed clock signal, a second delay unit for generating a DLL clock in response to the fixed clock signal CLAIMS What is claimed is: 1. A control method of a generated DLL clock generator, comprising: a first step of disabling the DLL clock generator in a power down mode and a cell refresh mode; A second step of generating the DLL clock by fixing the clock signal by activating the DLL clock generation device at the end of the power down mode; A third step of disabling the first delay unit when the clock signal is fixed and activating only the mirror control unit and the second delay unit to generate the DLL clock; A fourth step of generating the DLL clock by reactivating the DLL clock by activating the DLL clock generation device in an automatic refresh mode; And a fifth step of generating the DLL clock by activating only the mirror control unit and the second delay unit after the automatic refresh operation mode ends.
또한, 본 발명은 클럭을 지연하는 제1지연부, 상기 지연된 클럭신호를 고정하는 미러제어부, 상기 고정된 클럭신호에 응답하여 DLL클럭을 생성하는 제2지연부를 구비하여 DLL클럭을 생성하는 DLL클럭생성장치의 제어 방법에 있어서, 파워다운 모드 및 셀프리프레시 모드에서 상기 DLL클럭 생성장치를 디스에이블시키는 제1단계; 상기 파워다운 모드 종료시에 상기 DLL클럭 생성장치를 액티브시켜 상기 클럭신호를 고정하여 상기 DLL클럭을 생성하는 제2단계; 상기 클럭신호가 고정되면 상기 제1지연부는 디스에이블시키고, 상기 미러제어부 및 상기 제2지연부만을 액티브시켜 상기 DLL클럭을 생성하는 제3단계; 액티브 동작 모드에서 상기 DLL클럭 생성장치를 액티브시켜 상기 DLL클럭을 재 고정하여 상기 DLL클럭을 생성하는 제4단계; 및 상기 액티브 동작 모드 종료 후 상기 미러제어부 및 상기 제2지연부만을 액티브시켜 상기 DLL클럭을 생성하는 제5단계를 포함하여 이루어진다.The present invention also provides a DLL clock for generating a DLL clock including a first delay unit for delaying a clock, a mirror controller for fixing the delayed clock signal, and a second delay unit for generating a DLL clock in response to the fixed clock signal. A control method of a generating device, comprising: a first step of disabling the DLL clock generating device in a power down mode and a cell refresh mode; A second step of generating the DLL clock by fixing the clock signal by activating the DLL clock generation device at the end of the power down mode; A third step of disabling the first delay unit when the clock signal is fixed and activating only the mirror control unit and the second delay unit to generate the DLL clock; A fourth step of generating the DLL clock by reactivating the DLL clock by activating the DLL clock generating device in an active operation mode; And a fifth step of generating the DLL clock by activating only the mirror control unit and the second delay unit after the active operation mode ends.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
본 발명은 DLL(Delayed Locked Loop) 클럭 생성부의 전류 소모를 줄이기 위한 것으로서, 본 발명에 대해서 기술하기 이전에 본 발명의 기술적 바탕이 되는 상기 DLL 클럭 생성부에 대해서 살펴본다.The present invention is to reduce the current consumption of a delayed locked loop (DLL) clock generator, and looks at the DLL clock generator that is the technical basis of the present invention before describing the present invention.
도2는 통상적인 DLL클럭 생성부의 블럭 다이아그램으로서, 클럭이 모델링된 RC 지연을 통해 소정시간 지연되어 출력되어 DLL클럭 초기 록을 잡는 과정에서 비교하고자 하는 신호를 출력하는 지연모니터(Delay Monitor 또는 Delay Model)(210)와, 지연체인(delay chain)을 통한 다단지연에 의하여 상기 클럭을 지연하는 제1지연부(Measure Delay Line 또는 Forward Delay Array)(230)와, 상기 제1지연부에서 상기 소정시간만큼 지연한 신호를 고정(locking)하는 미러제어부(Mirror Control Circuit)(250)와, 상기 소정시간만큼 지연된 신호를 동일한 시간만큼 지연한 2차클럭신호(pre_dll_clk)를 생성하는 제2지연부(Replica Delay Line 또는 Backward Delay Array)(270)와, 상기 2차클럭(pre_dll_clk)을 버퍼링하여 DLL클럭을 생성하는 클럭드라이버(Clock Driver)(290)로 이루어진다.FIG. 2 is a block diagram of a typical DLL clock generation unit. A delay monitor (Delay Monitor or Delay) outputting a signal to be compared in a process of catching an initial lock of a DLL clock by outputting a delayed time by a modeled RC delay.
본 발명은 클럭에 동기되어 동작하는 DRAM의 DLL 클럭 생성부에서 발생하는 전류 소모를 감소시키기 위한 것으로서, 이를 위하여 상기 제1지연부(230)와, 상기 미러제어부(250)와, 상기 제2지연부(270)를 여러 동작 모드에 따라 선별적으로 동작하여 스탠바이(standby) 상태에서 소모되는 전류를 줄인다.The present invention is to reduce the current consumption generated in the DLL clock generator of the DRAM operating in synchronization with the clock, for this purpose, the
먼저, 본 발명의 일실시예에 따른 DLL 클럭 생성부의 동작을 살펴보면, 클럭인에이블신호(CKE)가 디스에이블되고 모든 블럭이 프리차지되는 파워다운 모드 및 셀 데이터를 복원하는 리프레시 동작이 일어나는 셀프리프레시(self refresh) 모드 에서 상기 DLL클럭생성장치를 오프시켜 스탠바이(standby) 전류를 2.5㎃에서 약 0.5㎃ 정도로 줄인다. First, referring to the operation of the DLL clock generation unit according to an embodiment of the present invention, a cell refresh is performed in which a power down mode in which the clock enable signal CKE is disabled and all blocks are precharged, and a refresh operation for restoring cell data are performed. Turn off the DLL clock generator in self refresh mode to reduce the standby current from 2.5 mA to about 0.5 mA.
DLL클럭의 고정(locking) 동작은 파워다운 모드가 종료된 상태에서 일어나고, 6사이클(cycle)내에 상기 DLL클럭 생성장치에서 록(lock)을 잡는다.The locking operation of the DLL clock occurs when the power down mode is terminated, and locks in the DLL clock generating apparatus within 6 cycles.
상기 파워다운 모드 종료시에 상기 DLL클럭이 고정(locking)되면, 클럭 서스펜드(clock suspend) 또는 액티브 스탠바이(active standby)상태를 포함하는 액티브 모드에서는 상기 미러제어부(250) 및 상기 제2지연부(270)만을 액티브시켜 상기 DLL클럭을 지속적으로 생성한다.When the DLL clock is locked at the end of the power down mode, the
상기 액티브 모드에서 읽기 또는 쓰기 동작등의 여러 동작을 수행하면 상기 고정된 DLL클럭이 노이즈 및 외부의 영향으로 정확하게 동작하지 않을 수 있어서, 자동리프레시(autorefresh) 동작 모드에서 DLL클럭을 재 고정한다.When performing various operations such as a read or write operation in the active mode, the fixed DLL clock may not operate correctly due to noise and external influences, and thus re-fix the DLL clock in the auto refresh operation mode.
상기 자동리프레시 동작 모드에서 상기 DLL클럭 생성장치에서 상기 DLL클럭이 재고정되면 다시 상기 미러제어부(250) 및 상기 제2지연부(270)만 동작한다.When the DLL clock is re-established in the DLL clock generating device in the automatic refresh mode, only the
이와 같이, 상기 DLL 클럭은 상기 파워다운모드와 상기 셀프리프레시모드에서 오프되었다가, 상기 파워다운 모드가 종료될 때와 상기 자동리프레시 동작 모드에서 고정을 하고, 그 이외의 액티브 모드에서는 상기 미러제어부 (250) 및 상기 제2지연부(270)만 동작하여 전류소모를 최소화한다. As such, the DLL clock is turned off in the power down mode and the cell refresh mode, and is fixed at the end of the power down mode and in the automatic refresh operation mode, and in the other active mode, the mirror control unit ( 250) and only the
본 발명의 다른 실시예에 따른 DLL 클럭 생성부의 동작은, 상기 일실시예에서 자동 리프레시모드에서 DLL클럭을 재고정하던 것을 액티브 모드가 시작 될 때에 DLL클럭을 고정하여 이루어지는 것으로서, 나머지 모드에서는 동일하게 동작한다. According to another embodiment of the present invention, the operation of the DLL clock generator is performed by resetting the DLL clock in the automatic refresh mode in the embodiment of the present invention by fixing the DLL clock when the active mode starts. It works.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같이 이루어지는 본 발명은, DLL클럭 생성장치를 DRAM의 동작 모드에 따라 블럭별로 동작하게 함으로서 전류 소모를 최소화한다. According to the present invention, the DLL clock generation device is operated block by block according to the operation mode of the DRAM to minimize current consumption.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024846A KR100646205B1 (en) | 1999-06-28 | 1999-06-28 | Control method of delay locked loop clock generator to activating in low power consumption state |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024846A KR100646205B1 (en) | 1999-06-28 | 1999-06-28 | Control method of delay locked loop clock generator to activating in low power consumption state |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010004224A KR20010004224A (en) | 2001-01-15 |
| KR100646205B1 true KR100646205B1 (en) | 2006-11-14 |
Family
ID=19596212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990024846A KR100646205B1 (en) | 1999-06-28 | 1999-06-28 | Control method of delay locked loop clock generator to activating in low power consumption state |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100646205B1 (en) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4446070B2 (en) * | 2000-04-11 | 2010-04-07 | エルピーダメモリ株式会社 | DLL circuit, semiconductor device using the same, and delay control method |
| KR100415544B1 (en) * | 2001-06-25 | 2004-01-24 | 주식회사 하이닉스반도체 | Delay locked loop circuits using bi-directional delay |
| KR100759786B1 (en) | 2006-02-01 | 2007-09-20 | 삼성전자주식회사 | Delay locked loop of a semiconductor device and method of controlling the same |
| KR100772689B1 (en) | 2006-09-29 | 2007-11-02 | 주식회사 하이닉스반도체 | Memory device which includes small clock buffer |
| KR100892726B1 (en) * | 2007-12-21 | 2009-04-10 | 주식회사 하이닉스반도체 | Voltage generating circuit for delay locked loop and semiconductor memory devce including the same and method for generating voltage for delay locked loop |
| KR20100044625A (en) | 2008-10-22 | 2010-04-30 | 삼성전자주식회사 | Semiconductor device comprising delay locked loop having periodically activated replica path |
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-
1999
- 1999-06-28 KR KR1019990024846A patent/KR100646205B1/en not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20010004224A (en) | 2001-01-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
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