KR100590598B1

KR100590598B1 - Reference Voltage Generation Circuit

Info

Publication number: KR100590598B1
Application number: KR1020040022433A
Authority: KR
Inventors: 허진석; 이원재; 김영희
Original assignee: 한국소프트웨어진흥원; 창원대학교 산학협력단
Priority date: 2004-03-31
Filing date: 2004-03-31
Publication date: 2006-06-19
Also published as: KR20050096761A

Abstract

본 발명은 DRAM, Image Sensor, CPU, A/D Converter 등 반도체 집적회로 칩에서 전원전압, 온도 등이 변화하거나 제조공정의 변화가 있어도 저 전원전압(Supply Voltage) 조건에서 안정된 바이어스 전류나 바이어스 전압을 칩 내 여타의 회로에 공급할 수 있도록 하는 기준 전압 발생회로에 관한 것으로 특히 밴드갭 기준전압 발생회로에 있어서 저전원전압에도 동작 가능하도록 기준 전압 발생회로의 입력단을 구성하는 차동증폭단의 입력전압을 일정 부분 쉬프트하여 공급되는 것을 특징으로 한다. The present invention provides stable bias current or bias voltage under low voltage conditions even when the supply voltage, temperature, or manufacturing process changes in semiconductor integrated circuit chips such as DRAMs, image sensors, CPUs, and A / D converters. The reference voltage generator circuit can be supplied to other circuits in the chip. Particularly, the bandgap reference voltage generator circuit has a predetermined portion of the input voltage of the differential amplifier stage constituting the input terminal of the reference voltage generator circuit to operate at low power supply voltage. It is characterized by being supplied by shifting.

Description

기준전압 발생회로 {Reference Voltage Generation Circuit}Reference Voltage Generation Circuit

도 1은 밴드갭 기준전압 발생기 회로의 기본적인 동작을 설명하기 위한 개략회로도이다.1 is a schematic circuit diagram for explaining the basic operation of the bandgap reference voltage generator circuit.

도 2는 종래의 전류미러형 밴드갭 기준전압 발생기 회로의 한 예를 나타낸 것이다.2 shows an example of a conventional current mirror type bandgap reference voltage generator circuit.

도 3은 종래의 차동증폭형 밴드갭 기준전압 발생기 회로를 나타낸 것이다. 3 illustrates a conventional differential amplifier bandgap reference voltage generator circuit.

도 4는 본 발명의 발명인에 의해 개발되고 특허출원되었으나 미 공개상태인 종래의 회로를 설명하기 위한 회로도이다.4 is a circuit diagram illustrating a conventional circuit developed and patented by the inventor of the present invention but not disclosed.

도 5는 본 발명을 개념적으로 설명하기 위한 간략 회로도이다. 5 is a simplified circuit diagram for conceptually explaining the present invention.

도 6은 본 발명의 제 1 실시예이다. 6 is a first embodiment of the present invention.

도 7은 본 발명의 제 2 실시예이다.7 is a second embodiment of the present invention.

도 8은 본 발명의 제 3 실시예이다.8 is a third embodiment of the present invention.

도 9은 본 발명의 제 4 실시예이다.9 is a fourth embodiment of the present invention.

도 10은 본 발명의 제 3 실시예를 컴퓨터 시뮬레이션한 결과를 도시한 것이다.Fig. 10 shows the results of computer simulation of the third embodiment of the present invention.

본원 발명은 반도체 집적회로 가운데서 이른 바 기준 발생기(Reference Generator)에 관한 것으로 좀 더 상세하게는 밴드 갭(Band Gap)을 이용한 밴드 갭 기준 발생기 회로에 관한 것이다.The present invention relates to a so-called reference generator among semiconductor integrated circuits, and more particularly, to a band gap reference generator circuit using a band gap.

대부분의 전자회로 시스템에서는 시스템에 공급되는 전원전압이 완벽하게 일정하게 유지되는 것이 아니고 시간에 따라 변한다. 시스템이 동작하는 주변의 온도 역시 계절이나 전자시스템 및 반도체 칩에서의 발열로 인해 변하는 것이 보통이다. 이러한 변화들은 반도체 칩의 동작 특성에 여러 가지 바람직하지 못한 변화를 일으킨다. 따라서 대부분의 정밀한 반도체 칩 내에서는 이러한 변화들과 무관하게 칩 내의 회로들이 동작할 수 있도록 요구된다. 이러한 변화들에 대응하는 좋은 방법 가운데 하나는 변화에 무관하게 항상 일정한 전압을 발생하는 기준 전압발생기를 만들어 기준 전압발생기로부터 출력되는 전압이나 전류를 여타의 다른 회로에 공급하는 것이다. In most electronic circuit systems, the supply voltage supplied to the system does not remain perfectly constant, but changes over time. The ambient temperature at which the system operates is also typically changed due to seasons or heat generation in electronic systems and semiconductor chips. These changes cause various undesirable changes in the operating characteristics of the semiconductor chip. Thus, in most precise semiconductor chips, circuits within the chip are required to operate independently of these changes. One good way to deal with these changes is to create a reference voltage generator that always generates a constant voltage regardless of the change, and supply the voltage or current output from the reference voltage generator to other circuits.

도 1에는 이러한 기준발생기 회로 가운데서 대표적인 밴드갭 기준전압 발생기(Band Gap Reference Generator) 회로를 나타내었다. 도 1에 나타낸 간략화된 회로를 참조로 하여 밴드갭 기준전압 발생기 회로의 기본동작을 설명하면 다음과 같다. 먼저 트랜지스터 Q1은 베이스와 에미터 노드 사이의 전압이 V_EB 이고 이 전압은 Sum 회로의 한쪽 입력으로 들어간다. 열전압(Thermal Voltage) 발생기(V_T Generator)에서 만들어진 열전압 V_T(=kT/q)는 체배기 회로에서 k배가 곱해져서 Sum 회로의 또 다른 입력으로 들어간다. Sum 회로는 두 개의 입력전압을 더하는 동작을 하는 회로이므로 Sum 회로의 출력은 두 개의 입력전압을 서로 더하여 FIG. 1 shows a representative band gap reference generator circuit among the reference generator circuits. The basic operation of the bandgap reference voltage generator circuit will be described with reference to the simplified circuit shown in FIG. First, transistor Q1 has a voltage between the base and the emitter node, V _EB , which enters one input of the Sum circuit. The thermal voltage V _T (= kT / q) produced by the Thermal Voltage Generator (V _T Generator) is multiplied by k times in the multiplier circuit and enters another input of the Sum circuit. Sum circuit is a circuit that adds two input voltages, so the output of Sum circuit adds two input voltages to each other.

----- (1)

----- (One)

과 같이 된다. Becomes

바이폴라 트랜지스터의 베이스-에미터 사이의 전압인 V_EB는 온도가 올라갈수록 감소하는 이른 바 음의 온도계수를 가진 전압이고, 열전압 V_T는 온도가 올라갈수록 증가하는 이른 바 양의 온도계수를 가진 전압이므로 상수 k를 적절히 선택할 경우 이들 두 전압의 온도에 따른 변화는 서로 상쇄되어 출력전압 Vref은 온도변화에 영향을 받지 않게 된다. The voltage between the base-emitter of the bipolar transistor, V _EB, is a voltage with a so-called negative temperature coefficient that decreases with increasing temperature, and the thermal voltage V _T has a so-called positive temperature coefficient that increases with increasing temperature. Since the voltage is properly selected when the constant k is selected, the change due to the temperature of these two voltages cancels each other so that the output voltage Vref is not affected by the temperature change.

이와 같은 밴드갭 기준전압 발생기회로를 CMOS기술로 구현한 종래의 회로를 도 2에 나타내었다. 도 2에 나타낸 것은 CMOS 밴드갭 기준 발생기의 한 예를 나타낸 것일 뿐 모든 종래의 회로가 이와 같지는 않다. 2 shows a conventional circuit in which such a bandgap reference voltage generator circuit is implemented by CMOS technology. Shown in FIG. 2 is an example of a CMOS bandgap reference generator, but not all conventional circuits.

이하, 도 2의 회로도를 참조하여 종래 회로의 동작상의 특징을 설명한다. Hereinafter, the operational characteristics of the conventional circuit will be described with reference to the circuit diagram of FIG.

도 2의 특징은 두 쌍의 전류미러회로(MP1과 MP2, MN1과 MN2)를 이용하여 적절한 2 is suitable for use with two pairs of current mirror circuits (MP1 and MP2, MN1 and MN2).

바이어스를 만들고, 밴드갭 기준전압 발생기 회로의 출력 Vref은 MP1, MP2로 이루어진 전류미러에 의해 유도되는 전류가 트랜지스터 MP3와 저항 R1을 통하여 흐를때 발생하도록 되어 있다. 세 개의 바이폴라 트랜지스터 Q1, Q2, Q3는 그들의 에미터 면적비가 각각 1:N:N으로 설계되어 있다. 트랜지스터 Q1과 Q2의 에미터-베이스 사이의 전압은 각각각 I1과 I2이며, 이들은 두 쌍의 전류미러회로(MP1과 MP2, MN1과 MN2)로부터 흘러나온 전류값이어서 서로 동일하고, 이러한 사실로부터 트랜지스터 Q1의 에미터-베이스 전압 V_EB1과 트랜지스터 Q2의 에미터-베이스 전압 V_EB2의 전압차

V_EB와 출력전압 Vref은 다음 식과 같이 주어진다는 것이 일반적으로 잘 알려져 있다. A bias is made, and the output Vref of the bandgap reference voltage generator circuit is generated when a current induced by the current mirror composed of MP1 and MP2 flows through the transistor MP3 and the resistor R1. The three bipolar transistors Q1, Q2, and Q3 are designed with their emitter area ratios of 1: N: N respectively. The voltages between the emitter-bases of transistors Q1 and Q2 are I1 and I2, respectively, and they are equal to each other since they are currents flowing from two pairs of current mirror circuits (MP1 and MP2, MN1 and MN2), and from this fact the transistors Voltage difference between emitter-base voltage V _EB1 of Q1 and emitter-base voltage V _EB2 of transistor Q2

V _EB and output voltage Vref It is generally well known that given by

--- (2)

--- (3)

여기서

V_EB는 저항 R2 양단의 전압과 동일하다. here

V _EB is equal to the voltage across resistor R2.

도 2의 회로가 밴드갭 기준전압 발생기 회로로 동작하기 위해서는 모든 MOS트랜지스터가 포화영역(saturation region)에서 동작하여야 하는데 이를 보장해주기 위해서는 회로에 가해지는 전원전압이 일정한 값을 넘어서야 한다. 이 최소전원전압 값을 VDDmin이라 하고 이 값은 다음의 수식으로 나타낼 수 있다. In order for the circuit of FIG. 2 to operate as a bandgap reference voltage generator circuit, all MOS transistors must be operated in a saturation region. To ensure this, the power supply voltage applied to the circuit must exceed a certain value. This minimum power supply voltage is called VDDmin and can be expressed by the following equation.

---(4)

식(4)에서 나타낸 값은 추후 이 회로가 얼마나 낮은 전원전압에서도 동작할 수 있는가를 가늠하는 특성을 표시한다.The value shown in Eq. (4) indicates the characteristic of how low the supply voltage can be operated in the future.

도 3은 또 다른 종래의 밴드갭 기준전압 발생기 회로를 나타낸 것이다. 이 회로의 특징은 차동증폭회로를 이용한 것이다. 도 3의 회로에서 NMOS 트랜지스터인 MN1, MN2는 차동증폭회로의 입력단 트랜지스터이고 MN3는 전류원 트랜지스터이다. MP1와 MP2는 차동 증폭기 회로의 부하(load)로 작용하는 전류미러회로이다. 차동증폭회로의 두 입력단 전압 Va,Vb는 밴드갭 기준전압 발생기 회로의 출력 전압 Vref으로부터 적절히 분배된 후 음궤환 (negative feedback) 방식으로 정해진 값이다. 3 illustrates another conventional bandgap reference voltage generator circuit. This circuit features a differential amplifier circuit. In the circuit of Fig. 3, the NMOS transistors MN1 and MN2 are input terminal transistors of the differential amplifier circuit and MN3 are current source transistors. MP1 and MP2 are current mirror circuits that act as a load of the differential amplifier circuit. The voltages Va and Vb of the two input stages of the differential amplification circuit are determined by the negative feedback method after being properly distributed from the output voltage Vref of the bandgap reference voltage generator circuit.

이 음궤환 루프에 의해 차동증폭기 양단의 전압 Va와 Vb는 서로 전압이 같도록 조절된다. 바이폴라 트랜지스터인 Q1과 Q2는 대부분 CMOS 반도체 제조공정에서 필연적으로 발생하는 기생 트랜지스터 즉, 반도체 기판의 깊이 방향과 기판의 평면방향으로 발생하는 기생 바이폴라 트랜지스터를 이용한 것이다. 순방향으로 바이어스된 Q1과 Q2는 Emitter 면적 비가 1 : N(=100)으로 설계되어 있고 PMOS 트랜지스터인 MP1, MP2와 MP3의 채널 폭/길이의 비율인 W/L가 서로 같도록 설계되어 있다. 저항 R3 양단의 전압은 도 2에서 전술하여 설명한 바와도 같이 Q1과 Q2의 에미터-베이스 사이의 전압차

V_EB와 같고 그 값은

이다. 그리고 R3를 통하여 흐르는 전류 I2는

V_EB/R3이다. 이때 밴드갭 기준전압 발생기 회로의 출력전압은 다음과 같이 주어진다.By this negative feedback loop, the voltages Va and Vb across the differential amplifier are adjusted to be equal to each other. Bipolar transistors Q1 and Q2 mostly use parasitic transistors inevitably generated in a CMOS semiconductor manufacturing process, that is, parasitic bipolar transistors occurring in the depth direction of the semiconductor substrate and the planar direction of the substrate. The forward biased Q1 and Q2 are designed so that the emitter area ratio is 1: N (= 100) and the W / L ratios of the channel width / length of the PMOS transistors MP1, MP2, and MP3 are the same. The voltage across resistor R3 is the voltage difference between the emitter-base of Q1 and Q2 as described above in FIG.

Is equal to V _EB and its value is

to be. And the current I2 flowing through R3

V _EB / R3. At this time, the output voltage of the bandgap reference voltage generator circuit is given as follows.

---(5)

--- (5)

도 3의 회로의 모든 트랜지스터들이 포화영역에 동작할 수 있도록 하는 최소의 차동증폭입력단 Va 전압은 The minimum differential amplifier input Va voltage that allows all transistors in the circuit of FIG.

--- (6)

를 만족하여야 한다. 또한 이 회로가 원하는 대로 동작하기 위한 최소의 전원전압은 Must satisfy Also, the minimum supply voltage for this circuit to operate as desired

---(7)

--- (7)

로 주어진다. Is given by

도 2과 도 3에 나타난 종래의 회로들에서는 그 출력전압, Vref이 실리콘의 밴드갭과 비슷한 출력전압, 예컨대 1.24V 부근의 전압을 항상 나타내게 되는 것이 특징이다. 그러나 만약 1.24V보다 작은 기준전압이 필요할 때에는 이들 밴드갭 기준전압 발생회로의 출력이 높으므로 이들 회로의 출력전압을 다시 낮추어야 하는 문제점이 발생한다. In the conventional circuits shown in Figs. 2 and 3, the output voltage Vref always shows an output voltage similar to the bandgap of silicon, for example, a voltage around 1.24V. However, if a reference voltage of less than 1.24V is required, the output of these bandgap reference voltage generating circuits is high, so that the output voltages of these circuits need to be lowered again.

그러기 위해서는 밴드갭 기준전압 발생기 회로의 출력전압을 다시 감압기(voltage down converter)회로를 통하여야 하므로 감압기 회로를 또 다시 설계해야 하는 단 점이 있다. To do this, the output voltage of the bandgap reference voltage generator circuit must be passed through the voltage down converter circuit again.

따라서, 본 발명의 목적은 위에서 상술한 여러 가지 문제점을 해결하기 위해 제안된 것으로 낮은 전원전압 조건하에서도 안정한 밴드갭 출력전압을 만들어 내는 회로를 제공하는데 있다. Accordingly, it is an object of the present invention to provide a circuit which produces a stable bandgap output voltage even under low power supply voltage conditions, which has been proposed to solve the above-mentioned problems.

본 발명의 또 다른 목적은 밴드갭 기준전압보다 작은 전압이 필요할 때 감압기를 부가로 설계하지 않고도 밴드갭 기준전압 발생기회로로부터 원하는 수준의 기준전압을 발생시키는 회로를 제공하는데 있다. It is still another object of the present invention to provide a circuit for generating a desired level of reference voltage from a bandgap reference voltage generator circuit without additionally designing a pressure reducer when a voltage smaller than the bandgap reference voltage is required.

상기 기술적 과제를 해결하기 위하여 본 발명에 의한 밴드갭 기준전압 발생기 회로는,In order to solve the above technical problem, the bandgap reference voltage generator circuit according to the present invention,

두 개의 입력단자와 하나의 출력단자를 갖는 차동증폭단; A differential amplifier having two input terminals and one output terminal;

상기 차동증폭단의 상기 출력단자에 게이트가 연결된 제 1 MOS 트랜지스터;A first MOS transistor having a gate connected to the output terminal of the differential amplifier;

상기 제 1 MOS 트랜지스터에 연결된 제 1 바이폴라 트랜지스터;A first bipolar transistor coupled to the first MOS transistor;

상기 제 1 MOS 트랜지스터와 접지 사이에 연결된 제 1 저항;A first resistor coupled between the first MOS transistor and ground;

상기 차동증폭단의 상기출력단자에 연결된 제 2 MOS 트랜지스터;A second MOS transistor connected to the output terminal of the differential amplifier stage;

상기 제 2 MOS 트랜지스터에 연결된 제 2 저항;A second resistor coupled to the second MOS transistor;

상기 제 2 MOS 트랜지스터에 연결된 제 3 저항;A third resistor coupled to the second MOS transistor;

상기 제 3 저항과 접지 사이에 연결되고 에미터(emitter)의 면적이 상기 제 1 바이폴라 트랜지스터보다 N배 큰 제 2 바이폴라 트랜지스터;A second bipolar transistor connected between the third resistor and ground and having an area of an emitter N times larger than the first bipolar transistor;

상기 차동증폭단의 상기 출력에 연결된 제 3 MOS 트랜지스터;A third MOS transistor coupled to the output of the differential amplifier stage;

상기 제 3 MOS 트랜지스터와 접지 사이에 연결된 제 4 저항; 및 A fourth resistor coupled between the third MOS transistor and ground; And

상기 제 3 MOS 트랜지스터와 상기 제 4 저항 사이에 연결된 출력단자;를 포함하는 것을 특징으로 한다. And an output terminal connected between the third MOS transistor and the fourth resistor.

본 발명의 회로 동작을 이해하기 위해서는 본 발명의 도면에 나타낸 회로도를 참조하여야 한다. 이하 첨부된 도면을 참고하여 본 발명의 특징을 설명한다. To understand the circuit operation of the present invention, reference should be made to the circuit diagram shown in the drawings of the present invention. Hereinafter, the features of the present invention will be described with reference to the accompanying drawings.

도 4에는 본 발명의 발명인들에 의해 개발되고 특허출원되었으나 아직 공개되지 않은 회로기술을 설명의 편의상 나타낸 것이다. 차동증폭단 A1의 출력은 세 개의 MOS 트랜지스터(MP1, MP2, MP3)의 게이트와 연결되어 있다. 두 개의 바이폴라 트랜지스터(Q1,Q2)는 일반적인 MOS트랜지스터 공정에서 제작가능하게 되는 기생 바이폴라 트랜지스터로 베이스와 콜렉터는 각각 접지되어 있다. 기생 바이폴라 트랜지스터 Q2와 MOS트랜지스터 MP2 사이에는 저항 R3가 연결되어 있고 MOS 트랜지스터 MP3의 출력단자 Vref에는 저항 R4가 연결되어 있다.Figure 4 shows a circuit technology developed and patented by the inventors of the present invention, but not yet disclosed for convenience of description. The output of differential amplifier A1 is connected to the gates of three MOS transistors MP1, MP2, and MP3. The two bipolar transistors Q1 and Q2 are parasitic bipolar transistors that can be manufactured in a general MOS transistor process. The base and the collector are grounded, respectively. A resistor R3 is connected between the parasitic bipolar transistor Q2 and the MOS transistor MP2 and a resistor R4 is connected to the output terminal Vref of the MOS transistor MP3.

N-채널 MOS 트랜지스터를 차동증폭단 A1의 입력단으로 사용할 경우는 장차 저전원전압에 대비하여 특별히 낮은 문턱전압(Low VT)을 갖는 것으로 사용하면 더욱 좋다. When the N-channel MOS transistor is used as the input terminal of the differential amplifier stage A1, it is better to use it as having a particularly low threshold voltage (Low VT) in preparation for the low power supply voltage in the future.

여기서 차동증폭단 A1의 두 입력 Va와 Vb는 각각 트랜지스터 MP1과 MP2의 출력으로부터 피드백되어 연결됨을 유의하여야 한다. Note that the two inputs Va and Vb of differential amplifier A1 are fed back from the outputs of transistors MP1 and MP2, respectively.

세 개의 MOS트랜지스터 MP1, MP2 및 MP3이 포화영역에 머물러 있고 채널폭과 채널길이가 각각 같다면 이 들 트랜지스터의 드레인 전류 I1,I2 및 I3는 당연히 같게 된다. If the three MOS transistors MP1, MP2 and MP3 stay in the saturation region and the channel width and channel length are the same, the drain currents I1, I2 and I3 of these transistors are naturally the same.

덧붙여서 R1과 R2가 같다면 R1과 R2 양단에 흐르는 전류 I1b와 I2b도 같게 되고 기생 바이폴라 트랜지스터 Q1과 Q2 에 흐르는 전류 I1a와 I2a도 같게 된다.Incidentally, if R1 and R2 are the same, the currents I1b and I2b flowing through R1 and R2 are the same, and the currents I1a and I2a flowing through parasitic bipolar transistors Q1 and Q2 are also the same.

도면에 표시된 대로 Q1과 Q2의 에미터 면적비는 1:N으로 되어있다.As shown in the figure, the emitter area ratio of Q1 and Q2 is 1: N.

이리하여 밴드갭 기준전압 발생기 회로에서 잘 알려진 대로 저항 R3 양단의 전압은 Q1과 Q2의 에미터-베이스 사이의 전압차가 되고 I2a와 I2b는 수식으로는 다음과 같다. Thus, as is well known in the bandgap reference generator circuit, the voltage across resistor R3 is the voltage difference between the emitter-base of Q1 and Q2, and I2a and I2b are

--- (8)

--- (9)

--- (10)

도 4의 회로에서 보듯이 전류 I1a와 I1b의 합은 I1이고, 전류 I2a와 I2b의 합은 I2이다. 또한 트랜지스터 MP3는 MP2와 그 크기가 같으므로 양단에 흐르는 전류 I3는 I2와 같게 된다. 따라서As shown in the circuit of Fig. 4, the sum of the currents I1a and I1b is I1, and the sum of the currents I2a and I2b is I2. In addition, since transistor MP3 has the same size as MP2, current I3 flowing through both ends is equal to I2. therefore

---- (11)

이고 위의 식들을 적절히 조합하면If you combine the above expressions properly

--- (12)

이 된다. 따라서 도 4의 회로는 적절한 음의 온도계수를 갖는 항과 양의 온도계수를 갖는 항의 합으로 되어 있어 밴드갭 기준전압 발생기회로로 동작함을 알수 있다. Becomes Therefore, it can be seen that the circuit of FIG. 4 is a sum of a term having an appropriate negative temperature coefficient and a term having a positive temperature coefficient to operate as a bandgap reference voltage generator circuit.

도 5는 저전원전압에서도 차동증폭입력단 트랜지스터(M1,M2)가 포화영역에 동작할 수 있도록 레벨 쉬프터를 장착한 회로를 나타낸다. 두 개의 레벨 쉬프터(10, 20)는 각각 전류원(Is1, Is2)과 PMOS트랜지스터(M8, M9)로 구성되어 있고 레벨 쉬프터에 들어오는 입력전압 Vp,Vn을 적절한 레벨로 쉬프트(shift)시켜 차동증폭입력단 트랜지스터(M1,M2)의 게이트 전압이 적절한 전압범위, 예컨대 PMOS트랜지스터(M8, M9)의 문턱전압

이상인 값의 범위, 에서 동작하도록 하는 역할을 수행한다. FIG. 5 shows a circuit in which a level shifter is mounted so that the differential amplifiers M1 and M2 can operate in a saturated region even at a low power supply voltage. The two level shifters 10 and 20 are composed of current sources Is1 and Is2 and PMOS transistors M8 and M9, respectively, and shift the input voltages Vp and Vn into the level shifters to the appropriate levels so that the differential amplifiers The gate voltages of the transistors M1 and M2 are in an appropriate voltage range, for example the threshold voltages of the PMOS transistors M8 and M9.

It plays a role to operate in the range of ideal values.

도 6은 도 5에 나타난 종래의 기술을 응용하여 새로이 설계한 본 발명의 실시 예에 해당하는 회로이다. 도 6의 회로에서 NMOS 트랜지스터인 MN13, MN14, MN15, MP21, MP22, MP23과 MP24는 MOS 차동 증폭기를 구성하고 있다. MP10, MP11, MP12, MN11과 MN12는 바이어스 회로로서 트랜지스터 MN15가 전류원 영역에서 동작 할 수 있도록 적절히 바이어스하기 위한 회로이다. 차동증폭기 입력 양단의 전압(MN13, MN14의 게이트 전압)은 음궤환 루프 (Negative Feedback Loop)를 거친 Va와 Vb가 또 다시 레벨쉬프터(10,20)를 거쳐 전압이 서로 같도록 조정된다. 순방향으로 바이어스된 Q1과 Q2는 Emitter 면적 비가 1 : N으로 설계되어 있어 바이폴라 트랜지스터의 크기의비를 1/N로 줄일 수 있다. PMOS Current Mirror인 MP13, MP14, MP15, MP16의 W/L 비는 k : 1로 설계되어 I11과 I12의 전류 비는 k : 1이 된다. 저항 R2 양단에 걸리는 전압차

는 FIG. 6 is a circuit corresponding to an embodiment of the present invention newly designed by applying the conventional technique shown in FIG. 5. In the circuit of Fig. 6, the NMOS transistors MN13, MN14, MN15, MP21, MP22, MP23 and MP24 constitute a MOS differential amplifier. MP10, MP11, MP12, MN11 and MN12 are bias circuits for properly biasing the transistor MN15 to operate in the current source region. The voltages across the differential amplifier inputs (gate voltages of MN13 and MN14) are adjusted such that Va and Vb through the negative feedback loop are again passed through the level shifters 10 and 20 so that the voltages are the same. The forward-biased Q1 and Q2 are designed with an emitter area ratio of 1: N, reducing the size ratio of bipolar transistors to 1 / N. The W / L ratios of MP13, MP14, MP15, and MP16, which are PMOS current mirrors, are designed to be k: 1, and the current ratios of I11 and I12 are k: 1. Voltage difference across resistor R2

Is

---(13)

--- (13)

과 같고, 전류는 Equal to and the current is

--- (14)

와 같다. Same as

R3 양단의 전압인 기준 전압 Vref는The reference voltage Vref, which is the voltage across R3,

--- (15)

과 같으며, R1과 R2의 저항 값을 조정하면 온도에 따른

의 변화와

의 변화를 서로 상쇄시켜 온도변화와 무관한 Vref 전압을 만들 수 있고, R3 값을 조정하면 밴드갭 기준발생기 회로의 출력전압을 임의의 값으로 만들어 낼 수 있다. 도 6의 본 발명의 실시예의 회로에서는 MP13, MP14, MP15 및 MP16은 이른 바 캐스코우드 전류 미러 (Cascode Current Mirror)로 불려지는 것으로 Channel Length Modulation 효과에 의해 VDD 변동에 따른 Vref의 변화를 최소화 하기 위한 것이다. 이러한 캐스코우드 전류 미러 회로의 출력 스윙전압은 일반적으로 알려진 것보다 스윙의 폭이 커서 저전원전압 하에서도 안정적으로 동작한다. 도 6에서 VBIASP1과 VBIASP2는 회로에 전원전압이 최초로 가해졌을 때 정해진 전원전압에 도달할 때까지 회로의 동작을 금지시키는 스타트-업 (Start-Up) 목적을 위한 것이다. 이러한 스타트-업 기능은 본 발명의 핵심적인 사상과 무관하므로 설명을 생략한다. Is equal to, and if you adjust the resistance of R1 and R2,

With the change of

The Vref voltage can be canceled by canceling the changes of V2, and the output voltage of the bandgap reference generator circuit can be made arbitrary by adjusting the value of R3. In the circuit of the embodiment of FIG. 6, MP13, MP14, MP15, and MP16 are called cascode current mirrors, so that the variation of Vref due to VDD variation due to channel length modulation effect is minimized. It is for. The output swing voltage of this cascade current mirror circuit is larger than that of the known swing, so that it operates stably under low power supply voltage. In FIG. 6, VBIASP1 and VBIASP2 are intended for a start-up purpose of prohibiting the operation of a circuit until a predetermined power supply voltage is reached when a power supply voltage is first applied to the circuit. This start-up function is omitted because it is irrelevant to the core idea of the present invention.

도 7은 본 발명의 또 다른 실시 형태의 회로도이다. 7 is a circuit diagram of yet another embodiment of the present invention.

도 7의 회로에서 NMOS 트랜지스터인 MN1, MN2, MN3, MP4와 MP5는 차동 증폭기 회로이고, MN3는 이 차동 증폭기 회로의 전류원 트랜지스터이다. MP0와 MN0는 MN3가 전류원 트랜지스터로 동작할 수 있는 영역에 안정적으로 있도록 하기 위한 이른바 바이어스 트랜지스터들로서 자기 바이어스(self-bias)된 회로이다. 차동증폭기의 한 입력 Vb를 주의깊게 살펴보면 도 7의 회로는 음궤환 루프(negative feedback loop)를 이루고 있다는 것을 알 수 있다. 이 루프를 이루고 있는 Va, Vb 전압과 레벨 쉬프터(10,20)에 의해 차동증폭기 입력단 트랜지스터(MN1,MN2)의 게이트 전압은 서로 전압이 같도록 조절된다. 바이폴라 트랜지스터인 Q1과 Q2는 대부분 CMOS 반도체 제조공정에서 필연적으로 발생하는 기생 트랜지스터 즉, 반도체 기판의 깊이 방향과 기판의 평면방향으로 발생하는 기생 바이폴라 트랜지스터를 이용한 것이다. 순방향으로 바이어스된 Q1과 Q2는 Emitter 면적 비가 1 : N으로 설계되어 있고 PMOS 트랜지스터인 MP1, MP2와 MP3의 채널 폭/길이의 비율인 W/L가 서로 같도록 설계되어 있므므로 Q1과 Q2에 흐르는 전류는 같다. 이 회로의 출력전압인 Vref은 일반적으로 잘 알려진 대로 In the circuit of Fig. 7, the NMOS transistors MN1, MN2, MN3, MP4 and MP5 are differential amplifier circuits, and MN3 are current source transistors of this differential amplifier circuit. MP0 and MN0 are self-biased circuits as so-called bias transistors to ensure that MN3 is stable in the region where it can operate as a current source transistor. Looking carefully at one input Vb of the differential amplifier, it can be seen that the circuit of FIG. 7 forms a negative feedback loop. Va and Vb voltages forming the loop and the gate shift voltages of the differential amplifier input stage transistors MN1 and MN2 are adjusted to be equal to each other by the level shifters 10 and 20. Most of the bipolar transistors Q1 and Q2 use parasitic transistors inevitably generated in a CMOS semiconductor manufacturing process, that is, parasitic bipolar transistors occurring in the depth direction of the semiconductor substrate and the planar direction of the substrate. The forward biased Q1 and Q2 are designed to have an emitter area ratio of 1: N, and W / L, which is the ratio of the channel width / length of the PMOS transistors MP1, MP2, and MP3, is designed to be equal to each other. The current is the same. The output voltage of this circuit, Vref, is generally known

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과 같이 된다. R1과 R2의 저항 값을 적절히 조정하면 위에서 설명한 바와 같이 온도에 따른

의 변화와

의 변화를 서로 상쇄시킬 수 있다. 또한 R3 값을 조정하면 밴드갭 기준발생기회로의 출력전압을 임의로 조절할 수 있다. Becomes By properly adjusting the resistance values of R1 and R2, the temperature

With the change of

Can be offset against each other. Also, by adjusting the value of R3, the output voltage of the bandgap reference generator circuit can be arbitrarily adjusted.

도 8은 본 발명의 또 다른 실시예를 나타내는 회로도이다. 이 회로는 도 6의 실시예와 일부 유사하나 다음과 같은 차이점이 있다. 도 8에서는 Va' 노드의 전압이 Va 노드로부터 저항 R0와 R1의 분배에 의해 만들어 지고, Vb' 노드의 전압은 Vb 노드로부터 저항 2R0와 2R1의 분배에 의해 만들어 진다. 이러한 구성상의 차이점으로 인하여 도 8의 V _EB1 전압은 도 6의 V _EB1 전압으로부터 R1/(R0+R1)만큼 차이난다. 8 is a circuit diagram showing yet another embodiment of the present invention. This circuit is somewhat similar to the embodiment of FIG. 6 with the following differences. In Fig. 8, the voltage of the Va 'node is made by the distribution of the resistors R0 and R1 from the Va node, and the voltage of the Vb' node is made by the distribution of the resistors 2R0 and 2R1 from the Vb node. Of Figure 8 due to the difference in this configuration V _EB1 voltage from the voltage V _EB1 in Fig fly difference of R1 / (R0 + R1).

따라서 도 8의 Vref 전압은 아래와 같은 수식으로 주어지고 도 8의 회로는 도 6의 회로보다 더 낮은 전원전압에서도 기준전압 발생이 가능한 동작을 함을 알 수 있다.Therefore, the voltage Vref of FIG. 8 is given by the following equation, and it can be seen that the circuit of FIG. 8 operates at a lower power supply voltage than that of FIG. 6.

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도 9은 본 발명의 또 다른 실시예를 나타내는 회로도이다. 이 회로는 도 7의 실시예와 일부 유사하나 다음과 같은 차이점이 있다. 도 9에서는 Va' 노드의 전압이 Va 노드로부터 저항 R0와 R1의 분배에 의해 만들어 지고, Vb' 노드의 전압 역시 Vb 노드로부터 저항 R0와 R1의 분배에 의해 만들어 진다. 이러한 구성상의 차이점으로 인하여 도 9의 V _EB1 전압은 도 7의 V _EB1 전압으로부터 R1/(R0+R1)만큼 차이난다. 9 is a circuit diagram showing yet another embodiment of the present invention. This circuit is somewhat similar to the embodiment of FIG. 7 with the following differences. In FIG. 9, the voltage at the Va 'node is made by the distribution of resistors R0 and R1 from the Va node, and the voltage at the Vb' node is also made by the distribution of resistors R0 and R1 from the Vb node. In Fig. 9 due to the difference in this configuration from V _EB1 voltage V _EB1 voltage of 7 flies difference of R1 / (R0 + R1).

따라서 도 9의 Vref 전압은 아래와 같은 수식으로 주어지고 도 9의 회로는 도 7의 회로보다 더 낮은 전원전압에서도 기준전압 발생이 가능한 동작을 함을 알 수 있다.Accordingly, it can be seen that the Vref voltage of FIG. 9 is given by the following equation, and the circuit of FIG. 9 performs an operation capable of generating a reference voltage even at a lower power supply voltage than the circuit of FIG. 7.

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이상 본 발명에서 새롭게 창작한 회로들의 성능을 컴퓨터 시뮬레이션으로 확인하였다. 도 10은 본 발명의 회로 가운데 도 8에 나타난 실시예에 대해서 확인한 컴퓨터 시뮬레이션 파형으로 전원전압(VDD)의 변화에 따른 vref의 전압을 DC 시뮬레이션 한 그림으로 종래의 회로보다 더 낮은 전원전압에서도 기준전압 발생회로로 동작함을 보여주고 있다. The performance of the circuits newly created in the present invention was confirmed by computer simulation. FIG. 10 is a computer simulation waveform confirming the embodiment shown in FIG. 8 among the circuits of the present invention. FIG. 10 is a diagram of DC simulation of a voltage of vref according to a change in power supply voltage VDD. It shows that it operates as a generating circuit.

이상에서, 본 발명에 따른 구성 및 작용을 도면을 참조하여 설명하였지만 이는 예를 들어 설명한 것에 불과한 것이고 본 발명의 기술적인 사상을 벗어나지 않는 범위 내에서 다양한 회로조합 및 회로의 변경실시가 가능할 것이다. In the above, the configuration and operation according to the present invention have been described with reference to the drawings, but this is only an example, and various circuit combinations and circuits may be modified without departing from the technical idea of the present invention.

본 발명에 의해 종래보다 낮은 전원전압에서도 동작하는 밴드갭 기준발생기 회로가 가능하게 되었다. 이는 소비전력이 줄어드는 핸드헬드(hand-held) 디지털 제품에 응용이 가능하다. 또한 기생 바이폴라 트랜지스터가 차지하는 면적이 보다 줄어듦에 의해 보다 작은 실리콘 면적으로도 회로를 설계하는 것이 가능해져 회로의 제조비용 또한 감소하는 효과가 있다. 또한 낮은 전원전압에서도 동작이 가능한 밴드갭 기준발생기 회로에 의해 반도체 칩 내의 여타의 회로에 안정적인 전류나 전압을 공급 가능해진 새로운 효과가 나타나게 되었다. The present invention enables a bandgap reference generator circuit that operates even at a lower power supply voltage than in the prior art. It is applicable to hand-held digital products that consume less power. In addition, as the area occupied by parasitic bipolar transistors becomes smaller, it is possible to design a circuit with a smaller silicon area, thereby reducing the circuit manufacturing cost. In addition, the bandgap reference generator circuit, which can operate at low power supply voltage, has a new effect of providing a stable current or voltage to other circuits in the semiconductor chip.

Claims

밴드갭을 이용한 기준전압발생 회로에 있어서,In the reference voltage generation circuit using a band gap,

음궤환 루프로부터 입력되는 전압을 갖는 차동 증폭단 회로;A differential amplifier stage circuit having a voltage input from the negative feedback loop;

상기 차동 증폭단 회로 구성 내부의 전류원 회로에 바이어스하기 위한 바이어스 회로;A bias circuit for biasing a current source circuit in the differential amplifier stage circuit configuration;

상기 차동 증폭단 회로의 상기 음궤환 루프에 형성되어, 상기 차동 증폭단 회로의 입력 양단의 전압이 서로 같도록 조절하는 전압 레벨쉬프터;A voltage level shifter formed in the negative feedback loop of the differential amplifier stage circuit, the voltage level shifter adjusting the voltages at both ends of the input of the differential amplifier stage circuit to be equal to each other;

상기 바이어스 회로와 연결되며, 복수의 모스(MOS) 트랜지스터가 캐스코드 형태로 구성된 전류 미러 회로;A current mirror circuit connected to the bias circuit and having a plurality of MOS transistors in a cascode form;

상기 전류 미러 회로의 제1 출력단과 연결된 제1 바이폴라 트랜지스터, 상기 전류 미러 회로의 제2 출력단과 연결된 제2 바이폴라 트랜지스터를 구비하고, CMOS 제조공정에서 발생하는 기생 바이폴라 회로;A parasitic bipolar circuit having a first bipolar transistor connected to a first output terminal of the current mirror circuit and a second bipolar transistor connected to a second output terminal of the current mirror circuit and generated in a CMOS manufacturing process;

상기 기생 바이폴라 회로의 제1 바이폴라 트랜지스터와 병렬로 연결된 제1 저항;A first resistor connected in parallel with a first bipolar transistor of said parasitic bipolar circuit;

상기 전류 미러 회로의 제2 출력단과 상기 제2 바이폴라 트랜지스터 사이에 연결된 제2 저항; 및 A second resistor coupled between a second output terminal of the current mirror circuit and the second bipolar transistor; And

상기 전류 미러 회로의 제2 출력단과 접지 사이에 연결된 제3 저항;을 포함하는 것을 특징으로 하는 기준전압 발생회로.And a third resistor connected between the second output terminal of the current mirror circuit and the ground.

제 1항에 있어서, 상기 바이폴라 트랜지스터들의 에미터 면적의 비가 1:10 이상인 것을 특징으로 하는 기준전압 발생회로.The reference voltage generator of claim 1, wherein a ratio of emitter areas of the bipolar transistors is 1:10 or more.

제 1항에 있어서, 상기 바이폴라 트랜지스터들의 에미터 전류값들은 상기 차동증폭단 회로로부터 전류 미러형식으로 전류가 제어되는 복수 개의 모스(MOS) 트랜지스터에 의해 결정되는 것을 특징으로 하는 기준전압 발생회로.2. The reference voltage generator of claim 1, wherein emitter current values of the bipolar transistors are determined by a plurality of MOS transistors whose currents are controlled in a current mirror form from the differential amplifier circuit.

제 1항에 있어서, 상기 전압 레벨쉬프터는 전류원과 접지에 연결된 모스(MOS) 트랜지스터로 이루어진 것을 특징으로 하는 기준전압 발생회로.The reference voltage generator of claim 1, wherein the voltage level shifter comprises a MOS transistor connected to a current source and a ground.

제 1항에 있어서, 상기 전압 레벨 쉬프트의 입력 전압은 상기 차동증폭단 회로로부터 전류 미러형식으로 전류가 제어되는 모스(MOS) 트랜지스터 양단의 전류 값에 의해 결정되는 것을 특징으로 하는 기준전압 발생회로.The reference voltage generator of claim 1, wherein the input voltage of the voltage level shift is determined by a current value across a MOS transistor whose current is controlled in a current mirror form from the differential amplifier circuit.

제 1항에 있어서, 상기 전압 레벨 쉬프트의 입력전압은 상기 차동증폭단 회로로부터 전류 미러형식으로 전류가 제어되는 모스(MOS) 트랜지스터 양단의 전류가 복수 개의 직렬저항을 통해 흐를 때 발생하는 전압으로부터 분배된 것을 특징으로 하는 기준전압 발생회로.The input voltage of the voltage level shift is divided from a voltage generated when a current across a MOS transistor whose current is controlled in a current mirror form from the differential amplifier circuit flows through a plurality of series resistors. A reference voltage generator circuit, characterized in that.