KR100529419B1 - 반도체디바이스 - Google Patents

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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

약 도핑된 드레인 연장부와 전형적인 깍지끼움형 소스/드레인 구조를 갖는 고전압 MOS 트랜지스터에서 전류 값이 높을 때 항복 전압이 감소됨으로써, SOAR(안정 동작 영역)이 줄어든다. 본 발명은 전류의 집중과 그에 수반되는 키르크 효과(Kirk effect)에 기인하여 전류 값이 높을 때 항복 전압이 드레인 핑거의 단부면에서 발생한다는 사실에 기초한다. 트랜지스터의 SOAR을 증대시키기 위하여, 소스 핑거(6)를 국부적으로 중단(interruption)시켜서 드레인 핑거들(5, 6)의 팁(8)이 비활성이 되게 한다. 본 발명의 바람직한 실시예에서, 소스 핑거(4)는 드레인 핑거들(5, 6) 보다 짧게 구성된다.

Description

반도체 디바이스{HIGH-VOLTAGE MOS TRANSISTOR DEVICE}
본 발명은 표면과 접하면서 고 전압 MOS 트랜지스터를 가지고 있는 제 1 도전형의 층 형상 영역(layer-shaped region)을 포함하는 반도체 본체를 갖는 반도체 디바이스에 관한 것으로, 상기 고전압 MOS 트랜지스터는 상기 표면과 접하며 상기 제 1 도전형과 반대의 제 2 도전형의 소스 영역과 중간의 채널 영역(interposed channel region)에 의해 상기 소스 영역과 분리되어 있는 제 2 도전형의 드레인 영역을 구비하며, 상기 드레인 영역은 상기 채널 영역과 이격되어 배치된 강 도핑 표면 영역과 드레인 연장부를 형성하고 상기 강 도핑 표면 영역과 접속되어 있고 상기 채널 영역까지 연장되는 약 도핑된 영역을 구비하며, 상기 트랜지스터의 소스 및 드레인 영역은 적어도 세 개의 길다란 제 2 도전형의 영역이 서로 나란히 놓여져서 깍지끼움형 구조(interdigitated configuration)를 형성하며, 그 중의 중앙 영역은 드레인 영역의 일부를 형성하고 적어도 하나의 단부면(end face)을 가지며, 그 중의 상기 중앙 영역의 양측에 배치된 두 개의 최외각 영역은 각기 소스 영역의 일부를 형성한다.
깍지끼움형(interdigitated) 소스/드레인 구조를 가지고 있는 MOS 트랜지스터는 널리 알려져 있다. 핑거(finger)의 개수 및/또는 핑거의 길이를 통해 트랜지스터의 특정 기능에 필요한 충분히 높거나 또는 충분히 낮은 전류 전달 능력 또는 ON-저항을 달성하는 것이 가능하다. 반도체 본체 내에서 공간을 최대한 활용하기 위하여 소스 영역과 채널 영역을 드레인 핑거의 길이 측을 따라서 제공할 뿐만 아니라 드레인 핑거의 단부면 둘레에도 제공하는 것이 통상적이다. 또한, 드레인이 낮은 오믹(low-ohmic) 드레인과 채널 영역 사이에 배치된 높은 오믹(high-ohmic) 드레인 연장부를 가지고 있기 때문에 전계 효과 트랜지스터의 항복 전압이 증가할 수 있다는 사실은 널리 알려져 있다.
실제로는 상술한 종류의 MOS 트랜지스터가 안정하게 동작할 수 있는 전류-전압 영역(SOAR = 안전 동작 영역(safe operating area))이 예상보다 작은 것으로 밝혀졌다. 이것은 특히 큰 전류 밀도에서 트랜지스터의 항복 전압이 강하게 감소하는 경우에 많이 나타난다.
본 발명의 목적은 충분히 큰 전류-전압 영역 내에서 동작할 수 있는 깍지끼움형 소스/드레인 구조를 갖는 트랜지스터를 제공하는 것이다.
본 발명에 따르면, 본 명세서의 서두에서 언급한 종류의 본 발명의 목적에 부합되는 반도체 디바이스는 최외각 영역이 중앙 영역 옆쪽에서 그 중앙 영역의 길이 방향과 실질적으로 평행하게 연장되면서 제 1 도전형의 층 형상 영역의 일부분에 의해 중앙 영역의 상기 단부면에서 서로 분리되어있는 것을 특징으로 한다. 드레인 핑거의 팁 영역에 소스가 존재하지 않으면, 소스로부터 드레인 핑거의 팁으로 흐르는 전류가 완전히 또는 적어도 실질적으로 완전히 방지된다. 이것은 강한 전류에서 항복 전압을 증가시켜, SOAR을 증가시킨다. 본 발명은 무엇보다도 항복 전압이 전하의 이동에 의해 야기된 키르크 효과(Kirk effect)에 의해 통제될 수 있다는 인식에 기초한 것이다. 소스가 드레인 핑거의 팁 주변으로 연장되는 구성에서는, 전류 집중으로 인해 전류 밀도가 드레인의 핑거 영역에서 증가할 것이다. 전계의 세기는 키르크 효과로 인해 전류 분포가 균일한 위치에서보다 더 쉽게 증가할 것이다. 이 때문에, 전류가 약한 경우보다 전류가 강한 경우에 보다 낮은 전압에서 항복이 발생할 수 있다. 이러한 항복 전압의 감소는 드레인 핑거의 팁이 작용하지 않게 하는 본 발명에 따른 반도체 디바이스에서 회피된다.
드레인 핑거의 팁에서 전류 흐름을 최적으로 방지하는 본 발명의 실시예는, 표면에서 보았을 때, 드레인 영역이 그의 양측에 배치된 상기 소스 영역에서 보다 상기 단부면에서 반도체 본체 내로 더 연장되는 것을 특징으로 한다. DMOS 트랜지스터는 깍지끼움형 소스/드레인 구조가 높은 오믹 n-웰 내에 형성된 미국특허 제 5,523,599 호, 특히 도 7에 전반적으로 개시되어 있음을 알아야한다. n-웰 또는 소스는 드레인 핑거(drain finger)의 팁(tip) 영역에서 중단되어(interrupted) 있다. 이러한 구성을 채택하는 이유는 n-웰이 드레인 핑거의 팁 영역에서 높은 옴의 p-형 기판과 함께 pn 접합을 형성하기 때문이다. 따라서, n-웰이 중단되어 있지 않고 트랜지스터의 강 도핑된 p-형 베이스 영역과 함께 pn 접합을 구성하는 경우에서 보다 항복 전압을 더욱 높일 수 있게 되므로, 베이스 영역의 도핑 농도가 기판의 기본적 농도보다 높아지기 때문에 항복 현상이 더욱 줄어들 것이다.
본 발명의 상술한 특징과 다른 특징은 하기 실시예를 참조하여 보다 상세히 설명될 것이다.
도 1은 본 발명에 따른 반도체 디바이스의 개략적인 평면도이고;
도 2는 도 1에 도시된 반도체 디바이스를 라인 II-II을 따라서 절취한 단면도이고;
도 3은 전형적인 MOS 트랜지스터 구성의 평면도이다.
본 명세서에 첨부된 도면은 개략적인 선도로서 예시된 것이지 원래의 크기대로 그려진 것은 아니라는 것을 알아야한다. 또한, 도면에서는 단지 하나의 트랜지스터만을 도시한다. 그러나, 트랜지스터를 제외한 다른 회로 디바이스들이 반도체 기판 내에 제공될 수도 있다는 것은 자명할 것이다.
반도체 디바이스는, 예로 실리콘으로 구성된 반도체 본체(1)를 포함하며, 반도체 본체(1)는 제 1 도전형, 본 실시예에서는 p-형의 강 도핑된 기판(2)과, 비교적 약 도핑 농도를 가지면서 표면과 접하는 층 형상 p-형 영역(layer-shaped p-type region)(3)을 포함한다. 예로, 에피택시(epitaxy) 방식으로 구성될 수도 있는 층(3)의 도핑은 반도체 본체 내에 형성될 트랜지스터가 고 전압, 예로 수백 볼트에서 동작할 수 있도록 선택된다. 트랜지스터는 n-형 표면 영역(4) 형태의 소스와 그 소스로부터 이격 배치되고 n-형 표면 영역(5) 형태를 갖는 드레인을 포함한다. 이 영역은 강 도핑된 영역(6)과 약 도핑된 영역(7)으로 구성되며, 약 도핑된 영역(7)은 드레인 연장부를 형성하고 층 형상 p-형 영역(3) 내에서 강 도핑된 영역(6)을 둘러싸며, 항복 전압이 높은 층(3)과 함께 pn 접합을 형성한다.
도 1로부터 자명한 바와 같이, 소스 및 드레인 영역(4 및 5)은 원하는 전류 전달 능력에 따라 선택된 소스 및 드레인 핑거의 개수를 갖는 깍지끼움형 구조(interdigitated configuration)로 형성되어 있다. 동 도면에 도시된 예에 있어서, 드레인(5)은 양측에 두 개의 단부면(end faces)(8)을 갖는 한 핑거 형상의 영역(a single finger-shaped zone)만을 가지고 있다. 핑거 형상 영역의 소스(4)는 드레인 핑거의 양측에 제공되어 있다.
트랜지스터는, 예로, 도핑된 다결정 실리콘(doped polycrystalline silicon)으로 구성되고 게이트 산화물(10)에 의해 실리콘 본체의 표면과 절연되어 있는 게이트 전극(9)(도 1에서 일점 쇄선으로 표시됨)을 더 포함한다. (박막의) 게이트 산화물(10)은 드레인 연장부(7)위의 후막 필드 산화물(11)과 결합된다. 또한 필드 산화물은 트랜지스터의 외각 주변을 따라 제공되어 있다. 소스 영역은 소스 전극(12)에 접속되고, 드레인 영역은 예로, Al 로 구성된 드레인 전극(13)에 접속되어 있다. 도 1의 평면도에는 (점선으로 표시된)드레인 전극(13)만이 예시되어 있다. 드레인 전극은 후막 필드 산화물 위에서 드레인(6)을 벗어나 연장되며 이 영역에서 필드 플레이트(field plate)로서 작용한다. 원하는 임계 전압을 얻기 위하여 p-형 표면 영역(14)이 p-형 층(3)에 제공되며, 상기 표면 영역은 트랜지스터의 채널 영역 측으로 연장되면서 소스(4)를 둘러싸며, 또한 소스 전극과도 접속되고 그 소스 전극을 통하여 소스에 단락된다.
본 발명에 따르면, 영역(4)은 중앙의 드레인 영역(5)의 길이 방향과 실질적으로 평행하게 중앙의 드레인 영역 옆쪽에서 연장되며, 층 형상 p-형 영역(3)의 일부에 의해 드레인의 단부면(8)에서 서로 분리되어 있다.
본 발명의 이러한 구성은 소정 표면 영역에서 트랜지스터의 전류 전달 능력을 약간 떨어뜨리지만, 트랜지스터가 안정하게 동작할 수 있는 전류-전압 영역(SOAR)이 실질적으로 증대된다는 중요한 장점을 갖는다. 본 발명에 따른 상술한 구성의 효과를 입증하기 위하여, 도 3에는 소스가 드레인 핑거(5)의 길이 측을 따라서 연장되면서 또한 드레인 핑거의 단부면(8)을 따라서 연장되는 MOS 트랜지스터의 평면도가 도시된다. 도 3에서 화살표는 소스(4)와 드레인(5) 사이에서의 전자 전류를 나타낸다. 동 도면으로부터 명백한 바와 같이, 전류는 드레인의 단부면에 집중된다. 전계는 키르크 효과(Kirk effect)에 기인하여 전류 밀도가 훨씬 적은 드레인의 길이 측 부분에 비하여 단부면(8)에서 한층 강해진다. 그 결과, 전류 값이 높다면, 반도체 디바이스는 전류 값이 낮을 때보다 (복구 불가능한 손상에 이를 수도 있는)항복에 이르기 쉽게 된다. 이러한 효과는 특히 용량성 단자의 스위칭 동작 중에 발생할 수 있는 데, 이것은 스위칭 동작 중에 전류와 전압이 동시에 최대값에 도달할 수 있기 때문이다. 상술한 단점은 소스를 국부적으로 제거시킴으로써 드레인의 단부면에서 트랜지스터를 비활성(inactive)으로 만드는 간단한 방법으로 해결될 수 있으며, 이에 따라 트랜지스터가 안정하게 동작할 수 있는 전류-전압 영역(SOAR = 안정 동작 영역)이 상당히 증가한다.
본 발명의 예시된 실시예에 있어서, 소스 핑거(4)는 드레인 핑거(5)보다 짧다. 따라서, 전류가 드레인의 팁(8)을 통하여 흐르는 현상을 최적으로 방지하며, 이것은 드레인 핑거와 소스 핑거가 동일한 길이를 갖는 구성에 비하여 항복 전압을 부가적으로 증가시킬 수 있음을 의미한다.
본 명세서에 기술된 실시예에 있어서, 평면도에 예시된 바와 같이, 게이트 전극(9)은 드레인(5)의 전체 주변을 따라서 연장한다. 본 발명의 다른 실시예에 있어서는 소스가 존재하지 않는 장소에서 게이트 전극(9)을 생략할 수도 있다.
본 발명은 본 명세서에서 제시된 실시예로 국한되는 것은 아니며, 본 기술분야에서 통상의 지식을 가진 자에게는 본 발명의 범주를 벗어나지 않고도 다른 많은 변형이 가능할 것이다. 예를 들면, 본 명세서에 개시된 실시예의 도전형은 반대로 바뀔 수도 있다. 드레인(6)의 단부면은 바람직한 전계 분포를 위하여 더욱 둥근 형태를 취할 수도 있다. 또한 영역(7)의 단부면도 매우 높은 전압에 대해 둥근 형태를 취할 수도 있다. 본 발명은 드레인이 그의 양측에서 소스의 핑거와 접하고 있는 둘 또는 그 이상의 핑거를 구비하는 실시예에 유익하게 적용될 수도 있다.

Claims (3)

  1. 반도체 본체를 갖는 반도체 디바이스로서, 상기 반도체 본체는 표면과 접하면서 고전압 MOS 트랜지스터를 가지고 있는 제 1 도전형의 층 형상 영역(layer-shaped region)을 포함하며, 상기 고전압 MOS 트랜지스터는 상기 표면과 접하며 상기 제 1 도전형과 반대의 제 2 도전형의 소스 영역과, 상기 표면과 접하며 중간의 채널 영역(interposed channel region)에 의해 상기 소스 영역과 분리되어 있는 제 2 도전형의 드레인 영역을 구비하며, 상기 드레인 영역은 상기 채널 영역과 이격되어 배치된 강 도핑 표면 영역과, 드레인 연장부를 형성하고 상기 강 도핑 표면 영역에 접속되며 상기 채널 영역까지 연장되는 약 도핑된 영역을 구비하며, 상기 트랜지스터의 소스 및 드레인 영역은 적어도 세 개의 길다란 제 2 도전형의 영역이 서로 나란히 놓여져서 깍지끼움형 구조(interdigitated configuration)를 형성하며, 그 중의 중앙 영역은 드레인 영역의 일부를 형성하고 적어도 하나의 단부면(end face)을 가지며, 상기 중앙 영역의 양측에 배치된 두 개의 최외각 영역은 각기 소스 영역의 일부를 형성하는 반도체 디바이스에 있어서,
    상기 최외각 영역들은 상기 중앙 영역 옆쪽에서 상기 중앙 영역의 길이 방향과 실질적으로 평행하게 연장되며 상기 중앙 영역의 상기 단부면에서 상기 제 1 도전형의 상기 층 형상 영역의 일부에 의해 서로 분리되며, 상기 층 형상 영역은 상기 채널 영역 내로 연장되고 상기 단부면에서 상기 반도체 디바이스를 비활성(inactive)이 되도록 각각의 상기 최외각 영역을 둘러싸는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 드레인 영역은 표면에서 보았을 때 그의 양측에 배치된 상기 소스 영역보다 상기 단부면에서 상기 반도체 본체 내로 더 연장되는
    반도체 디바이스.
  3. 제 1 항 또는 2 항에 있어서,
    상기 강 도핑된 드레인 영역은, 전기 절연층내 윈도우를 통하여 상기 드레인 영역에 접속되며, 표면에서 보았을 때, 상기 드레인 영역의 상기 단부면에서 절연층위로 상기 강 도핑된 드레인 영역을 벗어나 연장되어 필드 플레이트를 형성하는 드레인 전극을 갖는
    반도체 디바이스.
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EP96203691 1996-12-23
EP96203691.9 1996-12-23

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