KR100506188B1 - 플래쉬 메모리 장치의 센싱 회로 - Google Patents
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Abstract
본 발명은 전기적인 리페어가 가능하고 복수개의 리페어 라인을 갖는 플래쉬 메모리 장치에서 리페어 된 데이터를 순차적으로 센싱할 수 있도록 함으로써, 순간적인 전원전압에 의한 잡음을 감소시켜 제품의 성능을 향상시키고, 칩 면적을 줄일 수 있는 플래쉬 메모리 장치의 센싱 회로에 관한 것이다.
본 발명은 다수의 리페어 할 데이터를 저장하고 있는 플래쉬 셀 블록과, 클럭 발생 회로에서 순차적으로 출력되는 다수의 출력신호에 따라 상기 플래쉬 셀 블록의 데이터를 순차적으로 센싱하기 위한 센싱 수단과, 상기 클럭 발생 회로에서 순차적으로 출력되는 다수의 출력신호에 따라 상기 센싱 수단에 의해 센싱 된 상기 플래쉬 셀 블록의 데이터를 순차적으로 래치하기 위한 래치 회로 블록을 포함하여 구성된 플래쉬 메모리 장치의 센싱 회로를 제공한다.
Description
본 발명은 플래쉬 메모리 장치의 센싱 회로에 관한 것으로, 특히 전기적인 리페어가 가능하고 복수개의 리페어 라인을 갖는 플래쉬 메모리 장치에서 리페어 된 데이터를 순차적으로 센싱(Sensing)할 수 있도록 함으로써, 순간적인 전원전압에 의한 잡음을 감소시켜 제품의 성능을 향상시키고, 칩 면적을 줄일 수 있는 플래쉬 메모리 장치의 센싱 회로에 관한 것이다.
일반적으로, 리페어라 함은 메인 셀(Main cell) 이외의 리던던시 셀(Redundancy cell)을 미리 만들어 놓고, 메인 셀 중에 불량 셀이 발생하면 미리 만들어 놓았던 리던던시 셀로 치환(리페어)하는 것을 말한다. 본 발명은 상기 리던던시 셀로 리페어 된 데이터를 센싱하기 위한 센싱 회로에 관한 것이다.
도 1은 종래의 플래쉬 메모리 장치의 센싱 회로도이다.
센스앰프(singles-ended sense amplifier: 1)는 전원단자(Vcc) 및 접지단자(Vss)간에 PMOS 트랜지스터(P1), 제 1 및 제 2 NMOS 트랜지스터(Nl 및 N2)가 직렬로 접속된다. 즉, 상기 PMOS 트랜지스터는 (P1)전원단자(Vcc) 및 제 1 노드(K1)간에 접속되며, 외부로부터 입력되는 제어전압(Vin)을 게이트 입력으로 한다. 상기 제 1 NMOS 트랜지스터(V1)는 상기 제 1 노드(K1) 및 제 2 노드(K2)간에 접속되며, 상기 외부로부터 입력되는 제어전압(Vin)을 제 1 인버터(I1)를 통해 게이트 입력으로 한다. 상기 제 2 NMOS 트랜지스터(N2)는 상기 제 2 노드(K2) 및 접지단자(Vss)간에 접속되며, 상기 외부로부터 입력되는 제어전압(Vin)을 게이트 입력으로 한다.
또한, 래치회로(2)는 상기 센스앰프(1)의 출력인 제 1 노드(K1) 및 출력단(Vout)간에 접속되며, 제 2 및 제 3 인버터(I2 및 I3)가 역방향으로 접속된다.
리페어 할 어드레스를 저장하고 있는 플래쉬 셀(3)은 상기 센스앰프(1)의 제 2 노드(K2) 및 접지단자(Vss)간에 접속되며, 셀렉트 게이트 전극에는 셀렉트 게이트 전압(Vgate)이 공급된다.
이러한 종래의 센싱 회로는, 상기 센스앰프(1)를 이용하여 리페어 할 셀의 위치(즉, 리페어 할 어드레스)를 기억하고 있는 플래쉬 셀(3)의 데이터를 검출하여 래치 회로(2)에 저장한 후 출력단자(Vout)를 통해 출력하게 된다. 이때, 외부로부터 입력되는 제어전압(Vin)은 Vcc-(Itotal*Rp)으로 되고, 제 1 인버터(I1)의 로직 문턱전압(Logic threshold)에 따라 상기 출력단자(Vout)를 통해 출력되는 전압이 결정된다. 즉, Itotal 값 및 플래쉬 셀의 문턱전압(Vt)에 의한 전류 비율에 따라 출력전압이 결정된다.
예를 들어, 리페어 해야할 칼럼(Column) 또는 로우(Row)의 개수가 각각 N 라인(N*line)이고, 하나의 칼럼 또는 로우의 어드레스 개수가 N개(N*addr) 이라면, 도 1의 단일 센스앰프(1)의 개수는 N 라인*N개 만큼 있어야 한다.
이는 메인 펑크션(Main function)이 아닌 리페어 펑크션(Repair function)에서 전체 칩 영역(Chip area)의 효율을 저하시키는 요인으로 작용하며, 순간적인 큰 전류를 발생시켜 메모리 장치의 저전압 동작에 불리하게 작용함과 동시에 파워(Power)로 인한 잡음의 원인이 된다.
따라서, 본 발명은 리페어 할 어드레스를 저장하고 있는 플래쉬 셀 블록의 데이터를 클럭 발생 회로에서 순차적으로 출력되는 출력신호에 따라 센싱할 수 있도록 함으로써, 상기한 단점을 해소할 수 있는 플래쉬 메모리 장치의 리페어 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 장치의 센싱 회로는 다수의 리페어 할 데이터를 저장하고 있는 플래쉬 셀 블록과, 클럭 발생 회로에서 순차적으로 출력되는 다수의 출력신호에 따라 상기 플래쉬 셀 블록의 데이터를 순차적으로 센싱하기 위한 센싱 수단과, 상기 클럭 발생 회로에서 순차적으로 출력되는 다수의 출력신호에 따라 상기 센싱 수단에 의해 센싱 된 상기 플래쉬 셀 블록의 데이터를 순차적으로 래치하기 위한 래치 회로 블록을 포함하여 구성된 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명을 상세히 설명하면 다음과 같다.
도 2(a) 및 도 2(b)는 본 발명을 설명하기 위해 도시한 파워 온 리셋 회로의 결과 파형도이다.
도 2(a)에 나타낸 바와 같이 전원전압(Vcc)이 상승하여 일정시간(t1)이 경과할 때, 파워온 리셋 전압(POWER_RST)이 발생된다. 그리고, 도 2(b)에 도시된 바와 같이 전원전압(Vcc)이 상승(A)하는 과정에서 일정 전압을 검출해 내는 파워 온 리셋 전압(POWER_RST)에 의해 일정시간(t1 내지 t2)후에 인에이블 신호(EN)가 발생된다. 상기 인에이블 신호(EN)는 칩 내부의 오실레이터(도시 안됨)를 구동시켜 발진신호(OSC)를 출력시키게 된다.
도 3은 본 발명에 적용되는 클럭 발생 회로도이다.
칩 내부의 오실레이터(도시 안됨)로부터 발생되는 발진신호(OSC)는 제 1 디-플립플롭(D-FF) 회로(4)로 공급된다. 상기 제 1 디-플립플롭 회로(4)의 뒷단에는 제 2 및 제 3 디-플립플롭 회로(5 및 6)가 직렬로 접속된다. 이때, 상기 제 1 내지 제 3 디-플립플롭 회로(4 내지 5)는 상기 발진신호(OSC)가 입력될 때마다 순차적으로 펄스를 발생시키게 된다. 제 1 내지 제 8 낸드게이트(ND1 내지 ND8)는 상기 제 1 내지 제 3 디-플립플롭 회로(4 내지 5)에서 발생되는 펄스와 인버터(I4 내지 I6)를 경유한 반전된 펄스를 각각 입력으로 하여 제 8 내지 제 1 출력신호(out_8 내지 out_1)를 순차적으로 출력시키게 된다.
즉, 상기 제 1 디-플립플롭 회로(4)로 하나의 발진신호(OSC)가 입력될 때마다 최하위 비트인 제 8 출력신호(out_8)로부터 최상위 비트인 제 1 출력신호(out_1)를 순차적으로 출력시키게 된다.
이러한, 클럭 발생 회로는 상기 제 3 디-플립플롭 회로(6)의 뒷단에 또 다른 디-플립플롭 회로를 구성하면, 비트 수가 증가된 다수의 출력신호를 순차적으로 출력할 수 있게 된다. 그러나, 본 발명에서는 설명의 편의를 위해 8비트를 출력하는 클럭 발생 회로를 일 실시 예로 설명하였다.
도 4는 본 발명에 따른 플래쉬 메모리 장치의 센싱 회로도이다.
리페어 할 어드레스를 저장하고 있는 플래쉬 셀 블록(15)과, 상기 플래쉬 셀 블록(15)의 데이터를 센싱하기 위한 센싱 수단(10) 및 상기 센싱 수단(10)에 의해 센싱된 데이터를 래치하기 위한 래치 수단(14)으로 구성된다.
상기 센싱 수단(10)은 선택 수단(11)과, 제 1 및 제 2 스위칭 수단(12 및 13)으로 구성된다. 선택 수단(11)은 외부로부터 공급되는 제어전압(Vin)을 각각 입력으로 하는 PMOS 및 NMOS 트랜지스터(P1 및 N1)가 전원단자(Vcc) 및 접지단자(Vss)간에 직렬로 접속된다. 상기 제 1 및 제 2 스위칭 수단(12 및 13)은 상기 도 3의 클럭 발생 회로에서 순차적으로 출력되는 제 8 내지 제 1 출력신호(out_8 내지 out_1)를 각각 입력으로 하며, 상기 선택 수단(11)의 출력에 각각 접속된다.
상기 래치 수단(14)은 상기 제 1 스위칭 수단(12)에 접속되며, 상기 센싱 수단(10)으로부터 센싱된 데이터를 래치한 후 제 1 내지 제 8 출력단자(Vout_1 내지 Vout_8)를 통해 래치된 데이터를 출력하게 된다.
상기 플래쉬 셀 블록(15)은 상기 센싱 수단(10)의 제 2 스위칭 수단(13)에 접속된다.
또한, 상기 센싱 수단(10)의 상기 제 1 스위칭 수단(12)은 상기 도 3의 클럭 발생 회로의 제 8 내지 제 1 출력신호(out_8 내지 out_1)를 각각 입력으로 하는 제 1 내지 제 8 NMOS 트랜지스터(N31 내지 N38)로 구성된다. 상기 제 2 스위칭 수단(13)은 상기 도 3의 클럭 발생 회의 제 8 내지 제 1 출력신호(out_8 내지 out_1)를 각각 입력으로 하는 제 9 내지 제 16 NMOS 트랜지스터(N21 내지 N28)로 구성된다.
상기 래치 수단(14)은 한쌍의 인버터가 역방향으로 접속된 제 1 내지 제 8 회로(41 내지 48)로 구성되며, 상기 센싱 수단(10)의 출력 데이터를 각각 래치하게 된다. 또한, 리페어 할 어드레스를 저장하고 있는 플래쉬 셀 블록(15)은 제 1 내지 제 8 메모리 셀(M1 내지 M8)로 구성되며, 상기 제 1 내지 제 8 메모리 셀(M1 내지 M8)의 셀렉트게이트 전극에는 셀렉트게이트 전압(Vgate)이 공급된다.
상술한 바와 같이 구성된 본 발명에 따른 플래쉬 메모리 셀의 센싱 회로의 동작을 상세히 설명하면 다음과 같다.
예를 들어, 외부로부터 입력되는 제어전압(Vin)은 로우 상태, 상기 도 3의 클럭 발생 회로로부터 출력되는 제 8 내지 제 1 출력신호(out_8 내지 out_1)중 상기 제 8 출력신호(out_8)만 하이 상태로 인에이블 될 경우, 상기 외부로부터 입력되는 제어전압(Vin)을 각각 게이트 입력으로 하는 상기 선택 수단(11)의 PMOS 트랜지스터(P11)는 턴온(Turn on)되고, 상기 NMOS 트랜지스터(N11)는 턴오프(Turn off) 된다. 이때, 상기 클럭 발생 회로의 제 8 내지 제 1 출력신호(out_8 내지 out_1)를 각각 입력으로 하는 상기 센싱 수단(10)의 제 1 및 제 2 스위칭 수단(12 및 13)에서는 상기 제 8 출력신호(out_8)를 각각 입력으로 하는 제 1 및 제 9 NMOS 트랜지스터(N31 및 N21)만 턴온 되게 된다.
그러므로, 상기 제 1 NMOS 트랜지스터(N31)를 통해 상기 플래쉬 셀 블록(15)의 제 1 메모리 셀(M1)의 데이터가 상기 센싱 수단(10)을 통해 센싱 된다. 이때, 상기 센싱 수단(10)을 통해 센싱된 제 1 메모리 셀(M1)의 데이터는 상기 제 2 스위칭 수단(13)의 제 9 NMOS 트랜지스터(N21)를 통해 상기 래치 수단(14)의 제 1 래치 회로(41)에 래치되며, 상기 제 1 래치 회로(41)에 래치된 데이터는 제 1 출력단자(Vout_1)를 통해 출력된다.
이후, 상기 도 3의 클럭 발생 회로로부터 출력되는 제 7 내지 제 1 출력신호(out_7 내지 out_1)가 순차적으로 인에이블(하이 상태) 될 때, 상기 플래쉬 셀 블록(15)의 제 2 내지 제 8 메모리 셀(M2 내지 M8)의 데이터가 상기 센싱 수단(10)을 통해 순차적으로 센싱 된다. 상기 센싱 수단(10)을 통해 순차적으로 센싱된 상기 플래쉬 셀 블록(15)의 제 2 내지 제 8 메모리 셀(M2 내지 M8)의 데이터는 상기 제 2 스위칭 수단(13)의 제 2 내지 제 8 NMOS 트랜지스터(N22 내지 N28)를 통해 상기 래치 수단(14)의 제 2 내지 제 8 래치 회로(42 내지 48)에 순차적으로 래치된다. 상기 제 2 내지 제 8 래치 회로(42 내지 48)에 래치된 데이터는 제 2 내지 제 8 출력단자(Vout_2 내지 Vout_8)를 통해 순차적으로 출력된다.
상술한 바와 같이 본 발명은 상기 제 8 출력신호(out_8)가 하이 상태로 인에이블 될 경우에는 상기 제 1 스위칭 수단(12)의 제 1 NMOS 트랜지스터(N31)를 통해 상기 플래쉬 셀 블록(15)의 제 1 메모리 셀(M1)의 데이터가 센싱 된다. 그리고, 상기 센싱 수단(10)을 통해 센싱된 상기 플래쉬 셀 블록(15)의 제 1 메모리 셀(M1)의 데이터는 상기 제 2 스위칭 수단(13)의 제 9 NMOS 트랜지스터(N21)를 통해 상기 래치 수단(14)의 제 1 래치 회로(41)에 래치된다. 상기 제 1 래치 회로(41)에 래치된 데이터는 제 1 출력단자(Vout_1)를 통해 출력된다. 이때, 상기 플래쉬 셀 블록(15)의 제 2 내지 제 8 메모리 셀(M2 내지 M8)들은 모두 턴오프(닫혀져 있는 상태) 상태로 되므로, 메모리 셀 상호간의 데이터에 영향을 주지않게 된다.
따라서, 본 발명은 리페어 해야할 칼럼(Column) 또는 로우(Row)의 개수가 각N 라인(N*line)이고, 하나의 칼럼 또는 로우의 어드레스 개수가 N개(N*addr) 일 경우, 상기 센스앰프(11)의 개수를 종래의 N 라인*N개 에서 N개로 줄일 수 있게 된다.
상술한 바와 같이 본 발명에 의하면 전기적인 리페어가 가능하고 복수개의 리페어 라인을 갖는 플래쉬 메모리 장치에서 리페어 할 어드레스를 저장하고 있는 플래쉬 셀 블록의 데이터를 클럭 발생 회로에서 순차적으로 출력되는 출력신호에 따라 센싱할 수 있도록 함으로써, 리페어 동작시 순간적으로 발생할 수 있는 과전류를 방지하여 전원전압에 의한 잡음을 감소시킬 수 있고, 전체 칩 면적을 줄일 수 있는 탁월한 효과가 있다.
도 1은 종래의 플래쉬 메모리 장치의 센싱 회로도.
도 2(a) 및 도 2(b)는 본 발명을 설명하기 위해 도시한 파워 온 리셋 회로의 결과 파형도.
도 3은 본 발에 적용되는 클럭 발생 회로도.
도 4는 본 발명에 따른 플래쉬 메모리 장치의 센싱 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10: 센싱 수단 11: 선택 수단
12 및 13: 제 1 및 제 2 스위칭 수단
14: 래치 수단 15: 플래쉬 셀 블록
Claims (5)
- 다수의 리페어 할 데이터를 저장하고 있는 플래쉬 셀 블록과,클럭 발생 회로에서 순차적으로 출력되는 다수의 출력신호에 따라 상기 플래쉬 셀 블록의 데이터를 순차적으로 센싱하기 위한 센싱 수단과,상기 클럭 발생 회로에서 순차적으로 출력되는 다수의 출력신호에 따라 상기 센싱 수단에 의해 센싱 된 상기 플래쉬 셀 블록의 데이터를 순차적으로 래치하기 위한 래치 수단을 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 장치의 센싱 회로.
- 제 1 항에 있어서,상기 센싱 수단은 외부로부터 공급되는 제어전압에 따라 전원전압 또는 접지전압을 선택하기 위한 선택 수단과,상기 클럭 발생 회로에서 순차적으로 출력되는 다수의 출력신호에 따라 턴 온되어 상기 선택 수단의 출력을 상기 플래쉬 셀 블록에 공급하기 위한 제 1 스위칭 수단과,상기 클럭 발생 회로에서 순차적으로 출력되는 다수의 출력신호에 따라 턴 온되어 상기 플래쉬 셀 블록에 저장된 데이터를 상기 제 1 스위칭 수단을 통해 상기 래치 수단으로 전달하기 위한 제 2 스위칭 수단을 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 장치의 센싱 회로.
- 제 2 항에 있어서,상기 선택 수단은 전원단자 및 접지단자간에 직렬 접속되는 PMOS 및 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 장치의 센싱 회로.
- 제 2 항에 있어서,상기 제 1 및 제 2 스위칭 수단은 상기 클럭 발생 회로의 다수의 출력신호에 따라 상기 플래쉬 셀 블록을 스위칭 하기 위한 다수의 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 장치의 센싱 회로.
- 제 4 항에 있어서,상기 제 1 스위칭 수단의 NMOS 트랜지스터는 상기 제 2 스위칭 수단의 NMOS 트랜지스터 수와 동일하며 상기 클럭 발생 회로에서 출력되는 다수의 출력신호에 따라 상기 제 1 및 제 2 스위칭 수단의 NMOS 트랜지스터가 한쌍식 순차적으로 턴온되는 것을 특징으로 하는 플래쉬 메모리 장치의 센싱 회로.
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH0528787A (ja) * | 1991-07-25 | 1993-02-05 | Toshiba Corp | 不揮発性半導体記憶装置の冗長回路 |
JPH07320496A (ja) * | 1994-05-26 | 1995-12-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH1027499A (ja) * | 1996-03-22 | 1998-01-27 | Sgs Thomson Microelectron Srl | 区分化された電気的に消去及びプログラムできる冗長を有する不揮発性メモリ装置 |
-
1998
- 1998-10-27 KR KR10-1998-0045197A patent/KR100506188B1/ko not_active IP Right Cessation
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KR20000027294A (ko) | 2000-05-15 |
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