KR100442964B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 보다 상세하게 텅스텐 층을 증착한 후, 텅스텐 층 표면에 대하여 화학적 기계적 연마 (chemical mechanical polishing;이하“CMP”라 칭함) 공정을 실시하고, 세척하여 텅스텐 표면의 거칠음 (roughness)을 개선하는 반도체 소자의 금속 배선 형성 방법에 있어서, CMP 공정을 실시하기 전에 텅스텐 층 표면에 대하여 이온 플라즈마 (ion plasma) 처리 공정을 더 포함하는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
본 발명에 따른 텅스텐 거칠음 개선 방법에 의하여, 후속 비트 라인 형성 시에 선폭 변동을 방지하여 에칭 후 선폭의 균일도 (uniformity)를 개선할 수 있을 뿐만 아니라, 텅스텐을 이용한 워드 (word) 라인 형성 공정 및 거친 표면이 문제가 되는 다른 소자 (device) 제조 공정에 모두 적용할 수 있다.
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 보다 상세하게 텅스텐 층을 증착한 후, 텅스텐 층 표면에 대하여 화학적 기계적 연마 (chemical mechanical polishing;이하“CMP”라 칭함) 공정을 실시하고, 세척하여 텅스텐 표면의 거칠음 (roughness)을 개선하는 반도체 소자의 금속 배선 형성 방법에 있어서, CMP 공정을 실시하기 전에 텅스텐 층 표면에 대하여 이온 플라즈마 (ion plasma) 처리 과정을 더 포함하는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자가 고집적화 및 고속화가 되어감에 따라, 배선의 선폭 및 간격이 감소될 뿐만 아니라, 리소그래피 공정 시에 마스크들 간에 정확하고 엄격한 정렬이 요구되어 공정 여유 부분은 감소되고, 배선 재료는 낮은 저항을 가지는 것이 사용되었다.
상기 낮은 저항을 가지는 배선 재료로 많이 사용되고 있는 것은 텅스텐으로, 화학기상증착 방법 (chemical vapor deposition;이하“CVD”라 칭함) 및 물리기상증착 방법 (physical vapor deposition;이하“PVD”라 칭함)을 이용하여 층간 절연막 상부에 층을 형성하였다.
그러나, 반도체 소자의 비트 라인을 형성할 때 CVD 방법을 이용하여 형성된 텅스텐 층은 스텝 커버리지 (step coverage)는 우수하나, 표면이 매우 거칠어 패터닝 (pattering) 시에 선폭 (critical dimension;이하“CD”라 칭함) 변동 (fluctuation)이 발생하여 에칭 시에 CD 균일도 (uniformity)가 낮아지는 문제점이발생하였다.
이와 같은 현상이 발생되는 이유는 공정상 텅스텐 층의 성장이 기판 표면에서 핵 생성 과정을 거쳐 특정 결정립이 성장하는 과정에서 전형적인 주상 조직 (column structure)을 나타내기 때문이다.
상기 주상 조직이란 주상이 자라면서 특정 주상보다는 작은 쪽의 주상을 병합하여 큰 주상 조직이 먼저 성장하면서 크기가 증가하는 것으로, 성장이 진행될수록 표면의 거칠기가 더욱 증가한다.
또한, PVD 방법을 이용하여 형성된 텅스텐 층은 CVD로 증착된 텅스텐에 비하여 표면의 거칠기가 우수한 반면, 스텝 커버리지가 열악하여 콘택과 배선을 동시에 형성하는 공정에는 사용할 수 없다.
따라서, 일반적인 공정에서는 상기 CVD 방법을 이용하여 콘택 (contact) 매립을 실시하고, 동시에 PVD 방법으로는 배선을 형성한다.
그러나, 여전히 상기와 같은 CVD 방법으로 텅스텐 층을 형성하는 경우, 그 표면의 거칠기가 매우 열악하여 0.10㎛ 이하의 선폭을 갖도록 리소그래피를 실시하는 경우 패턴의 재현성은 저하되고, 그에 따른 소자의 특성 및 신뢰성이 저하되는 문제점은 남아 있다.
본 발명은 텅스텐 층 표면의 거칠기를 개선하여 후속 리소그래피 공정을 용이하게 하고, 패턴의 재현성을 향상시키는 반도체 소자의 금속 배선 형성 방법을 제공하는 것을 목적으로 한다.
도 1a는 종래의 화학기상 증착법에 의해 형성된 텅스텐 층에 대하여 CMP 공정을 실시한 사진.
도 1b는 종래의 물리적기상 증착법에 의해 형성된 텅스텐 층에 대하여 CMP 공정을 실시한 사진.
도 2a는 도 1a의 텅스텐 층에 대하여 이온 플라즈마 처리 공정 후 CMP 공정을 실시한 사진.
도 2b는 도 1b의 텅스텐 층에 대하여 이온 플라즈마 처리 공정 후 CMP 공정을 실시한 사진.
도 3a는 텅스텐으로 제조된 0.119um의 패턴 사진.
도 3b는 도 3a의 텅스텐 층에 대하여 이온 플라즈마 처리 공정 후 CMP 공정을 실시한 사진.
도 4는 본 발명의 혼합 기체의 유량 조절에 의한 텅스텐 층의 거칠음 정도를 도시한 사진.
상기 목적을 달성하기 위한 본 발명에서는 금속 배선 층, 특히 텅스텐 층을 CMP 하기 전에, 텅스텐 층 상부에 나이트라이드 옥사이드 (nitrous oxide; N2O) 플라즈마 처리 공정을 실시함으로써, CMP 공정 후 텅스텐 층 표면이 거칠어 지는 것을 방지한다. 또한, 텅스텐 층을 화학기상증착 방법으로 증착할 경우 소스 가스 유량을 다르게 하고, 세정액의 조성물을 변화시킴으로써 CMP 후 금속층의 표면 거칠음 현상을 개선할 수 있는 방법을 제공한다.
이하 본 발명을 상세히 설명한다.
본 발명에서는
(a) 반도체 기판 상에 층간 절연막 형성 후 선택 식각하여 비트 라인 콘택 홀을 형성하는 단계;
(b) 상기 비트라인 콘택 홀이 매립되도록 텅스텐 층을 형성하는 단계; 및
(c) 상기 형성된 텅스텐 층에 나이트러스 옥사이드 플라즈마 처리 공정을 실시하는 단계;
(d) 상기 나이트러스 옥사이드 플라즈마 처리된 텅스텐 층에 대하여 CMP 공정을 실시하는 단계; 및
(e) 상기 결과물에 대하여 세척 공정을 실시하여 텅스텐 패턴을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법을 제공한다.
본 발명에서는 상기 (c) 단계의 나이트러스 옥사이드 플라즈마 처리 공정은0.5∼2Kw 에서 1∼5 초간 실시하는 것이 바람직하며, 나이트러스 옥사이드 플라즈마 처리 공정을 1Kw 이하에서 3초간 실시한 후에 상기 (d) 단계의 CMP 공정을 실시하면, 종래의 CVD (도 1a 참조) 또는 PVD (도 1b 참조) 방법으로 얻어진 텅스텐 층의 표면에 비하여 표면 거칠음 정도가 개선 된 것을 알 수 있다 (도 2a 및도 2b 참조).
또한, 상기 (b) 단계에서는 상기 비트 라인 콘택 홀이 매립되도록 기판 전면에 통상의 CVD 방법, PVD 방법 및 이들의 혼합 방법을 이용하여 텅스텐 층을 형성할 수 있다. 상기 CVD 방법으로 텅스텐 층을 증착하는 경우 소스 가스는 텅스텐 플로라이드 (tungsten(vi) fluoride;이하“WF6”라 칭함)와 수소 (H2)의 혼합 기체를 이용하고, 유량비는 WF6: H2가 40 sccm∼95 sccm : 180 sccm∼1000 sccm, 바람직하게는 WF6: H2가 1∼3 : 2∼6, 더욱 바람직하게는 약 1 : 3의 비율로 공급하여, 텅스텐 층의 두께를 10000Å이하로 형성한다.
이때, 콘택 매립을 위하여 두껍게 (bulk) 증착 할 경우 WF6의 유량비를 증가시키고, H2유량비를 감소시키면, 즉, H2/WF6의 유량비를 작게하면 스텝 커버리지는 향상된다 (도 4 참조).
또한, 상기 (d) 단계에서 상기 나이트러스 옥사이드 플라즈마 처리된 텅스텐 층에 대하여 연질 (buffing) 패드를 사용하여 CMP 공정을 실시한다 (도 2a 및 2b 참조).
상기 CMP 공정에서는 1차로 일반적인 텅스텐 CMP용 슬러리를 사용하여 실시하며, 2차로 금속 피니싱 (finishing)용 슬러리를 사용한다.
이때, 상기 금속 피니싱용 슬러리는 pH 1∼5의 산성 슬러리로서, 콜로이달 (colloidal) 또는 퓸드 (fumed) 형태의 실리카 슬러리를 사용한다.
또한, 상기 (e) 단계의 CMP 공정 후에는 세척 공정을 더 추가할 수 있다.
상기 세척 공정은 50 wt% 이하의 암모니아 수 (NH4OH) 세정액을 사용하는데, 바람직하게는 NH4OH : H2O가 1 : 10∼50, 더욱 바람직하게는 약 1 : 10∼30의 조성비로 포함된 것을 사용한다. 또한, 상기 세정액은 과산화수소 (H2O2)를 더 포함할 수 있는데, 이 들의 조성비는 바람직하게는 NH4OH : H2O2: H2O가 1 : 3∼10 : 15∼30, 더욱 바람직하게는 1: 3∼6 : 15∼25 인 것이 바람직하다.
상기 세정액의 조성비는 화학적 영향을 감소시켜서 텅스텐의 미량 한도 (grain boundary)를 통한 화학물질의 공격을 최소화 할 수 있을 정도의 양이다.
또한, 본 발명은 텅스텐을 이용하여 워드 라인을 형성할 때나, 거칠은 표면이 문제가 되는 다른 소자의 제조 공정 모두에 사용할 수 있다.
상기 방법에 따라, 도 3a에서 도시한 바와 같이 텅스텐을 이용하여 형성한 0.119um의 패턴에 대하여 화학적 기계적 연마 공정을 실시하면 도 3b와 같이 거칠음 현상이 개선된 균일한 패턴을 얻을 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 이온 플라즈마 처리 공정을 더포함하는 텅스텐 거칠음 개선 방법에 의하여, 후속 비트 라인 형성 시에 선폭 변동을 방지하여 에칭 후 선폭의 균일도 (uniformity)를 개선할 수 있을 뿐만 아니라, 텅스텐을 이용한 워드 (word) 라인 형성 공정 및 거친 표면이 문제가 되는 다른 소자 (device) 제조 공정에 모두 적용할 수 있다.
Claims (13)
- (a) 반도체 기판 상에 층간 절연막 형성 후 선택 식각하여 비트 라인 콘택 홀을 형성하는 단계;(b) 상기 비트라인 콘택홀이 매립되도록 전 표면에 텅스텐 층을 형성하는 단계; 및(c) 상기 형성된 텅스텐 층에 나이트러스 옥사이드 플라즈마 처리 공정을 실시하는 단계;(d) 상기 얻어진 구조의 전 표면에 CMP 공정을 실시하는 단계; 및(e) 상기 결과물에 대하여 세척 공정을 실시하여 텅스텐 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 (c) 단계의 나이트러스 옥사이드 (nitrous oxide; N2O) 플라즈마 처리 공정은 0.5∼2Kw로 1∼5초간 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 (b) 단계의 텅스텐 층은 CVD 방법, PVD 방법 및 이 들의 혼합 방법을이용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 3 항에 있어서,상기 CVD 방법을 적용하는 경우 소스 가스는 WF6: H2가 1∼3 : 2∼6의 유량비로 공급되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 (b) 단계의 텅스텐 층은 10000Å이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 (d) 단계의 CMP 공정은 연질 (buffing) 패드를 사용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 (d) 단계의 CMP 공정은 일반적인 텅스텐 CMP용 슬러리를 사용하는 1 단계; 및 금속 피니싱 (finishing)용 슬러리를 사용하는 2 단계로 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 8 항에 있어서,상기 금속 피니싱용 슬러리는 pH 1∼5의 산성 슬러리로서, 콜로이달 (colloidal) 또는 퓸드 (fumed) 형태의 슬러리인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 (e) 단계의 세척 공정은 50% 이하의 암모니아 수 (NH4OH) 세정액을 사용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 9 항에 있어서,상기 세정액은 NH4OH : H2O가 1 : 10∼50의 조성비로 이루어진 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 9 항에 있어서,상기 세정액은 과산화수소 (H2O2)를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 11 항에 있어서,상기 세정액은 NH4OH : H2O2: H2O가 1 : 3∼10 : 15∼30의 조성비로 이루어진 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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2001
- 2001-12-31 KR KR10-2001-0089199A patent/KR100442964B1/ko not_active IP Right Cessation
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