KR100370243B1 - Phase locked loop circuit including fast frequency lock control circuit and method for reducing frequency lock time thereof - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 19
- 230000004044 response Effects 0.000 claims description 15
- 238000001514 detection method Methods 0.000 claims description 6
- 238000007599 discharging Methods 0.000 claims description 2
- 230000001360 synchronised effect Effects 0.000 claims 1
- 230000008901 benefit Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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Abstract
주파수 락 시간을 감소시키며 또한 특성들을 개선시키는 위상동기 루프 회로 및 이의 주파수 락 시간 감소방법이 개시된다. 본 발명에 따른 위상동기 루프 회로는, 위상 검출기, 루프필터, 전압제어 발진기, 분주기를 구비하며 특히 고속 주파수 락 제어회로를 구비하는 것을 특징으로 한다. 고속 주파수 락 제어회로는 위상동기 루프 회로의 파우워 온(Power on) 초기에 위상 검출기와 루프필터 사이의 접속을 끊고 소정의 시간동안 정전류를 루프필터에 공급하거나 루프필터로부터 방출하고 이후 위상 검출기와 루프필터를 접속한다. 따라서 파우워 온 초기에 위상동기 루프가 개방(Open)된 상태에서 소정의 시간동안 정전류가 루프 필터에 공급되거나 루프필터로부터 방출되므로 주파수 락이 빨리 이루어지는 장점이 있다. 또한 일단 주파수가 락된 후에는 폐쇄 루프 상태에서 위상 검출기 내의 전하펌프를 통해 흐르는 전류를 줄임으로써 즉 루프 대역폭을 줄임으로써 위상 노이즈(Phase Noise) 및 기준자극(Reference Spur)을 줄일 수 있는 장점이 있다.A phase locked loop circuit and a method of reducing the frequency lock time thereof are disclosed that reduce the frequency lock time and also improve the characteristics. The phase locked loop circuit according to the present invention is characterized by having a phase detector, a loop filter, a voltage controlled oscillator, and a divider, in particular a fast frequency lock control circuit. The fast frequency lock control circuit breaks the connection between the phase detector and the loop filter at the initial power on of the phase locked loop circuit and supplies constant current to the loop filter or discharges it from the loop filter for a predetermined period of time. Connect the loop filter. Therefore, since the constant current is supplied to the loop filter or is discharged from the loop filter for a predetermined time in the state in which the phase-locked loop is opened at the initial stage of power-on, there is an advantage that the frequency lock is performed quickly. In addition, once the frequency is locked, phase noise and reference spur may be reduced by reducing the current flowing through the charge pump in the phase detector in the closed loop state, that is, reducing the loop bandwidth.
Description
본 발명은 위상동기 루프(Phase Locked Loop) 회로에 관한 것으로, 특히 주파수 락 시간을 감소시키며 또한 특성들을 개선시키는 위상동기 루프 회로 및 이의 주파수 락 시간 감소방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase locked loop circuit, and more particularly, to a phase locked loop circuit and a method of reducing the frequency lock time for reducing frequency lock time and improving characteristics.
위상동기 루프 회로는 기준클럭 신호와 전압제어 발진기(Voltage Controlled Oscillator, VCO)로부터 피드백되는 신호의 위상을 비교하여 그 위상을 동기시키는 회로로서 통신 시스템등 다양한 응용에 사용된다. 일반적인 종래의 위상동기 루프 회로는 도 1에 도시된 바와 같이, 기준클럭 신호(fr)와 피드백클럭 신호(fv)의 위상을 비교하여 위상차를 검출하는 위상 검출기(11), 루프필터(Loop Filter)(13), 출력클럭 신호(fo)를 발생하며 루프필터(13)의 출력전압(Vc)에 응답하여 출력클럭 신호(fo)의 주파수를 가변시키는 전압제어 발진기(Voltage Controlled Oscillator, VCO)(15), 및 소정의 분주율(N)로 출력클럭 신호(fo)를 분주하여 분주된 클럭 신호를 피드백클럭 신호(fv)로서 제공하는 분주기(Divider)(17)를 포함하여 구성된다.The phase locked loop circuit compares the phase of a reference clock signal and a signal fed back from a voltage controlled oscillator (VCO) and synchronizes the phase thereof, and is used in various applications such as a communication system. A conventional conventional phase-locked loop circuit, as shown in FIG. 1, compares the phase of the reference clock signal fr and the feedback clock signal fv to detect a phase difference 11 and a loop filter. 13, a voltage controlled oscillator (VCO) generating an output clock signal fo and varying the frequency of the output clock signal fo in response to the output voltage Vc of the loop filter 13. And a divider 17 for dividing the output clock signal fo at a predetermined division ratio N to provide a divided clock signal as the feedback clock signal fv.
한편 도 1에 도시된 종래의 위상동기 루프 회로에서 주파수 락 시간(Frequency Lock Time)을 줄이기 위해 일반적으로 사용되는 방법은 루프 파라미터 값들의 일부를 조절하여 루프 대역폭(Bandwidth)을 가변시키는 방법이다. 그런데 이러한 방법은 주파수 락 시간을 충분히 줄일 수 없는 단점이 있으며 따라서 주파수 락 시간을 더 줄일 수 있는 방법이 요구된다.Meanwhile, in the conventional phase-locked loop circuit illustrated in FIG. 1, a method generally used to reduce the frequency lock time is a method of varying loop bandwidth by adjusting a part of loop parameter values. However, this method has a disadvantage in that the frequency lock time cannot be sufficiently reduced, and thus a method for further reducing the frequency lock time is required.
따라서 본 발명이 이루고자하는 기술적 과제는, 주파수 락 시간을 감소시키며 또한 특성들을 개선하는 위상동기 루프 회로를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a phase locked loop circuit which reduces frequency lock time and improves characteristics.
본 발명이 이루고자하는 다른 기술적 과제는, 위상동기 루프 회로의 주파수 락 시간을 감소시키는 방법을 제공하는 데 있다.Another object of the present invention is to provide a method for reducing the frequency lock time of a phase locked loop circuit.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.
도 1은 종래의 위상동기 루프 회로의 블락도이다.1 is a block diagram of a conventional phase locked loop circuit.
도 2는 본 발명의 바람직한 실시예에따른 위상동기 루프 회로의 블락도이다.2 is a block diagram of a phase locked loop circuit according to a preferred embodiment of the present invention.
도 3 및 도 4는 도 2에 도시된 고속 주파수 락 제어회로의 제1실시예를 나타내는 회로도이다.3 and 4 are circuit diagrams showing a first embodiment of the fast frequency lock control circuit shown in FIG.
도 5 및 도 6은 도 2에 도시된 고속 주파수 락 제어회로의 제2실시예를 나타내는 회로도이다.5 and 6 are circuit diagrams showing a second embodiment of the fast frequency lock control circuit shown in FIG.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 위상동기 루프 회로는, 위상 검출기, 루프필터, 전압제어 발진기, 분주기를 구비하며 특히 고속 주파수 락 제어회로(Fast Frequency Lock Control Circuit)를 구비하는 것을 특징으로 한다.The phase locked loop circuit according to the present invention for achieving the above technical problem has a phase detector, a loop filter, a voltage controlled oscillator, a divider, and in particular, a fast frequency lock control circuit. It is done.
상기 위상 검출기는 기준클럭 신호와 피드백클럭 신호의 위상을 비교하여 위상차를 검출한다. 상기 고속 주파수 락 제어회로는 상기 위상동기 루프 회로의 파우워 온(Power on) 초기에 상기 위상 검출기와 상기 루프필터 사이의 접속을 끊고 소정의 시간동안 정전류를 상기 루프필터에 공급하거나 상기 루프필터로부터 방출하고 이후 상기 위상 검출기와 상기 루프필터를 접속한다. 상기 전압제어 발진기는 출력클럭 신호를 발생하며 상기 루프필터의 출력전압에 응답하여 상기 출력클럭 신호의 주파수를 가변시킨다. 상기 분주기는 소정의 분주율로 상기 출력클럭 신호를 분주하여 분주된 클럭 신호를 상기 피드백클럭 신호로서 제공한다.The phase detector detects a phase difference by comparing a phase of a reference clock signal and a feedback clock signal. The fast frequency lock control circuit disconnects the connection between the phase detector and the loop filter at the initial power on of the phase locked loop circuit and supplies a constant current to the loop filter for a predetermined time or from the loop filter. And then connect the phase detector and the loop filter. The voltage controlled oscillator generates an output clock signal and varies the frequency of the output clock signal in response to the output voltage of the loop filter. The divider divides the output clock signal at a predetermined division rate to provide a divided clock signal as the feedback clock signal.
바람직한 일실시예에 따르면, 상기 고속 주파수 락 제어회로는, 제1기준전압에 일단이 접속되는 정전류원, 상기 정전류원의 타단과 상기 루프필터 사이에 접속되는 제1스위치, 상기 위상검출기와 상기 루프필터 사이에 접속되는 제2스위치, 및 입력 데이터 및 제어클럭 신호에 응답하여, 상기 소정의 시간동안에는 상기 제1스위치를 온시키고 상기 제2스위치를 오프시키며 상기 소정의 시간 후에는 상기 제1스위치를 오프시키고 상기 제2스위치를 온시키는 제어회로를 구비한다.According to a preferred embodiment, the fast frequency lock control circuit includes a constant current source having one end connected to a first reference voltage, a first switch connected between the other end of the constant current source and the loop filter, the phase detector and the loop. A second switch connected between filters, and in response to input data and a control clock signal, the first switch is turned on and the second switch is turned off during the predetermined time and the first switch is turned off after the predetermined time. And a control circuit for turning off and turning on the second switch.
상기 입력 데이터는 상기 분주기의 분주율과 동일한 데이터인 것이 바람직하고, 상기 제어클럭 신호는 상기 기준클럭 신호와 동일한 신호인 것이 바람직하다. 또한 상기 제어회로는 상기 위상동기 루프 회로내에 구비되는 락 검출 카운터를 이용하여 구현되는 것이 바람직하고, 상기 정전류원은 상기 위상 검출기내에 구비되는 전하펌프를 이용하여 구현되는 것이 바람직하다.Preferably, the input data is the same data as the frequency division ratio of the frequency divider, and the control clock signal is the same signal as the reference clock signal. In addition, the control circuit is preferably implemented using a lock detection counter provided in the phase locked loop circuit, the constant current source is preferably implemented using a charge pump provided in the phase detector.
바람직한 다른 실시예에 따르면, 상기 고속 주파수 락 제어회로는, 제1기준전압에 일단이 연결되는 제1정전류원, 상기 제1정전류원의 타단과 상기 루프필터 사이에 접속되는 제1스위치, 상기 위상검출기와 상기 루프필터 사이에 접속되는 제2스위치, 제2기준전압에 일단이 연결되는 제2정전류원, 상기 제2정전류원의 타단과 상기 루프필터 사이에 접속되는 제3스위치, 상기 루프필터와 상기 전압제어 발진기 사이에 접속되는 제4스위치, 및 입력 데이터 및 제어클럭 신호에 응답하여, 소정의 시간 동안에 상기 제1스위치 및 상기 제3스위치중 어느 하나를 온시키고 상기 제2스위치 및 상기 제4스위치를 오프시키며 상기 소정의 시간 후에는 상기 제1스위치 및 상기 제3스위치를 오프시키고 상기 제2스위치 및 상기 제4스위치를 온시키는 제어회로를 구비한다.According to another preferred embodiment, the fast frequency lock control circuit comprises: a first constant current source having one end connected to a first reference voltage, a first switch connected between the other end of the first constant current source and the loop filter, the phase A second switch connected between a detector and the loop filter, a second constant current source having one end connected to a second reference voltage, a third switch connected between the other end of the second constant current source and the loop filter, and the loop filter; A fourth switch connected between the voltage controlled oscillator, and in response to input data and a control clock signal, one of the first switch and the third switch is turned on for a predetermined time and the second switch and the fourth switch are turned on. And a control circuit for turning off the switch and turning off the first switch and the third switch after the predetermined time and turning on the second switch and the fourth switch.
상기 입력 데이터는 상기 분주기의 분주율과 동일한 데이터인 것이 바람직하고, 상기 제어클럭 신호는 상기 기준클럭 신호와 동일한 신호인 것이 바람직하다. 또한 상기 제어회로는 상기 위상동기 루프 회로내에 구비되는 락 검출 카운터를 이용하여 구현되는 것이 바람직하고, 상기 제1 및 제2정전류원은 상기 위상 검출기내에 구비되는 전하펌프를 이용하여 구현되는 것이 바람직하다.Preferably, the input data is the same data as the frequency division ratio of the frequency divider, and the control clock signal is the same signal as the reference clock signal. In addition, the control circuit is preferably implemented using a lock detection counter provided in the phase locked loop circuit, and the first and second constant current sources are preferably implemented using a charge pump provided in the phase detector. .
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 위상동기 루프 회로의 주파수 락 시간 감소 방법은, 기준클럭 신호와 피드백클럭 신호의 위상을 비교하여 위상차를 검출하는 위상 검출기, 루프필터, 출력클럭 신호를 발생하며 상기루프필터의 출력전압에 응답하여 상기 출력클럭 신호의 주파수를 가변시키는 전압제어 발진기, 및 소정의 분주율로 상기 출력클럭 신호를 분주하여 분주된 클럭 신호를 상기 피드백클럭 신호로서 제공하는 분주기를 구비하는 위상동기 루프 회로의 주파수 락 시간 감소 방법에 있어서, 상기 위상동기 루프 회로의 파우워 온 초기에 상기 위상 검출기와 상기 루프필터 사이의 접속을 끊고 소정의 시간동안 정전류를 상기 루프필터에 공급하거나 상기 루프필터로부터 방출하는 단계; 및 상기 소정의 시간 후에 상기 위상 검출기와 상기 루프필터를 접속하는 단계를 구비하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of reducing a frequency lock time of a phase locked loop circuit, the phase detector detecting a phase difference by comparing a phase of a reference clock signal and a feedback clock signal, a loop filter, and an output clock signal. A voltage controlled oscillator which generates and varies the frequency of the output clock signal in response to the output voltage of the loop filter, and divides the output clock signal at a predetermined division ratio to provide a divided clock signal as the feedback clock signal. A method of reducing a frequency lock time of a phase locked loop circuit having a period, the method comprising: disconnecting a connection between the phase detector and the loop filter at an initial stage of power-on of the phase locked loop circuit and applying a constant current to the loop filter for a predetermined time. Supplying or discharging from the loop filter; And connecting the phase detector and the loop filter after the predetermined time.
바람직한 실시예에 따르면, 상기 정전류를 상기 루프필터에 공급하는 단계는, 상기 정전류를 발생하는 단계; 및 입력 데이터 및 제어클럭 신호에 응답하여, 상기 소정의 시간동안에 상기 정전류의 패쓰와 상기 루프필터 사이의 접속을 연결하고 상기 위상검출기와 상기 루프필터 사이의 접속을 끊는 단계를 구비한다.According to a preferred embodiment, supplying the constant current to the loop filter includes: generating the constant current; And in response to an input data and a control clock signal, connecting a connection between said constant current path and said loop filter during said predetermined time and disconnecting a connection between said phase detector and said loop filter.
상기 입력 데이터는 상기 분주기의 분주율과 동일한 데이터인 것이 바람직하고, 상기 제어클럭 신호는 상기 기준클럭 신호와 동일한 신호인 것이 바람직하다.Preferably, the input data is the same data as the frequency division ratio of the frequency divider, and the control clock signal is the same signal as the reference clock signal.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings illustrating preferred embodiments of the present invention and the contents described in the accompanying drawings.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.
도 2는 본 발명의 바람직한 실시예에 따른 위상동기 루프 회로의 블락도이다.2 is a block diagram of a phase locked loop circuit according to a preferred embodiment of the present invention.
도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 위상동기 루프 회로는, 위상 검출기(21), 루프필터(25), 전압제어 발진기(27), 및 분주기(29)를 구비하며 특히 주파수 락 시간을 줄이기 위해 고속 주파수 락 제어회로(Fast Frequency Lock Control Circuit, FFLC)(23)를 구비한다.2, a phase locked loop circuit according to a preferred embodiment of the present invention comprises a phase detector 21, a loop filter 25, a voltage controlled oscillator 27, and a divider 29, in particular a frequency. A fast frequency lock control circuit (FFLC) 23 is provided to reduce the lock time.
위상 검출기(21)는 기준클럭 신호(fr)와 피드백클럭 신호(fv)의 위상을 비교하여 위상차를 검출한다. 고속 주파수 락 제어회로(23)는 위상동기 루프 회로의 파우워 온(Power on) 초기에 위상 검출기(21)와 루프필터(25) 사이의 접속을 끊고 소정의 시간(△t) 동안 정전류를 루프필터(25)에 공급하고, 이후 위상 검출기(21)와 루프필터(25)를 접속한다. 다시말해 고속 주파수 락 제어회로(23)는, 입력 데이터(DATA)와 시스템 파라미터들을 이용하여 계산된 소정의 시간(△t) 동안 정전류(I)를 루프필터(25)에 흘려주어, 출력클럭 신호(fo)의 원하는 목표 주파수를 얻기 위해 전압제어 발진기(27)가 필요로 하는 제어전압(Vc)을 강제로 만든다.The phase detector 21 detects the phase difference by comparing the phase of the reference clock signal fr and the feedback clock signal fv. The fast frequency lock control circuit 23 disconnects the connection between the phase detector 21 and the loop filter 25 at the initial power on of the phase locked loop circuit and loops the constant current for a predetermined time Δt. After supplying to the filter 25, the phase detector 21 and the loop filter 25 are connected. In other words, the fast frequency lock control circuit 23 flows the constant current I through the loop filter 25 for a predetermined time? T calculated using the input data DATA and the system parameters, thereby outputting the output clock signal. The control voltage Vc required by the voltage controlled oscillator 27 is forced to obtain a desired target frequency of (fo).
전압제어 발진기(27)는 출력클럭 신호(fo)를 발생하며 루프필터(25)의 출력전압, 즉 제어전압(Vc)에 응답하여 출력클럭 신호(fo)의 주파수를 가변시킨다. 분주기(29)는 소정의 분주율(N)로 출력클럭 신호(fo)를 분주하여 분주된 클럭 신호를 피드백클럭 신호(fv)로서 제공한다.The voltage controlled oscillator 27 generates an output clock signal fo and varies the frequency of the output clock signal fo in response to the output voltage of the loop filter 25, that is, the control voltage Vc. The divider 29 divides the output clock signal fo at a predetermined division ratio N to provide a divided clock signal as the feedback clock signal fv.
도 3 및 도 4는 도 2에 도시된 고속 주파수 락 제어회로의 제1실시예를 나타내는 회로도이다. 도 3은 루프필터가 1차 루프필터(First Order Loop Filter)(25A)인 경우를 나타내고 도 4는 루프필터가 2차 루프필터(Second Order Loop Filter)(25B)인 경우를 나타낸다.3 and 4 are circuit diagrams showing a first embodiment of the fast frequency lock control circuit shown in FIG. 3 illustrates a case where the loop filter is a first order loop filter 25A, and FIG. 4 illustrates a case where the loop filter is a second order loop filter 25B.
도 3 및 도 4를 참조하면, 제1실시예에 따른 고속 주파수 락 제어회로(23A)는, 전원전압(VCC)에 일단이 접속되는 정전류원(I), 정전류원(I)의 타단과 루프필터(25A,25B) 사이에 접속되는 제1스위치(sw1), 위상검출기(21)와 루프필터(25A,25B) 사이에 접속되는 제2스위치(sw2), 및 제어회로(231)를 구비한다.3 and 4, the fast frequency lock control circuit 23A according to the first embodiment includes a loop and the other end of the constant current source I and the constant current source I having one end connected to the power supply voltage VCC. A first switch sw1 connected between the filters 25A and 25B, a second switch sw2 connected between the phase detector 21 and the loop filters 25A and 25B, and a control circuit 231. .
제어회로(231)는 입력 데이터(DATA) 및 제어클럭 신호(CLK)에 응답하여, 소정의 시간(△t) 동안에 제1스위치(sw1)를 온시키고 제2스위치(sw2)를 오프시킨다. 이에 따라 소정의 시간(△t) 동안 전류가 루프필터(25A,25B)로 공급된다. 또한 제어회로(231)는 소정의 시간(△t) 후에는 제1스위치(sw1)를 오프시키고 제2스위치(sw2)를 온시킨다.The control circuit 231 turns on the first switch sw1 and turns off the second switch sw2 for a predetermined time DELTA t in response to the input data DATA and the control clock signal CLK. Accordingly, current is supplied to the loop filters 25A and 25B for a predetermined time DELTA t. In addition, the control circuit 231 turns off the first switch sw1 and turns on the second switch sw2 after a predetermined time? T.
여기에서 입력 데이터(DATA)는 도 2에 도시된 분주기(29)의 분주율(N)과 동일한 데이터인 것이 바람직하고, 제어클럭 신호(CLK)는 도 2에 도시된 기준클럭 신호(fr)와 동일한 신호인 것이 바람직하다. 그러나 입력 데이터(DATA)로서 외부에서 인가되는 임의의 데이터가 사용될 수 있으며 또한 제어클럭 신호(CLK)로서 다른 임의의 클럭신호가 사용될 수 있다.In this case, the input data DATA is preferably the same data as the frequency division ratio N of the frequency divider 29 shown in FIG. 2, and the control clock signal CLK is the reference clock signal fr shown in FIG. 2. It is preferable that it is the same signal as. However, any data applied externally may be used as the input data DATA, and another arbitrary clock signal may be used as the control clock signal CLK.
한편 제어회로(231)는 위상동기 루프 회로내에 구비되는 락 검출 카운터를 이용하여 구현될 수 있고 정전류원(I)은 위상 검출기(21) 내에 구비되는 전하펌프를 이용하여 구현될 수 있다.Meanwhile, the control circuit 231 may be implemented using a lock detection counter provided in the phase locked loop circuit, and the constant current source I may be implemented using a charge pump provided in the phase detector 21.
이하 도 2 내지 도 4를 참조하여 본 발명에 따른 위상동기 루프 회로의 주파수 락 시간을 감소시키는 방법을 상세히 설명한다. 위상동기 루프 형태의 주파수 합성기에서는 출력클럭 신호의 주파수(fo)는 다음 수학식(1)에 의해 구해진다.Hereinafter, a method of reducing the frequency lock time of the phase locked loop circuit according to the present invention will be described in detail with reference to FIGS. 2 to 4. In the phase synthesizer loop type frequency synthesizer, the frequency fo of the output clock signal is obtained by the following equation (1).
여기에서 자연수 N은 입력 데이터(DATA)에 의해 결정되는 값이고 fr은 기준클럭 신호의 주파수이다. 또한 전압제어 발진기(27)의 입출력 관계식은 다음 수학식(2)와 같이 표현된다.Here, the natural number N is a value determined by the input data DATA and fr is the frequency of the reference clock signal. In addition, the input-output relational expression of the voltage controlled oscillator 27 is expressed by the following equation (2).
여기에서 Kv는 전압제어 발진기(27)의 이득(Gain)을 나타내고 Vc는 루프필터(25)의 출력전압, 즉 제어전압(Vc)을 나타낸다.Here Kv represents the gain of the voltage controlled oscillator 27 and Vc represents the output voltage of the loop filter 25, that is, the control voltage Vc.
수학식(2)에서 알 수 있듯이, Kv는 전압제어 발진기(27)에 의해 고유하게 결정되는 값이므로 원하는 주파수(fo)를 얻기 위해서는 이에 필요한 제어전압(Vc)이 전압제어 발진기(27)에 입력되어야 한다.As can be seen from Equation (2), Kv is a value uniquely determined by the voltage controlled oscillator 27, so that a control voltage Vc necessary for this to obtain a desired frequency fo is input to the voltage controlled oscillator 27. Should be.
종래의 위상동기 루프 회로에서는 위상동기 루프가 폐쇄(Close)된 상태에서 네거티브 피드백 동작에 의해 제어전압(Vc)이 결정된다. 반면에 본 발명에 따른 위상동기 루프 회로에서는, 파우워 온 초기에 고속 주파수 락 제어회로(23)가 위상동기 루프를 개방(Open) 루프로 만들고 이 상태에서 원하는 주파수(fo)를 얻기 위해 필요한 제어전압(Vc)을 발생시키기 위해 소정의 시간(△t) 동안 정전류(I)를 루프필터(25)에 흘려주게 된다.In the conventional phase-locked loop circuit, the control voltage Vc is determined by a negative feedback operation in a state where the phase-locked loop is closed. On the other hand, in the phase-locked loop circuit according to the present invention, the control necessary for the high-speed frequency lock control circuit 23 to make the phase-locked loop an open loop at the initial power-on and to obtain a desired frequency fo in this state In order to generate the voltage Vc, the constant current I is passed through the loop filter 25 for a predetermined time DELTA t.
도 3에서와 같이 루프필터가 1차 루프필터(25A)로 구성되는 경우 정전류(I)가 루프필터(25A)로 시간(△t) 동안 흐를 때 커패시터(C) 양단의 전압변화(△Vc)는 다음 수학식(3)으로 표현될 수 있다.As shown in FIG. 3, when the loop filter is configured as the primary loop filter 25A, when the constant current I flows to the loop filter 25A for a time Δt, the voltage change ΔVc across the capacitor C is shown. Can be expressed by the following equation (3).
여기에서 Vc1은 제어전압(Vc)의 초기상태 값을 나타내고 Vc2는 제어전압(Vc)의 나중상태 값을 나타낸다. Q는 정전류(I)에 의해 시간(△t) 동안 커패시터(C)에 저장되는 전하량을 나타낸다. 따라서 시간(△t)은 수학식(1) 내지 수학식(3)에 의해서 다음 수학식(4)와 같이 구해진다.Here, Vc1 represents an initial state value of the control voltage Vc and Vc2 represents a later state value of the control voltage Vc. Q represents the amount of charge stored in the capacitor C during the time Δt by the constant current I. Therefore, time (DELTA) t is calculated | required as following Formula (4) by Formula (1)-(3).
식(4)에서 알 수 있듯이 시간(△t)은 파리미터들(C,fr,Kv,I)이 정해지면 N에 의해 계산된다. N은 입력 데이터(DATA)에 의해 결정되는 값으로서 분주기(29)의 분주율(N)과 동일한 것이 바람직하다.As can be seen from Eq. (4), the time DELTA t is calculated by N when the parameters C, fr, Kv and I are determined. N is a value determined by the input data DATA and preferably equal to the frequency division ratio N of the frequency divider 29.
좀더 설명하면 본 발명에서는 고속 주파수 락 제어회로(23)의 제어회로(231)가 N에 해당하는 입력 데이터(DATA)와 제어클럭 신호(CLK)를 수신하여 시간(△t) 동안에 제1스위치(sw1)를 온시키고 제2스위치(sw2)를 오프시킨다. 이에 따라 위상검출기(21)와 루프필터(25) 사이의 연결이 끊어져 위상동기 루프가 개방(Open)되고 이 상태에서 시간(△t) 동안 정전류(I)가 루프필터(25)에 공급된다. 따라서 원하는주파수(fo)를 얻기 위해 필요한 제어전압(Vc)이 생성되어 전압제어 발진기(27)에 제공된다.In more detail, in the present invention, the control circuit 231 of the fast frequency lock control circuit 23 receives the input data DATA and the control clock signal CLK corresponding to N, and receives the first switch during the time? T. sw1) is turned on and the second switch sw2 is turned off. As a result, the connection between the phase detector 21 and the loop filter 25 is broken so that the phase locked loop is opened and in this state, the constant current I is supplied to the loop filter 25 for a time? T. Therefore, the control voltage Vc necessary to obtain the desired frequency fo is generated and provided to the voltage controlled oscillator 27.
시간(△t) 후에는 제어회로(231)는 제1스위치(sw1)를 오프시키고 제2스위치(sw2)를 온시키며, 이에 따라 위상검출기(21)와 루프필터(25) 사이의 연결이 다시 연결되어 위상동기 루프가 폐쇄(Close)되고 정상상태가 된다.After the time? T, the control circuit 231 turns off the first switch sw1 and turns on the second switch sw2, so that the connection between the phase detector 21 and the loop filter 25 is again Connected, the phase-lock loop is closed and returns to normal.
한편 도 4에서와 같이 루프필터가 2차 루프필터(25B)로 구성되는 경우 시간(△t)은 다음 수학식(4)와 같이 유도되며 여기에서 상세한 유도과정은 생략된다.On the other hand, when the loop filter is composed of a secondary loop filter 25B as shown in FIG. 4, the time Δt is derived as shown in Equation 4 below, and a detailed derivation process is omitted.
이상에서 설명한 바와 같이 본 발명에 따른 위상동기 루프 회로에서는 파우워 온 초기에 위상동기 루프가 개방(Open)된 상태에서 소정의 시간(△t) 동안 정전류(I)가 루프 필터(25)에 공급되므로 주파수 락이 빨리 이루어지는 장점이 있다. 또한 정전류(I)는 개방 루프 상태에서 주파수 락만을 위한 전류이므로 루프 안정도(Loop Stability)에 관계없이 정전류(I)를 크게 함으로써 주파수 락을 보다 빠르게 할 수 있다.As described above, in the phase-locked loop circuit according to the present invention, the constant current I is supplied to the loop filter 25 for a predetermined time (Δt) with the phase-locked loop open at the initial stage of power-on. Therefore, there is an advantage that the frequency lock is made faster. In addition, since the constant current I is a current for the frequency lock only in the open loop state, the frequency lock can be made faster by increasing the constant current I regardless of the loop stability.
또한 본 발명에 따른 위상동기 루프 회로에서는 일단 주파수가 락된 후에는 폐쇄 루프 상태에서 위상 검출기(21) 내의 전하펌프를 통해 흐르는 전류를 줄임으로써 즉 루프 대역폭을 줄임으로써 위상 노이즈(Phase Noise) 및 기준자극(Reference Spur)을 줄일 수 있는 장점이 있다.In addition, in the phase-locked loop circuit according to the present invention, once the frequency is locked, phase noise and reference stimulus are reduced by reducing the current flowing through the charge pump in the phase detector 21 in the closed loop state, that is, reducing the loop bandwidth. (Reference Spur) can be reduced.
도 5 및 도 6은 도 2에 도시된 고속 주파수 락 제어회로의 제2실시예를 나타내는 회로도이다. 도 5는 루프필터가 1차 루프필터(First Order Loop Filter)(25A)인 경우를 나타내고 도 4는 루프필터가 2차 루프필터(Second Order Loop Filter)(25B)인 경우를 나타낸다.5 and 6 are circuit diagrams showing a second embodiment of the fast frequency lock control circuit shown in FIG. 5 illustrates a case where the loop filter is a first order loop filter 25A, and FIG. 4 illustrates a case where the loop filter is a second order loop filter 25B.
도 5 및 도 6을 참조하면, 제2실시예에 따른 고속 주파수 락 제어회로(23B)는, 전원전압(VCC)에 일단이 연결되는 제1정전류원(I1), 제1정전류원(I1)의 타단과 루프필터(25A,25B) 사이에 접속되는 제1스위치(sw1a), 위상검출기(21)와 루프필터(25A,25B) 사이에 접속되는 제2스위치(sw2a), 접지전압(VSS)에 일단이 연결되는 제2정전류원(I2), 제2정전류원(I2)의 타단과 루프필터(25A,25B) 사이에 접속되는 제3스위치(sw1b), 및 제어회로(231A)를 구비한다. 루프필터(25A,25B)와 전압제어 발진기(27) 사이에는 제4스위치(sw2b)가 접속된다.5 and 6, the fast frequency lock control circuit 23B according to the second embodiment includes a first constant current source I1 and a first constant current source I1 having one end connected to a power supply voltage VCC. A first switch sw1a connected between the other end of the loop filter and the loop filters 25A and 25B, a second switch sw2a connected between the phase detector 21 and the loop filters 25A and 25B, and a ground voltage VSS. And a third switch sw1b connected between the other end of the second constant current source I2 and the loop filters 25A and 25B, and a control circuit 231A. . A fourth switch sw2b is connected between the loop filters 25A and 25B and the voltage controlled oscillator 27.
제어회로(231A)는 제어전압(Vc)의 나중상태 값(Vc2)이 제어전압(Vc)의 초기상태 값(Vc1)보다 큰 경우에는 제어전압(Vc)을 높이기 위해서, 입력 데이터(DATA) 및 제어클럭 신호(CLK)에 응답하여, 소정의 시간(△t) 동안에 제1스위치(sw1a)를 온시키고 제3스위치(sw1b)를 오프시키며 또한 제2스위치(sw2a) 및 제4스위치(sw2b)를 오프시킨다. 이에 따라 소정의 시간(△t) 동안 전류가 루프필터(25A,25B)로 공급된다.The control circuit 231A is configured to input data DATA and to increase the control voltage Vc when the later state value Vc2 of the control voltage Vc is greater than the initial state value Vc1 of the control voltage Vc. In response to the control clock signal CLK, the first switch sw1a is turned on, the third switch sw1b is turned off, and the second switch sw2a and the fourth switch sw2b are turned on for a predetermined time? T. Off. Accordingly, current is supplied to the loop filters 25A and 25B for a predetermined time DELTA t.
또한 제어회로(231A)는 제어전압(Vc)의 나중상태 값(Vc2)이 제어전압(Vc)의 초기상태 값(Vc1)보다 작은 경우에는 제어전압(Vc)을 낮추기 위해서, 입력 데이터(DATA) 및 제어클럭 신호(CLK)에 응답하여, 소정의 시간(△t) 동안에 제1스위치(sw1a)를 오프시키고 제3스위치(sw1b)를 온시키며 또한 제2스위치(sw2a) 및제4스위치(sw2b)를 오프시킨다. 이에 따라 소정의 시간(△t) 동안 전류가 루프필터(25A,25B)로부터 방출된다.In addition, the control circuit 231A inputs the data DATA to lower the control voltage Vc when the later state value Vc2 of the control voltage Vc is smaller than the initial state value Vc1 of the control voltage Vc. And in response to the control clock signal CLK, the first switch sw1a is turned off and the third switch sw1b is turned on for a predetermined time? T, and the second switch sw2a and the fourth switch sw2b are turned on. Off. As a result, current is discharged from the loop filters 25A and 25B for a predetermined time DELTA t.
소정의 시간(△t) 후에는 제어회로(231A)는 제1스위치(sw1a) 및 제3스위치(sw1b)를 오프시키고 제2스위치(sw2a) 및 제4스위치(sw2b)를 온시킨다.After the predetermined time [Delta] t, the control circuit 231A turns off the first switch sw1a and the third switch sw1b and turns on the second switch sw2a and the fourth switch sw2b.
여기에서 소정의 시간(△t) 동안에 즉 고속 주파수 락 제어회로(23B)의 동작기간 동안에 제2스위치(sw2a) 및 제4스위치(sw2b)를 오프시키는 이유는 그 기간동안에 고속 주파수 락 제어회로(23B) 및 루프필터(25A,25B) 이외의 위상검출기(21), 전압제어 발진기(27), 및 분주기(29)가 동작되지 않도록 하여 전력소모를 줄이기 위해서이다.The reason why the second switch sw2a and the fourth switch sw2b are turned off for a predetermined time DELTA t, that is, during the operation period of the fast frequency lock control circuit 23B, is because This is to reduce power consumption by preventing the phase detector 21, the voltage controlled oscillator 27, and the divider 29 from being operated other than the 23B) and the loop filters 25A and 25B.
이상에서 설명한 바와 같이 제2실시예에 따른 고속 주파수 락 제어회로(23B)는, 제어전압(Vc)의 나중상태 값(Vc2)이 제어전압(Vc)의 초기상태 값(Vc1)보다 큰 경우뿐만 아니라 제어전압(Vc)의 나중상태 값(Vc2)이 제어전압(Vc)의 초기상태 값(Vc1)보다 작은 경우에도 적용 가능한 장점이 있다.As described above, the high-speed frequency lock control circuit 23B according to the second embodiment of the present invention has only the case where the later state value Vc2 of the control voltage Vc is larger than the initial state value Vc1 of the control voltage Vc. In addition, there is an advantage that can be applied even when the later state value Vc2 of the control voltage Vc is smaller than the initial state value Vc1 of the control voltage Vc.
한편 입력 데이터(DATA)는 제1실시예에서와 마찬가지로 도 2에 도시된 분주기(29)의 분주율(N)과 동일한 데이터인 것이 바람직하고, 제어클럭 신호(CLK)는 도 2에 도시된 기준클럭 신호(fr)와 동일한 신호인 것이 바람직하다. 그러나 입력 데이터(DATA)로서 외부에서 인가되는 임의의 데이터가 사용될 수 있으며 또한 제어클럭 신호(CLK)로서 다른 임의의 클럭신호가 사용될 수 있다.On the other hand, the input data DATA is preferably the same data as the frequency division ratio N of the frequency divider 29 shown in FIG. 2 as in the first embodiment, and the control clock signal CLK is shown in FIG. It is preferable that it is the same signal as the reference clock signal fr. However, any data applied externally may be used as the input data DATA, and another arbitrary clock signal may be used as the control clock signal CLK.
또한 제어회로(231A)는 위상동기 루프 회로내에 구비되는 락 검출 카운터를 이용하여 구현될 수 있고 제1정전류원(I1) 및 제2정전류원(I2)은 위상 검출기(21)내에 구비되는 전하펌프를 이용하여 구현될 수 있다.In addition, the control circuit 231A may be implemented using a lock detection counter provided in the phase locked loop circuit, and the first constant current source I1 and the second constant current source I2 may be provided in the phase detector 21. It can be implemented using.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiment has been disclosed in the drawings and specification above. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 바와 같이 본 발명에 따른 위상동기 루프 회로는 고속 주파수 락 제어회로를 구비함으로써 주파수 락 시간을 감소시키며 또한 특성들을 개선시키는 장점이 있다.As described above, the phase-locked loop circuit according to the present invention has the advantage of reducing the frequency lock time and improving the characteristics by providing the fast frequency lock control circuit.
Claims (15)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/034,891 US6512403B2 (en) | 2001-02-14 | 2001-12-20 | Phase-locked loop for reducing frequency lock time |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010007273 | 2001-02-14 | ||
KR20010007273 | 2001-02-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020066925A KR20020066925A (en) | 2002-08-21 |
KR100370243B1 true KR100370243B1 (en) | 2003-02-05 |
Family
ID=27694338
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2001-0030526A KR100370243B1 (en) | 2001-02-14 | 2001-05-31 | Phase locked loop circuit including fast frequency lock control circuit and method for reducing frequency lock time thereof |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100370243B1 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100920828B1 (en) * | 2007-02-09 | 2009-10-08 | 주식회사 하이닉스반도체 | Synchronization Circuit |
US7928785B2 (en) | 2007-11-07 | 2011-04-19 | Samsung Electronics Co., Ltd. | Loop filter, phase-locked loop, and method of operating the loop filter |
US10311010B2 (en) | 2011-10-05 | 2019-06-04 | Analog Devices, Inc. | Two-wire communication systems and applications |
US10649948B2 (en) | 2011-10-05 | 2020-05-12 | Analog Devices, Inc. | Two-wire communication systems and applications |
US9197226B2 (en) * | 2013-07-08 | 2015-11-24 | Analog Devices, Inc. | Digital phase detector |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02290332A (en) * | 1989-02-17 | 1990-11-30 | Toshiba Corp | Phase locked loop circuit |
KR19990061629A (en) * | 1997-12-31 | 1999-07-26 | 김영환 | Phase-locked loop device for shortening the locking time |
US5955928A (en) * | 1996-12-26 | 1999-09-21 | Micro Magic, Inc. | Automatically adjusting the dynamic range of the VCO in a PLL at start-up for optimal operating point |
JPH11274922A (en) * | 1998-03-19 | 1999-10-08 | Fujitsu Denso Ltd | Phase-locked loop circuit |
KR20000064550A (en) * | 1997-01-07 | 2000-11-06 | 씨. 필립 채프맨 | Phase-locked loop with improved lock time and stability |
-
2001
- 2001-05-31 KR KR10-2001-0030526A patent/KR100370243B1/en not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02290332A (en) * | 1989-02-17 | 1990-11-30 | Toshiba Corp | Phase locked loop circuit |
US5955928A (en) * | 1996-12-26 | 1999-09-21 | Micro Magic, Inc. | Automatically adjusting the dynamic range of the VCO in a PLL at start-up for optimal operating point |
KR20000064550A (en) * | 1997-01-07 | 2000-11-06 | 씨. 필립 채프맨 | Phase-locked loop with improved lock time and stability |
KR19990061629A (en) * | 1997-12-31 | 1999-07-26 | 김영환 | Phase-locked loop device for shortening the locking time |
JPH11274922A (en) * | 1998-03-19 | 1999-10-08 | Fujitsu Denso Ltd | Phase-locked loop circuit |
Also Published As
Publication number | Publication date |
---|---|
KR20020066925A (en) | 2002-08-21 |
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---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
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|
LAPS | Lapse due to unpaid annual fee |