KR100226088B1

KR100226088B1 - 어드레스 변환 가능한 도형 처리장치 및 그것을 사용한 데이터 처리장치 및 도형 묘화 방법

Info

Publication number: KR100226088B1
Application number: KR1019900016443A
Authority: KR
Inventors: 다다시 후꾸시마; 시게루 마쯔오; 쇼오지 요시다; 도오루 고마가와
Original assignee: 가나이 쓰도무; 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1989-10-16
Filing date: 1990-10-16
Publication date: 1999-10-15
Also published as: US5507026A; KR910008610A; US5369744A; US5664161A

Abstract

메인 메모리(203), 표시 데이터를 유지하기 위한 비트 맵 메모리를 포함하는 버퍼(205), 메인 메모리에의 액세스를 가상 어드레스로부터 물리 어드레스에의 변환을 포함하여 행하여 데이터 처리를 행하기 위한 중앙처리장치(201), 메인 메모리, 버퍼에 접속되어 데이터를 표시하는 형태로 처리하기 위한 도형처리장치(100), 중앙처리장치, 메인 메모리, 도형처리장치에 접속되고 이들의 사이에서의 데이터 교환을 가능하게 하는 시스템 버스 인터페이스(211), 시스템 버스 인터페이스에 접속되어 메인 메모리에 액세스하기 위하여 가상 어드레스로부터 물리 어드레스에의 변환을 행하여 데이터를 처리 하기 위한 묘화 처리 유닛(101), 중앙처리장치 및 도형처리장치로 부터의 인터페이스 사용의 요구(S)의 사이의 조정을 행하여 액세스권을 한쪽에 부여하는 버스 조정 장치(202), 인터페이스의 중앙처리장치에의 해제를 요구하기 위한 신호를 어서트하기 위한 서스펜드회로를 포함하는 도형 처리 시스템이다.

Description

어드레스 변환 가능한 도형 처리장치 및 그것을 사용한 데이터 처리장치 및 도형 묘화 방법

제1도는 본 발명의 일 실시예를 나타낸 시스템 구성예.

제2도는 도형 처리장치(100)를 LSI에 적용한 경우의 단자구성.

제3도는 도형 처리장치(100)의 내부구성을 나타낸 도.

제4도는 도형 처리장치(100)에 있어서의 페이징 기구를 나타낸 도.

제5도는 도형 처리장치(100)에 있어서의 어드레스 변환기구의 원리를 나타낸 도.

제6도는 묘화 처리유닛(101)의 내부구성을 나타낸 도.

제7도는 메모리 관리 유닛(102)의 내부구성을 나타낸 도.

제8도는 버스 제어유닛(103)의 내부 구성을 나타낸 도.

제9도는 CRT 제어유닛(104)의 내부 구성을 나타낸 도.

제10도는 본 발명의 실시예에 있어서의 도형 묘화의 처리 플로우를 나타낸 도.

제11도는 도형 처리장치(100)에 있어서의 묘화 코맨드의 실행 플로우를 나타낸 도.

제12도는 도형 처리장치(100)에 있어서의 물리 어드레스의 산출 플로우를 나타낸 도.

제13도는 도형 처리장치(100)에 있어서의 제12도와는 다른 물리 어드레스의 산출 플로우를 나타낸 도.

제14도는 본 발명의 일 실시예를 나타낸 시스템 구성예를 나타낸 도.

제15도는 도형 처리장치(100)의 시스템 버스를 액세스할 때의 조정 타이밍을 나타낸 도.

제16도는 도형 처리장치(100)의 SUS# 단자를 사용하여 시스템 버스를 일시 MPU로 개방하는 타이밍을 나타낸 도.

제17도는 도형 처리장치(100)가 메인 메모리를 액세스할 때의 메모리 사이클을 나타낸 도.

제18도는 소프트웨어에 의한 SUS# 신호의 제어를 행하기 위한 하드웨어 구성을 나타낸 도.

제19도는 SUS# 제어회로(212)의 논리 구성을 나타낸 도.

제20도는 SUS# 제어회로(212)의 동작 타이밍을 나타낸 도.

제21도는 제18도에 대응한 MPU(201)의 처리 플로우를 나타낸 도.

제22도는 SUS#의 제어 소프트웨어의 변경을 적게하는 시스템의 구성예를 나타낸 도.

제23도는 제22도에 대응한 MPU(201)의 처리 플로우를 나타낸 도.

제24도는 개입중단 제어회로(213)가 개입중단 레벨신호를 출력하는 것으로, MPU(201)의 SUS# 제어의 소프트웨어가 필요없게 되는 구성예를 나타낸다.

제25도는 MPU(201)가 개입중단 처리를 종료한 것을 나타낸 단자를 가진 것으로 MPU(201)의 SUS# 제어의 소프트웨어가 필요없게 되는 구성예를 나타낸 도이다.

본 발명은 비트 맵 데이터를 취급하는 데이터 처리장치 및, 이 데이터 처리장치에 있어서의 비트 맵 데이터의 처리 방법 및 이 처리방법을 구성하는 도형 처리 장치 및 그래픽 프로세싱 시스템에 관한 것이다.

종래의 데이터 처리 장치에 있어서는, 메인 메모리에 저장한 비트 맵 데이터를 처리할 경우, 다음 2가지의 방법이 채택되고 있었다. 하나는 중앙처리장치가 직접 메인 메모리에 액세스하여, 비트 맵 데이터를 갱신하는 방법이고, 또 하나는 그래픽 프로세싱 시스템이라 제목 붙여진 1986년 9월 9일에 K. 카츠라 외에 의하여 출원된 № 905,173을 참조한 바 여기에서 구체화된 명세서에 기재되어 있는 바와 같이, 비트 맵 데이터를 취급하는 전용의 도형 처리장치를 준비하고, 그 도형 처리장치에 메인 메모리를 액세스시켜, 비트 맵 데이터를 갱신시키는 방법이다.

전자의 방법에서는, 메인 메모리의 어드레스 공간이 가상화되어 있지 않으면, 중앙 처리장치는 처리해야할 데이터의 물리 어드레스를 산출하여 그 데이터에 액세스하였다. 그밖에 메인 메모리의 어드레스 공간이 가상화되어 있으면, 중앙처리장치가 구비되는 메모리 관리 유닛에 의하여, 먼저 처리해야 할 데이터의 가상 어드레스를 산출하고, 그 가상 어드레스를 물리 어드레스로 변환한 후에, 메인메모리에 액세스하고 있었다. 그때, 처리 대상의 데이터가 메인 메모리상에 존재하고 있지 않으면, 중앙처리장치는 2차 기억장치로부터 필요한 데이터를 메인 메모리에 독출하고 나서, 그 데이터에 액세스하게 된다.

한편, 후자의 방법에 있어서는, 도형 처리장치는 중앙 처리장치로부터의 지시에 따라서, 메인 메모리에 액세스하나, 이 때 처리대상의 데이터에 관해서는 그 대표점만이 메인 메모리의 물리 어드레스 정보로 지시되어 있었다. 즉, 처리해야 할 개개의 데이터의 소재는, 도형 처리장치가 내부의 연산 회로를 사용하여 얻어진 대표점의 정보로부터 산출하고 있던 것이다. 도형 처리장치에 부여되는 대표점의 어드레스 정보는 물리 어드레스이므로, 도형 처리장치가 산출하는 처리 대상 개개의 데이터의 어드레스 정보도 물리 어드레스가 되어 중앙 처리장치를 거치지 않고, 도형 처리장치는 직접 메인 메모리에 액세스할 수 있다. 이때, 메인 메모리의 어드레스 공간이 가상화되어 있지 않은 경우는, 특별한 배려는 필요없으나, 메인 메모리의 어드레스 공간이 가상화되어 있는 경우에는, 중앙처리장치는 메인 메모리상에서 연속하는 어드레스 공간의 단위로, 도형 처리 장치에 도형 묘화를 지시하지 않으면 안 된다. 또, 도형 처리장치가 메인 메모리의 액세스하고 있는 중에는 처리대상의 데이터가 항상 메인 메모리상에 존재하도록 배려하지 않으면 안 된다.

일본 특허 공고 JP-A-62-62390은 비트 맵 상에 문자 묘화를 행하는 도형 처리장치를 개시하고, JP-A-63-91787은 멀티 윈도우 표시를 위하여 메인 메모리와 프레임 버퍼간에서 비트 맵 데이터의 전송을 행하는 도형 처리장치를 개시한다.

중앙처리장치 단독으로 메인 메모리에 액세스하는 경우는 비트 맵 데이터의 처리 그것에 시간을 요한다는 문제가 있다. 그 처리의 고속화를 지향하기 위하여 비트 맵 데이터 처리전용의 도형 처리장치가 발명되고 있으나, 지금까지의 도형 처리장치는, 메인 메모리가 가상화되는 경우에 대한 배려가 이루어지고 있지 않으므로, 상기에서 기술한 바와 같이, 도형 처리장치에 대해서는 메인 메모리상에서 연속하는 어드레스 공간의 단위로 도형 묘화를 지시하지 않으면 안되고, 또 도형 처리장치가 메인 메모리에 액세스하고 있는 중에는 처리대상의 데이터가 항상 메인 메모리상에 존재하도록 배려하지 않으면 안 된다. 이들의 처리때문에 도형 묘화에 대한 중앙처리장치의 부하는 충분히 경감되지 않고, 데이터 처리장치 전체의 성능을 향상시킬 수 없는 원인으로 되고 있었다. 처리 데이터를 기억하는 메인 메모리에 대하여 다이렉트 메모리 액세스 제어장치 등의 데이터 전송장치가 시스템 버스를 사용하여 데이터 전송을 행할 경우, 일단 데이터 전송을 개시하면 전송 처리가 종료할 때까지 시스템 버스를 계속 점유하는 방식(버스트 전송방식)과 시스템 버스의 점유율을 미리 설정하고 있어서, 중앙처리장치와 데이터 전송장치가 교대로 시스템 버스를 사용하는 방식(사이클 스틸 방식)이 있었다.

버스트 전송방식은 사이클 스틸 방식과 비교하여 버스 조정을 위한 소프트웨어 오버헤드가 작고, 데이터 전송 효율이 높은 반면, 외부로부터의 요인이나 시스템 내부의 요인에 의하여, 데이터 전송장치가 전송 처리중에 중앙 처리장치가 긴급 처리를 행할 필요가 발생했을 경우, 데이터 전송장치의 처리가 종료할 때까지, 중앙처리장치는 처리를 실행할 수 없다는 문제점이 있었다. 또, 데이터 전송장치의 처리를 중단시켜, 중앙처리장치가 시스템 버스를 획득하고, 개입 중단에 대응한 처리를 실행후의 재개 수속이 번잡하게 되는 것과, 버스 조정장치의 구성이 복잡해진다는 문제가 있었다.

한편, 사이클 스틸 방식으로 데이터 전송을 행할 경우에는 중앙처리장치는 수시 처리를 실행시킬 수 있으나, 데이터 전송장치가 시스템 버스를 획득하기 위한 소프트웨어 오버헤드가 크고, 버스트 전송방식과 비교하여 데이터 전송효율이 낮아 처리에 시간을 요한다는 문제점이 있었다. 이들은 데이터 전송장치 대신에 도형처리장치를 사용하여 메인 메모리에의 묘화처리나, 메인 메모리와 프레임 버퍼간에서의 데이터 전송처리를 실행하는 경우에도 적합하다.

본 발명의 목적은 중앙 처리장치가 메인 메모리상에서 연속하는 어드레스 공간의 단위로 도형 묘화를 도형 처리장치에 지시할 필요를 배제하는 것이다.

본 발명의 다른 목적은 멀티 윈도우 디스플레이 데이터를 기억하는 메인 메모리로부터 비트 맵 메모리에 고속으로 데이터를 전송하여 디스플레이에 출력할 수 있는 도형 처리시스템을 제공하는 것이다.

본 발명의 다른 목적은 도형 처리장치가 버티컬 메모리의 가상 어드레스로부터 물리 어드레스로 변환을 행하여, 중앙 처리장치가 메인 메모리와 2차 기억장치와의 사이에서의 데이터 전송 단위인 블럭의 복수에 걸치는 도형 묘화를 1개의 명령으로 상기 도형 처리장치에 실행시키는 데이터 처리장치를 제공하는 것이다.

본 발명의 다른 목적은 가상 기억을 서포트하는 데이터 처리장치의 메인 메모리와 프레임 버퍼간에 있어서의 데이터 전송을 중앙처리장치의 메모리 관리기능을 사용하지 않고, 고속으로 실행할 수 있는 메모리 관리를 제공하는 것이다.

본 발명의 다른 목적은 소프트웨어 오버 헤드가 작아, 데이터 전송 효율이 높고, 또 버스 조정장치의 구성이 간단해지는 도형 묘화 방법과 데이터 전송방법 및 그것을 실현하는 도형 처리장치 및 데이터 처리장치를 제공하는 것이다.

본 발명의 다른 목적은 도형 처리장치가 메인 메모리를 액세스하는 시스템에 있어서, 도형 처리장치는 시스템 버스를 액세스중에 MPU에의 개입 중단이 발생한 것을 검출함과 동시에 시스템 버스 개방을 행하기 위하여, 일시 묘화 처리나 데이터 전송을 중단하여 MPU에 처리를 실행시킨 후, 소프트웨어의 개재를 필요로 하지 않고, 원래의 처리 재개가 가능해져 시스템 버스의 사용 효율을 향상시킨 표시데이터 처리방법과 시스템을 제공하는 것이다.

본 발명의 다른 목적은 도형 처리장치가 메인 메모리에 액세스중에는 처리대상의 데이터가 항상 메인 메모리상에 존재하도록 배려할 필요를 없애고, 도형 처리에 있어서의 중앙 처리장치의 부하를 경감하여, 데이터 처리장치 전체의 성능을 향상시킬 수 있는 도형 처리장치 및 그것을 사용한 데이터 처리장치 및 도형 묘화방법을 제공하는데 있다.

상기 목적을 달성하기 위하여 가상 어드레스로부터 물리 어드레스로 변환하기 위한 어드레스 변환 테이블을 도형 처리장치에 내장함과 동시에 이 어드레스 변환 테이블 내용의 갱신을 스스로 실행하기 위한 기구를 구비하고, 또 처리 대상 데이터가 메인 메모리에 존재하지 않는 경우는, 그 처리 대상 데이터를 2차 기억장치로부터 메인 메모리에 독출하는 것을 중앙처리장치에 요구하는 기구를 구비한 것을 주로 특징으로 하는 것이다.

도형 처리장치는 중앙처리장치로부터의 지시에 따라서, 메인 메모리 상의 비트 맵 데이터에 액세스하나, 이때 처리대상의 데이터에 관해서는 그 대표점만이 논리 어드레스 정보로 지시된다. 그래서 메인 메모리의 어드레스 공간이 가상화되어 있는 경우, 도형처리장치는 묘화 지시내용과 이 논리 어드레스 정보로부터 처리해야할 개개의 데이터의 소재를 가상 어드레스로서 산출한다. 이 가상 어드레스는 어드레스 변환 테이블에 의하여 물리 어드레스로 변환된다. 이때, 이 가상 어드레스에 대응하는 물리 어드레스 정보가 어드레스 변환 테이블내에 존재하지 않으면 그 취지를 버스 조정 제어유닛에 전하고, 그 버스 조정 제어 유닛은 시스템측의 버스 조정회로와 조정하여 버스의 액세스권을 확보한다. 그리고 도형 처리장치 자신이 메인 메모리에 액세스하여, 도형 처리장치내의 어드레스 변환테이블의 내용을 갱신하고, 처리대상 데이터의 물리 어드레스를 구하게 된다. 이 어드레스 변환 테이블의 내용 갱신시, 처리 대상 데이터가 메인 메모리에 존재하지 않는 것이 판명되었을 경우, 도형 처리장치는 중앙 처리장치에 처리 대상 데이터를 포함하는 비트 맵 데이터를 2차 기억 장치로부터 메인 메모리에 독출하도록 요구한다. 독출이 종료한 후, 도형 처리장치는 어드레스 변환 테이블의 내용 갱신을 실행하게 된다. 어드레스 변환 테이블의 내용이 갱신되어, 처리 대상 데이터의 물리 어드레스가 구해진 후는 버스 조정 제어유닛이 새롭게 시스템 측의 버스 조정회로와 조정하여 버스의 액세스권을 확보하고, 상기 물리 어드레스에 의거하여, 메인 메모리상의 비트 맵에의 묘화를 실행한다.

이상의 처리에 의하여, 메인 메모리가 가상화되어 있어도, 도형 처리 장치는 중앙처리장치로부터 묘화 명령의 지시를 받은 후는 중앙처리장치의 메모리 관리기능에 의지하지 않고, 버퍼 메모리상의 비트맵에 묘화를 실행할 수가 있다. 즉, 메인 메모리의 어드레스 공간이 가상화되어 있는 경우에 있어서도 메인 메모리의 어드레스 공간이 가상화되어 있지 않는 경우와 마찬가지로 중앙처리장치는, 메인 메모리상에서 연속하는 어드레스 공간의 단위로 도형 처리장치에 도형 묘화를 지시할 필요가 없어진다.

또, 중앙처리장치가 도형 처리장치에 대하여 묘화 명령을 지시하는 시점에 처리대상이 되는 비트 맵 데이터가 메인 메모리상에 없더라도, 일단 처리 대상 데이터가 메인 메모리 상에 로드되면 메인 메모리로부터 2차 기억장치에 퇴피시켜지지 않는 처리를 중앙 처리장치 스스로가 실시하는 것으로, 도형 처리장치가 묘화 처리를 실행하는 중에 처리 대상 데이터가 메인 메모리에 존재하지 않는 경우를 검지해도 2차 기억장치로부터 메인 메모리에의 독출을 중앙처리장치에 요구하는 기구를 도형 처리장치가 구비하고 있으므로 도형 처리장치가 메인 메모리에 액세스하는 중에는 처리 대상의 데이터가 항상 메인 메모리상에 존재하도록 중앙 처리장치가 배려할 필요가 없게 된다.

도형 처리장치에는, 메인 메모리에 대한 처리의 실행의 중단 및 재개의 제어를 외부로부터 받기 위한 전용 입력단자와, 중앙처리 장치에의 긴급 처리의 요구를 검출하는 수단과, 그 처리가 종료한 것을 검출하는 수단이 제공된다.

또, 버스 조정장치의 구성을 간단히 하기 위하여 중앙 처리장치에 예외 처리의 종료를 외부에 전하기 위한 출력 단자를 가지게 한 것이다. 또, 중앙처리장치에 상기의 출력 단자가 없을 경우에 대응할 수 있도록 중앙 처리장치에 현재 실시중의 예외 처리의 우선 레벨을 외부로 전하기 위한 수단 또는 그것과 동등의 기능을 외부에 설치하기로 한 것이다.

메인 메모리에 대한 처리의 실행의 중단 및 재개의 제어를 외부로부터 받기 위한 전용의 입력단자로부터의 신호에 응답하여, 도형 처리장치는 중앙처리장치에의 긴급 처리의 요구 뿐아니라 이 처리의 종료도 검지 할 수 있다. 이 신호에는 중앙처리장치에 예외 처리의 종료를 외부에 전하기 위한 출력단자가 있으면 그 단자의 출력신호가 사용되나, 이 출력단자가 없으면 현재 실행중의 예외 처리의 우선 레벨을 외부로 전하기 위한 수단으로부터의 신호를 해독하여 생성한다. 이 신호에 의하여 도형 처리장치는 메인 메모리에의 처리를 실행중에, 중앙처리장치에의 긴급처리, 즉 우선 레벨이 높은 예외처리의 발생과 종료를 검출할 수 있고, 한때 묘화 처리나 데이터 전송처리를 중단한 후, 소프트웨어 처리를 거치지 않고, 원래의 처리를 재개하는 것이 가능해져 중앙처리장치의 긴급처리에 신속하게 대응할 수 있게 된다.

이하, 본 발명의 실시예를 도면을 사용하여 설명한다. 각 도면에 있어서, 동일 기호의 것은 동일의 것을 나타낸다.

제1도에 본 발명을 실시한 시스템 구성예를 나타낸다. 중앙 처리장치(201), 메인메모리(203) 및 하드디스크(204)는 가상 기억을 서포트한다. 도형 처리장치(100)는 어드레스 버스(AB)(210), 데이터버스(DB)(209) 및 제어버스(CB)(208)로 이루어지는 시스템버스(211)를 거쳐 중앙처리장치(201), 메인 메모리(203) 및 하드디스크(204)와 교신한다. 도형 처리장치(100)가 버스 마스터가 되어 메인 메모리(203)에 액세스할 경우, 버스 조정장치(202)와 조정하여, 시스템 버스(211)의 사용권을 확보한다. 또, 도형처리장치(100)는 시스템버스(211)와는 독립적으로 프레임 버퍼(FB)(205)에 직접 액세스할 수 있다. 도형 처리장치(100)는, 메인 메모리(203) 뿐아니라 프레임 버퍼(205)에도 도형 묘화를 위한 리이드/라이트를 하기 위하여 액세스 가능하고, 비디오 콘버터(VC)(206)를 거쳐 CRT 디스플레이장치(CTR)(207)에 프레임 버퍼(205)의 내용을 나타내기 위한 어드레스 정보를 출력할 수 있고 프레임 버퍼(205)를 구성하는 DRAM을 리프레시하기 위한 어드레스 정보를 출력한다. 또한 도형 처리장치(100)는 프레임 버퍼(205)상으로부터 미리 커서 데이터를 독출하여 비디오 콘버터(206)에 출력하는 것으로, 프레임 버퍼(205)의 내용을 새롭게 표시할 때마다 새로운 위치에 커서를 표시하는 것을 제어한다. 또, 도형 처리장치(100)는 동기신호를 출력하여 CRT 디스플레이 장치(207)의 표시도 제어한다. 도형 처리장치(100)가 실시되는 바람직한 형태로는 그것 자체가 LSI로 되는 것이다. 따라서, 이하의 도형 처리장치(100)의 실시예는 LSI화된 것에 관하여 설명된다.

제2도는 도형 처리장치(100)의 단자 구성을 나타낸다. 전원(VCC) 및 어스(GND)를 제외한 총단자수는 139개이다.

(1) 시스템·클럭(SYSCLK)

단자 SYSCLK에 입력되는 클럭 신호에 동기하여, 도형처리장치(100)의 처리가 완전히 실행된다.

(2) 어드레스·버스(A31-A2)

단자 A31-A2는 도형처리장치(100)가 슬레이브 모드(slave mode)에서 동작하거나 CPU로부터 코맨드를 수취, 디코드하여 CPU로부터 데이터를 수취하여 동작하는 경우, 프레임 버퍼(205) 또는 도형 처리장치(100)의 내부 레지스터의 어드레스 입력단자가 된다. 또, 도형 처리장치(100)가 코맨드를 디코드한 후, 메인 메모리에 대하여 물리 어드레스를 송출한다. 버스 마스터로서 동작하는 경우는 메인 메모리(203)의 물리 어드레스를 출력한다.

(3) 데이터·버스(D31-D0)

단자 D31-D0는 도형 처리장치(100)가 슬레이브 모드에서 동작하는 경우, 도형 처리장치(100)의 내부 레지스터에의 기입시에는 데이터 입력단자가 되고, 내부 레지스터로부터의 독출시에는 데이터 출력단자가 된다. 또, 도형 처리장치(100)가 버스마스터로서 동작할 경우, 메인 메모리(203)에의 기입시에는 데이터 출력단자가 되고 메인 메모리(203)로부터의 독출시에는 데이터 입력단자가 된다.

(4) 어드레스·스테터스(ADS#)

단자 ADS#는 도형 처리장치(100)가 슬레이브 모드에서 동작하는 경우에는 하이·임피던스 상태가 되고, 도형 처리장치(100)가 버스 마스터로서 동작하는 경우에는 어드레스·버스(A31-A2)의 데이터가 확정된 것을 나타내는 출력 단자가 된다. 기호 #는 로우-액티브 신호인 것을 나타낸다.

(5) 퀵(QUICK#)

단자 QUICK#은 스태틱·컬럼·모드를 사용하여 도형 처리장치가 메인 메모리(203)에 고속 액세스하는지 여부를 나타낸 출력단자이다.

스태틱 컬럼 모드에 있어서 하나의 로우(row) 어드레스가 기억되어 계속되는 복수의 열(列) 어드레스의 각각과 조합되고, 대응하는 메모리 데이터가 리드 또는 라이트된다.

(6) 라이트/리이드(W/R#)

단자 W/R#은 도형 처리장치(100)가 슬레이브 모드로서 동작하는 경우에는 L레벨이 입력되면 도형 처리장치(100)의 내부 레지스터에의 기입동작인 것을 나타내고, H레벨이 입력되면 도형 처리장치(100)의 내부 레지스터로부터의 독출 동작인 것을 나타낸다. 또, 도형 처리장치(100)가 버스 마스터로서 동작하는 경우에는, 메인 메모리(203)에의 기입 동작시에 H레벨을 출력하고, 메인 메모리(203)로부터의 독출동작에 L레벨을 출력한다.

(7) 데이터·레디(READY#)

단자 READY#는 도형 처리장치(100)가 슬레이브 모드에서 동작하는 경우에는 데이터·버스(D31-D0)의 데이터가 확정된 것을 나타내는 출력단자가 되고, 도형 처리장치(100)가 버스 마스터로서 동작하는 경우에는 데이터버스(D31-D0)의 데이터가 확정된 것을 나타내는 입력단자가 된다.

(8) 칩·셀렉트(CS#)

단자 CS#에 L레벨이 입력되었을 경우에만, 중앙처리장치(201)는 도형 처리장치(100)의 내부 레지스터에 액세스할 수 있다.

(9) 프레임·버퍼·셀렉트 (FS#)

단자 FS#에 L레벨이 입력되었을 경우에만, 중앙처리장치(201)는 도형 처리장치(100)의 어드레스·버스(A31-A2)와 데이터·버스(D31-D0)를 거쳐 프레임 버퍼(205)에 액세스할 수 있다.

(10) 버스·홀드·리퀘스트(HOLD)

단자 HOLD에는 도형 처리장치(100)가 시스템버스(211)의 사용을 요구하고 있는 경우에 L레벨이 출력된다.

(11) 버스·홀드·액크놀리지(HLDA)

단자 HLDA에 L레벨이 입력되었을 경우, 도형처리장치(100)에 시스템 버스(211)가 개방된 것을 나타낸다. 한편, 도형처리장치(100)가 시스템 버스(211)를 사용중에 H레벨이 입력되면, 도형 처리장치(100)는 시스템 버스(211)를 개방한다.

(12) 버스·마스터(BM#)

단자 BM#에는 도형 처리장치(100)가 버스 마스터가 되어 시스템 버스(211)를 사용하고 있는 동안 L레벨이 출력된다.

(13) 리세트(RES#)

단자 RES#에 L레벨이 입력되었을 때, 도형 처리장치(100)는 초기상태가 된다.

(14) 서스펜드(SUS#)

단자 SUS#에 L레벨이 입력되었을 경우, 도형 처리장치(100)는 메인 메모리(203)에의 액세스를 일시 정지한다. 한편 메인 메모리(203)에의 액세스를 일시 정지하고 있을 때에 H레벨이 핀 SUS#에 입력되었을 경우, 메인 메모리(203)에의 액세스를 재개한다.

(15) 인터럽트·리퀘스트(IRQ#)

단자 IRQ#에는 도형처리장치(100)가 중앙처리장치(201)에 개입 중단 처리를 요구하는 경우 L레벨이 출력된다.

(16) 표시 클럭(DISPCLK)

단자 DISPCLK에 입력되는 클럭에 의하여 이 클럭의 ½의 주파수에서 CRT 디스플레이장치(207)의 표시를 제어하는 도형 처리장치(100)의 내부회로가 동작한다.

(17) 표시 기준 클럭(CLKOUT)

단자 CLKOUT에는 CRT 디스플레이장치(207)의 표시를 제어하는 도형 처리장치(100)의 내부회로의 동작 클럭이 출력된다.

(18) 메모리·어드레스(MA11-MA0)

단자 MA11-MA0에는 단자 RAS신호가 떨어질 때, 프레임 버퍼(205)의 로우 어드레스가 출력되고, 단자 CAS신호가 떨어질 때 프레임버퍼(205)의 컬럼·어드레스가 출력된다.

(19) 메모리·데이터(MD31-MD0)

기입시에, 단자 MD31-MD0에는 프레임 버퍼(205)로의 기입 데이터가 출력되고, 독출시에 프레임버퍼(205)로부터의 독출 데이터가 입력된다.

(20) 로우·어드레스·스트로브(RAS#)

단자 RAS#의 출력이 H레벨로부터 L레벨로 변화할 때 메모리·어드레스(MA11-MA0)에 프레임 버퍼(205)의 로우·어드레스가 출력되고 있는 것을 나타낸다.

(21) 컬럼·어드레스·스트로브(CAS#)

단자 CAS#의 출력이 H레벨로부터 L레벨로 변화할 때, 메모리 어드레스(MA11-MA0)에, 프레임버퍼(205)의 컬럼·어드레스가 출력되고 있는 것을 나타낸다.

(22) 라이트·이네이블(WE#)

컬럼·어드레스·스트로브 핀(CAS#)의 출력이 H레벨로부터 L레벨로 변화할 때 단자 WE#의 출력이 H레벨이라면 리이드·사이클인 것을 나타내고, L레벨이라면 라이트·사이클인 것을 나타낸다.

(23) 데이터·전송/출력·이네이블(DT#/OE#)

단자 DT#/OE#은 프레임 버퍼(205)에 VRAM(2포트 DRAM)이 사용되고 있는 경우에만 사용되는 출력단자이다. 로우·어드레스·스트로브 핀(RAS#)의 출력이 H레벨로부터 L레벨로 변화할 때 단자 DT#/OE#의 부호가 L레벨이라면 비디오 RAM(VRAM)의 (CRT에 표시하기 위한) 시리얼·인풋·아웃풋(SI/O)을 사용한 액세스인 것을 나타내고, 단자 DT#/OE#가 H레벨이라면 묘화를 위하여 비디오 RAM(VRAM)의 인풋/아웃풋(I/O)을 사용한 도형 처리장치로부터의 액세스인 것을 나타낸다. 또, 도형 처리장치(100)로부터 프레임 버퍼(205)에 데이터를 기입하는 경우는 컬럼·어드레스·스트로브 핀(CAS#)의 출력이 H레벨로부터 L레벨로 변화할 때 단자 DT#/OE#의 신호는 H레벨로 된다. 한편, 프레임 버퍼(205)로부터 도형 처리장치(100)에 데이터를 독출하는 경우는 컬럼 어드레스 스트로브(CAS#)의 출력이 H레벨로부터 L레벨로 변화할 때, 단자 DT#/OE#는 L레벨로 된다.

(24) 아웃풋·이네이블(OE#)

단자 OE#는 프레임 버퍼(205)에 DRAM이 사용되고 있는 경우에만 사용되는 출력단자이다. 도형 처리장치(100)로부터 프레임 버퍼(205)에 데이터를 기입하는 경우는 컬럼·어드레스·스트로브(CAS#)의 출력이 H레벨로부터 L레벨로 변화할 때, 단자 OE#는 H레벨이 된다. 한편, 프레임 버퍼(205)로부터 도형 처리장치(100)에 데이터를 독출할 경우는 컬럼·어드레스·스트로브(CAS#)의 출력이 H레벨로부터 L레벨로 변화할 때 단자 OE#는 L레벨로 된다.

(25) 표시 스테이터스(DS#)

단자 DS#에는 프레임 버퍼(205)를 표시 메모리·사이클로 하는 기간만 L레벨이 출력된다.

(26) 수평동기(HSYNC#)

단자 HSYNC#에는 CRT 디스플레이장치(207)의 수평동기를 위한 신호가 출력된다.

(27) 수직동기(VSYNC#)

단자 VSYNC#에는 CRT 디스플레이장치(207)의 수직동기를 위한 신호가 출력된다.

(28) 표시 타이밍(DISP#)

단자 DISP#에 L레벨이 출력되고 있는 기간이 CRT 디스플레이장치(207)의 화면 표시기간인 것을 나타낸다.

(29) 커서 데이터(CURD3-CURD0)

단자 CRUD3-CURD0에는 CRT디스플레이장치(207)에 표시되는 커서 데이터가 출력된다.

(30) 커서·마스크·데이터(CURM3-CURM0)

단자 CURM3-CURM0에는 CRT 디스플레이장치(207)에 커서를 표시하기 위한 마스크 데이터가 출력된다.

(31) 커서 표시타이밍(CURDISP#)

단자 CURDISP#에 L레벨이 출력되고 있는 기간이 커서의 표시기간인 것을 나타낸다.

제3도에 도형 처리장치(100)의 내부구성을 나타낸다. 도형 처리장치(100)는 묘화 처리유닛(DPU)(101), 메모리 관리유닛(MMU)(102), 버스 제어유닛(BCU)(103), CRT 제어유닛(CCU)(104), 시스템·버스·인터페이스(SBI)(105) 및 로컬·버스·인터페이스(LBI)(106)로 구성된다.

묘화 처리 유닛(101)은 시스템·버스·인터페이스(105)로부터 보내지는 묘화 코맨드를 해독하여 프레임 버퍼에 있는지 M.M에 있는지를 알아 처리 대상 데이터의 어드레스를 계산한다. 이때, 처리 대상 데이터가 메인 메모리(203)상에 있는 경우, 그 어드레스를 메모리 관리유닛(102)에 전송하여, 처리 대상 데이터의 패치를 의뢰한다. 한편, 처리대상 데이터가 프레임 버퍼(205)상에 있는 경우는 그 어드레스를 로컬·버스·인터페이스(106)에 전송하여, 처리 대상 데이터의 패치를 의뢰한다. 처리 대상 데이터는 시스템 버스 인터페이스(105) 또는 로컬 버스 인터페이스(106)를 거쳐 묘화 처리 유닛(101)에 전송된다. 묘화 처리 유닛(101)은, 내부의 연산기 및 레지스터를 사용하여 패치한 처리대상 데이터를 묘화 코맨드에 따라서 처리한다. 다음에 묘화 처리 유닛(101)은 처리된 데이터의 저장 어드레스를 계산한다. 저장 어드레스가 메인 메모리(203)상이면 처리 데이터가 메인 메모리(203)에 저장되도록 처리 데이터는 시스템 버스 인터페이스(105)에, 저장 어드레스는 메모리 관리 유닛(102)에 전송된다. 한편, 저장 어드레스가 프레임 버퍼(205)상이면 처리 데이터가 프레임 버퍼(205)에 저장되도록 처리 데이터와 저장 어드레스는 로컬·버스·인터페이스(106)에 전송된다.

메모리 관리 유닛(102)은 묘화 처리유닛(101)으로부터 전송되는 어드레스(가상 어드레스)를 메모리 관리 유닛(102)내의 어드레스 변환 테이블을 참조하여 물리 어드레스로 변환한다. 변환된 물리 어드레스는 시스템·버스·인터페이스(105)에 전송한다. 이 물리 어드레스를 사용하여 메인 메모리(203)에 액세스할 때, 먼저 시스템 버스(211)의 사용권을 획득할 필요가 있다. 이 때문에, 메모리 관리 유닛(102)은 버스 제어유닛(103)에 대하여 시스템 버스(211)의 사용권의 획득을 의뢰한다. 또, 가상 어드레스를 물리 어드레스로 변환하기 위하여 어드레스 변환 테이블을 참조했을 때 어드레스 변환을 위한 데이터의 결여를 검출했을 경우에는, 메모리 관리 유닛(102)은 버스 제어유닛(103)에 시스템 버스(211)의 사용권을 획득하여 받은 후, 시스템 버스 인터페이스(105)를 거쳐 메인 메모리(203)상에 있는 페이지 테이블에 액세스하고, 메모리 관리유닛(102)내의 어드레스 변환 테이블을 변경하여 필요한 어드레스 변환 데이터를 작성한다. 이때, 변환 대상의 가상 어드레스에 관련하는 페이지 테이블, 또는 가상 어드레스가 지시하는 데이터를 포함하는 페이지 프레임이 메인 메모리(203)상에 없는 것을 후기의 존재 비트로 검출했을 경우에는 메모리 관리유닛(102)은 버스 제어유닛(103)에 대하여 중앙 처리장치(201)에 페이지 스와핑(page swapping)을 행하도록 의뢰한다. 또 메모리 관리 유닛(102)은 묘화 처리 유닛(101)이 메인 메모리(203)상의 어느 페이지 프레임에, 처음으로 데이터의 기입을 행할 경우는 그 페이지 프레임에 대응하는 메인 메모리(203)상의 페이지 테이블 엔트리 중의 그 페이지 프레임을 참조한 것을 나타낸 액세스 비트와, 그 페이지 프레임의 내용을 변경한 것을 나타낸 변경 비트를 세트한다. 또 독입의 경우에서도 메모리 관리 유닛(102)은 그 페이지 프레임에 대응하는 메인 메모리(203)상의 페이지 테이블 엔트리중의 상기 액세스 비트만을 세트한다.

버스 제어유닛(103)은 메모리 관리 유닛(102)으로부터의 의뢰를 받아 시스템·버스·인터페이스(105)를 거쳐, 도형 처리장치(100) 외부의 버스 조정장치(202)와 조정을 행하여, 시스템 버스(211)의 사용권을 획득한다.

CRT 제어유닛(104)은 논 인터레이스·모드 및 인터레이스 싱크 앤드 비디오·모드의 2종류의 주사 모드에 대응하는 동기 신호를 생성하여 로컬·버스·인터페이스(106)를 거쳐 CRT 디스플레이장치(207)에 출력한다. 또, 프레임 버퍼(205)에 사용되는 DRAM, VRAM을 리프레시 하기 위한 어드레스 정보를 생성한다. 어드레스 정보는 로컬 버스 인터페이스(106)를 거쳐 메모리·어드레스(MA11-MA0)로부터 출력된다. 또 프레임 버퍼(205)상에 정의된 커서 데이터는 메모리·데이터(MD31-MD0)로부터 로컬·버스·인터페이스(106)를 거쳐 독입되어 시프트 처리한 후, 로컬·버스·인터페이스(106)를 거쳐 커서·데이터(CURD3-CURD0)와 커서·마스크·데이터(CURM3-CURM0)로부터 출력한다. 이에 의하여 커서의 고속 표시를 실현한다.

시스템·버스·인터페이스(105)는 도형 처리장치(100)내의 각 유닛에 대하여 처리 실행의 동기를 취하기 위한 내부 클럭을 공급하는 외에, 어드레스·버스(A31-A2), 데이터·버스(D31-D0), 어드레스·스테터스(ADS#), 퀵(QUICK#), 라이트·리이드(W/R#), 데이터·레디(READY#), 칩·셀렉트(CS#), 프레임·버퍼·셀렉트(FS#), 버스·홀드·리퀘스트(HOLD), 버스·홀드·액크놀리지(HLDA), 버스·마스터(BM#), 리세트(RES#), 서스펜드(SUS#), 인터럽트·리퀘스트(IRQ#)를 사용하여 도형처리장치(100) 외부의 중앙처리장치(201), 메인 메모리(203), 버스 조정장치(202)와 교신한다. 또, 제어 레지스터를 내장하여 각 유닛에 있어서의 처리 동작의 동기를 취하거나 데이터 전송의 타이밍을 제어하거나 한다.

로컬·버스·인터페이스(106)는 시스템·버스·인터페이스(105)로부터 공급되는 내부 클럭과, 단자 DISPCLK로부터 입력되는 표시 제어용 클럭과의 동기를 취하면서 표시 기준클럭(CLKOUT), 메모리·어드레스(MA11-MA0), 메모리·데이터(MD31-MD0), 로우 어드레스 스트로브(RAS#), 컬럼 어드레스 스트로브(CAS#), 라이트 이네이블(WE#), 데이터 전송/출력·이네이블(DT#/OE#), 아웃풋·이네이블(OE#), 표시 스테터스(DS#), 수평동기(HSYNC#), 수직동기(VSYNC#), 표시타이밍(DISP#), 커서·데이터(CURD3-CURD0), 커서·마스크 데이터(CURM3-CURM0), 커서 표시 타이밍(CURDISP#)을 사용하여 도형 처리장치(100) 외부의 프레임버퍼(205), 비디오 콘버터(206), CRT 디스플레이장치(207)와 교신한다.

제4도에 페이징 모델을 나타낸다. 도형 처리장치(100)에 있어서는 가상 어드레스(221)는 2단의 어드레스 변환 테이블에 의하여 물리 어드레스(236)로 변환된다. 1단째의 어드레스 변환 테이블은 페이지 디렉토리(223)이고, 2단째의 어드레스 변환 테이블은 페이지 테이블(224)이다. 페이지 디렉토리(223) 및 페이지 테이블(224)은 각각 1개, 1024개이고, 하나 하나의 용량은 각각 4KB(4096바이트)로서, 하나 하나가 1개의 페이지를 구성한다. 페이지 디렉토리(223)는 메인 메모리(203)상에 상주하고, 그 베이스 어드레스는 베이스 어드레스 레지스터(222)에 의하여 어드레스 된다. 페이지 디렉토리(223)는 1024개의 페이지 디렉토리 엔트리(PDE)(227)로 구성되고, 각각의 페이지 디렉토리 엔트리(227)는 가상 어드레스(221)의 상위 10비트(비트 31 내지 22)인 디렉토리(233)에 의하여 선택된다. 개개의 페이지 디렉토리 엔트리(227)는 4바이트이고, 상위 20비트(비트 31 내지 12)는 페이지 테이블 어드레스(229)이고, 1024개인 페이지 테이블(224)의 하나를 선택하여 그 베이스 어드레스를 어드레스한다. 페이지 디렉토리 엔트리(227)의 하위 12비트(비트 11 내지 0)는, 페이지 테이블 어드레스(229)가 어드레스하는 페이지 테이블(224)의 현재의 상태를 기억하는 속성(230)이다. 속성(230)에는 페이지 테이블 어드레스(229)가 어드레스하는 페이지 테이블(224)이 메인 메모리(203)상에 존재하는 것이지, 하드디스크(204)상에 존재하는 것인지를 나타내는 존재 비트가 포함된다. 존재 비트에 의하여 대응하는 페이지 테이블(224)이 메인 메모리(203)상에 존재하는 것이 나타나 있을 경우만 그 페이지 디렉토리 엔트리(227)의 페이지 테이블 어드레스(229)는 유효하다.

1개의 페이지 테이블(224)은 1024개의 페이지 테이블 엔트리(PTE)(228)로 구성되어 각각의 페이지 테이블 엔트리(228)는 가상 어드레스(221)의 중위 10비트(비트 21 내지 12)인 페이지(234)에 의하여 선택된다. 개개의 페이지 테이블 엔트리(228)는 4바이트이고, 상위 20비트(비트 31 내지 12)는 페이지 어드레스(231)이고, 메인 메모리(203)상에 맵핑되는 물리 어드레스 공간(최대 4GB)(225)내의 페이지 프레임(226)의 하나를 선택하여 그 베이스 어드레스를 어드레스 한다. 1개의 페이지프레임(226)의 용량은 4KB이고, 가상 어드레스(221)의 하위 12비트(비트 11 내지 0)인 오프셋(235)이 페이지 프레임(226)내의 1바이트를 어드레스 한다. 페이지 테이블 엔트리(228)의 하위 12비트(비트 11 내지 0)는 페이지 어드레스(231)가 어드레스하는 페이지 프레임(226)의 현재의 상태를 기억하는 속성(232)이다. 속성(232)에는, 페이지 어드레스(231)가 어드레스하는 페이지 프레임(226)이 메인 메모리(203)상에 존재하는 것인지 하드디스크(204)상에 존재하는 것인지를 나타내는 존재 비트와 페이지 프레임(226)이 액세스된 경위가 있는 여부를 나타내는 액세스 비트와 기입 처리된 것이 있는지를 나타낸 변경 비트가 포함된다. 또한 존재 비트에 의하여 대응하는 페이지 프레임(226)이 메인 메모리(203)상에 존재하는 것이 나타나 있는 경우만, 그 페이지 테이블 엔트리(228)의 페이지 어드레스(231)는 유효하다.

제5도에 도형 처리장치(100)에 있어서의 어드레스 변환기구의 원리를 나타낸다. 도형 처리장치(100)의 묘화 처리유닛(101)에는 묘화 코맨드의 파라미터로서 16비트의 논리 어드레스(241)에서 X 및 Y좌표치가 부여된다. 묘화 처리 유닛(101)에서는 처리 대상 화소 데이터 마다 32비트의 가상 어드레스(221)를 산출한다. 가상 어드레스(221)는 10비트의 디렉토리(233), 10비트의 페이지(234)와 12비트의 오프셋(235)으로 이루어진다. 이 동안 디렉토리(233)와 페이지(234)의 20비트는 메모리 관리 유닛(102)내의 어드레스 변환 테이블(TLB)(242)의 32개의 20비트 택(tags)과 일치하는지 여부가 체크된다. 택이 일치하는 엔트리가 존재하면 그 엔트리의 페이지 어드레스(20)비트와, 가상 어드레스(221)의 오프셋(235)의 12비트를 합쳐 32비트의 물리 어드레스(236)로 한다. 만약, 가상 어드레스(221)의 상위 20비트와 일치하는 택을 가진 엔트리가 어드레스 변환 테이블(242)에 존재하지 않으면 어드레스 변환 테이블(242)에 가상 어드레스(221)의 상위 20비트를 택으로 하는 엔트리를 새롭게 작성한다. 이 때, 가상 어드레스(221)의 디렉토리(233)와 페이지(234)를 사용하여 메인 메모리(203)상의 페이지 디렉토리(223)와 페이지 테이블(224)을 참조하여 대응하는 페이지 테이블 엔트리(228)를 독출하여, 어드레스 변환 테이블(242)에 새롭게 작성하는 엔트리의 페이지 어드레스와 속성으로하는 것으로 물리 어드레스(236)에의 변환을 가능하게 한다.

이하, 도형 처리장치(100)내의 각 유닛의 내부 구성을 상세히 설명한다.

제6도는 묘화 처리 유닛(101)의 내부 구성을 나타낸다. 묘화 처리 유닛(101)에의 지령은 시스템·버스·인터페이스(105)로부터 32비트 폭의 묘화 명령/데이터 버스(301)와 이 유닛내의 버스(1109)를 거쳐 코맨드 레지스터(1001)에 독입된다. 코맨드 레지스터(1001)에의 독입은 시스템·버스·인터페이스(105)로부터의 신호선 311과 317에 의하여 라이트 제어회로(1021)가 생성하는 셀렉트 신호에 의하여 제어된다. 묘화 명령/데이터 버스(301)와 유닛내의 버스(1109)를 거쳐 코맨드 레지스터(1001)에 독입된 묘화 명령은 ROM 어드레스 제어(1018)에 전송되어 묘화 명령에 대응하는 마이크로 프로그램 ROM(1019)내의 마이크로 코드가 독출된다. 독출된 마이크로 코드는 마이크로 디코더(1020)에서 독해되어 묘화 처리유닛(101)내의 레지스터 및 연산기(1001 내지 1017)와, 버스 스위치(1107)를 제어한다. 또, 마이크로 디코더(1020)의 출력의 일부는 ROM 어드레스 제어(1018)에 복귀되어 다음의 마이크로 코드의 독출을 제어한다. 또 마이크로 디코더(1020)는 신호선(312)을 사용하여 프레임 버퍼(205)에의 액세스를 로컬·버스·인터페이스(106)에 요구하든지 또는 신호선(314, 316)을 사용하여 메인 메모리(203)에의 액세스를 시스템·버스·인터페이스(105)에 요구하든지 하는 한편, 로컬·버스·인터페이스(106)로부터는 신호선(313)에 의하여 또 메모리 관리유닛(102)으로부터는 신호선(315)에 의하여 그 동작의 일시 정지가 요구된다. 이것은 시스템·버스·인터페이스(105)의 메인 메모리(203)에의 액세스 시간이 외부의 중앙처리장치(201)의 처리 수순이나 처리내용에 따라서 변동하는 것, 로컬·버스·인터페이스(106)의 프레임 버퍼(205)의 액세스 시간이 프레임 버퍼(205) 내용의 CRT 디스플레이 장치(207)에의 독출이나 프레임 버퍼(205) 그 자체의 리프레시 동작에 의하여 변화하는 것에 대응하기 때문이다. 마이크로 디코더(1020)는 로컬·버스·인터페이스(106) 또는 시스템·버스·인터페이스(105)로부터 동작의 일시 정지 요구가 있었을 경우, 그 요구가 해제될 때까지 묘화 처리유닛(101) 전체의 동작은 일시 정지된다.

묘화 명령에 부수하여 각종의 파라미터도 시스템·버스·인터페이스(105)로부터 묘화 처리 유닛(101)에 전송되나, 그들은 묘화 명령/데이터 버스(301), 유닛내 버스(1109), 코맨드 레지스터(1001), 유닛내 버스(1106)를 거쳐 레지스터 파일(1102)에 저장된다. 레지스터 파일(1102)의 내용은 직접 및 유닛내 버스(1106)를 거쳐 산술 논리 연산회로(ALU)(1003)에 전송되어, 마이크로 디코더(1020)의 지시에 따라서 연산되고, 그 결과는 레지스터 파일(1002)에 저장된다. 또 이 때의 연산 실행시에 검출되는 캐리어 비교 결과 등은 직접 마이크로 디코더(1020)에 보고된다. 하나의 묘화 코맨드에 관한 일련의 마이크로 코드의 처리가 종료하면 마이크로 디코더(1020)는 신호선(316)을 거쳐 시스템·버스·인터페이스(105)에 묘화 코맨드의 실행 종료를 알리게 한다. 여기서 산술 논리 연산회로(1003)는 처리 대상의 화소 데이터의 어드레스나 비트 위치 등을 계산한다. 처리 대상의 화소 데이터가 메인 메모리(203)상에 있는 경우 어드레스 정보는 레지스터 파일(1002)로부터 유닛내 버스(1106), 버스 스위치(1107), 유닛내 버스(1108)를 거쳐 메인 메모리(203)용 어드레스 레지스터(MARM)(1017)에 전송되고, 묘화 어드레스 버스(302)를 거쳐, 메모리 관리 유닛(102)에 출력된다. 그리고 그 어드레스 정보에 의거하여 시스템·버스·인터페이스(105)로부터 보내져 오는 처리대상의 화소 데이터는 묘화 명령/데이터 버스(301)와 유닛내 버스(1109)를 거쳐 메인 메모리(203)용 리이드 버퍼(RBM)(1016)에 전송된다. 메인 메모리(203)용 리이드 버퍼(1016)에의 독입은 시스템·버스·인터페이스(105)로부터의 신호선(311, 317)에 의하여 라이트 제어회로(1021)가 생성하는 셀렉트 신호에 의하여 제어된다. 한편, 처리 대상의 화소 데이터가 프레임 버퍼(205)상에 있는 경우, 산술 논리 연산회로(1003)에 의하여 구해진 어드레스 정보는 레지스터 파일(1002)로부터 유닛내 버스(1106), 버스 스위치(1107), 유닛내 버스(1108)를 거쳐 프레임 버퍼(205)용 메모리 어드레스 레지스터(MARF)(1014)에 전송되어 묘화 어드레스 버스(304)를 거쳐 로컬·버스·인터페이스(106)에 출력된다. 그리고 그 어드레스 정보에 의거하여 로컬·버스·인터페이스(106)로부터 보내져 오는 처리 대상의 화소 데이터는 묘화 데이터 버스(303)와 유닛내 버스(1104)를 거쳐 프레임 버퍼(205)용 리이드 버퍼(RBF)(1013)에 전송된다. 메인 메모리(203)용 리이드 버퍼(RBM)(1016)나 프레임 버퍼(205)용 리이드 버퍼(RBF)(1013)중의 처리대상의 화소 데이터는 유닛내 버스 1105나 1108를 거쳐 바렐 시프터(1007)에 보내짐과 동시에 유닛내 버스(1108)를 거쳐 레지스터파일(1006)에도 송부된다.

한편, 앞서 레지스터 파일(1006)에 저장되어 있던 화소 데이터는 바렐 시프터(1007)에 보내지고, 메인 메모리(203)용 리이드 버퍼(RBM)(1016)나 프레임 버퍼(205)용 리이드 버퍼(RBF)(1013)로부터의 데이터와 함께 바렐 시프터(1007)에 있어서 데이터 전송 처리된다. 그 처리 결과는 컬러 레지스터(1008)나, 컬러 레지스터(1009)에 있어서 데이터 변환되든지 또는 직접 논리 연산회로(LU)(1010)에 보내진다. 이 데이터는 유닛내 버스(1005)를 거쳐 메인 메모리(203)용 리이드 버퍼(RBM)(1016) 또는 프레임 버퍼(205)용 리이드 버퍼(RBF)(1013)로부터의 데이터와 함께 논리 연산회로(1010)에 있어서 연산 모드 레지스터(1005)의 내용과 마이크로 디코더(1020)로부터의 지시에 따라서 처리된다. 이 처리 결과는 마스크 제어회로(1011)에 입력되어 메인 메모리(203)용 리이드 버퍼(RBM)(1016) 또는 프레임 버퍼(205)용 리이드 버퍼(RBF)(1013)로부터의 데이터에 따라서 마스크 함으로써 변경 비트를 지정하기 위한 비트 단위의 선택 처리가 실시된다. 이 처리 결과는 저장처가 메인 메모리(203)의 경우 메인 메모리(203)용 라이트 버퍼(WBM)(1015)에 저장되고, 메인 메모리(203)용 메모리 어드레스 레지스터(MARM)(1017)에 저장된 어드레스에 기입되도록 유닛내 버스(1109), 묘화 명령/데이터 버스(301)를 거쳐 시스템·버스·인터페이스(105)에 송부된다. 만약 마스크 제어회로(1011)의 처리 결과의 저장처가 프레임 버퍼(205)인 경우 이 처리결과는 프레임 버퍼(205)용 라이트 버퍼(WBF)(1012)에 저장되고, 프레임 버퍼(205)용 어드레스 레지스터(MARF)(1014)에 저장된 어드레스에 기입되도록 유닛내 버스(1104), 묘화 데이터 버스(303)를 거쳐 로컬 버스 인터페이스(106)에 송부된다. 또한 선 묘화 처리의 경우 선종 정보는 선종 제어 레지스터(1004)로부터 논리 연산회로(1010)에 송부된다. 또 선종 제어 레지스터(1004), 연산 모드 레지스터(1005), 컬러 레지스터(1008이나 1009)의 내용은 묘화 코맨드의 실행에 앞서 시스템·버스·인터페이스(105)로부터 묘화 명령/데이터 버스(301), 코맨드 레지스터(1001), 유닛내 버스(1106), 버스 스위치(1007), 유닛내 버스(1108)를 거쳐 기입된다. 또, 레지스터 파일(1106)의 일부도 마찬가지로 시스템·버스·인터페이스(105)로부터 기입된다. 버스 스위치는 LU와 ALU가 독립하여 각각 연산 처리를 행할 때 오프된다.

제7도는 메모리 관리 유닛(102)의 내부 구성을 나타낸다. 메모리 관리 유닛(102)은 신호선(314, 316)에 의하여 묘화 처리유닛(101)으로부터 메인 메모리(203)에의 엑세스 요구가 있으면(신호선(316)은 메모리 액세스 요구가 독출인지 기입인지를 나타낸다) 묘화 어드레스 버스(302)를 거쳐 묘화 처리 유닛(101)으로부터 전송되는 메인 메모리(203)의 가상 어드레스 정보를 가상 어드레스 레지스터(VAR)(2006)에 취입한다. 가상 어드레스 레지스터(2006) 내용중의 4비트(비트 15 내지 12)는 양방향 세트 조합에 있어서 메인 메모리 간에서 데이터 전송을 행하는 경우에 구비하여 설치한 2개의 어드레스 변환 테이블(2001, 2002)의 디코더부에 보내진다. 어드레스 변환 테이블(2001, 2002)은 각각 택, 페이지 어드레스, 속성으로 이루어지는 엔트리를 16쌍(組) 가지고 있으나, 디코더부의 디코드 결과에 의하여 이 중에서 하나의 엔트리가 선택된다. 선택된 엔트리중의 택 16비트는 각각 비교기(2003, 2004)에 전송되어 가상 어드레스 레지스터(2006)의 최상위 16비트(비트 31 내지 16)의 내용과 비교된다. 비교기(2003, 2004)의 비교 결과는 제어회로(2005)에 보내진다. 한편, 어드레스 변환 테이블(2001, 2002)에서 선택된 엔트리의 각각의 속성(각 2비트)도 제어회로(2005)에 보내진다. 이 속성은 엔트리가 유효하는지 여부를 나타낸 유효/무효비트와 엔트리가 데이터의 기입에 사용되었는지 여부를 나타낸 갱신 비트의 2비트를 포함한다. 비교기(2003, 2004)의 어느 하나의 비교 결과가 어느 것과 일치하고 있고, 또 일치한 쪽의 어드레스 변환 테이블에서 선택된 엔트리가 유효할 경우 그 엔트리의 페이지 어드레스 20비트는 셀렉터(SEL)(2008)에서 선택되어 어드레스 레지스터(AR)(2010)의 상위 20비트(비트 31 내지 12)에 저장된다. 이 때, 가상 어드레스 레지스터(2006)의 하위 12비트(비트 11 내지 0)가 셀렉터(SEL)(2009)에서 선택되어 어드레스 레지스터(2010)의 하위 12비트(비트 11 내지 0)에 저장된다. 그리고 어드레스 레지스터(2010)의 내용 32비트는 물리 어드레스로서 물리 어드레스 버스(401)를 거쳐 시스템·버스·인터페이스(105)에 전송된다. 이 때 제어 회로(2005)는 신호선(406)을 사용하여 버스 제어유닛(103)에 메인 메모리(203)에의 액세스를 요구함과 동시에 신호선(407)을 사용하여 시스템·버스·인터페이스(105)에 액세스가 리이드인지 라이트인지를 통지한다. 또, 제어회로(2005)는 신호선(413)을 사용하여 메인 메모리(203)로부터 독출되는 데이터가 묘화 처리 유닛(101)내의 메인 메모리(203)용 리이드 버퍼(1016)에 기입해야 할 것인 것을 시스템·버스·인터페이스(105)에 알린다. 버스 제어유닛(103)이 시스템 버스(211)의 액세스권을 획득할 때까지나 도형 처리장치(100) 외부로부터 단자 SUS#에 의하여 시스템 버스(211)의 연속 사용이 중단되었을 경우에는 버스 제어유닛(103)으로부터의 신호선(409)에 의하여 메모리 관리 유닛(102)의 실행은 일시 정지된다. 메모리 관리 유닛(102)의 실행의 일시 정지에 따라 묘화 처리 유닛(101)의 실행을 일시 정지할 필요가 있는 경우, 제어회로(2005)는 신호선(315)에 의하여 묘화 처리 유닛(101)의 실행을 일시 정지시킨다. 또 제어회로(2005)는 메모리 액세스가 기입 처리인 경우에서 선택된 엔트리 속성의 갱신 비트가 세트되어 있지 않을 때는 그 갱신 비트를 세트한다.

비교기(2003, 2004)의 비교 결과가 모두 불일치이거나, 어느 한쪽이 일치이더라도 그 엔트리가 무효일 경우에는, 제어회로(2005)는, 어드레스 변환 테이블 2001 또는 2002의 어느 한쪽의 1 엔트리를 갱신한다. 엔트리 갱신에는 LRU(Least Recently Used)알고리즘을 사용한다. 제어회로(2005)는, 16비트의 이용 정보를 내장하여 엔트리 참조마다 이 이용 정보를 갱신하고, 엔트리 갱신 때는 어드레스 변환 테이블(2001, 2002)의 어는 하나를 변경하는지를 결정한다. 엔트리 갱신 시에는 페이지 디렉토리 베이스 레지스터(PDBR)(2007)의 상위 20비트(비트 31 내지 12)의 내용이 셀렉터(2008)에 의하여 선택되어 어드레스 레지스터(2009)의 상위 20비트(비트 31 내지 21)에 격납된다. 한편 셀렉터(2009)에 의하여 어드레스 레지스터(2009)의 10비트(비트 11 내지 2)에는 가상 어드레스 레지스터(2006)의 상위 10비트(비트 31 내지 22)가 또 어드레스 레지스터(2009)의 나머지의 2비트(비트 1내지 0)에는 0이 기입되고, 어드레스 레지스터(2009)에는 페이지 디렉토리 엔트리(227)의 어드레스가 설정된다. 어드레스 레지스터(2009)의 내용은 물리 어드레스 버스(401)를 거쳐 시스템·버스·인터페이스(105)에 전송된다. 이때, 시스템 버스 인터페이스(105)에는 신호선(407)을 사용하여 액세스가 리이드인 것을 알린다. 또, 제어회로(2005)는 신호선(413)을 사용하여 메인 메모리(203)로부터 독출되는 데이터가 메모리 관리 유닛(102)내의 엔트리 데이터 레지스터(2011)에, 기입되어야만 하는 것을 시스템·버스·인터페이스(105)에 알린다. 한편, 버스 제어 유닛(103)에는, 신호선(406)을 거쳐 메인 메모리(203)에의 리이드 액세스 요구가 나온다. 메인 메모리(203) 상의 페이지 디렉토리 엔트리(227)는, 데이터 버스(402)와 유닛내 버스(210)를 거쳐 시스템·버스·인터페이스(105)로부터 엔트리 데이터 레지스터(EDR)(2011)에 독입된다. 이 독입 타이밍은 시스템·버스·인터페이스(105)로부터 신호선(410)을 거쳐 제어회로(2005)에 부여된다. 제어회로(2005)는 엔트리 데이터 레지스터(2011)에 독입된 페이지 디렉토리 엔트리(227)중에는, 대응하는 페이지 테이블(224)이 메인 메모리(203)상에 있는지 하드디스크 상에 있는지를 나타내는 존재 비트를 체크하여 대응하는 페이지 테이블(224)이 메인 메모리(203)상에 없으면, 신호선(403)을 사용하여 시스템·버스·인터페이스(105)에, 대응하는 페이지 테이블(224)의 롤인(메인 메모리(203)에의 독입)을 요구한다. 페이지 스와핑의 종료는 신호선(401)에 의하여, 시스템·버스·인터페이스(105)로부터 알려진다. 페이지 스와핑 종료 후는 어드레스 레지스터(2009)가 어드레스 하는 페이지 디렉토리 엔트리(227)가 엔트리 데이터 레지스터(2011)에 독입되고, 다시 엔트리 데이터 레지스터(2011)내의 존재 비트가 체크된다. 대응하는 페이지 테이블(224)이 메인 메모리(203)상에 있는 것이 확인되면, 엔트리 데이터 레지스터(2011)의 상위 20 비트(비트 31 내지 12)의 내용이 셀렉터(2008)에 의하여 선택되어, 어드레스 레지스터(2009)의 상위 20비트(비트 31 내지 12)에 저장된다. 한편 셀렉터(2009)에 의하여 어드레스 레지스터(2009)의 10비트(비트 11 내지 2)에는 가상 어드레스 레지스터(2006)의 10비트(비트 21 내지 12)가, 또 어드레스 레지스터(2009)의 나머지의 2비트(비트 1 내지 10)에는 0이 기입되고, 어드레스 레지스터(2009)에는 페이지 테이블 엔트리(228)의 어드레스가 설정된다. 어드레스 레지스터(2009)의 내용은 물리 어드레스 버스(401)를 거쳐, 시스템·버스·인터페이스(105)에 전송된다. 이때, 시스템·버스·인터페이스(105)에는 신호선(407)을 사용하여 액세스가 리이드인 것을 알린다. 한편, 버스 제어 유닛(103)에는, 신호선(406)을 거쳐 메인 메모리(203)에의 리이드 액세스 요구가 나온다. 메인 메모리(203)상의 페이지 테이블 엔트리(228)는 데이터 버스(402)와 유닛내 버스(2101)를 거쳐, 시스템·버스·인터페이스(105)로부터, 엔트리 데이터 레지스터(2011)에 독입된다. 이 독입 타이밍은 시스템·버스·인터페이스(105)로부터 신호선(410)을 거쳐 제어회로(2005)에 부여된다. 제어회로(2005)는 엔트리 테이터 레지스터(2011)에 독입된 페이지 테이블 엔트리(228)중에 있는 대응하는 페이지 프레임(226)이 메인 메모리(203)상에 있는지 여부를 나타낸 존재 비트를 체크하여 대응하는 페이지 프레임(226)이 메인 메모리(203)상에 없으면, 신호선(403)을 사용하여, 시스템·버스·인터페이스(105)에, 대응하는 페이지 프레임(226)의 롤인(메인 메모리(203)에의 독입)을 요구한다. 페이지 스와핑의 종료는 신호선(410)에 의하여 시스템·버스·인터페이스(105)로부터 알려진다. 페이지 스와핑 종료 후는, 어드레스 레지스터(2009)가 어드레스 하는 페이지 테이블 엔트리(228)가 엔트리 데이터 레지스터(2011)에 독입되어 다시 엔트리 데이터 레지스터(2011)내의 존재 비트가 체크된다. 대응하는 페이지 프레임(226)이 메인 메모리(203)상에 있는 것이 확인되면 어드레스 변환 테이블 2001 또는 2002중, 제어회로(2005)에 의하여 선택되는 한쪽에 대하여, 가상 어드레스 레지스터(2006)의 4비트(비트 15 내지 12)에 의하여 디코더 부에서 선택되는 엔트리 중의 택 부분에는 가상 어드레스 레지스터(2006)의 상위 16비트(비트 31 내지 16)가, 페이지 어드레스 부에는 페이지 엔트리 레지스터(2011)의 상위 20비트(비트 31 내지 12)가, 각각 기입된다. 또, 그 엔트리의 속성 부의 유효/무효 비트는 유효하게 되고, 갱신 비트는 묘화 처리 유닛(101)으로 부터의 신호선(316)에 따라서 설정된다. 이때, 신호선(316)에 라이트 액세스가 부여되고 있는 것을 나타내고 있을 경우, 엔트리 데이터 레지스터(2011)의 갱신 비트를 세트한 후, 엔트리 레지스터의 내용을 독출원인 페이지 테이블(224)에 재 기입한다. 즉, 어드레스 레지스터(2009)가 가리키는 어드레스에 엔트리 데이터 레지스터(2011)의 내용을 기입하려고, 신호선 406과 407을 사용하여 버스 제어 유닛(103)과 시스템·버스·인터페이스(105)에 대하여 요구한다. 이때, 재기입하는 페이지 테이블 엔트리(228)의 내용이 독출했을 때 그대로인 것을 보증하기 위하여 신호선(408)을 사용하여 버스 제어 유닛(103)에 대하여, 시스템 버스(211)의 점유 사용(버스록)을 요구한다. 기입 종료는 신호선(409)에 의하여 버스 제어 유닛(103)으로부터 알려진다. 또한, 어드레스 변환 처리의 실행에 앞서, 시스템·버스·인터페이스(105)로부터의 신호선(411, 412)으로부터 라이트 제어회로(2012)가 생성하는 셀렉트 신호에 의하여 데이터 버스(402)와 유닛내 버스(2101)를 거쳐, 페이지 디렉토리(223)의 베이스 어드레스가 페이지 디렉토리 베이스 레지스터(2007)에 설정된다. 또, 엔트리 데이터 레지스터(2011)와, 가상 어드레스 레지스터(2006)에의 기입 제어도, 시스템·버스·인터페이스(105)로부터의 신호선(411, 412)으로부터 라이트 제어회로(2012)가 생성하는 셀렉트 신호에 의하여 이루어진다.

제8도에 버스 제어 유닛(103)의 내부 구성을 나타낸다. 메모리 관리 유닛(102)으로부터 신호선(409)을 거쳐 메인 메모리(203)에의 액세스 요구가 있으면, 버스 제어 유닛(103)내의 시이퀀스 제어회로(3001)는, 타이밍 조정 회로(3002, 3003, 3004, 3005)에 대하여 시스템 버스(211)의 액세스권을 획득하도록 지시한다. 먼저, 타이밍 조정 회로(3002)는 신호선(409)에 의하여 메모리 관리 유닛(102)에 동작의 일시 정지를 지시한다. 그리고, 신호선(501)을 사용하여 시스템 버스 인터페이스(105)를 거쳐, 도형 처리장치(100) 외부의 버스 조정 장치(202)에, 시스템 버스(211)의 홀드를 요구한다. 버스 조정 장치(202)가, 도형 처리장치(100)에 시스템 버스(211)를 개방하는 것은 시스템·버스·인터페이스(105)로부터 신호선(502)을 거쳐, 버스 제어 유닛(103)내의 타이밍 조정 회로(3003)에 알려진다. 이때, 타이밍 조정 회로(3003)는 플립플롭(3006)을 거쳐, 타이밍 조정 회로(3002)에 메모리 관리 유닛(102)의 동작의 일시 정지의 해제를 신호선(409)을 거쳐 요구한다. 한편, 도형 처리장치(100)가 시스템 버스(211)를 사용 중에 도형 처리장치(100)외부로부터 시스템 버스(211)의 개방이 요구되었을 경우, 시스템·버스·인터페이스(105)는, 신호선(503)을 사용하여, 버스 제어 유닛(103)의 타이밍 조정 회로(3004)에 알린다. 타이밍 조정 회로(3004)는, 시이퀀스 제어회로(3001)에 그것을 보고하고, 시이퀀스 제어회로(3001)는 타이밍 조정 회로(3002)에 신호선(409)을 사용하여, 메모리 관리 유닛(102)의 동작을 일시 정지하도록 요구한다. 또, 타이밍 조정 회로(3005)는 시이퀀스 제어회로(3001)로부터의 제어에 의하여 도형 처리장치(100)가 버스 마스터로서 시스템 버스(211)를 사용 중인 것을 신호선(504)을 거쳐 시스템·버스·인터페이스(105)에 알린다. 메모리 관리 유닛(102)으로부터 신호선(408)에 의하여 시스템 버스(211)의 점유 사용이 요구되고 있는 경우는, 신호선(504)에 의하여, 시스템 버스(211)의 점유를 시스템·버스·인터페이스(105)에 지시한다.

제9도에 CRT 제어 유닛(104)의 내부 구성을 나타낸다. 동기 신호계 시이퀀스 제어회로(4017)는 로컬·버스·인터페이스(106)로부터의 표시클럭(신호선 608)에 의하여, 4001 내지 4007 까지의 레지스터와 연산기를 제어하여, 수평 동기 신호, 수직 동기 신호와, 표시 타이밍 신호를 생성하고, 커서 제어회로(4016)와, 표시 어드레스계 시이퀀스 제어회로(4018)에 보낼 뿐만 아니라, 신호선(609, 610, 611)을 거쳐, 로컬 버스 인터페이스(LBI)(106)에 출력된다. 또한, 레지스터(4001∼4005)에는, 도형 처리 장치(100)의 처리의 실행에 앞서, 시스템 버스 인터페이스(105)로부터, 제어 데이터 버스(605)와 유닛 내 버스(4101)를 거쳐, 수평 동기 신호의 펄스폭, 수평 주사 주기, 수직 동기 신호의 펄스폭 및 수직 주사 주기 등이, 시스템 버스 인터페이스(105)로부터의 신호선(603, 604)으로부터, 라이트 제어회로(4019)에서 생성되는 셀렉트 신호를 사용하여 기입된다.

또, 표시어드레스계 시이퀀스 제어회로(4018)는, 로컬 버스 인터페이스(106)로부터의 표시 클럭(신호선 608)에 의하여, 4008 내지 4015 까지의 레지스터와 연산기를 제어하면서, 표시 어드레스를 메모리 어드레스 레지스터(MAR)내에 생성하고, 생성한 표시 어드레스를, 표시 어드레스 버스(602)를 거쳐, 메모리 어드레스 레지스터(MAR)로부터, 로컬 버스 인터페이스(106)에 보낸다. 또한, 레지스터(4008∼4011)에는, 도형 처리 장치(100)의 처리의 실행에 앞서, 시스템 버스 인터페이스(105)로부터, 제어 데이터 버스(605), 유닛 내 버스(4101), 버스 스위치(4012) 및 유닛 내 버스(4103)를 거쳐, 프레임 버퍼(205)의 수평폭, 수직 폭이나, 표시 개시 어드레스 등이, 시스템 버스 인터페이스(105)로 부터의 신호선(603, 604)으로부터, 라이트 제어회로(4019)에 있어서, 생성되는 셀렉트 신호를 사용하여 기입된다.

또, 미리 프레임 버퍼(205)의 특정 영역에 저장된 커서 테이터는, 로컬 버스 인터페이스(165)로부터, 커서 데이터 버스(612)를 거쳐, 커서 제어 회로(4016)에 읽어 넣어지고, 커서 위치 정보는, 도형 처리 장치(100) 외부의 중앙 처리 장치(201)로부터, 시스템 버스 인터페이스(105), 커서 위치 버스(613)를 거쳐, 커서 제어회로(4016)에 인가된다. 이것에 부가하여, 동기 신호계 시이퀀스 제어회로(4017)로부터의, 수평 및 수직 동기 신호와, 로컬 버스 인터페이스(106)로부터의 표시클럭(신호선 608)으로부터, 커서 제어회로(4016)는, CRT 디스플레이 장치(207)상의 임의의 위치에 표시하기 위하여, 비트 위치를 시프트한 커서 데이터 및 커서 마스크 데이터와, 커서 표시 타이밍 신호를 생성하고, 커서 데이터와 커서 마스크 데이터는, 커서 데이터 버스(607)를 거쳐, 커서 표시 타이밍 신호는 신호선(606)을 거쳐, 각각 로컬 버스 인터페이스(106)에 출력한다.

또한, 시스템 버스 인터페이스(105)와, 로컬 버스 인터페이스(106)는, 제어 데이터의 축적과 각 유닛에의 분배 및 데이터 전송의 제어를 행한다.

이하, 도형 묘화의 처리 플로우를 도면을 사용하여 설명한다. (묘화 처리 플로우)

제10도에, 제1도에 나타낸 시스템 구성에 있어서의 메인 메모리(203) 또는 프레임 버퍼(205)에의 도형 묘화의 처리 플로우를 나타낸다. 먼저, 중앙 처리 장치(201)는, 묘화 처리 드라이버의 처리로서, 메인 메모리(203)상의 비트 맵 데이터중, 도형 묘화에 사용되는 것의 어드레스를 산출한다(701). 다음에 그 비트 맵 데이터가, 도형 묘화 처리 중에, 메인 메모리(203)로부터 하드디스크(204)에 롤-아웃(roll-out)되지 않도록, CPU가 비트 맵 데이터를 포함하는 페이지를 선택한다(702). 그리고, 오퍼레이팅 시스템의 페이지 록 루우틴을 호출한다(703). 오퍼레이팅 시스템은, 메인 메모리(203)의 데이터가 스왑(swap)되지 않도록 하기 위하여, 속성 정보 중의 록의 비트를 세트하고, 요구된 페이지의 록을 실행(702)하여, 묘화처리 드라이버에 리턴 한다(704). 묘화처리 드라이버는, 묘화 명령을 작성하여, 도형 처리장치(100)에 전송한 후, 도형 처리장치(100)의 제어 레지스터의 특정 비트의 세트에 의하여, 도형 처리장치(100)를 기동한다. 도형 처리장치(100)는, 중앙 처리장치(201)로부터 기동될 때까지는, 대기 중인 상태이다(721). 도형 처리장치(100)가 기동되면(722), 도형 처리장치(100)는, 처리(705)에서, 전송된 묘화 명령을 실행한다(723). 묘화 명령의 실행을 종료하면, 개입 중단 처리에 의하여, 중앙 처리장치(201)에 종료 보고를 행하고(724), 동작을 정지한다(725). 개입 중단을 받은 중앙 처리장치(201)는, 도형 처리장치(100)의 제어 레지스터의 특정 비트를 세트함으로서, 도형 처리장치(100)내의 어드레스 변환 테이블(TLB)의 무효화를 미리 요구한다(706). 이 레지스터 세트에 의하여, 도형 처리장치(100)는 다시 기동되고(726), 도형 처리장치(100)내의 어드레스 변환 테이블(TLB)을 무효화하고(727), 동작을 정지한다(728). 처리 스텝(706)의 후, 중앙 처리 장치(201)는, 702에서 록한 페이지를 선택하여(707), 오퍼레이팅 시스템의 언록루틴을 호출한다(708). 오퍼레이팅 시스템은, 요구된 페이지의 언록을 실행한 후, 묘화처리 드라이버에 제어를 옮겨(709), 일련의 묘화처리를 종료한다. 이 언록에 의하여 중앙 처리장치(201)는, 새로운 처리(처리 709의 종료의 뒤에 온다)에 필요한 데이터를 스왑핑에 의하여 메인 메모리(203)에 맞출 수 있는 상태가 된다. 스왑핑이라 하는 것을 행하면, 페이지 테이블(224)(제5도)은 중앙 처리 장치(201)에 의하여 갱신되어 버리므로, 그 테이블의 코피인 도형 처리장치(100)내의 TLB(242)는 무의미한 것이 되어 버린다. 그러므로 스왑핑이 일어나는 것을 사전에 판단되었을 경우는, TLB(242)의 필연적인 무효화를 상기한 바와 같이 미리 행하여 두는 것이다.

제11도에, 제10도의 처리(723)의 플로우를 나타낸다. 먼저, 도형 처리장치(100)는, 중앙 처리장치(201)로부터 전송된 묘화 명령을 해석하고(750), 32비트 단위의 묘화 처리를 행한다(751∼759). 32비트 단위의 묘화처리에 있어서는, 패치해야할 화소 데이터가 있는지 여부가 체크되고(751), 패치해야할 화소 데이터가 있으면, 그 소재가 확인된다(752). 패치 데이터가 메인 메모리(203)상이면, 물리 어드레스가 산출되어(753), 메인 메모리(203)로부터 화소 데이터가 패치 되고(754), 처리(751)에 되돌아간다. 패치 데이터가, 프레임 버퍼(205)상에 있는 것이 확인되었을 경우는 논리 어드레스를 유지한 채로, 프레임 버퍼(205)로부터 화소 데이터가 패치 되고(755), 처리(751)에 되돌아간다. 묘화 대상인 32비트 데이터에 관하여, 패치해야할 데이터가 없음이 처리(751)에서 확인되면, 기입할 소재가, 메인 메모리(203)인지 프레임 버퍼(205)인지가 체크된다(756). 기입처가 메인 메모리(203)이면, 물리 어드레스를 산출한(757)후, 메인 메모리(203)에의 기입을 행한다(758). 한편, 기입처가 프레임 버퍼(205)인 경우는, 논리 어드레스를 사용하여, 프레임 버퍼(205)에의 기입을 실행한다(759). 기입 종료 후는, 묘화 명령의 실행이 완료했는지 여부가 체크되고, 완료되어 있지 않으면, 다음의 32비트의 묘화 실행을 위하여, 처리(751)에 복귀한다(760).

제12도에, 제11도의 처리(753) 및 처리(757)의 플로우를 나타낸다. 물리 어드레스의 산출에는, 먼저, 가상 어드레스가 산출된다(801). 그리고, 이 가상 어드레스를 사용하여, 어드레스 변환 테이블(TLB)을 서어치하여, 어드레스 변환에 필요한 엔트리가 있는지 여부를 체크한다(802). TLB 내에 엔트리가 존재하는 경우(TLB 히트의 경우), 메인 메모리(203)상의 페이지 테이블 내의, 페이지 테이블 엔트리(PTE)를 변경할 필요가 있으면(메인 메모리 203에의 기입 처리이고, 또한 도형 처리 장치 100 내의 TLB의, 대응하는 엔트리의 갱신 비트가 세트되어 있지 않은 경우는), 도형 처리장치(100)가 스스로 메인 메모리(203)에 액세스하여, 대응하는 PTE내의 갱신 비트를 세트하고(803), TLB내의 대응하는 엔트리의 갱신 비트도 세트한 후(808), 물리 어드레스를 생성하여(809), 처리를 종료한다.

처리(802)에서 TLB 미스히트의 경우는, 도형 처리장치(100)가 메인 메모리(203)에 액세스하여, PTE의 독출을 도모한다(804). 여기서, 대응하는 페이지 테이블이 메인 메모리(203)상에 없는 경우, 또는, 대응하는 페이지 테이블은 메모리(203)상에 있으나, 액세스 대상의 페이지가 메인 메모리(203)상에 없는 경우는, 페이지 누락(fault)이 검출된다(805). 페이지 누락이 검출되지 않았을 경우는, 도형 처리장치(100) 내의 TLB에, 새로운 엔트리를 작성한다(806). 그리고, 메인 메모리(203)상의 페이지 테이블 내의 페이지 테이블 엔트리(PET)를 갱신할 필요가 있으면(메인 메모리 203에의 기입 처리이고, 또 도형 처리장치 100내의 TLB의, 대응하는 엔트리의 갱신 비트가 세트되어 있지 않은 경우는)도형 처리장치(100)가 스스로 메인 메모리(203)에 액세스하여, 대응하는 PTE내의 갱신 비트를 세트하고(807), TLB내의 대응하는 엔트리의 갱신 비트도 세트한 후(808), 물리 어드레스를 생성하여(809), 처리를 종료한다. 처리(805)에 있어서, 페이지 누락이 검출되었을 경우는, 개입 중단 처리에 의하여, 중앙 처리 장치(201)에 페이지의 롤인을 요구하고(810), 동작을 정지한다(811). 개입 중단을 받은 중앙 처리장치(201)는, 오퍼레이팅 시스템의 스왑을 호출하여(821), 페이지의 스왑핑을 행한다(822). 페이지 스왑핑의 종료 후는 특정 레지스터의 세트에 의하여, 다시 도형 처리장치(100)를 기동한다(823). 다시 기동된(812) 도형 처리장치(100)는, 처리(804)에 되돌아간다.

제13도에는, 제12도의 플로우에 있어서의 처리(803, 807)를, 스스로 행하는 대신에, 중앙 처리장치(201)에 의뢰하는 방법을 나타낸다. 처리(802)에 있어서 TLB 히트의 경우, 도형 처리장치(100)는, 중앙 처리장치(201)에 메인 메모리(203)상의 페이지 테이블 엔트리(PTE)의 갱신을 요구한다(903). PTE갱신의 의뢰를 받은 중앙 처리장치(201)는 PTE의 갱신을 행한(921, 922)후, 개입 중단 처리를 종료한다(923). 처리(907)에 있어서도 마찬가지로, 도형 처리장치(100)는, 중앙 처리장치(201)에 메인 메모리(203) 상의 페이지 테이블의, PTE의 갱신을 요구하면(907), 중앙 처리장치(201)는 PTE의 갱신을 행한(924, 925)후 개입 중단 처리를 종료한다(926).

이상 설명한 실시 예에 의하면, 가상 기억을 서포트하는 시스템에 있어서, 도형 처리장치(100)가 스스로 가상 어드레스를 물리 어드레스로 변환할 수 있기 때문에(메인 메모리(203)상의 처리 대상의 비트맵이, 복수의 페이지에 걸쳐 있어도), 중앙 처리장치(201)는, 페이지 별로 묘화 명령을 작성하여, 도형 처리장치(100)에 묘화 처리를 지령할 필요가 없어져, 중앙 처리장치(201)로 부터 도형 처리장치(100)에의 묘화 지령에 있어서의 교신 오버헤드를 저감할 수 있다는 효과가 있다.

또, 도형 처리장치(100)가 시스템 버스(211)를 점유 중에, 중앙 처리장치(201)가 긴급 처리를 위하여 시스템 버스(211)를 사용하고자 하는 경우, 단자 버스 홀드 애크노로지(HLDA)를 로우레벨로 할 수가 있으나, 이것을 실현하는데는, 버스 조정 장치(202)의 구성이 복잡하게 된다는 결점이 있다. 그러나, 도형 처리장치(100)에 단자 서스펜드(suspend)(SUS#)를 새로이 설치함으로써, 버스 조정 장치(202)에 의지하는 일없이 용이하게 도형 처리장치(100)의 시스템 버스(211)의 사용을 중단시킬 수가 있다는 효과가 있다.

제14도는 본 발명의 다른 실시 예에 의한 시스템 구성 예를 나타낸다. 중앙 처리장치(이하, MPU라함)(201) 및 도형 처리장치(100)는, 어드레스 버스(210) 데이터 버스(209), 제어 버스(208)로 이루어진 시스템 버스를 거쳐 메인 메모리(203)에 접속되어 있다. 버스 조정 장치(202)는, 중앙처리장치(201)와 도형 처리장치(100)중 어느 쪽이 메인 메모리를 액세스하는가의 조정을 행한다. 프레임 버퍼 (205)는, 표시 장치(207)에 표시하기 위한 표시 데이터를 기억하는 메모리이다. 비디오 신호 생성 회로(206)는, 프레임 버퍼(205)에 기억되어 있는 데이터를, 표시 장치(207)에 표시하기 위한 제어를 행한다. 도형 처리장치(100)는 프레임 버퍼(205)와 메인 메모리(203)의 사이에서의 데이터의 전송, 프레임 버퍼(205)내에서의 데이터 전송, 메인 메모리(203)내에서의 데이터 전송을 행한다. 디코더(211)는, MPU가 도형 처리장치(100)의 내부 레지스터나, 프레임 버퍼(205)를 액세스하기 위한 LSI 선택 신호를 생성한다. 서스펜드(SUS) 제어회로(212)는, MPU에의 개입 중단 신호를 검출하여, 도형 처리장치(100)에 의한 시스템 버스의 사용을 중단시키기 위한 신호를 생성한다. 개입 중단 제어회로(213)는, 다른 입출력 디바이스(도시 생략)로부터 MPU에 대하여 개입 중단을 발생시키기 위한, 우선 순위를 제어하는 회로이다. 리턴 프롬 엑셉션(Return from exception)(RTE)발생 회로(214)는, MPU(201)가 개입 중단 처리를 종료한 것을 검출하여, 도형 처리장치(100)에 시스템 버스의 사용을 재개시킨다.

본 실시 예에, 도형 처리장치(100)는 LSI화되어 있는 것으로 한다. (도형 처리 장치(100)의 시스템 버스 액세스)

도형 처리장치(100)는, 메인 메모리(203)와 프레임 버퍼(205)와의 사이에서 데이터 전송을 행하기 위하여, 시스템 버스를 사용한다. 먼저, 그 수순을 제14도와 제15도를 사용하여 설명한다. 시스템 버스는, 통상 MPU(201)가 사용하고 있기 때문에, 도형 처리장치(100)는, 버스의 사용권을 얻기 위하여 버스 조정 장치(202)에 버스 리퀘스트 신호(HOLD)를 출력한다. 버스 조정 장치(202)는 상기 HOLD 신호가 어스트(assert)되면 MPU(201)에 대하여 시스템 버스를 개방하도록 요구한다. MPU(201)는, 실행 중의 메모리 액세스가 종료하면, 버스를 개방하여 버스 조정 장치에 버스를 개방한 것을 보고한다. 버스 조정 장치(202)는, 도형 처리장치(100)에 대하여, 시스템 버스가 개방된 것을 HLDA 신호를 사용하여 알린다. 도형 처리장치(100)는, 상기 HLDA 신호로 시스템 버스가 개방된 것을 인식하면, 메인 메모리(203)에의 액세스를 개시하고, 시스템 버스를 사용 중임을 나타내는 버스 마스터(BM#) 신호를 어서트한다. 도형 처리장치(100)는, 메모리 액세스가 종료되었으면, HOLD 신호를 네게이트(negate)하고, MPU(201)에 시스템 버스의 사용권을 반납한다.

제15도의 처리에서 문제가 되는 것은, 처리 속도의 향상을 도모하기 위하여, 도형 처리장치(100)와 MPU(201)간의 버스 조정의 제어를 효율 좋게 행할 필요가 있다는 것이다. MPU(201)는, 어떤 긴급한 처리를 행할 필요가 있으므로, 도형 처리장치(100)는, 종래의 버스트 모드를 사용한 시스템 버스의 장시간의 사용은 할 수 없다. 또, 1회의 메모리 액세스마다에 MPU(201)와 도형 처리장치(100)를 전환하면, 조정의 시간의 많아져 성능 저하가 된다. 일반적으로, MPU(201)의 긴급 처리는, 개입 중단에 의하여 기동된다. 그러므로, 본 실시 예에서는, MPU(201)에의 개입 중단 신호가 발생했을 경우에, 도형 처리장치(100)에 대하여, 시스템 버스의 사용을 중단시키도록 하는 후술의 새로운 방식에 의하여, 도형 처리장치(100)가 시스템 버스를 장시간 연속하여 사용할 수가 있게 하였다.

제16도는 SUS# 제어회로(212)가 (MPU(201)에의 개입 중단이 발생했을 때, 도형 처리장치(100)에 대하여), SUS# 신호를 어서트하는 동작을 나타낸 타입 챠트이다. 도형 처리장치(100)는, SUS# 신호가 어서트되면, 시스템 버스를 개방하여, HOLD 신호와 BM# 신호를 네게이트 한다. MPU(201)는, 그후, 시스템 버스를 사용할 수 있다. MPU(201)의 긴급 처리 종료후, SUS# 제어회로(212)가 SUS# 신호를 네게이트 함으로서, 도형 처리장치(100)는 처리를 재개할 수 있다.

제17도는, 도형 처리장치(100)가 메인 메모리를 액세스 시의 타임챠트이다. 리이드 및 라이트 동작은, 내부 동작 클럭의 1사이클을 1스테이트로 하여, 4스테이트를 기준으로 하고 있다. 라이트 사이클은, W/R# 신호가 하이 레벨이 됨으로서 표시된다. 리이드 사이클은, W/R# 신호를 로우레벨로 함으로서 표시된다. 리이드 또는 라이트 사이클의 종료 시에, READY# 신호가 하이 레벨이 되어 있으면, 그 사이클은 연장된다.

제17도에서는 액세스 속도가 늦은 메모리에 대응하여 리이드 사이클의 4스테이트째와, 그 다음의 스테이트에 READY# 신호가 하이레벨이 되어 있으므로, 2스테이트의 대기 사이클이 삽입되어 있는 경우를 나타내고 있다.

다음에, 상기 SUS# 신호를 제어하는 방법에 대하여 설명한다.

제18도는, SUS# 신호를 제어하기 위하여 필요한 하드웨어 구성을 나타낸다. 도형 처리장치(100)와 MPU(201)의 외에, SUS# 제어회로(212), 개입 중단 제어회로(213), 리턴 프롬 엑셉션(RTE) 발생 회로(214)가 있다. 개입 중단 제어회로(213)는 도시하지 않은 다른 디바이스로부터의 개입 중단 신호군의 우선 처리를 행한 후, MPU(201)에 대하여, INT 신호로 개입 중단을 요구한다. 한편, MPU(201)는 개입 중단 제어회로(213)에 대하여 상기 개입 중단 신호에 대한 응답 신호를 INTA 신호로서 반송한다. SUS# 제어회로(212)는, 상기 INT 및 INTA신호에 의하여, SUS# 신호를 어서트한다. RTE 발생 회로(214)는, MPU(201)의 개입 중단 처리가 종료되었을 때 어드레스 버스와 데이터 버스 상에 나타나는 소정의 코오드를 디코드 함으로서 어서트 되는 RTE 신호를 사용하여 SUS# 제어회로(212)에 알린다. SUS# 제어회로(212)는, 상기 RTE 신호에 의하여 SUS# 신호를 네게이트한다.

제19도는, SUS# 신호 제어회로(212)의 논리도 이다. 이 제어회로(212)는, INTA 신호로 세트되고, RTE 신호로 리세트되는 플립플롭(2121)과, 상기 플립플롭(2121)의 출력 신호와 INT 신호와의 논리합을 취하는 OR게이트(2122)로 구성된다. 제19도에, 나타낸 구성은, 먼저 INT 신호에 의하여 SUS# 신호를 발생함으로서, MPU(201)가 개입 중단 처리를 신속하게 실행할 수 있게 한다. 여기서, INT 신호는, 어서트된후, MPU(201)가 INTA 신호를 발생하기 전에, 도시하지 않은 디바이스의 형편에 따라, 곧 네게이트 될 가능성이 있다. 즉, INT 신호가 발생되어도, MPU(201)는 개입 중단 처리를 실행하지 않는 경우가 있다. SUS# 신호는 INT 신호의 네게이트시에 종료한다. 그러므로, MPU(201)가 INTA 신호를 어서트하여, 확실하게 개입 중단 처리를 실행하는 것을 알았을 때에 상기 플립플롭(2121)을 세트한다. 제20도에 제19도의 타임 챠트를 나타낸다. 제21도는 MPU(201)의 내용을 나타낸 플로우 챠트이다. MPU(201)가 통상의 처리를 행하고 있을 때에, 상기 INT 신호에 의하여 개입 중단이 발생하면, 상기 통상의 처리를 중단하여 개입 중단에 대하여 필요한 처리를 행한다. 개입 중단에 대하여 필요한 처리를 행한 후, 제18도에 나타낸 RTE 발생회로(214)를 사용하여 SUS# 신호를 네게이트하는 처리를 행하고, 통상 처리로 복귀한다.

제21도와 같이, 긴급 처리는 하나가 아니고 개입 중단의 수에 따라 복수개 있다. 따라서, SUS# 신호를 네게이트하는 처리는 각각의 개입 중단 루틴에 설정하지 않으면 안 된다. MPU(201)의 소프트웨어가, 본 실시예에서 나타낸 도형 처리장치(100)를 사용하는 것을 전제로 하여, 최초부터 작성되는 경우는 문제가 없으나, 도형 처리장치(100)를, 뒤에 추가하는 시스템에서는, 기존 소프트웨어에 대한 SUS# 신호의 네게이트 처리의 추가 부분이 필요하게 되기 때문에 큰 문제가 된다. 그러므로, 기존 소프트웨어의 변경을 가능한 한 적게 하는 방식이 요구된다. 제22도는, 이와 같은 문제를 해결하기 위한 하드웨어 구성을 나타낸 것이다. 이 제22도는, 상기 제18도의 구성에 대하여, 도형 처리장치(100B)로 부터의 개입 중단 신호(IRQ#)를, 개입 중단 제어회로(213B)에 접속한 것이다. SUS# 신호가 어서트되면, 상기 IRQ#신호도 어서트된다. 이와 같이함으로서, MPU(201)의 처리는, 제23도와 같이 된다. MPU(201)는 도시하지 않은 디바이스로부터의 개입 중단 처리를 종료한 후, 일단 통상 처리에 복귀하나 즉시 도형 처리장치(100)의 개입 중단에 의하여, SUS# 신호를 네게이트하는 처리를 실행한다. 따라서, 기존 소프트웨어의 변경은, 도형 처리장치(100)의 개입 중단을 추가하는 것만으로 좋다.

다음에, 제24도를 참조하면서, SUS# 신호를 네게이트하는 처리가 소프트웨어에 의하지 않는 방식에 대하여 설명한다. MPU(201)가 실행 중인 개입 중단의 우선 순위 레벨 신호를 출력하는 기능을 가지는 개입 중단 제어회로(213C)를 사용하여, RTE발생 회로(214C)에서 상기 개입 중단의 우선 순위 레벨 신호를 디코드 하도록 구성한다. 제24도의 구성에 있어서의 MPU상에서의 동작하는 소프트웨어는 개입 중단 제어회로(213C)에 대하여, MPU(201)가 실행하는 개입 중단 레벨을 지시하도록 구성되어 있기 때문에, SUS# 신호를 네게이트 하기 위한 소프트웨어의 변경은 필요없다.

기타의 실시 예로서, 제25도에 있어서, MPU(201D)가 개입 중단 처리 종료 신호인 RTE 신호를 출력하는 기능을 가지는 경우에 대하여 설명한다. 개입 중단 제어회로(213D)는, 도시하지 않은 디바이스로부터의 개입 중단 신호를 받아 우선 순위의 판정을 행한 후, MPU(201D)에 INT 신호로 개입 중단을 건다. SUS# 제어회로(212D)는, 상기 INT 신호에 의하여, 도형 처리장치(100)의 SUS# 단자를 어서트한다. 그후, MPU(201D)는, 개입 중단 처리를 실행하고, 최후에 개입 중단 종료 명령을 실행하면, RTE 단자를 소정의 시간만 어서트한다. SUS# 제어회로(212D)는, 각 루틴이 종료되었을 때에 상기 RTE 신호가 어서트되면, SUS# 신호를 네게이트한다. 이와 같이, 제25도의 구성에 의하면, SUS# 신호의 제어에 관하여 소프트웨어의 처리를 필요로 하지 않으므로, 기존 소프트웨어의 변경을 적게 할 수가 있다.

이상, 설명한 실시 예에 의하면, 메인 메모리(203)와 프레임 버퍼(205)의 사이에서 비트맵 데이터의 전송을 행하는 시스템에 있어서, 도형 처리장치(100)가, 시스템 버스의 액세스를 실행 중에 MPU(201)의 개입 중단 처리가 발생했을 때, 버스를 개방하기 위한 단자(SUS#)를 가짐으로서 도형 처리장치(100)는, 시스템 버스를 연속하여 사용할 수 있으므로, 시스템 버스의 사용 효율을 향상시킬 수가 있다. 따라서, 처리 속도의 향상을 도모할 수가 있다. 또, 기존 시스템에 대하여, 스프트 웨어의 변경이 적어도 되므로, 도형 처리장치(100)를 뒤에 추가하는 것이 용이하다.

Claims

메인 메모리; 비트 맵 메모리를 포함하는 버퍼; 가상 어드레스를 물리 어드레스로 변환하는 중앙처리장치(CPU); 상기 메인 메모리와 상기 버퍼 사이에서 데이터를 전송하는 도형 처리장치; 및 상기 중앙처리장치(CPU)와 상기 메인 메모리를 상기 도형 처리장치에 연결하는 인터페이스 수단을 포함하여 이루어지고, 상기 도형 처리장치는 상기 메인 메모리가 액세스될 때 X-Y좌표로 지시된 논리 어드레스를 가상 어드레스로 변환하고, 상기 가상 어드레스를 물리 어드레스로 변환하는 갱신가능 어드레스 변환테이블을 갖는 어드레스 변환수단을 포함하는 것을 특징으로 하는 도형처리시스템.
제1항에 있어서, 상기 인터페이스에 연결되어 상기 중앙처리장치와 상기 도형 처리장치에 의해 생성된 상기 인터페이스의 사용에 대한 요구를 조정하고, 상기 중앙처리장치와 상기 도형 처리장치중 하나에 액세스권을 주는 버스 조정 장치를 더 포함하는 것을 특징으로 하는 도형처리시스템.
(a) 데이터 처리연산을 행하는 중앙처리장치, 도형처리장치 및 데이터를 저장하는 메인 메모리에 접속되고, 이들 사이에서 데이터를 교환하는데 사용되는 시스템 버스 인터페이스; (b) 상기 시스템 버스 인터페이스에 접속되어, 상기 시스템 버스 인터페이스가 상기 시스템 버스 인터페이스에 의해 얻어진 데이터로부터 데이터 처리 내용을 검출할 것을 요구하고, 이것에 의해 상기 메인 메모리내에 존재하는 처리될 데이터를 지정하는 가상 어드레스와 상기 메인 메모리내에 데이터 처리 결과를 저장하는 가상 어드레스를 계산하고, 처리될 데이터를 지정하는 가상 어드레스에 의거하여 상기 메인 메모리로부터 데이터를 독출하고, 상기 시스템 버스 인터페이스가 데이터 처리 결과에 따라 상기 시스템 인터페이스로부터 얻어진 데이터를 처리할 것을 요구하고 데이터 처리 결과를 상기 메인 메모리내에 기입하는 묘화 처리 유닛; c) 상기 묘화 처리 유닛에 접속되어, 상기 시스템 버스 인터페이스가, 메인 메모리내에 존재하고 상기 묘화 처리 유닛으로부터 얻어지는 처리될 데이터를 지정하는 가상 어드레스를, 상기 묘화 처리 유닛에 제공된 갱신 가능한 어드레스 변환테이블을 사용하여 물리 어드레스로 변환하고, 상기 물레 어드레스에 의거하여 상기 메인 메모리로부터 처리될 데이터를 독출할 것을 요구하고, 상기 시스템 버스 인터페이스가, 상기 묘화 처리 유닛으로부터 얻어지고 상기 데이터 처리 결과를 저장하기 위하여 사용되는 가상 어드레스를 상기 묘화 처리 유닛내에 제공된 상기 갱신가능 어드레스 변환 테이블을 사용하여 물리 어드레스로 변환하고, 상기 처리결과를 상기 물리 어드레스에 의거하여 상기 메인 메모리내로 기입할 것을 요구하는 메모리 관리 유닛을 포함하는 것을 특징으로 하는 어드레스 변환가능한 도형처리장치.
제3항에 있어서, 상기 메모리 관리 유닛은 가상 어드레스를 물리 어드레스로 변환하여 처리될 데이터를 상기 메인 메모리로부터 독출하기 위한 데이터와, 가상 어드레스를 물리 어드레스로 변환하여 데이터 처리결과를 상기 메인 메모리에 저장하기 위한 데이터를 갖는 변환 룩어사이드 버퍼를 포함하는 것을 특징으로 하는 도형처리장치.
제3항에 있어서, 상기 메모리 관리 유닛에 접속되어, 상기 메모리 관리 유닛으로부터 도출된 신호에 응답하여, 상기 버스 시스템 인터페이스를 통하여 연결된 버스 조정기 회로와 함께 버스 조정을 행하고, 상기 메인 메모리에의 액세스권을 얻고, 상기 메모리 관리 유닛으로부터 얻어진 물리 어드레스에 따라 상기 시스템 버스 인터페이스가 상기 메인 메모리로부터 처리될 데이터를 독출하고 데이터 처리결과를 상기 메인 메모리에 기입하는 것을 제어하는 버스 제어 유닛을 더 포함하는 것을 특징으로 하는 도형처리장치.
제5항에 있어서, 상기 메모리 관리 유닛은 가상 어드레스를 물리 어드레스로 변환하여 처리될 데이터를 상기 메인 메모리로부터 독출하기 위한 데이터를 유지하는 테이블과, 가상 어드레스를 물리 어드레스로 변환하여 데이터 처리 결과를 상기 메인 메모리에 저장하기 위한 데이터를 유지하는 데이블을 포함하는 것을 특징으로 하는 도형처리장치.
제5항에 있어서, 상기 메모리 관리 유닛내에 데이터가 없을 때 상기 메모리 관리 유닛에 데이터를 공급하며, 상기 메모리 관리 유닛이 상기 버스 제어 유닛으로하여금 상기 메인 메모리에의 액세스권을 얻도록 요구하고, 상기 메인 메모리에의 액세스권이 얻어진 후, 상기 묘화 처리 유닛으로부터 얻어진 가상 어드레스를 물리 어드레스로 변환하고, 상기 공급된 데이터는 가상 어드레스를 상기 메인 메모리에 존재하는 가상 저장 테이블로부터 물리 어드레스로 변환하기 위한 데이터를 독출하는데 사용되는 제어 회로를 더 포함하는 것을 특징으로 하는 도형처리장치.
데이터를 처리하는 중앙처리장치와 도형처리장치 사이에서 데이터를 교환하고, 상기 중앙처리장치에 의해 처리된 데이터를 저장하는 메인 메모리와 상기 도형 처리장치 사이에서 데이터를 교환하는 시스템 버스 인터페이스; 표시장치상에 표시될 데이터를 저장하는 프레임 버퍼와 상기 도형처리장치 사이에 데이터를 교환하는 로컬 버스 인터페이스; 메모리 관리 유닛을 통하여 상기 시스템 버스 인터페이스가 상기 시스템 버스 인터페이스에 의해 얻어진 데이터로부터 데이터 처리 내용을 검출하고, 상기 메인 메모리내에 존재하는 처리될 데이터를 지정하는 가상 어드레스와 상기 메인 메모리내에 처리 결과를 저장하는 가상 좌표 어드레스를 계산하고, 처리될 데이터를 지정하는 가상 어드레스에 의거하여 상기 메인 메모리로부터 데이터를 독출할 것을 요구하고, 상기 로컬 버스 인터페이스가 상기 처리 결과에 따라 상기 요구의 결과로서 상기 시스템 버스 인터페이스로부터 얻어진 데이터를 처리할 것을 요구하고 상기 처리 결과를 처리결과를 저장하는 좌표 어드레스에 의거하여 상기 프레임 버퍼에 기입하는 묘화 처리 유닛; 상기 시스템 버스 인터페이스가, 메인 메모리내에 존재하고 상기 묘화 처리 유닛으로부터 얻어지는 처리될 데이터의 가상 어드레스를 상기 묘화 처리 유닛내에 제공된 갱신가능한 어드레스 변환 테이블을 사용하여 물리 어드레스로 변환하고, 물리 어드레스에 의거하여 상기 메인 메모리로부터 처리될 데이터를 독출할 것을 요구하는 메모리 관리 유닛을 포함하는 것을 특징으로 하는 어드레스 변환가능한 도형처리장치.
제8항에 있어서, 상기 로컬 버스 인터페이스가 상기 시스템 버스 인터페이스로부터 얻어진 데이터로부터 데이터 처리내용을 검출하고, 상기 프레임 버퍼상에 존재하는 처리될 데이터를 지정하는 좌표 어드레스와, 데이터 처리 결과를 상기 메인 메모리에 저장하는데 사용되는 가상 어드레스를 계산하고, 처리될 상기 데이터를 지정하는 좌표 데이터에 의거하여 상기 프레임 버퍼로부터 데이터를 독출할 것을 요구하고, 또한 상기 시스템 버스 인터페이스가 메모리 관리 유닛을 통하여 상기 처리내용에 의거하여 상기 요구의 결과로서 상기 로컬 버스 인터페이스로부터 얻어진 데이터를 처리하고, 데이터 처리 결과를 상기 메인 메모리에 저장하는 데 사용되는 가상 어드레스에 의거하여 상기 메인 메모리에 상기 처리결과를 기입할 것을 요구하는 묘화 처리 유닛을 더 포함하고, 상기 메모리 관리 유닛은 상기 시스템 버스 인터페이스가 상기 묘화 처리 유닛으로부터 얻어진 상기 처리결과를 저장하는 가상 어드레스를 상기 묘화 처리 유닛에 제공된 상기 갱신가능한 어드레스 변환 테이블을 사용하여 물리 어드레스로 변환하고, 상기 물리 어드레스에 의거하여 데이터 처리결과를 상기 메인 메모리에 기입할 것을 요구하는 것을 특징으로 하는 도형처리장치.
제9항에 있어서, 상기 메모리 관리 유닛으로부터의 신호에 응답하여 상기 시스템 버스 인터페이스를 통하여 외부 버스조정장치회로와 함께 버스조정을 행하고, 상기 메인 메모리에의 액세스권을 획득하고, 상기 시스템 인터페이스가 상기 메모리 관리 유닛에 공급되는 상기 처리결과를 상기 메인 메모리로 기입하는데 사용되는 데이터와 상기 메인 메모리로부터 처리될 데이터를 독출하는 것을 제어하는 버스 제어 유닛을 더 포함하는 것을 특징으로 하는 도형처리장치.
제10항에 있어서, 메모리 관리 유닛이 상기 버스 제어 유닛으로하여금 상기 메인 메모리에의 액세스권을 얻을 것을 요구하고 상기 메모리 관리 유닛내에 상기 묘화 처리 유닛으로부터 얻어진 가상 어드레스를 물리 어드레스로 변환하기 위한 데이터가 존재하지 않는 경우에 채워진 후, 가상 어드레스를 상기 시스템 버스 인터페이스를 통하여 상기 메인 메모리내에 존재하는 가상 저장 테이블로부터 물리 어드레스로 변환하기 위한 데이터를 독출하는 수단을 더 포함하는 것을 특징으로 하는 도형처리장치.
제11항에 있어서, 상기 메모리 관리 유닛에 데이터가 없을 경우 상기 메모리 관리 유닛에 데이터를 공급하고, 메모리 관리 유닛이 상기 버스 제어 유닛으로하여금 상기 메인 메모리에의 액세스권을 얻을 것을 요구하고 채워진 후 상기 묘화 처리 유닛으로부터 얻어진 가상 어드레스를 물리 어드레스로 변환하는 제어 회로를 더 포함하고, 상기 데이터는 상기 가상 어드레스를 상기 메인 메모리내에 존재하는 가상 저장 테이블로부터 물리 어드레스로 변환하기 위한 데이터를 독출하는데 사용되는 것을 특징으로 하는 도형처리장치.
데이터를 저장하는 메인 메모리; 상기 메인 메모리내의 데이터를 처리하는 중앙처리장치(CPU); 상기 메인 메모리내에 존재하는 비트 맵 데이터를 처리하는 도형처리장치; 상기 메인 메모리, 상기 중앙처리장치 및 상기 도형처리장치 사이에서 데이터를 교환하는 시스템 버스를 포함하여 이루어지고, 상기 도형처리장치는 가상 어드레스를 물리 어드레스로 변환하기 위한 갱신가능한 어드레스 변환 테이블을 사용하는 수단을 포함하는 것을 특징으로 하는 데이터 처리장치.
데이터를 저장하는 메인 메모리; 상기 메인 메모리내의 데이터를 처리하는 중앙처리장치(CPU); 상기 메인 메모리내에 존재하는 비트 맵 데이터와 프레임 버퍼내에 존재하는 비트 맵 데이터를 처리하는 도형처리장치; 상기 메인 메모리, 상기 중앙처리장치 및 상기 도형처리장치 사이에서 데이터를 교환하는 시스템 버스; 상기 시스템 버스로부터 물리적으로 분리되어 상기 도형처리장치와 상기 프레임 버퍼를 연결하는 로컬 버스를 포함하여 이루어지고, 상기 도형처리장치는 가상 어드레스를 물리 어드레스로 변환하기 위한 갱신가능한 어드레스 변환 테이블을 사용하는 수단을 포함하는 것을 특징으로 하는 데이터 처리장치.
중앙처리장치와 도형처리장치 사이에, 또 상기 중앙처리장치에 의해 처리될 데이터를 저장하는 메인 메모리와 상기 도형처리장치 사이에 데이터를 교환하는 시스템 버스 인터페이스; 표시장치에 표시될 데이터를 저장하는 프레임 버퍼와 상기 도형처리장치 사이에 데이터를 교환하는 로컬 버스 인터페이스; 상기 시스템 버스 인터페이스가 상기 시스템 버스 인터페이스에 의해 얻어진 데이터로부터 처리내용을 검출하고, 상기 메인 메모리내에 존재하는 처리될 데이터를 지정하는 어드레스와 처리결과를 상기 프레임 버퍼에 저장하는 어드레스를 계산하고, 처리될 데이터를 지정하는 어드레스에 의거하여 상기 메인 메모리로부터 데이터를 독출할 것을 요구하고, 상기 로컬 버스 인터페이스는 처리결과에 따라 상기 요구의 결과로서 상기 시스템 버스 인터페이스로부터 얻어진 데이터를 처리하고 처리결과를 상기 프레임 버퍼에 기입할 것을 요구하는 도형처리유닛; 상기 시스템 버스 인터페이스를 통하여 연결된 버스조정장치회로와 함께 버스조정을 행하는 수단; 상기 메인 메모리로부터 상기 시스템 버스 인터페이스를 통하여 처리될 데이터를 독출하는 것과 처리결과를 상기 메인 메모리내에 기입하는 것을 제어하는 버스 제어 유닛; 및 상기 메인 메모리를 사용하여 처리를 개입중단 및 재시작하도록 하는 제어를 배타적 외부적으로 수신하는 입력단자를 포함하는 것을 특징으로 하는 도형처리장치.
메인 메모리; 상기 메인 메모리에 저장된 비트 맵 데이터를 처리하는 도형 처리장치; 적어도 상기 메인 메모리에 저장된 데이터를 처리하는 중앙처리장치; 상기 메인 메모리, 상기 중앙처리장치 및 상기 도형처리장치를 연결하는 시스템 버스; 외부에서 공급된 요구에 응답하여 상기 도형처리장치에 의한 상기 메인 메모리내에 존재하는 비트 맵 데이터에 대한 처리의 개시 및 중지를 제어하는 수단; 및 외부적으로 공급된 개입중단요구신호에 응답하여 상기 도형처리장치에 의한 상기 메인 메모리내에 존재하는 비트 맵 데이터에 대한 처리의 개입 중단 및 재시작을 제어하는 수단을 포함하여 이루어지고, 상기 도형처리장치는, 상기 도형처리장치가 비트 맵 데이터를 처리하는 상기 시스템 버스를 사용하고 상기 중앙처리장치가 중단되어 있는 동안 개입중단이 상기 중앙처리장치에 입력되는 경우 상기 중앙처리장치가 상기 시스템 버스를 사용하도록 상기 도형처리장치를 중단시키는 제어수단을 포함하는 것을 특징으로 하는 데이터 처리장치.
시스템 버스에 접속된 메인 메모리; 적어도 상기 메인 메모리에 저장된 데이터를 처리하는 중앙처리장치(CPU); 상기 시스템 버스에 접속되어 상기 메인 메모리내에 저장된 비트 맵 데이터를 처리하는 도형처리장치; 표시장치; 및 상기 표시장치에 접속되고, 로컬 버스를 통하여 상기 도형처리장치에 접속되어, 상기 메인 메모리로부터의 비트 맵 데이터를 받고 상기 표시장치상에 표시될 표시데이터를 저장하는 프레임 버퍼를 포함하여 이루어지고, 상기 도형처리장치는, 상기 도형처리장치가 비트 맵 데이터를 처리하는 상기 시스템 버스를 사용하고 상기 중앙처리장치가 중단되어 있는 동안 개입중단이 상기 중앙처리장치에 입력되는 경우, 상기 중앙처리장치가 상기 시스템 버스를 사용하도록 상기 도형처리장치를 중단시키는 제어수단을 포함하는 것을 특징으로 하는 데이터 처리장치.
도형처리장치에 접속되어 데이터를 처리하는 중앙처리장치에 있어서, 상기 도형처리장치에 상기 중앙처리장치내로의 개입중단 신호로 시작된 예외처리의 실행의 우선권 및 완료의 신호를 외부로 보내는 출력단자를 포함하고, 상기 도형처리장치는 가상 어드레스를 물리 어드레스로 변환하기 위한 갱신가능한 어드레스 변환 테이블을 사용하는 수단을 포함하는 것을 특징으로 하는 중앙처리장치.
도형처리장치에 접속되어 데이터를 처리하는 중앙처리장치에 있어서, 상기 도형처리장치에 상기 중앙처리장치내로의 개입중단신호로 시작된 동작하의 예외처리의 신호를 외부적으로 보내는 출력단자를 포함하고, 상기 도형처리장치는 가상 어드레스를 물리 어드레스로 변환하기 위한 갱신가능한 어드레스 변환 테이블을 사용하는 수단을 포함하는 것을 특징으로 하는 중앙처리장치.
도형처리장치에 접속되어 데이터를 처리하는 중앙처리장치에 있어서, 상기 중앙처리장치에 입력된 개입중단요구의 수령시, 예외처리를 행하는데 필요한 시스템 버스를 획득하는 수단을 포함하고, 상기 도형처리장치는 가상 어드레스를 물리 어드레스로 변환하기 위한 갱신가능한 어드레스 변환 테이블을 사용하는 수단을 포함하는 것을 특징으로 하는 중앙처리장치.
원 칩 프로세서로서 제조되며, 시스템 버스 인터페이스와 로컬 버스 인터페이스에 접속된 핀을 갖는 도형처리장치에 있어서, 묘화 처리 유닛; 상기 묘화 처리 유닛에 접속되어 가상 어드레스를 상기 시스템 버스 인터페이스를 통하여 메인 메모리에 액세스할 물리 어드레스로 변환하기 위한 데이터를 유지하는 테이블을 갖는 메모리 관리 유닛; 상기 시스템 버스 인터페이스상에 데이터전송의 개시를 요구하는 신호를 제공하는 HOLD 단자; 상기 중앙처리장치에 상기 인터페이스의 해제를 요구하는 SUS 신호를 제공하는 SUS 단자; 및 중앙처리장치로부터 상기 묘화 처리 유닛에 상기 시스템 버스 인터페이스의 해제를 지시하는 신호를 제공하는 HLDA 단자를 포함하는 것을 특징으로 하는 도형처리장치.
제21항에 있어서, 상기 로컬 버스 인터페이스를 통하여 연결된 표시장치에 제어신호를 공급하는 제어 유닛을 더 포함하는 것을 특징으로 하는 도형처리장치.
원 칩 프로세서로서 제조되며, 시스템 버스 인터페이스와 로컬 버스 인터페이스에 접속된 핀을 갖는 도형처리장치에 있어서, 묘화 처리 유닛; 상기 묘화 처리 유닛에 접속되어 가상 어드레스를 상기 시스템 버스 인터페이스를 통하여 메인 메모리에 액세스할 물리 어드레스로 변환하기 위한 데이터를 유지하는 테이블을 갖는 메모리 관리 유닛; 상기 시스템 버스 인터페이스상에 데이터전송의 개시를 요구하는 신호를 제공하는 HOLD 단자; 상기 중앙처리장치에 상기 인터페이스의 해제를 요구하는 SUS 신호를 제공하는 SUS 단자; 및 중앙처리장치로부터 상기 묘화 처리 유닛에 상기 시스템 버스 인터페이스의 해제를 지시하는 신호를 제공하는 HLDA 단자를 포함하고, 상기 메모리 관리 유닛은 메인 메모리와의 사이에 데이터를 전송하기 위하여 행선의 가상 어드레스내의 소스를 행선의 물리 어드레스내의 소스로 변환하는 2개의 변환 테이블을 포함하는 것을 특징으로 하는 도형처리장치.
어드레스 변환 정보를 저장하는 메인 메모리; 비트 맵 데이터를 포함하는 버퍼 저장; 가상 어드레스를 물리 어드레스로 변환하는 중앙처리장치; 상기 메인 메모리와 상기 버퍼 저장 사이에 데이터를 전송하고 X-Y좌표에 의해 표시된 논리 어드레스를 상기 메인 메모리를 액세스하는 가상 어드레스로 변환하는 도형처리장치; 상기 중앙처리장치와 상기 메인 메모리를 상기 도형처리장치에 인터페이싱하는 인퍼페이스 수단; 상기 도형처리장치에 포함되어 상기 가상 어드레스를 물리 어드레스로 변환하는 어드레스 변환 유닛; 및 상기 어드레스 변환 유닛에 포함되어 상기 어드레스 변환 유닛이 상기 메인 메모리내의 어드레스 변환 정보를 액세스할 수 있도록 어드레스 변환 정보의 베이스 어드레스를 저장하는 레지스터를 포함하는 것을 특징으로 하는 도형처리시스템.
어드레스 변환 정보를 저장하는 메인 메모리; 가상 어드레스를 물리 어드레스로 변환하는 중앙처리장치; 상기 메인 메모리내의 데이터를 전송하고 X-Y좌표에 의해 표시된 논리 어드레스를 상기 메인 메모리를 액세스하는 가상 어드레스로 변환하는 도형처리장치; 상기 중앙처리장치와 상기 메인 메모리를 상기 도형처리장치에 인터페이싱하는 인퍼페이스 수단; 상기 도형처리장치에 포함되어 상기 가상 어드레스를 물리 어드레스로 변환하는 어드레스 변환 유닛; 및 상기 어드레스 변환 유닛에 포함되어 상기 어드레스 변환 유닛이 상기 메인 메모리내의 어드레스 변환 정보를 액세스할 수 있도록 어드레스 변환 정보의 베이스 어드레스를 저장하는 레지스터를 포함하는 것을 특징으로 하는 도형처리시스템.
화상데이터를 처리하기 위하여 가상 어드레스를 사용하여 데이터를 액세스하고, 액세스된 데이터를 처리하고, 화상처리명령과 처리될 화상데이터내의 소정의 화상데이터를 지정하는 가상 어드레스를 출력하는 데이터 처리기; 데이터 또는 프로그램을 저장하는 메인 메모리; 화상 데이터를 저장하는 화상 메모리; 및 소정의 화상 데이터를 지정하는 상기 가상 어드레스에 따라 처리될 상기 화상 데이터의 모든 가상 어드레스를 계산하고, 상기 계산된 가상 어드레스에 대응하는 데이터가 상기 메인 메모리 및 상기 화상 메모리의 어느 것에 위치되어 있는지를 결정하고, 상기 계산된 가상 어드레스가 상기 메인 메모리에 위치한 경우 상기 메인 메모리에 액세스하고, 상기 계산된 가상 어드레스가 상기 화상 메모리에 위치한 경우 상기 화상 메모리를 액세스하고, 상기 액세스된 데이터를 처리하는 화상 묘화 유닛, 및 상기 계산된 가상 어드레스의 모두를 물리 어드레스로 변환하는 어드레스 변환 유닛을 포함하고, 상기 어드레스 변환 유닛내에 변환될 변환 정보의 존재를 검출하고, 상기 변환 정보의 존재가 검출되지 않는 경우 상기 메인 메모리로부터 상기 변환 정보를 독출하는 요구신호를 상기 데이터 처리기에 출력하고, 상기 변환정보가 상기 메인 메모리내에 위치되지 않은 경우 제2저장장치로부터 상기 변환 정보를 독출하기 요구신호를 상기 데이터 처리기에 출력하는 메모리 관리 유닛을 포함하는 화상 처리기를 포함하여 이루어지는 것을 특징으로 하는 데이터 처리 장치.
화상데이터를 처리하기 위하여 가상 어드레스를 사용하여 데이터를 액세스하고, 액세스된 데이터를 처리하고, 화상처리명령과 처리될 화상데이터내의 소정의 화상데이터를 지정하는 가상 어드레스를 출력하는 데이터 처리기; 데이터 또는 프로그램을 저장하는 메인 메모리; 화상 데이터를 저장하는 화상 메모리; 상기 데이터 처리기를 상기 메인 메모리와 연결하는 시스템 버스; 상기 시스템 버스를 사용하기 위한 요구에 따라 상기 시스템 버스의 사용을 제어하는 버스 조정 유닛; 및 상기 시스템 버스에 연결되고, 소정의 화상 데이터를 지정하는 상기 가상 어드레스에 따라 처리될 상기 화상 데이터의 모든 가상 어드레스를 계산하고, 상기 계산된 가상 어드레스에 대응하는 데이터가 상기 메인 메모리 및 상기 화상 메모리의 어느 것에 위치되어 있는지를 결정하고, 상기 계산된 가상 어드레스가 상기 메인 메모리에 위치한 경우 상기 메인 메모리에 액세스하고, 상기 계산된 가상 어드레스가 상기 화상 메모리에 위치한 경우 상기 화상 메모리를 액세스하고, 상기 액세스된 데이터를 처리하는 화상 묘화 유닛, 상기 계산된 가상 어드레스의 모두를 물리 어드레스로 변환하는 어드레스 변환 유닛을 포함하고, 상기 어드레스 변환 유닛내에 변환될 변환 정보의 존재를 검출하고, 상기 변환 정보의 존재가 상기 어드레스 변환 유닛에서 검출되지 않는 경우 상기 메인 메모리로부터 상기 변환 정보를 독출하는 요구신호를 상기 데이터 처리기에 출력하고, 상기 변환정보가 상기 메인 메모리내에 위치되지 않은 경우 제2저장장치로부터 상기 변환 정보를 독출하기 요구신호를 상기 데이터 처리기에 출력하는 메모리 관리 유닛, 및 상기 메인 메모리 또는 상기 제2저장장치로부터 상기 변환 정보를 독출하기 위하여 상기 시스템 버스의 사용에 대한 요구를 상기 버스 조정 유닛에 출력하는 버스 제어 유닛을 포함하는 화상 처리기를 포함하여 이루어지는 것을 특징으로 하는 데이터 처리 장치.
화상데이터를 처리하기 위하여 가상 어드레스를 사용하여 데이터를 액세스하고, 액세스된 데이터를 처리하고, 화상처리명령과 처리될 화상데이터내의 소정의 화상데이터를 지정하는 가상 어드레스를 출력하는 데이터 처리기; 데이터 또는 프로그램을 저장하는 메인 메모리; 화상 데이터를 저장하는 화상 메모리; 상기 데이터 처리기를 상기 메인 메모리와 연결하는 시스템 버스; 상기 시스템 버스를 사용하기 위한 요구에 따라 상기 시스템 버스의 사용을 제어하는 버스 조정 유닛; 상기 시스템 버스에 연결되고, 소정의 화상 데이터를 지정하는 상기 가상 어드레스에 따라 처리될 상기 화상 데이터의 모든 가상 어드레스를 계산하고, 상기 계산된 가상 어드레스에 대응하는 데이터가 상기 메인 메모리 및 상기 화상 메모리의 어느 것에 위치되어 있는지를 결정하고, 상기 계산된 가상 어드레스가 상기 메인 메모리에 위치한 경우 상기 메인 메모리에 액세스하고, 상기 계산된 가상 어드레스가 상기 화상 메모리에 위치한 경우 상기 화상 메모리를 액세스하고, 상기 액세스된 데이터를 처리하는 화상 묘화 유닛, 상기 계산된 가상 어드레스의 모두를 물리 어드레스로 변환하는 어드레스 변환 유닛을 포함하고, 상기 어드레스 변환 유닛내에 변환될 변환 정보의 존재를 검출하고, 상기 변환 정보의 존재가 상기 어드레스 변환 유닛에서 검출되지 않는 경우 상기 메인 메모리로부터 상기 변환 정보를 독출하는 요구신호를 상기 데이터 처리기에 출력하고, 상기 변환정보가 상기 메인 메모리내에 위치되지 않는 경우 제2저장장치로부터 상기 변환 정보를 독출하기 요구신호를 상기 데이터 처리기에 출력하는 메모리 관리 유닛, 상기 메인 메모리 또는 상기 제2저장장치로부터 상기 변환 정보를 독출하기 위하여 상기 시스템 버스의 사용에 대한 요구를 상기 버스 조정 유닛에 출력하는 버스 제어 유닛, 및 상기 화상 데이터를 표시하기 위하여 상기 화상 메모리로부터 화상 데이터를 독출하고 상기 화상 데이터를 표시하기 위한 동기 신호를 출력하는 표시 제어 유닛을 포함하는 화상 처리기; 상기 화상 메모리에 연결되어 상기 화상 메모리내의 상기 데이터를 상기 표시 제어 유닛에 의해 아날로그 데이터로 변환하는 비디오 컨버터; 및 상기 비디오 컨버터에 의해 변환된 상기 아날로그 신호를 상기 표시 제어 유닛에 의해 표시하는 표시장치를 포함하여 이루어지는 것을 특징으로 하는 데이터 처리 시스템.
화상데이터를 처리하기 위하여 가상 어드레스를 사용하여 데이터를 액세스하고, 액세스된 데이터를 처리하고, 화상처리명령과 처리될 화상데이터내의 소정의 화상데이터를 지정하는 가상 어드레스를 출력하는 데이터 처리기; 소정의 화상 데이터를 지정하는 상기 가상 어드레스에 따라 처리될 상기 화상 데이터의 모든 가상 어드레스를 계산하고, 상기 계산된 가상 어드레스에 대응하는 데이터가 데이터 및 프로그램 중 어느 하나를 저장하는 메인 메모리와 화상 데이터를 저장하는 화상 메모리의 어느 것에 위치되어 있는지를 결정하고, 상기 계산된 가상 어드레스가 상기 메인 메모리에 위치한 경우 상기 메인 메모리에 액세스하고, 상기 계산된 가상 어드레스가 상기 화상 메모리에 위치한 경우 상기 화상 메모리를 액세스하고, 상기 액세스된 데이터를 처리하는 화상 묘화 유닛, 상기 계산된 가상 어드레스의 모두를 물리 어드레스로 변환하는 어드레스 변환 유닛을 포함하고, 상기 어드레스 변환 유닛내에 변환될 변환 정보의 존재를 검출하고, 상기 변환 정보의 존재가 상기 어드레스 변환 유닛에서 검출되지 않는 경우 상기 메인 메모리로부터 상기 변환 정보를 독출하는 요구신호를 상기 데이터 처리기에 출력하고, 상기 변환정보가 상기 메인 메모리내에 위치되지 않은 경우 제2저장장치로부터 상기 변환 정보를 독출하기 요구신호를 상기 데이터 처리기에 출력하는 메모리 관리 유닛, 상기 메인 메모리 또는 상기 제2저장장치로부터 상기 변환 정보를 독출하기 위하여, 상기 데이터 처리기, 상기 메인 메모리 및 화상 처리기에 연결된 시스템 버스의 사용에 대한 요구를 상기 시스템 버스의 사용을 제어하는 버스 조정 장치에 출력하는 버스 제어 유닛, 및 상기 화상 데이터를 표시하기 위하여 상기 화상 메모리로부터 화상 데이터를 독출하고 상기 화상 데이터를 표시하기 위한 동기 신호를 출력하는 표시 제어 유닛을 포함하여 이루어지는 것을 특징으로 하는 화상 처리기.
데이터 또는 프로그램을 저장하는 메인 메모리; 상기 메인 메모리에 액세스하기 위하여 가상 어드레스를 상기 메인 메모리내의 물리 어드레스로 변환하는 제1어드레스 변환 유닛을 포함하고, 상기 제1어드레스 변환 유닛에 의해 생성된 물리 어드레스를 사용하여 상기 메인 메모리를 엑세스하고, 상기 액세스된 데이터를 처리하고, 화상 처리명령과 처리될 화상데이터내의 소정의 화상데이터를 지정하는 가상 어드레스를 출력하여 화상데이터를 처리하는 데이터 처리기; 화상 데이터를 저장하는 화상 메모리; 상기 데이터 처리기를 상기 메인 메모리와 연결하는 시스템 버스; 상기 시스템 버스를 사용하기 위한 요구에 따라 상기 시스템 버스의 사용을 제어하는 버스 조정 유닛; 상기 시스템 버스에 연결되고, 소정의 화상 데이터를 지정하는 상기 가상 어드레스에 따라 처리될 상기 화상 데이터의 모든 가상 어드레스를 계산하고, 상기 계산된 가상 어드레스에 대응하는 데이터가 상기 메인 메모리 및 상기 화상 메모리의 어느 것에 위치되어 있는지를 결정하고, 상기 계산된 가상 어드레스가 상기 메인 메모리에 위치한 경우 상기 메인 메모리에 액세스하고, 상기 계산된 가상 어드레스가 상기 화상 메모리에 위치한 경우 상기 화상 메모리를 액세스하고, 상기 액세스된 데이터를 처리하는 화상 묘화 유닛, 상기 계산된 가상 어드레스의 모두를 물리 어드레스로 변환하는 어드레스 변환 유닛을 포함하고, 상기 제2 어드레스 변환 유닛내에서 변환될 변환 정보의 존재를 검출하고, 상기 변환 정보의 존재가 상기 어드레스 변환 유닛에서 검출되지 않는 경우 상기 메인 메모리로부터 상기 변환 정보를 독출하는 요구신호를 상기 데이터 처리기에 출력하고, 상기 변환정보가 상기 메인 메모리내에 위치되지 않은 경우 제2저장장치로부터 상기 변환 정보를 독출하기 요구신호를 상기 데이터 처리기에 출력하는 메모리 관리 유닛, 상기 메인 메모리 또는 상기 제2저장장치로부터 상기 변환 정보를 독출하기 위하여 상기 시스템 버스의 사용에 대한 요구를 상기 버스 조정 유닛에 출력하는 버스 제어 유닛, 및 상기 화상 데이터를 표시하기 위하여 상기 화상 메모리로부터 화상 데이터를 독출하고 상기 화상 데이터를 표시하기 위한 동기 신호를 출력하는 표시 제어 유닛을 포함하는 화상 처리기; 상기 화상 메모리에 연결되어 상기 화상 메모리내의 상기 데이터를 상기 표시 제어 유닛에 의해 아날로그 데이터로 변환하는 비디오 컨버터; 및 상기 비디오 컨버터에 의해 변환된 상기 아날로그 신호를 상기 표시 제어 유닛에 의해 표시하는 표시장치를 포함하여 이루어지는 것을 특징으로 하는 데이터 처리 시스템.
상기 메인 메모리에 액세스하기 위하여 가상 어드레스를 상기 메인 메모리내의 물리 어드레스로 변환하는 제1어드레스 변환 유닛을 포함하고, 상기 제1어드레스 변환 유닛에 의해 생성된 물리 어드레스를 사용하여 상기 메인 메모리를 엑세스하고, 상기 액세스된 데이터를 처리하고, 화상처리명령과 처리될 화상데이터내의 소정의 화상데이터를 지정하는 가상 어드레스를 출력하여 화상데이터를 처리하는 데이터 처리기; 소정의 화상 데이터를 지정하는 상기가 상 어드레스에 따라 처리될 상기 화상 데이터의 모든 가상 어드레스를 계산하고, 상기 계산된 가상 어드레스에 대응하는 데이터가 상기 메인 메모리 및 상기 화상 메모리의 어느 것에 위치되어 있는지를 결정하고, 상기 계산된 가상 어드레스가 상기 메인 메모리에 위치한 경우 상기 메인 메모리에 액세스하고, 상기 계산된 가상 어드레스가 상기 화상 메모리에 위치한 경우 상기 화상 메모리를 액세스하고, 상기 액세스된 데이터를 처리하는 화상 묘화 유닛, 상기 계산된 가상 어드레스의 모두를 물리 어드레스로 변환하는 어드레스 변환 유닛을 포함하고, 상기 제2어드레스 변환 유닛내에서 변환될 변환 정보의 존재를 검출하고, 상기 변환 정보의 존재가 상기 어드레스 변환 유닛에서 검출되지 않는 경우 상기 메인 메모리로부터 상기 변환 정보를 독출하는 요구신호를 상기 데이터 처리기에 출력하고, 상기 변환정보가 상기 메인 메모리내에 위치되지 않은 경우 제2저장장치로부터 상기 변환 정보를 독출하기 요구신호를 상기 데이터 처리기에 출력하는 메모리 관리 유닛, 상기 메인 메모리 또는 상기 제2저장장치로부터 상기 변환 정보를 독출하기 위하여, 상기 데이터 처리기, 상기 메인 메모리 및 상기 화상 처리기에 연결된 시스템 버스의 사용에 대한 요구를 상기 시스템 버스의 사용을 제어하는 버스 조정 유닛에 출력하는 버스 제어 유닛, 및 상기 화상 데이터를 표시하기 위하여 상기 화상 메모리로부터 화상 데이터를 독출하고 상기 화상 데이터를 표시하기 위한 동기 신호를 출력하는 표시 제어 유닛을 포함하는 것을 특징으로 하는 화상 처리기.
데이터를 저장하는 메인 메모리; 상기 메인 메모리내에 저장된 데이터를 일시적으로 저장하는 제2저장 유닛; 가상 어드레스를 사용하여 데이터를 액세스하고, 상기 액세스된 데이터를 처리하고, 화상 처리 명령을 출력하는 중앙처리장치; 상기 메인 메모리내의 비트 맵 데이터를 처리하고, 상기 제2저장 유닛으로부터 처리될 비트 맵 데이터를 독출하고 상기 제2저장 유닛으로부터 독출된 비트 맵 데이터를 상기 메인 메모리에 공급하기 위한 요구신호를 상기 중앙처리장치에 출력하는 도형처리장치; 상기 메인 메모리, 상기 중앙처리장치 및 상기 도형처리장치 사이에 데이터를 교환하는 시스템 버스를 포함하여 이루어지고, 상기 도형처리장치는 가상 어드레스를 물리 어드레스로 변환하는 갱신 가능한 어드레스 변환 테이블을 사용하는 수단을 포함하는 것을 특징으로 하는 데이터 처리장치.
데이터를 저장하는 메인 메모리; 상기 메인 메모리내에 저장된 데이터를 일시적으로 저장하는 제2저장 유닛; 가상 어드레스를 사용하여 데이터를 액세스하고, 상기 액세스된 데이터를 처리하고, 화상 처리 명령을 출력하는 중앙처리장치; 상기 메인 메모리내의 비트 맵 데이터를 처리하고, 상기 제2저장 유닛으로부터 처리될 비트 맵 데이터를 독출하고 상기 제2저장 유닛으로부터 독출된 비트 맵 데이터를 상기 메인 메모리에 공급하기 위한 요구신호를 상기 중앙처리장치에 출력하는 도형처리장치; 상기 메인 메모리, 상기 중앙처리장치 및 상기 도형처리장치 사이에 데이터를 교환하는 시스템 버스; 및 상기 도형처리장치에 의해 처리된 비트 맵 데이터에 대응하는 정보를 표시하는 표시장치를 포함하여 이루어지고, 상기 도형처리장치는 가상 어드레스를 물리 어드레스로 변환하는 갱신 가능한 어드레스 변환 테이블을 사용하는 수단을 포함하는 것을 특징으로 하는 데이터 처리장치.