KR0186102B1 - 반도체 메모리의 데이타 입력회로 - Google Patents

Abstract

본 발명의 반도체 메모리의 데이타 입력회로는, 차동증폭부의 2개의 로드 엔모스트랜지스터(N204,N206)에 칩전체 구동클럭(CLK)의 지연신호(intclk)가 구동신호로 인가되고, 상기 래치부의 프리차지 피모스 트랜지스터(P256)에는 칩전체 구동클럭이 구동신호로 인가되며, 상기 입력데이타가 기수인 경우에는, 차동증폭부의 2개의 로드 엔모스 트랜지스터(N204,N206)에 칩전체 구동클럭의 지연,반전신호(intclk)가 구동신호로 인가되고, 상기 래치부의 프리차지 피모스 트랜지스터(P256)에는 칩전체 구동클럭이 구동신호로 인가되며, 상기 내부클럭발생부는 상기 칩전체 구동클럭을 입력으로 하여 직렬연결된 3개의 씨모스 인버터(I280, I252, I240)로 구성함으로써, 우수 데이타 입력회로와 기수데이타 입력회로의 불확실한 윈도우를 감소시켜 고속동작을 구현할 수 있고, 래치부의 사전충전시간을 줄임으로써 데이타의 셋업시간을 단축하여 데이타가 깨지는 것을 방지할 수 있으며, 칩전체 구동클럭이 매우 큰 구동력을 가지므로 내부 로드의 분산효과를 가져와서 내부 클럭발생부를 구성하는 인버터의 사이즈를 줄일 수 있으며, 차동증폭부의 노드(dq,dbq)가 벌어지는 시점의 래치부의 노드 vpr값이 종래기술보다 높으므로 데이타 샘플링의 정확도를 증가시킬 수 있는 효과가 있다.

Description

반도체 메모리의 데이타 입력회로

제1도의 (a)도 및 (b)도는 종래의 기술에 의한 반도체 메모리의 데이타 입력회로도.

제2도는 제1도의 동작파형도.

제3도의 (a)도 및 (b)도는 본 발명 반도체 메모리의 데이타 입력회로도.

제4도의 (a)도 및 (b)도는 제3도의 동작파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 차동증폭부 20 : 래치부

30 : 디지탈 증폭부 40 : 내부클럭발생부

본 발명은 반도체 메모리의 데이타 입력 회로에 관한 것으로, 특히 클럭(clock)의 상승에지(rising edge)와 하강에지(falling edge)에 동기되어 입력되는 데이타의 셋업(setup) 시간을 최소화하고, 데이타 샘플링 마진(sampling margin)을 극대화하기 위한 반도체 메모리의 데이타 입력회로에 관한 것이다.

제1도는 종래의 기술에 의한 반도체 메모리의 데이타 입력회로를 도시한 것으로, (a)도 및 (b)도는 각각 우수 데이타와 기수 데이타를 입력하는 회로이다.

여기서 상기 우수 데이타 입력회로와 기수 데이타 입력회로는 클럭 발생단의 회로만 다를뿐 나머지 블럭은 동일하게 구성된다.

이를 개략적으로 설명하면, 먼저(a)도의 우수 데이타 입력회로는, 파워 다운 모드(power down mode)의 동작을 가능하게 하는 피모스 트랜지스터(P305)와, 데이타와 기준전압을 입력으로 하는 구동 엔모스 트랜지스터(N304,N305)와, 로드 트랜지스터(N204,N205)로 이루어져 입력신호와 기준신호를 비교하여 그 차 만큼을 증폭시키기 위한 차동증폭부(10)와; 프리차지(precharge)용 피모스 트랜지스터(P256)와, 각각 엇갈려 연결되어 데이타를 증폭 및 유지하는 피모스 트랜지스터쌍(P1,P4) 및 엔모스 트랜지스터쌍(N300,N301)의 씨모스 인버터로 이루어진 래치부(20)와; 두 출력 노드에 각각 한개씩의 인버터(U242,U243)를 연결하여 이루어진 디지탈 증폭부(30)와; 두개의 인버터(I252,I240)가 차례로 연결되어 칩전체 구동클럭(CLK)을 입력으로하여 상기 차동증폭부(10)와 래치부(20)의 프리차지 트랜지스터(P256)를 구동하도록 내부 클럭을 발생시키기 위한 내부 클럭 발생부(40)로 구성되며, 기수 데이타 입력회로는 (b)도와 같이 상기 내부클럭발생부(40)에 인버터가 한개(I280) 더 연결된다.

제2도를 참조하여 상기 (a)도의 우수 데이타 입력회로의 동작을 설명하면 다음과 같다.

칩 전체를 구동하는 내부 클럭(rclk)은 상기 클럭 발생부(40)에서 클럭(CLK)에 연결되고, 칩외부에서 들어오는 기준전압은 D단에, 그리고 로우 스윙(low swing) 데이타는 D(=DB)단에 각각 연결된다.

그리고 씨모스 레벨의 내부클럭(intclk)은, 상기 칩전체 구동클럭을 지연시킨 것으로, 상승에지에서는 상기 래치부(20)의 두 출력노드가 연결되어 등화(equalizaiton)가 시작되고, 이때 차동증폭부(10)의 노드 dq와, dq(dbq)는 모두 낮은 전압으로 충전되며, 상기 디지탈 증폭부(30)의 각 출력 Q,, Q(=QB)는 하이가 된다.

반면 씨모스 레벨의 내부클럭(intclk)의 하강에지에서는, 데이타의 평가(evaluation)를 시작하며, 상기 차동증폭부(10)의 노드 dq와, dbq는 디지탈 증폭기(30)로 사용되는 인버터(I281), (I282)의 트립 전압을 넘을 수 있도록 충분히 스윙(swing)이 크다.

한편, 기수 데이타 입력회로에서 사용되는 클럭 발생부(40)는 (b)도에 도시한 바와 같이 세개의 인버터(I280),(I252),(I240)를 사용하며, 칩전체를 구동하는 내부 클럭의 하강에지에 등화가 시작되고, 상승에지에서 평가가 시작된다.

일반적으로 우수데이타 입력회로와 기수 데이타 입력회로는, 셋업 및 홀딩(holding) 시간이 서로 매칭(matching)되어 불확실한 윈도우(window)가 최소화되어야 하는데, 상기와 같은 종래의 반도체 메모리 데이타 입력회로에서는 상기 데이타의 셋업시간이 외부 등화클럭의 에지로부터 실제 데이타가 등화되기 시작하는 시점까지의 시간으로서, 상기 씨모스 레벨의 내부클럭(intclk)의 지연과 래치부(20)의 노드vpr의 셋업 시간으로 구성되고, 이 시간은 상기 칩전체를 구동하는 내부클럭주기의 25% 정도를 차지하며, 이 정도의 크기에서는 상기 불확실한 윈도우가 클럭주기의 1/40이상이 된다.

또한 상기 차동증폭부(10)의 노드 dq,dbq가 등화되는 시점이, 상기 래치부의 노드(vpr)가 충분히 셋업되지 못했을때의 가능성이 많아 데이타가 셋업 시간의 마진없이 들어오는 경우에는 깨지기 쉽다.

즉, 종래의 반도체 메모리 데이타 입력회로는, 우수 데이타 입력회로와 기수데이타 입력회로의 불확실한 윈도우가 크기 때문에 고속동작이 어려우며, 셋업 마진에 의해 데이타가 깨지기 쉬운 문제점이 있다.

따라서 본 발명의 목적은 상기와 같은 문제점을 해결하여 래치부의 사전충전시간을 줄임으로써 셋업시간 및 불확실한 윈도우를 감소시킬 수 있는 반도체 메모리의 데이타 입력회로를 제공하는 것이다.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리의 데이타 입력회로는, 입력 데이타를 인가하기 위한 2개의 엔모스 트랜지스터와, 칩전체 구동클럭의 지연신호로 구동되는 2개의 로드 엔모스 트랜지스터와, 충전을 위한 1개의 피모스 트랜지스터로 이루어진 차동증폭부와; 상기 칩전체 구동클럭으로 구동되는 1개의 프리차지 피모스 트랜지스터와, 서로 엇갈려 연결된 씨모스 인버터와, 출력전압을 등화하기 위한 1개의 엔모스 트랜지스터로 이루어진 래치부와; 상기 칩전체 구동클럭을 입력으로 하여 직렬연결된 2개의 씨모스 인버터로 이루어진 내부클럭발생부를 포함하여 구성된 것을 특징으로 한다.

이하 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.

본 발명의 반도체 메모리의 데이타 입력회로는, 각 소자의 연결은 종래와 동일하며, 상기 차동증폭부(10)와 래치부(20)의 트랜지스터를 구동하는 클럭을 서로 다른 위상을 갖도록 하였다.

즉, 상기 입력데이타가 우수인 경우에는, 제3도의 (a)도에 도시한 바와 같이 차동증폭부(10)의 2개의 로드 엔모스 트랜지스터(N204,N206)에 칩전체 구동클럭(CLK)의 지연신호(intclk)가 구동신호로 인가되고, 상기 래치부(20)의 프리차지 피모스 트랜지스터(P256)에는 칩전체 구동클럭(CLK)이 구동신호로 인가된다.

그리고 상기 입력데이타가 기수인 경우에는, 제3도의 (b)도에 도시한 바와 같이 차동증폭부(10)의 2개의 로드 엔모스 트랜지스터(N204,N206)에 칩전체 구동클럭의 지연,반전신호(intclk)가 구동신호로 인가되고, 상기 래치부(20)의 프리차지 피모스 트랜지스터(P256)에는 칩전체 구동클럭(CLK)이 반전된신호(outb) 구동신호로 인가되며, 상기 내부클럭발생부(40)는 상기 칩전체 구동클럭을 입력으로 하여 직렬연결된 3개의 씨모스 인버터(I280,I252,I240)로 구성된다.

제4도의 (a)도 및 (b)도를 참조하여 종래의 반도체 메모리의 데이타 입력회로의 입력 셋업 시간과 본 발명에 의한 반도체 메모리의 데이타 입력회로의 셋업시간을 비교해보면, 본 발명은 (b)도에 도시한 바와 같이 칩전체 구동클럭의 하강에지(①)에서 칩전체 내부클럭 지연신호(intclk)의 하강에지(②)(우수의 경우)까지가 셋업시간이며, 종래는 (a)도에 도시한 바와 같이 칩전체 구동클럭의 하강에지(①)에서 데이타의 샘플링포인트(③)까지가 셋업시간으로서 본 발명의 셋업시간이 훨씬 짧음을 알 수 있다.

이러한 결과, 본 발명에서는 차동증폭부(10)의 로드 트랜지스터가 활성화되는 시점보다 앞서서 래치부(20)의 노드 vpr이 충전되기 시작하므로 데이타의 셋업시간을 구성하는 요소가 줄어들기 때문에 가능하다.

이상에서와 같이 본 발명에 의하면, 우수 데이타 입력회로와 기수데이타 입력회로의 불확실한 윈도우를 감소시켜 고속동작을 구현할 수 있고, 래치부의 사전충전시간을 줄임으로써 데이타의 셋업시간을 단축하여 데이타가 깨지는 것을 방지할 수 있으며, 칩전체 구동클럭이 매우 큰 구동력을 가지므로 내부 로드의 분산효과를 가져와서 내부 클럭발생부를 구성하는 인버터의 사이즈를 줄일 수 있으며, 차동증폭부의 노드(dq,dbq)가 벌어지는 시점의 래치부의 노드 vpr값이 종래기술보다 높으므로 데이타 샘플링의 정확도를 증가시킬 수 있는 효과가 있다.

Claims (2)

1. (정정) 파워다운신호가 게이트에 인가되고 전원전압이 소스에 인가된 제1 피모스트랜지스터의 드레인을 우수데이터인 입력데이터가 게이트에 인가된 제1 엔모스트랜지스터의 드레인에 접속하며, 상기 제1 엔모스트랜지스터의 소스를 게이트에 지연신호가 인가되고 소스가 접지된 제2 엔모스트랜지스터의 드레인에 접속하고, 상기 제1피모스트랜지스터의 드레인을 접속하며, 상기 제3 엔모스트랜지스터의 소스에 지연신호가 게이트에 인가되고 소스가 접지된 제4 엔모스트랜지스터의 드레인을 접속하여 이루어져 상기 입력데이터와 기준데이터를 차동증폭하여 그에 따른 제1, 제2 출력신호를 추력하는 차동증폭부와; 상기 차동증폭부의 피모스트랜지스터의 드레인을 칩전체 구동클럭 게이트에 인가된 제1 피모스트랜지스터의 소스에 접속하고, 상기 제2 피모스트랜지스터의 드레인을 제2,제3 피모스트랜지스터의 소스에 접속하며, 상기 제2 피모스트랜지스터의 드레인을 게이트에 지연반전신호가 인가된 제1 엔모스트랜지스터의 드레인에 접속하고, 그 제1 엔모스트랜지스터의 소스에 상기 제3 피모스트랜지스터의 드레인을 접속하며, 상기 제2 피모스트랜지스터의 드레인을 소스가 접지되고 게이트에 지연반전신호가 인가된 제4 피모스트랜지스터의 소스에 접속하고, 제3 피모스트랜지스터의 드레인을 소스가 접지되고 게이트에 지연반전신호가 인가된 제5 피모스트랜지스터에 접속하며, 상기 제2 피모스트랜지스터의 게이트는 상기 제3 피모스트랜지스터의 드레인에 접속하고, 상기 제3 피모스트랜지스터의 게이트는 상기 제2 피모스트랜지스터의 드레인에 접속하며, 상기 제4 피모스트랜지스터의 게이트는 상기 제5 피모스트랜지스터의 소스에 접속하고, 상기 제5 피모스트랜지스터의 게이트는 상기 제4 피모스트랜지스터의 드레인에 접속하여 이루어져 상기 차동증폭부의 제1,제2 출력신호를 래치하는 래치부와; 상기 차동증폭부의 제1,제2 출력신호를 입력받아 이를 각기 반전하는 제1,제2 인버터로 이루어진 디지털증폭부와; 상기 칩전체 구동클럭을 입력받아 이를 지연하는 짝수개의 인버터로 이루어진 내부클럭발생부로 구성함을 특징으로 하는 반도체 메모리의 데이터 입력회로.
2. (정정) 제 1 항에 있어서, 입력데이터가 기수데이터이면 래치부의 제1 피모스트랜지스터의 게이트에 칩전체 구동클럭의 반전신호가 인가되고, 차동증폭부의 제2,제4 엔모스트랜지스터의 게이트에 지연반전신호가 인가되는 것을 특징으로 하는 반도체 메모리의 데이터 입력회로.