KR0150236B1 - Clock buffering circuits - Google Patents

Abstract

바이트 단위의 병렬처리에서, 각각의 클럭버퍼를 통하여 클럭이 제공될 때 발생되는 클럭스큐를 개선하기 위한 클럭버퍼링회로의 구조가 개시된다.In byte-by-byte parallel processing, a structure of a clock buffering circuit for improving clock skew generated when a clock is provided through each clock buffer is disclosed.

하나의 클럭원에 연결되어 있는 특정한 하나의 클럭버퍼는 입력되는 8비트 데이타 중에서 특정한 1비트를 선택하여 이 비트와 연관된 저장소자에게만 클럭을 제공한다.One particular clock buffer connected to one clock source selects a particular one bit from the 8-bit data input and provides a clock only to the repository associated with that bit.

이로써, 특정한 하나의 데이타비트는 집적회로 내에서 저장소자로 랫치될 때 하나의 클럭으로 처리되므로 자동배치배선 등으로 인한 클럭스큐를 줄일 수 있다.As a result, one particular data bit is processed as one clock when latched as a reservoir in the integrated circuit, thereby reducing clock skew due to automatic placement wiring and the like.

Description

클럭버퍼링회로(Clock Buffering Circuit)Clock Buffering Circuit

제1도는 바이트단위의 병렬데이타처리구조에서의 일반적인 클럭 버퍼링회로.1 is a general clock buffering circuit in a parallel data processing structure in units of bytes.

제2도는 본 발명에 따른 클럭버퍼링회로.2 is a clock buffering circuit according to the present invention.

[기술분야][Technical Field]

본 발명은 바이트단위의 병렬데이타처리에 바이트단위로 특정한 타임슬롯(time slot)의 8비트 데이타를 처리하는 8개의 저장소자(storage element)들의 입력클럭과 또 다른 타임슬롯의 8비트 데이타를 처리하는 8개의 저장소자들의 입력클럭이 서로 다른 클럭버퍼를 통하여 제공될 때 각각의 클럭버퍼들이 분산 배치, 배선됨으로써 발생될 수 있는 클럭스큐(colock skew)를 개선하기 위한 클럭버퍼링회로에 관한 것이다.The present invention processes the input clock of eight storage elements and 8-bit data of another time slot for processing 8-bit data of a specific time slot in byte unit for parallel data processing in byte unit. The present invention relates to a clock buffering circuit for improving a clock skew that can be generated by distributing and wiring respective clock buffers when an input clock of eight reservoirs is provided through different clock buffers.

[배경기술][Background]

대부분의 정보통신망에서의 전송속도는 수백 메가의 시리얼 비트 레이트(serial bit rate)를 가지며, 이러한 고속의 데이타를 시리얼로 처리하려면 고가의 제한된 소자의 사용이 불가피하고, 비용의 증가를 가져온다.Transmission speeds in most telecommunication networks have hundreds of megabits of serial bit rate, and the use of expensive, limited devices is inevitable and costly to serialize such high-speed data.

따라서, 일반적으로 고속의 시리얼 데이터 처리는 비트단위의 데이터 흐름을 바이트 단위의 흐름으로 변환시켜 비교적 낮은 속도에서 8비트의 바이트 단위로 데이타를 처리한다.Therefore, in general, high speed serial data processing converts the data flow in units of bytes to process data in units of 8 bits at a relatively low speed.

제1도는 바이트 단위의 데이타 처리시 일반적으로 적용되는 클럭의 분배구조를 보여준다.FIG. 1 shows a clock distribution structure generally applied to data processing in bytes.

특정한 하나의 클럭버퍼는 특정한 타임슬롯의 8비트 데이타를 처리하는 8개의 플립플롭 군(flip-flop group)으로 클럭을 제공하며, 또 다른 타임슬롯의 8비트 데이타를 처리하는 8개의 플립플롭 군들은 상기 클럭버퍼와 다른 클럭버퍼를 통하여 클럭을 제공 받는다.One particular clock buffer provides clocks in eight flip-flop groups that process 8-bit data in a particular timeslot, and eight flip-flop groups that process 8-bit data in another timeslot. The clock is provided through a clock buffer different from the clock buffer.

즉, 제1도에서, 하나의 클럭(clock)은 제 1클럭버퍼(11), 제 2클럭버퍼(12), 제 3클럭버퍼(13), 및 제 n클럭버퍼(14)로 분배되며, 상기 제 1클럭버퍼(11)는 특정한 타임슬롯의 8비트 데이타를 랫치하는 8개의 D타입 플립플롭들로 구성되는 제 1플립플롭 군(1)의 클럭입력단자들(CP)로 클럭을 제공한다.That is, in FIG. 1, one clock is divided into a first clock buffer 11, a second clock buffer 12, a third clock buffer 13, and an n th clock buffer 14. The first clock buffer 11 provides a clock to the clock input terminals CP of the first flip-flop group 1 composed of eight D-type flip-flops which latch 8-bit data of a specific timeslot. do.

제 2클럭버퍼(12)는 상기 플립플롭 군(1)의 출력(Q)을 입력으로 하거나 상기 플립플롭군(1)의 출력(Q)을 받아들이는 논리회로(15)의 출력을 입력으로 하는 제2플립플롭군(2)의 클럭입력단자(CP)로 클럭을 제공한다.The second clock buffer 12 takes an output Q of the flip-flop group 1 as an input or an output of a logic circuit 15 that receives the output Q of the flip-flop group 1 as an input. The clock is provided to the clock input terminal CP of the second flip-flop group 2.

이런 구조의 클럭버퍼링은 자동배치배선 방식으로 레이아웃(lay-out) 도면이 설계될 경우, 8비트 데이타를 처리하는 플립플롭 군들로 클럭을 제공하는 클럭버퍼들은 각기 서로 다른 위치에 떨어져서 배치될 수 있으므로 기생변수들에 의해 서로 다른 전달지연시간을 갖게 된다.This structure of clock buffering is designed when the layout diagram is designed in an automatic layout scheme, so that clock buffers that provide clocks to flip-flop groups that process 8-bit data can be arranged at different positions. Parasitic variables have different propagation delays.

특히, 고속 스위칭 특성의 소자를 사용할 경우, 자동배치배선에 의해 클럭 스큐 문제는 더욱 심각해 질 수 있다.In particular, the clock skew problem may be aggravated by the auto-arrangement when using a device having a high speed switching characteristic.

대부분의 회로설계에 있어서, 클럭스큐를 피하기 위해서 멀티페이즈(multi phase)방식을 사용하지만, 멀티 페이즈 방식은 이러한 클럭스큐 문제를 해결할 수 는 있으나 하드웨어의 구성이 복잡해지며, 실시간 처리를 요하는 경우와 매우 높은 클럭에서 동작할 때에는 적용하기 어렵게 된다.In most circuit designs, multi-phase method is used to avoid clock skew, but multi-phase method can solve the clock skew problem, but the hardware configuration is complicated, and real-time processing is required. It is difficult to apply when operating at very high clocks.

본 발명의 목적은 간단한 구성으로 클럭스큐를 개선할 수 있는 클럭 버퍼링 회로를 제공하는 것이다.It is an object of the present invention to provide a clock buffering circuit that can improve clock skew with a simple configuration.

제2도는 본 발명에 따라 바이트단위의 데이터 처리구조에서 작은 하드웨어로 클럭스큐를 개선할 수 있는 클럭 버퍼링 회로의 구성을 나타낸 것이다.2 illustrates a configuration of a clock buffering circuit capable of improving clock skew with small hardware in a byte-based data processing structure according to the present invention.

제2도에서, 하나의 외부클럭원에 연결되는 클럭버퍼(31)는 입력 D[7:0]의 D[0]비트를 입력하는 1비트의 D타입 플립플롭(41)의 클럭입력단(CP)과 상기 플립플롭(41)의 출력(Q)을 입력하는 1비트의 D타입 플립플롭(51)의 클럭입력단(CP)으로, 즉 입력D[7:0]데이타 중에서 D[0]비트를 처리하는 모든 1비트의 D타입 플립플롭들(21)의 클럭입력단들(CP)로 클럭을 각각 제공한다.In FIG. 2, the clock buffer 31 connected to one external clock source has a clock input terminal CP of a 1-bit D-type flip-flop 41 that inputs a D [0] bit of an input D [7: 0]. ) And the clock input terminal CP of the 1-bit D-type flip-flop 51 for inputting the output Q of the flip-flop 41, i.e., D [0] bits among the input D [7: 0] data. Clocks are provided to the clock input terminals CP of all the 1-bit D-type flip-flops 21, respectively.

상기 외부클럭원에 연결되는 클럭버퍼(도시되지 않음)는 입력D[7:0]데이타 중에서 D[1]비트를 처리하는 모든 1비트의 D타입 플립플롭들(도시되지 않음)의 클럭입력단들로 클럭을 제공한다.A clock buffer (not shown) connected to the external clock source includes clock inputs of all 1-bit D-type flip-flops (not shown) that process D [1] bits among input D [7: 0] data. To provide the clock.

상기 외부클럭원에 연결되는 클럭버퍼(도시되지 않음)는 입력D[7:0]데이타 중에서 D[2]비트를 처리하는 모든 1비트의 D타입 플립플롭들(도시되지 않음)의 클럭입력단들로 클럭을 제공한다.A clock buffer (not shown) connected to the external clock source includes clock inputs of all 1-bit D-type flip-flops (not shown) that process D [2] bits among input D [7: 0] data. To provide the clock.

상기 외부클럭원에 연결되는 클럭버퍼(도시되지 않음)는 입력D[7:0]데이타 중에서 D[3]비트를 처리하는 모든 1비트의 D타입 플립플롭들(도시되지 않음)의 클럭입력단들로 클럭을 제공한다.A clock buffer (not shown) connected to the external clock source includes clock inputs of all 1-bit D-type flip-flops (not shown) that process D [3] bits among input D [7: 0] data. To provide the clock.

상기 외부클럭원에 연결되는 클럭버퍼(도시되지 않음)는 입력D[7:0] 데이타 중에서 D[4]비트를 처리하는 모든 1비트의 D타입 플립플롭들(도시되지 않음)의 클럭입력단들로 클럭을 제공한다.A clock buffer (not shown) connected to the external clock source includes clock inputs of all 1-bit D-type flip-flops (not shown) that process D [4] bits among input D [7: 0] data. To provide the clock.

상기 외부클럭원에 연결되는 클럭버퍼(36)는 입력 D[7:0] 데이타 중에서 D[5]비트를 처리하는 모든 1비트의 D타입 플립플롭들(26)의 클럭입력단들로 클럭을 제공한다.The clock buffer 36 connected to the external clock source provides a clock to clock input terminals of all 1-bit D-type flip-flops 26 that process D [5] bits among input D [7: 0] data. do.

상기 외부클럭원에 연결되는 클럭버퍼(37)는 입력 D[7:0] 데이타 중에서 D[6]비트를 처리하는 모든 1비트의 D타입 플립플롭들(27)의 클럭입력단들로 클럭을 제공한다.A clock buffer 37 connected to the external clock source provides a clock to clock input terminals of all 1-bit D-type flip-flops 27 that process D [6] bits among input D [7: 0] data. do.

상기 외부클럭원에 연결되는 클럭버퍼(38)는 입력 D[7:0] 데이타 중에서 D[7]비트를 처리하는 모든 1비트의 D타입 플립플롭들(28)의 클럭입력단들로 클럭을 제공한다.The clock buffer 38 connected to the external clock source provides a clock to clock input terminals of all 1-bit D-type flip-flops 28 that process D [7] bits among input D [7: 0] data. do.

이렇게 클럭을 제공하는 클럭버퍼링회로에서와 같이, 특정한 1비트 데이타는 하나의 클럭원에 의해 처리될 수 있으므로 서로 다른 버퍼들을 통하여 클럭을 제공받는 것 보다 훨씬 안 정된 동작을 얻을 수 있으며, 자동배치배선에 의해 클럭버퍼들이 서로 떨어져서 해당 저장소자를 구동한다 하더라도 클럭스 큐에 의한 오동작을 크게 줄일 수 있다.As with this clock-buffered circuit that provides clocks, certain 1-bit data can be processed by one clock source, resulting in much more stable operation than receiving clocks through different buffers. Even if the clock buffers are separated from each other to drive the storage, the malfunction due to the clock queue can be greatly reduced.

Claims (1)

고속의 시리얼 데이터를 바이트 단위의 흐름으로 변환시켜 낮은 속도에서 8비트의 바이트 단위로 데이터를 처리하도록 클럭신호를 제공하기 위한 클럭버퍼링회로에 있어서, 하나의 클럭원에서 출력되는 클럭신호를 각기 버퍼링하도록 병렬연결된 8개의 클럭버퍼들(31~38)을 구비하고, 상기 바이트 데이터의 각 비트별로 하나의 클럭버퍼를 할당하여 상기 클럭버퍼들 각각은 상기 바이트 데이터를 해당 비트별 처리하는 비트별 저장소자군에 공통으로 클럭을 제공하는 것을 특징으로 하는 클럭버퍼링회로.A clock buffering circuit for converting a high speed serial data into a byte flow and providing a clock signal to process data in 8 bit bytes at a low speed, each buffering a clock signal output from one clock source. Eight clock buffers 31 to 38 connected in parallel and one clock buffer for each bit of the byte data are allocated so that each of the clock buffers processes the byte data for each bit. A clock buffering circuit, characterized in that for providing a clock in common.