JPWO2006062172A1 - 半導体集積回路、および半導体装置、および光ディスク記録装置 - Google Patents

Abstract

サンプルホールド回路の出力と他の信号処理回路の出力とを選択して動作する部分が複数箇所に存在する半導体集積回路においてその出力信号の歪みを低減することを目的とする。この半導体集積回路は、コンデンサ５が出力に接続されたサンプルホールド回路１と、他の信号処理回路であるローパスフィルタ１０と、サンプルホールド回路１の出力とローパスフィルタ１０の出力とを選択して出力するアナログスイッチ２０と、アナログスイッチ２０の出力を入力とするバッファ回路３０と、バッファ回路の後段に設けられ、少なくとも第１および第２の抵抗とを有する増幅器と、を備える。

Description

本発明は、光ディスク記録装置に用いられ、並列に設けられた信号処理回路からの出力を選択スイッチにより選択して出力する箇所を有する半導体集積回路、およびそれを備える半導体装置、およびそれを備えた光ディスク記録装置にに関するものである。

信号処理回路の１つであるサンプルホールド回路は、出力部分に電荷を蓄積するためのコンデンサが接続されているため、バッファ回路を介して後段の負荷回路と接続される。すなわち、サンプルホールド回路は、バッファ回路を介さずに後段の負荷回路に接続すると、コンデンサに蓄積された電荷が後段の負荷回路に流れてしまい、ホールド機能を果たしにくくなってしまう。また、ローパスフィルタなどの信号処理回路にあっても、後段の負荷回路の入力インピーダンスの影響を避けるため、バッファ回路を介して後段の負荷回路と接続される。

光ディスク装置に用いられる半導体集積回路では、サンプルホールド回路の出力と他の信号処理回路の出力とを選択して動作する部分が複数箇所に存在する（例えば特許文献１）。このような例としては、図４に示すような、バッファ回路３０ａを介したサンプルホールド回路１からの出力と、バッファ回路３０ｂを介したローパスフィルタ１０からの出力とをアナログスイッチ２０で選択し、その出力を抵抗Ｒ１０１、オペアンプ６０、抵抗Ｒ１０２からなる反転増幅器により増幅して出力する部分を有する半導体集積回路がある。

特開２００２−３２５０３９号公報

本願発明者は、図４に示すような半導体集積回路では、オペアンプ６０の出力の振幅が小さい場合に出力信号に歪みが生じる問題に直面し、以下のように考察した。

クロック信号ＣＬＫ２がハイであるとき、アナログスイッチ２０はバッファ回路３０ａを介したサンプルホールド回路１からの出力をオペアンプ６０に出力するような選択状態である。オペアンプ６０の出力から抵抗Ｒ１０２，Ｒ１０１を経て流れる電流をｉ、オペアンプ６０からの出力電圧をＶ_ＯＵＴ、バッファ回路３０ａを介したサンプルホールド回路１の出力電圧をＶ_ＳＨＯ、オペアンプ６０の増幅率を決定する抵抗R１０１，R１０２の抵抗値をそれぞれR_１０１，R_１０２、アナログスイッチ２０のオン抵抗をR_SW、オペアンプ６０に入力されるリファレンス電圧をＶ_ｒｅｆとすると、以下の式が成立する。

式１，式２を変形し、次の式が得られる。

式３は、オペアンプ６０の出力がアナログスイッチ２０のオン抵抗R_SWのために所望の出力からずれ、そして歪むことを示している。特に、アナログスイッチ２０のオン抵抗R_SWは入力される電圧が中間付近にあると大きく変動するため、オペアンプ６０の出力の振幅が小さい場合はオペアンプ６０の出力信号の歪みは相対的に大きくなるのである。

本発明は、以上の事由に鑑み、サンプルホールド回路の出力と他の信号処理回路の出力とを選択して動作する部分が複数箇所に存在する半導体集積回路においてその出力信号の歪みを低減することを目的とする。

請求項１に記載の発明は、第１のコンデンサを有し、第１のコンデンサが出力部分に接続された第１の信号処理回路と、
前記第一の信号処理回路と並列して設けられた第２の信号処理回路と、
前記第１の信号処理回路の出力と前記第２の信号処理回路の出力とを選択して出力する選択スイッチと、
前記選択スイッチの出力が入力されるバッファ回路と、
前記バッファ回路の後段に設けられ、少なくとも第１および第２の抵抗とを有する増幅器と、を備えることを特徴とする半導体集積回路である。

請求項２に記載の発明は、請求項１に記載の半導体集積回路において、前記第２の信号処理回路はさらに第２のコンデンサを有し、前記第２のコンデンサが出力部分に接続されていることを特徴とする半導体集積回路である。

請求項３に記載の発明は、請求項１または２に記載の半導体集積回路において、前記第１の信号処理回路はサンプルホールド回路であることを特徴とする半導体集積回路である。

請求項４に記載の発明は、請求項１ないし３のいずれかに記載の半導体集積回路において、前記選択スイッチはアナログスイッチであることを特徴とする半導体集積回路である。

請求項５に記載の発明は、請求項１ないし４のいずれかに記載の半導体集積回路において、前記第２の信号処理回路はローパスフィルタであることを特徴とする半導体集積回路である。

請求項６に記載の発明は、光ディスクからの反射光を測定したフォトダイオードからの検出電流が電圧に変換され、前記変換された電圧が入力されるサンプルホールド回路及びローパスフィルタと、
前記サンプルホールド回路の出力と前記ローパスフィルタの出力とを選択して出力する選択スイッチと、
前記選択スイッチの出力が入力されるバッファ回路と、
前記バッファ回路の後段に設けられ、少なくとも第１および第２の抵抗とを有する増幅器と、を備え、
前記サンプルホールド回路と前記ローパスフィルタとは並列して設けられ、前記光ディスクへの書き込み速度に応じて前記選択スイッチの制御が行われることを特徴とする半導体集積回路である。

請求項７に記載の発明は、請求項１ないし請求項６のいずれかに記載の半導体集積回路を備えることを特徴とする半導体装置である。

請求項８に記載の発明は、請求項７記載の半導体装置を備え、光ディスクへの書き込みを行う際にレーザのパワーを測定するフォトダイオードからの出力に応じて前記レーザパワーの最適値を設定し、前記設定された最適値と、前記光ディスクからの反射光を測定したフォトダイオードで測定された測定値とを、比較して前記レーザダイオードの射出光の強度を調整することを特徴とする光ディスク記録装置である。

本発明の半導体集積回路およびそれを備える半導体装置は、サンプルホールド回路（第１の信号処理回路）の出力と他の信号処理回路（第２の信号処理回路）の出力とを選択して動作する部分において、第１の信号処理回路の出力が先ず選択スイッチにより選択され、次にバッファ回路を経て出力されるので、出力信号の歪みを低減することができる。

本発明の実施形態に係る半導体装置を用いた光ディスク記録装置 図１の光ディスク記録装置の動作を説明するためのタイミングチャート 本発明に係る半導体集積回路およびそれを備える半導体装置の実施形態の回路図 従来の半導体集積回路の回路図

符号の説明

１ サンプルホールド回路（第１の信号処理回路）、 ５ 第１のコンデンサ、 １０ ローパスフィルタ（第２の信号処理回路）、 １２ 第２のコンデンサ、 ２０ アナログスイッチ（選択スイッチ）、 ３０ バッファ回路、 ６０ 反転増幅器を構成するオペアンプ、 Ｒ１，Ｒ２ 反転増幅器を構成する抵抗、 １２０ レーザダイオード、 １２４ フォトダイオード（射出光測定）、 １２８ ＣＰＵ、 １３０ フォトダイオード（反射光測定）、 １３４ サンプルホールド回路、 １３６ ローパスフィルタ、 １３８ アナログスイッチ（選択スイッチ）、 ＶＤＤ 電源電位、 ＧＮＤ 接地電位。

以下、本発明を実施するための最良の形態について説明する。図１は本発明に係る半導体装置を用いた光ディスク記録装置、図２は図１の光ディスク記録装置の動作を説明するためのタイミングチャート、図３は本発明に係る半導体集積回路およびそれを備える半導体装置の実施形態の回路図である。

図１に示す光ディスク記録装置の構成を述べる。同図において１２０はレーザダイオード、１２２は光ディスク記録装置に装填された光ディスク、１２４はレーザダイオードの射出光を測定するフォトダイオード、１２５はリード信号処理部、１２６はリードパワー調整回路、１２８は全体の動作を制御するＣＰＵである。１３０は光ディスク１２２からの反射光を測定するフォトダイオード、１３２は反射光モニタ用フォトダイオードからの電流を電圧へと変換するＩ／Ｖ変換回路である。１３４、１３６はそれぞれ並列して設けられたサンプルホールド回路とローパスフィルタであり、それらの出力はアナログスイッチ１３８、およびゲイン調整回路１４０を通してコンパレータ１４２へと出力され、ライトパワー調整回路１４４へと伝達される。

図１に示す光ディスク記録装置の動作について、１３３に示す部位を中心に説明する。サンプルホールド回路１３４は、ＣＰＵ１２８からのＣＬＫ１に基づいて、レーザダイオード１２０が駆動されるごとにサンプル動作とホールド動作を繰り返す。そして反射光モニタ用フォトダイオード１３０を経てＩ／Ｖ変換回路１３２から出力されるパルス毎の大きさのピーク値を保持し、反射光の大きさを示す指標とする動作を行う。図２（Ａ）では、時間の経過と共に反射光を測定するフォトダイオード１３０での検出電流が大きくなっており、それを変換した電圧をＣＬＫ１のパルスのタイミングでホールドしている。そしてホールドした値を後段のゲイン調整回路１４０に伝達しＶｏｕｔとして反射光の大きさを示す指標としている。

また、図１のローパスフィルタ１３６は、反射光モニタ用フォトダイオード１３０から出力されるパルスに対して積分を行い、この検出された積分値を反射光の大きさを示す指標とする。この方法によると、反射光モニタ用フォトダイオード１３０から出力されるパルスの粗密によって反射光の大きさを示す指標が決定されてしまいそうであるが、光ディスク１２２に書き込まれるデータにはＥＦＭ変調（Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）がなされており、ある一定の区間ではＩ／Ｖ変換回路１３２で検出するパルスの粗密区間が等しくなるよう調整されているので、そういった問題は起こらない。図２（Ｂ）では、時間の経過ともに反射光モニタ用フォトダイオード１３０での検出電流が大きくなっており、それにつれてローパスフィルタ１３６で検出された積分値も大きくなっている。そして検出された積分値を後段のゲイン調整回路１４０に伝達し、Ｖｏｕｔとして反射光の大きさを示す指標としている。

なお、図１のサンプルホールド回路１３４は主に低倍速書き込み時に選択され、ローパスフィルタ１３６は主に高倍速書き込み時に選択される。その理由は、サンプルホールド回路１３４を経た値の方がより正確な指標となるのだが、高倍速書き込み時においてはサンプルホールド回路１３４を用いる際に、図１と図２に示すＣＬＫ１も同じく高倍速で動作することになり、このＣＬＫ１に入力されるパルスを形成するのが困難となるからである。また上記理由から、同じ倍速の書き込み時においてはサンプルホールド回路１３４とローパスフィルタ１３６とが切り替えられることは一般的に行われない。

図１のゲイン調整回路１４０では、装填される光ディスク１２２の種類（例えばＣＤ−Ｒ、ＣＤ−ＲＷ）が切り替えられた場合や、サンプルホールド回路１３４とローパスフィルタ１３６とが択一的に選択された際において、コンパレータ１４２への入力電圧Ｖｏｕｔを微調整するために用いられる。

コンパレータ１４２では、ＣＰＵ１２８からレーザダイオード１２０を駆動して書き込みを行うための最適値Ｖｒｅｆと、ゲイン調整回路１４０を経て出力される反射光を測定したフォトダイオード１３０からの信号とが比較され、帰還を経て、レーザダイオード１２０のレーザパワーをＣＰＵ１２８からの値Ｖｒｅｆと同じにすべく比較が行われる。

次に図１に示す鎖線部１３３について、図３を用いて詳細に説明する。同図において１は第１の信号処理回路であるサンプルホールド回路であり、Ｐ型ＭＯＳトランジスタ２、Ｎ型ＭＯＳトランジスタ３、インバータ４により構成されるアナログスイッチと、第１のコンデンサであるコンデンサ５と、から構成されている。コンデンサ５は、接地電位とサンプルホールド回路1の出力部分との間に接続されている。このサンプルホールド回路１は、クロック信号ＣＬＫ１により、入力信号ＩＮ１をサンプルするサンプル状態になるか出力を保持するホールド状態になるかを決定する。サンプルホールド回路１からの出力は選択スイッチであるアナログスイッチ２０に入力される。

１０は第２の信号処理回路であるローパスフィルタであり、入力信号ＩＮ２が入力される抵抗１１と、出力と接地電位との間に接続された第２のコンデンサであるコンデンサ１２と、により構成されている。コンデンサ１２は、ローパスフィルタ１０の出力部分と接地電位との間に接続されている。このローパスフィルタ１０も、その出力がアナログスイッチ２０に入力される。

アナログスイッチ２０は、Ｐ型ＭＯＳトランジスタ２１，２４、Ｎ型ＭＯＳトランジスタ２２，２５、インバータ２３，２６から構成されている。このアナログスイッチ２０は、クロック信号ＣＬＫ２の状態により、サンプルホールド回路１とローパスフィルタ１０のいずれかの出力を選択してバッファ回路３０に出力する。

バッファ回路３０は、Ｐ型ＭＯＳトランジスタ３１，３２を入力トランジスタとする。Ｐ型ＭＯＳトランジスタ３１，３２のソースは互いに接続されてＰＮＰ型トランジスタ４０のコレクタに接続される。Ｐ型ＭＯＳトランジスタ３１，３２のドレインはそれぞれ互いにミラー結合されるＮＰＮ型トランジスタ３３，３４のコレクタに接続される。ＮＰＮ型トランジスタ３４のコレクタはＮＰＮ型トランジスタ３５のベースに接続され、ＮＰＮ型トランジスタ３５のコレクタはＰＮＰ型トランジスタ４１のコレクタとＮＰＮ型トランジスタ３６のベースに接続され、ＮＰＮ型トランジスタ３６のエミッタはＮＰＮ型トランジスタ３８のコレクタへ接続される。ＮＰＮ型トランジスタ３６のエミッタは、バッファ回路３０の出力部分となる。ＮＰＮ型トランジスタ３８にはミラー結合されるＮＰＮ型トランジスタ３７が接続され、ＮＰＮ型トランジスタ３７のコレクタにはＰＮＰ型トランジスタ４２のコレクタが接続される。ＰＮＰ型トランジスタ４０，４１，４２のベースは共通に接続され、ＰＮＰ型トランジスタ３９のベースとＰＮＰ型トランジスタ４３のエミッタに接続される。ＰＮＰ型トランジスタ３９のコレクタとＰＮＰ型トランジスタ４３のベースは互いに接続され、定電流源５３を介して接地電位に接続される。ＰＮＰ型トランジスタ４３のコレクタは接地電位に接続される。ＰＮＰ型トランジスタ３９，４０，４１，４２のエミッタはそれぞれ抵抗４４，４５，４６，４７を介して電源電位に接続される。ＮＰＮ型トランジスタ３３，３４，３５，３７，３８のエミッタはそれぞれ抵抗４８，４９，５０，５１，５２を介して接地電位に接続される。そして、このバッファ回路３０の出力は抵抗Ｒ１を介してオペアンプ６０に入力される。

オペアンプ６０は、ＰＮＰ型トランジスタ６１，６２を入力トランジスタとし、それぞれのトランジスタにはリファレンス電圧Ｖ_ｒｅｆとバッファ回路３０の出力が入力される。ＰＮＰ型トランジスタ６１，６２のエミッタは互いに接続されてＰＮＰ型トランジスタ７３のコレクタに接続される。ＰＮＰ型トランジスタ６１，６２のコレクタには互いにミラー結合されるＮＰＮ型トランジスタ６４，６３のコレクタがそれぞれ接続される。ＮＰＮ型トランジスタ６４のコレクタはＮＰＮ型トランジスタ６５のベースに接続され、ＮＰＮ型トランジスタ６５のエミッタはＮＰＮ型トランジスタ６７のコレクタに接続される。
ＮＰＮ型トランジスタ６７にはＮＰＮ型トランジスタ６６がミラー結合されており、ＮＰＮ型トランジスタ６６のコレクタにはＰＮＰ型トランジスタ７４のコレクタが接続される。ＮＰＮ型トランジスタ６７のコレクタはＮＰＮ型トランジスタ６８のベースに接続され、ＮＰＮ型トランジスタ６８のコレクタにはＰＮＰ型トランジスタ７０のコレクタが接続される。ＮＰＮ型トランジスタ６８のコレクタは、オペアンプ６０の出力部分となる。ＰＮＰ型トランジスタ７０にはＰＮＰ型トランジスタ６９がミラー結合されており、ＰＮＰ型トランジスタ６９のコレクタは定電流源７１を介して接地電位に接続される。ＰＮＰ型トランジスタ７３，７４のベースは共通に接続され、ＰＮＰ型トランジスタ７２のベースとＰＮＰ型トランジスタ７５のエミッタに接続される。ＰＮＰ型トランジスタ７２のコレクタとＰＮＰ型トランジスタ７５のベースは互いに接続され、定電流源８７を介して接地電位に接続される。ＰＮＰ型トランジスタ７５のコレクタは接地電位に接続される。ＰＮＰ型トランジスタ７２，７３，７４，６５，６９，７０のエミッタはそれぞれ抵抗７６，７７，７８，７９，８０，８１を介して電源電位ＶＤＤに接続される。ＮＰＮ型トランジスタ６３，６４，６６，６７のエミッタはそれぞれ抵抗８２，８３，８４，８５を介して接地電位に接続される。そして、このオペアンプ６０の出力は抵抗Ｒ２を介して入力に帰還されるものであり、したがって、抵抗Ｒ１、オペアンプ６０、及び抵抗Ｒ２は反転増幅器を形成しているのである。

次に、同図に示す半導体集積回路の動作について説明する。サンプルホールド回路１は、クロック信号ＣＬＫ１がハイのときＰ型ＭＯＳトランジスタ２とＮ型ＭＯＳトランジスタ３がオンの状態となり、入力信号ＩＮ１をサンプルするサンプル状態となる。逆に、クロック信号ＣＬＫ１がローのときＰ型ＭＯＳトランジスタ２とＮ型ＭＯＳトランジスタ３はオフとなり、サンプルホールド回路１の出力を保持するホールド状態となる。

入力信号ＩＮ２は、ローパスフィルタ１０を介してアナログスイッチ２０に入力される。ローパスフィルタ１０のフィルタ特性は抵抗１１の抵抗値とコンデンサ１２の容量値によって定められる。

サンプルホールド回路１とローパスフィルタ１０の出力は、アナログスイッチ２０へ入力される。クロック信号ＣＬＫ２がハイであるときは、Ｐ型ＭＯＳトランジスタ２１とＮ型ＭＯＳトランジスタ２２がオン、Ｐ型ＭＯＳトランジスタ２４とＮ型ＭＯＳトランジスタ２５がオフとなることからサンプルホールド回路１からの信号がアナログスイッチ２０より出力される。クロック信号ＣＬＫ２がローであるときは、Ｐ型ＭＯＳトランジスタ２１とＮ型ＭＯＳトランジスタ２２がオフ、Ｐ型ＭＯＳトランジスタ２４とＮ型ＭＯＳトランジスタ２５がオンとなることからローパスフィルタ１０からの信号がアナログスイッチ２０より出力される。

アナログスイッチ２０の出力はバッファ回路３０に入力される。アナログスイッチ２０からの出力が下がる場合、Ｐ型ＭＯＳトランジスタ３２のゲート電圧が下がり、ＰＮＰ型トランジスタ４０に流れる電流がＰ型ＭＯＳトランジスタ３２を経てＮＰＮ型トランジスタ３５のベースに入力されてこのトランジスタ３５がオンする。するとＰＮＰ型トランジスタ４１に流れる電流はＮＰＮ型トランジスタ３５のコレクタ電流として吸い込まれるので、ＮＰＮ型トランジスタ３６のベースには十分な電流が供給されなくなることからＮＰＮ型トランジスタ３６はオフ状態となる。一方、ＮＰＮ型トランジスタ３８はＮＰＮ型トランジスタ３７とミラー結合されており、ＮＰＮ型トランジスタ３７のコレクタにはＰＮＰ型トランジスタ４２からの定電流が供給されていることから、ＮＰＮ型トランジスタ３８のコレクタはバッファ回路３０の入力信号の状態にかかわらず常に一定電流を吸い込む。よって、バッファ回路３０の出力電位は下がる。逆に、アナログスイッチ２０からの出力が上がる場合、Ｐ型ＭＯＳトランジスタ３２のゲート電圧が上がり、ＰＮＰ型トランジスタ４０に流れる電流がＰ型ＭＯＳトランジスタ３２にて遮断されＮＰＮ型トランジスタ３５がオフする。するとＰＮＰ型トランジスタ４１に流れる電流はＮＰＮ型トランジスタ３６にベース電流を供給するので、ＮＰＮ型トランジスタ３６はオン状態となる。ＮＰＮ型トランジスタ３６のエミッタ電流はＮＰＮ型トランジスタ３８に流れる一定電流よりも多くなるため、バッファ回路３０の出力電位は上がる。したがって、バッファ回路３０の出力は、アナログスイッチ２０の出力と同位相で変化して追従する。

バッファ回路３０の出力は抵抗Ｒ１を介してオペアンプ６０に入力される。バッファ回路３０の出力が下がる場合、ＰＮＰ型トランジスタ６２はベース電圧が下がって流れる電流が増加し、ＰＮＰ型トランジスタ７３に流れる電流の多くがＰＮＰ型トランジスタ６２へと流れ込むため、ＰＮＰ型トランジスタ６１を介してＮＰＮ型トランジスタ６５のベースに供給される電流は減少する。これに伴い、ＮＰＮ型トランジスタ６５のエミッタ電流が減少し、ＮＰＮ型トランジスタ６８のベースに供給される電流も減少する。したがって、ＮＰＮ型トランジスタ６８のコレクタ電流はＰＮＰ型トランジスタ７０に流れる一定電流よりも少なくなるため、オペアンプ６０の出力電位は上昇する。逆に、バッファ回路３０の出力が上がる場合、ＰＮＰ型トランジスタ６２はベース電圧が上がって流れる電流が減少し、ＰＮＰ型トランジスタ７３に流れる電流のうちＰＮＰ型トランジスタ６１を介してＮＰＮ型トランジスタ６５のベースへ供給される電流が増加する。これに伴い、ＮＰＮ型トランジスタ６５のエミッタ電流が増加し、ＮＰＮ型トランジスタ６８のベースに供給される電流も増加する。したがって、ＮＰＮ型トランジスタ６８のコレクタ電流はＰＮＰ型トランジスタ７０に流れる一定電流よりも多くなるため、オペアンプ６０の出力電位は下降する。

クロック信号ＣＬＫ２がハイであるとき、アナログスイッチ２０はサンプルホールド回路１の出力をバッファ回路３０を介してオペアンプ６０に出力するような選択状態である。オペアンプ６０の出力から抵抗Ｒ１，Ｒ２を経て流れる電流をｉ、オペアンプ６０の出力電圧をＶ_ＯＵＴ、アナログスイッチ２０を介したサンプルホールド回路１の出力電圧をＶ_ＳＨＯ、オペアンプ６０の増幅率を決定する抵抗R１，R２の抵抗値をそれぞれR_１，R_２、オペアンプ６０に入力されるリファレンス電圧をＶ_ｒｅｆとすると、以下の式が成立する。

式４，式５を変形し、次の式が得られる。

式６は、オペアンプ６０の出力電圧がアナログスイッチ２０のオン抵抗に影響されない、すなわち出力信号が歪まないことを示している。これは、アナログスイッチ２０の後段にバッファ回路３０が存在するので、抵抗Ｒ１，Ｒ２を経て流れる電流ｉがアナログスイッチ２０には流れないためである。

さらに、アナログスイッチ２０にはサンプルホールド回路１の出力とローパスフィルタ１０の出力とが、バッファ回路を介することなく直接に入力されている。クロック信号ＣＬＫ２がハイかローかによってサンプルホールド回路１の出力かローパスフィルタ１０の出力かが、アナログスイッチ２０を介してバッファ回路３０に入力されるが、バッファ回路３０の入力インピーダンスは高いためにアナログスイッチ２０には電流は流れない。したがって、サンプルホールド回路１のコンデンサ５に蓄積された電荷が失われることもなく、ローパスフィルタ１０のフィルタ特性も影響を受けることがない。

また、図３に示す半導体集積回路は、図４に示した従来の半導体集積回路に比べてバッファ回路が１個少ないので、回路規模を小さくでき、また消費電力を少なくすることができる。

なお、本発明は第１の信号処理回路がサンプルホールド回路である場合について案出されたのであるが、コンデンサが出力に接続された別の信号処理回路にも適用することができる。また、第２の信号処理回路は、ローパスフィルタ１０のようにコンデンサが出力に接続されたもの（例えばピークホールド回路など）であれば上記のようにバッファ回路を少なくできるが、これには限られない。

本発明の半導体集積回路はそれのみで、あるいは他の半導体集積回路と一緒に封止されて半導体装置となる。

本発明は、上述した実施形態に限られることなく、特許請求の範囲に記載した事項の範囲内でのあらゆる設計変更が可能である。例えば選択スイッチであるアナログスイッチ２０は、第１の信号処理回路であるサンプルホールド回路や第２の信号処理回路であるローパスフィルタに追加して他の信号処理回路の出力が入力され、それらを選択して出力するようにすることも可能である。

本発明の半導体集積回路およびそれを備える半導体装置は、サンプルホールド回路（第１の信号処理回路）の出力と他の信号処理回路（第２の信号処理回路）の出力とを選択して動作する部分において、第１の信号処理回路の出力が先ず選択スイッチにより選択され、次にバッファ回路を経て出力されるので、出力信号の歪みを低減することができる。

Claims (8)

1. 第１のコンデンサを有し、第１のコンデンサが出力部分に接続された第１の信号処理回路と、
   前記第１の信号処理回路と並列して設けられた第２の信号処理回路と、
   前記第１の信号処理回路の出力と前記第２の信号処理回路の出力とを選択して出力する選択スイッチと、
   前記選択スイッチの出力が入力されるバッファ回路と、
   前記バッファ回路の後段に設けられ、少なくとも第１および第２の抵抗とを有する増幅器と、
   を備えることを特徴とする半導体集積回路。
2. 請求項１に記載の半導体集積回路において、前記第２の信号処理回路はさらに第２のコンデンサを有し、前記第２のコンデンサが出力部分に接続されていることを特徴とする半導体集積回路。
3. 請求項１または２に記載の半導体集積回路において、前記第１の信号処理回路はサンプルホールド回路であることを特徴とする半導体集積回路。
4. 請求項１ないし３のいずれかに記載の半導体集積回路において、前記選択スイッチはアナログスイッチであることを特徴とする半導体集積回路。
5. 請求項１ないし４のいずれかに記載の半導体集積回路において、前記第２の信号処理回路はローパスフィルタであることを特徴とする半導体集積回路。
6. 光ディスクからの反射光を測定したフォトダイオードからの検出電流が電圧に変換され、前記変換された電圧が入力されるサンプルホールド回路及びローパスフィルタと、
   前記サンプルホールド回路の出力と前記ローパスフィルタの出力とを選択して出力する選択スイッチと、
   前記選択スイッチの出力が入力されるバッファ回路と、
   前記バッファ回路の後段に設けられ、少なくとも第１および第２の抵抗とを有する増幅器と、を備え、
   前記サンプルホールド回路と前記ローパスフィルタとは並列して設けられ、前記光ディスクへの書き込み速度に応じて前記選択スイッチの制御が行われることを特徴とする半導体集積回路。
7. 請求項１ないし請求項６のいずれかに記載の半導体集積回路を備えることを特徴とする半導体装置。
8. 請求項７記載の半導体装置を備え、レーザの射出光を測定するフォトダイオードと、光ディスクからの反射光を測定するフォトダイオードとからの出力に応じてレーザダイオードを駆動するための最適値を設定し、光ディスクへの書き込みを行う際において、前記設定された最適値と、前記光ディスクからの反射光を測定するフォトダイオードで測定された測定値とを、比較してレーザダイオードから射出されるレーザの強度を調整することを特徴とする光ディスク記録装置。

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