JPS63835B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は第１記憶装置のデータを第２記憶装置
への書込みアドレスのアドレス部分で得て、これ
を上記書込みアドレスで指定される第２記憶装置
へ書込むデータ書込み方式に関する。

(2) 発明の背景 従来、図形処理装置においてはその図形がドツ
トパターンで作られており、その処理にはイメー
ジデータ処理、固定パターン処理、ペインテイン
グ処理等がある。これらの処理におけるドツトパ
ターン作成方式は相対アドレス書込み制御方式で
あつたがこれは次に充べるような欠点を有するも
のであり、その改善方法が要望されている。

(3) 従来技術と問題点 即ち、上記方式はイメージデータ処理、固定パ
ターン処理は可能であるがイメージメモリを同一
の繰返しパターンでペインテイングを行いたい場
合、そのデータの処理を相対アドレス処理から絶
対アドレス処理へ移さねばならないが、従来それ
をペインテイングデータの編集を介して行つてい
た。それがため、その処理時間が長くなり、その
結果として表示速度の低下が免れ得なかつた。

(4) 発明の目的 本発明は上述したようなデータ処理方式の有す
る欠点に鑑みて創案されたもので、その目的は第
１記憶装置のデータを高速度で第２記憶装置へ書
込むデータ書込み方式を提供することにある。

(5) 発明の構成 そしてこの目的は第２記憶装置へ書込まんとす
るデータのための書込みアドレスの予め決められ
たアドレス部分で指定されるデータを第１記憶装
置から取出すようになし、該データを上記書込み
アドレスによつて指定される第２記憶装置に記憶
することによつて達成される。

(6) 発明の実施例 以下、添付図面を参照しながら、本発明の実施
例を説明する。

第１図は本発明を実施する画像処理装置を示
す。１はイメージメモリ（第２記憶装置）で、図
示しない主処理装置から送られて来る画像デー
タ、又は予めペインテイングデータを記憶してい
るペインテイングデータメモリ（第１記憶装置）
２から主処理装置の制御の下に読出された上記ペ
インテイングデータを記憶するメモリであり、行
列形式のドツトパターンを記憶している。３はイ
ンターフエイス４を経て上述の主処理装置へ接続
される制御論理回路で、この制御論理回路３は主
処理装置に制御されてコマンドステイタスレジス
タ５、アドレスカウンタ６、レングスカウンタ
７、レングスレジスタ８へ接続され、カウンタ
６，７のカウント動作を制御する。これらのカウ
ンタは又後述する書込み制御回路９によつてもカ
ウント動作制御されるように構成されている。ま
た、制御論理回路３の制御により、ペインテイン
グデータメモリ２のペインテイングデータ又は主
処理装置から送られて来たデータをドツトパター
ンデータレジスタ１０へ置くように構成されてい
る。レジスタ１０にはメモリ２の一行分の記憶内
容が置かれる。

１１はレングスカウンタ７及びレングスレジス
タ８の出力へ接続された比較回路で、これらカウ
ンタ７、レジスタ８、比較回路１１はレングスに
より定まる終点を決定するためのものであり、そ
の一構成例を示すに過ぎない。

９はコマンドステイタスレジスタ５及び比較回
路１１に接続され書込み制御を行う書込み制御を
行う書込み制御回路である。

１２は書込み制御回路９の制御の下に選択的に
切換えられてアドレスカウンタ６又は表示制御回
路１３からのアドレスをイメージメモリ１のアド
レツシング部へ供給するマルチプレクサである。

１４はコマンドステイタスレジスタ５からの相
対−絶対切換え信号線１５の信号に応答してアド
レスカウンタ６又はレングスカウンタ７の内容を
選択的にマルチプレクサ１６へ供給するマルチプ
レクサである。マルチプレクサ１６はマルチプレ
クサ１４からのアドレス値に応答してレジスタ１
０の所望のビツト（データ部分）をイメージメモ
リ１へ供給するためのものである。このビツトは
書込み制御回路９からの制御線１７上の制御信号
の制御の下にアドレスカウンタ６からのアドレス
で指定されるイメージメモリ１の記憶位置へ書込
まれるようになつている。

１８は表示制御回路１３の制御によりイメージ
メモリ１から読出された画像データを表示制御回
路１３の制御の下にビデオ信号に変えて陰極線管
１９へ供給するビデオ信号発生回路である。

上述の如く構成される画像処理装置の説明を通
して本発明を説明する。説明の都合上、第１記憶
装置（ペインテイングデータメモリ）２は16×16
ビツトのペインテイングデータを記憶し、第２記
憶装置（イメージメモリ）１は16×16ビツトの記
憶領域を複数有するものとする。

今、主処理装置においてその画像処理系を、ペ
インテイングデータメモリ２の内容でイメージメ
モリ１の一部をペインテイングすべき旨の決定が
絶対アドレス書込み形式でなされ、その決定が例
えば、第２図に示す如くイメージメモリ１の一部
三角形領域ABCをペインテイングデータメモリ
２の内容（ビツトパターン）でペインテイングし
たいというものであつたとする。この決定に当つ
て、三角形の三点(A)、(B)、(C)のアドレスが決定さ
れると共に点(A)と点(B)との差からレングスＬが決
定され、且つレングスＬの更新値も決定され、且
つアドレスポインタ（初期的には(A)点のアドレ
ス）及びレングスＬの更新値も決定される。

然る後に、上記書込み態様の決定を表わすコマ
ンドが主処理装置からインターフエイス４を経て
制御論理回路３へ送られる。このコマンドは絶対
アドレス書込み形式での書込みを示すコマンドコ
ード、レングス、及びＡ点のアドレス（アドレス
ポインタ）を含む。その制御論理回路からアドレ
スカウンタ６へアドレスポインタ（Ａ点のアドレ
ス）がセツトされ、レングスレジスタ８へレング
スがセツトされ、コマンドステイタスレジスタ５
にコマンドコードがセツトされると共にレジスタ
５のステイタスが書込み制御回路９が書込み可能
状態にあることを示すならば、これにより書込み
制御回路９にその起動をかけると共に相対一絶対
切換え信号１５によりマルチプレクサ１４は絶対
アドレス書込み態様へ切換えられる。即ち、アド
レスカウンタ６にセツトされたアドレスポインタ
の下位４ビツトが示すアドレスからレングスカウ
ンタ７でカウントされるレングスだけ先のアドレ
スまでのアドレスが次々に送出させるようにセツ
トされる。

これに対応してアドレスカウンタ６に入つたア
ドレスポインタの下位４ビツトが示すアドレスの
属するメモリ２の一行分のビツトパターンがメモ
リ２から読出されてドツトパターンデータレジス
タ１０へそのドツトパターンのアドレスを保存し
てセツトされる。

その後に、先ずアドレスポインタの下位４ビツ
トが示すアドレスがマルチプレクサ１４から出力
されてそのアドレスによつて指定されるレジスタ
１０のビツトがマルチプレクサ１６から出力され
る。このビツトが第２図のＡ点に書込まれるべき
ビツトであり、そのビツトはアドレスカウンタ６
のアドレスポインタで指定されるイメージメモリ
１の記憶位置に書込まれる。

このような書込み動作がアドレスカウンタ６及
びレングスカウンタ７の値を１ビツトづゝ更新し
ながらレングスカウンタ７によつて指定されるア
ドレス即ち比較回路１１から出力信号が発生され
るまで続行される。これを第２図について云え
ば、アドレスポインタは（P₁₁）を指定しており、
１ビツト記憶される度毎に第２図上ではP₁₂、P₁₃
……P₁₆へとその書込みが進行する。その次のア
ドレスが１ビツト更新されたときに下位４ビツト
はレジスタ１０に読出されて来ているビツトパタ
ーンのP₁を指定するアドレスに変わつている。
このようにして、レジスタ１０のビツトパターン
がイメージメモリ１へ書込まれていく。再びP₁₆
に到達するが、その次の動作も同様に繰返えされ
る。そして上記例示では、アドレスポインタから
レングスだけ、上記例示では24（P₁₁……P₃）だ
け、進んだ位置でレジスタ１０にセツトされたビ
ツトパターンについてのペインテイング処理を終
了する。

これに応答して制御論理回路から、アドレスポ
インタは上述の如くして決定された更新値だけ更
新された新しいアドレスポインタ（第２図では
A₁点を示すアドレス）がアドレスカウンタ６へ
セツトされると共に、レングスを上述の如くして
決定された更新値だけ更新された新しいレングス
がレングスレジスタ８へセツトされる。これに加
えてアドレスカウンタ６に入つた新しいアドレス
ポインタの下位４ビツトによつて表わされるアド
レスが属するメモリ２の一行分がレジスタ１０へ
読出される。

これらの設定がなされた後、上述した第２図の
三角形ABCの最下位行のペインテイング処理と
同様の処理が行われる。

このような各行についてのペインテイング処理
が繰り返えされていき三角形の頂点Ｃに達したと
き、ペインテイングデータメモリ２の内容による
イメージメモリ１内の上述三角形ABCのペイン
テイング処理が終了される。

このように本発明を用いたペインテイング処理
を行えば、そのペインテイングに際して従来のよ
うなデータ編集処理を必要としないから、イメー
ジメモリへのペインテイングを短時間で完了させ
ることが出来るつまり書込みの高速化が達成さ
れ、表示速度の向上に寄与する。

また、画像表示系が主処理装置の制御の下に従
来同種の相対アドレス書込み態様に切換えられ、
この動作態様の下においてペインテイングデータ
メモリ２の内容でイメージメモリ１をペインテイ
ングしたい場合における、上述絶対アドレス書込
み制御態様との相違はコマンドステイタスレジス
タ５に相対アドレス書込み制御態様への切換えを
指定するコマンドコードを置き、その旨を表示す
る信号を線１５を経てマルチプレクサ１４へ送
り、これをしてレングスカウンタ７の内容をマル
チプレクサ１６へ与え、これをして上述の如くし
てセツトされたドツトパターンデータレジスタ１
０の一行分の内の、上記内容の下位４ビツトで指
定されるビツトを選択して出力することにある。
従つて、この相違を生じさせる制御系にのみハー
ドウエアの相違を有するだけで、その他の構成要
素は上述両態様を通じて共通である。

また、この外のイメージデータ処理も固定パタ
ーン処理も上述したハードウエアの中で処理しう
る。

上記実施例においては、アドレスカウンタにセ
ツトされたアドレスポインタ（書込みアドレス）
の下位４ビツトを使用する例について説明した
が、書込みアドレス中の、例えば下位４ビツトの
次に高位の４ビツトを用いて第１記憶装置２内の
ビツト列の各々を第２記憶装置１へ書込むように
構成してもよい。従つて、本明細書でのデータ部
分なる用語は１ビツト乃至ビツト列等を意味す
る。

(7) 発明の効果 以上の説明より明らかなように、本発明によれ
ば次のような効果が得られる。

(1) 第２記憶装置のための書込みアドレスのアド
レス部分によつて指定される第１記憶装置のデ
ータを、上記書込みアドレスで指定される第２
記憶装置の記憶位置へ書込むことが出来る。

(2) (1)の書込みはデータの編集操作を一切必要と
しないから、書込みを高速化しうる。

(3) 従つて、第２記憶装置からデータを短時間の
うちに利用しうる等である。

【図面の簡単な説明】

第１図は本発明の実施例を示す図、第２図は第
１図イメージメモリの一部記憶領域へのデータの
書込みを説明するための図である。 図中１は第２記憶装置（イメージメモリ）、２
は第１記憶装置、３は制御論理回路、５はコマン
ドステイタスレジスタ、６はアドレスカウンタ、
７はレングスカウンタ、８はレングスレジスタ、
９は書込み制御回路、１０はドツトパターンデー
タレジスタ、１１は比較回路、１２，１４，１６
はマルチプレクサである。

Claims (1)

1. 【特許請求の範囲】 １ 第１記憶装置から第２記憶装置へデータを書
   込むデータ書込み方式において、上記第２記憶装
   置へ書込まんとするデータのための書込みアドレ
   スの内の予め決められたアドレス部分によつて指
   定されるデータを上記第１記憶装置から取出すよ
   うになし、そのデータを上記書込みアドレスによ
   つて指定される上記第２記憶装置の記憶位置に書
   込むことを特徴とするデータ書込み方式。 ２ 上記第２記憶装置へ書込まれるデータは上記
   第１記憶装置からバツフアに置かれた上記書込み
   アドレスのアドレスポインタの下位アドレス部分
   で生成されるアドレスの属する行データ内の、上
   記下位アドレス部分の構成ビツトを上記下位アド
   レス部分で生成されるアドレスからインクリメン
   トして順次に生成されるアドレスによつて指定さ
   れるデータ部分から成り、該データ部分の各々は
   インクリメントされる書込みアドレスのアドレス
   ポインタから上記書込まれるべき範囲を指定する
   レングスだけ大きい書込みアドレスまで順次に書
   込まれることを特徴とする特許請求の範囲第１項
   記載のデータ書込み方式。 ３ 上記アドレスポインタ及びレングスを予め決
   められる更新値だけ変更してデータに対する上記
   と同様の処理をなすことを特徴とする特許請求の
   範囲第２項記載のデータ書込み方式。 ４ 上記データ部分はビツトであることを特徴と
   する特許請求の範囲第１項、第２項、又は第３項
   記載のデータ書込み方式。