JPS6373563A - 絶縁ゲ−トバイポ−ラトランジスタ装置、その使用方法及び製造方法 - Google Patents
絶縁ゲ−トバイポ−ラトランジスタ装置、その使用方法及び製造方法Info
- Publication number
- JPS6373563A JPS6373563A JP17578387A JP17578387A JPS6373563A JP S6373563 A JPS6373563 A JP S6373563A JP 17578387 A JP17578387 A JP 17578387A JP 17578387 A JP17578387 A JP 17578387A JP S6373563 A JPS6373563 A JP S6373563A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- conductivity type
- base
- epitaxial layer
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 210000000746 body region Anatomy 0.000 claims description 30
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 12
- 230000004888 barrier function Effects 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 239000003870 refractory metal Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 150000002500 ions Chemical class 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 239000007943 implant Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置に関し、特に絶縁ゲートバイポーラ
トランジスタ（Ｉ Ｇ Ｂ Ｔ ； Ｉｎ５ｕｌａｔｅ
ｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ
）装置に関する。ＩＧＢＴ構造によれば、縦型二重拡
散金属酸化物半導体（ＤＭＯ８＞電界効果トランジスタ
（ＦＥＴ）に広幅ベースバイポーラトランジスタを組合
わせることにより、ＭＯＳゲートｆＡｇＪの利点に、伝
導変調構造に於ける導通時の抵抗値が低いというバイポ
ーラトランジスタの利点を組合わせることができる。Ｉ
ＧＢＴのゲートリード線に印加された論理信号によって
、前記ＩＧＢＴのアノードリード線からカソードリード
線への大電流の導通が制御される。
トランジスタ（Ｉ Ｇ Ｂ Ｔ ； Ｉｎ５ｕｌａｔｅ
ｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ
）装置に関する。ＩＧＢＴ構造によれば、縦型二重拡
散金属酸化物半導体（ＤＭＯ８＞電界効果トランジスタ
（ＦＥＴ）に広幅ベースバイポーラトランジスタを組合
わせることにより、ＭＯＳゲートｆＡｇＪの利点に、伝
導変調構造に於ける導通時の抵抗値が低いというバイポ
ーラトランジスタの利点を組合わせることができる。Ｉ
ＧＢＴのゲートリード線に印加された論理信号によって
、前記ＩＧＢＴのアノードリード線からカソードリード
線への大電流の導通が制御される。
〈従来の技術〉
第１図の断面図及び第２図の回路図によって図示される
従来技術のＩＧＢＴセル１０に於ては、Ｐ千生導体ウェ
ハ２０がバイポーラトランジスタＱ２のエミッタ２０と
して機能する。ウェハ２０はその平坦な上面１９にＮ−
型のエピタキシャル層１８を支持し、Ｎ型エピタキシャ
ル層１８との間にエミッターベース接合部１９を形成す
る。エピタキシャル層１８は、バイポーラトランジスタ
Ｑ２のベース１８としての機能とＤＭＯ８）ランジスタ
Ｑ１のドレイン１８としての機能とを有する。エピタキ
シャル層の上面２３より下方のＰ型ボディ領域２６によ
って、ＤＭＯＳトランジスタＱ１のための導電チャネル
１６とバイポーラトランジスタＱ２のコレクタ２６とが
形成される。エピタキシャル層１８の上面２３より下方
のＰ型ボディ領域２６内に於て、より小さいＮ十型拡散
ウェル１２がＤＭＯＳトランジスタＱ１のソース１２と
して機能する。ソースウェル１２とエピタキシャル層１
８上部との間に於けるチャネル１６の上方の表面２３上
に於て、絶縁層１５が多結晶シリコンゲート電極１４を
支持している。ボディ領域２６は一般にゲート１４から
離隔した部分に於て深く形成され、深いボディ領域６３
に於ける導電性によってソース−ボディ接合１３に沿っ
て順方向バイアスするコレクタ２６の電流の方向を変換
する低抵抗通路が形成される。ソース−ボディ接合１３
が十分に順方向バイアスされれば、Ｎ＋領域１２、Ｐ領
域２６及びＮ−領域１８によってそれぞれ形成される寄
生第２バイポーラトランジスタＱ３が導電を開始し、４
層からなるサイリスタ用の構造１０を導電状態にラッチ
する。従来のＩＧＢＴＩＯを製造する方法は公知であり
、例えば米国特許第４．４４３．９３１号明細書に開示
されている。
従来技術のＩＧＢＴセル１０に於ては、Ｐ千生導体ウェ
ハ２０がバイポーラトランジスタＱ２のエミッタ２０と
して機能する。ウェハ２０はその平坦な上面１９にＮ−
型のエピタキシャル層１８を支持し、Ｎ型エピタキシャ
ル層１８との間にエミッターベース接合部１９を形成す
る。エピタキシャル層１８は、バイポーラトランジスタ
Ｑ２のベース１８としての機能とＤＭＯ８）ランジスタ
Ｑ１のドレイン１８としての機能とを有する。エピタキ
シャル層の上面２３より下方のＰ型ボディ領域２６によ
って、ＤＭＯＳトランジスタＱ１のための導電チャネル
１６とバイポーラトランジスタＱ２のコレクタ２６とが
形成される。エピタキシャル層１８の上面２３より下方
のＰ型ボディ領域２６内に於て、より小さいＮ十型拡散
ウェル１２がＤＭＯＳトランジスタＱ１のソース１２と
して機能する。ソースウェル１２とエピタキシャル層１
８上部との間に於けるチャネル１６の上方の表面２３上
に於て、絶縁層１５が多結晶シリコンゲート電極１４を
支持している。ボディ領域２６は一般にゲート１４から
離隔した部分に於て深く形成され、深いボディ領域６３
に於ける導電性によってソース−ボディ接合１３に沿っ
て順方向バイアスするコレクタ２６の電流の方向を変換
する低抵抗通路が形成される。ソース−ボディ接合１３
が十分に順方向バイアスされれば、Ｎ＋領域１２、Ｐ領
域２６及びＮ−領域１８によってそれぞれ形成される寄
生第２バイポーラトランジスタＱ３が導電を開始し、４
層からなるサイリスタ用の構造１０を導電状態にラッチ
する。従来のＩＧＢＴＩＯを製造する方法は公知であり
、例えば米国特許第４．４４３．９３１号明細書に開示
されている。
例えば第１図及び第２図に示されるカソードリード！１
１１の電位に対して１乃至５■の適当な正のバイアス電
圧Ｖｇを第５ａ図に於ける時間ｔ１にゲート１４に印加
した場合に、ＤＭＯ３）ランジスタＱ１が急激にオフ状
態となり、カソードリード線１１からの電子をソース１
２及びチャネル１６を介してドレーン１８へ伝導し、そ
れにより電流を供給してバイポーラトランジスタＱ２の
ベース１８を充電しオン状態にする。一般に１００乃至
１，０００ナノセカンド（１０−９秒）後に第５ｂ図に
於ける時間ｔ２に於てトランジスタＱ２は完全にＯＮＮ
状上なり、低抵抗通路を介して高密度の電流をアノード
リード線２５からカソードリード線１１へ伝導する。
１１の電位に対して１乃至５■の適当な正のバイアス電
圧Ｖｇを第５ａ図に於ける時間ｔ１にゲート１４に印加
した場合に、ＤＭＯ３）ランジスタＱ１が急激にオフ状
態となり、カソードリード線１１からの電子をソース１
２及びチャネル１６を介してドレーン１８へ伝導し、そ
れにより電流を供給してバイポーラトランジスタＱ２の
ベース１８を充電しオン状態にする。一般に１００乃至
１，０００ナノセカンド（１０−９秒）後に第５ｂ図に
於ける時間ｔ２に於てトランジスタＱ２は完全にＯＮＮ
状上なり、低抵抗通路を介して高密度の電流をアノード
リード線２５からカソードリード線１１へ伝導する。
ベース１８に電流を供給するＤＭＯ８）ランジスタＱ１
はバイポーラトランジスタＱ２をオン状態にする補助的
役割を有するが、オフ状態にする補助的機能を持たない
。ＤＭＯＳトランジスタＱ１のチャネル１６の電流をオ
フ状態にし、それにより、バイポーラトランジスタＱ２
のベース電流をオフ状態にするために、第５ａ図に於け
る時間ｔ３に外部からゲート１４に供給された制御電圧
ＶＧを低下させると、電荷がベース１８に残留する。ベ
ース１８の静電容量は、破壊することなく高電圧動作可
能なように、逆方向バイアス接合１７から下方へ拡がる
空乏層を調整するために大きなエピタキシャル層１８が
必要であることから、比較的大きくされている。外部リ
ード線との直接接点を全く持たないことから、ベース１
８はいわゆる浮遊状態にあり、第５ｂ図に於ける時間ｔ
５までの比較的長い５００ナノセカンド乃至５マイクロ
セカンド（１０’秒）の時間だけ、バイポーラトランジ
スタＱ２をオフ状態に切換えるのが遅延する。一方、ベ
ース１８の電荷キャリア（正孔）が、指数関数的に減衰
する電流を惹起するように再結合し、即ち逆方向バイア
ス接合１７を横切って移動し、コレクタ１６を通過して
外部に向けてカソードリード線１１へと流れる。従って
、−ｆｆｉにオフ状態への切換え時間ｔ ５−ｔ ３は
オフ状態に切換える時間ｔ２−ｔｌよりもかなり長く、
その間Ｉ ＧＢＴ １０が伝導し続け、かつ電力が熱と
して消費されることとなる。
はバイポーラトランジスタＱ２をオン状態にする補助的
役割を有するが、オフ状態にする補助的機能を持たない
。ＤＭＯＳトランジスタＱ１のチャネル１６の電流をオ
フ状態にし、それにより、バイポーラトランジスタＱ２
のベース電流をオフ状態にするために、第５ａ図に於け
る時間ｔ３に外部からゲート１４に供給された制御電圧
ＶＧを低下させると、電荷がベース１８に残留する。ベ
ース１８の静電容量は、破壊することなく高電圧動作可
能なように、逆方向バイアス接合１７から下方へ拡がる
空乏層を調整するために大きなエピタキシャル層１８が
必要であることから、比較的大きくされている。外部リ
ード線との直接接点を全く持たないことから、ベース１
８はいわゆる浮遊状態にあり、第５ｂ図に於ける時間ｔ
５までの比較的長い５００ナノセカンド乃至５マイクロ
セカンド（１０’秒）の時間だけ、バイポーラトランジ
スタＱ２をオフ状態に切換えるのが遅延する。一方、ベ
ース１８の電荷キャリア（正孔）が、指数関数的に減衰
する電流を惹起するように再結合し、即ち逆方向バイア
ス接合１７を横切って移動し、コレクタ１６を通過して
外部に向けてカソードリード線１１へと流れる。従って
、−ｆｆｉにオフ状態への切換え時間ｔ ５−ｔ ３は
オフ状態に切換える時間ｔ２−ｔｌよりもかなり長く、
その間Ｉ ＧＢＴ １０が伝導し続け、かつ電力が熱と
して消費されることとなる。
例えば、ビー・ジエイ・バリガ（Ｂ、 Ｊ、 Ｂａｌｉ
ｇａ）によるｒｓｗｉｔｃｈｉｎｇ ５ｐｅｅｄ Ｅｎ
ｈａｎｃｅｍｅｎｔ ｉｎ Ｉｎ５ｕｌａｔｅｄ Ｇａ
ｔｅ Ｔｒａｎｓｉｓｔｏｒｓ ｂｙ Ｅｌｅｃｔｒｏ
ｎ Ｉｒｒａｄｉａｔｉ。
ｇａ）によるｒｓｗｉｔｃｈｉｎｇ ５ｐｅｅｄ Ｅｎ
ｈａｎｃｅｍｅｎｔ ｉｎ Ｉｎ５ｕｌａｔｅｄ Ｇａ
ｔｅ Ｔｒａｎｓｉｓｔｏｒｓ ｂｙ Ｅｌｅｃｔｒｏ
ｎ Ｉｒｒａｄｉａｔｉ。
ｎ Ｊ ＩＥＥＥ ’ｒｒａｎｓａｃｔｉｏｎｓ ｏ
ｎ Ｅｌｅｃｔｒｏｎ ０ｅｖｉｃｅｓ。
ｎ Ｅｌｅｃｔｒｏｎ ０ｅｖｉｃｅｓ。
Ｖｏｌ、 Ｅｄ、 ３１． ｐｐ、１，７９０〜１，７
９５ （１９８４）ニ記載されているように、従来のＩ
ＧＢＴデバイスの場合には、オフ状態への切換え速度を
速めるために、ベース領域１８を金でドーピングし、ま
たは電子若しくは中性子を照射することにより電荷キャ
リアの寿命を制御することによってベースの放電を促進
する場合がある。しかしながら、このようなドーピング
はベース抵抗を増大させ、かつ電力を散逸させることに
なる。
９５ （１９８４）ニ記載されているように、従来のＩ
ＧＢＴデバイスの場合には、オフ状態への切換え速度を
速めるために、ベース領域１８を金でドーピングし、ま
たは電子若しくは中性子を照射することにより電荷キャ
リアの寿命を制御することによってベースの放電を促進
する場合がある。しかしながら、このようなドーピング
はベース抵抗を増大させ、かつ電力を散逸させることに
なる。
く問題点を解決するための手段〉
このような目的は、本発明によれば、第１の導電形式を
有する半導体ウェハと、第２の導電形式を有し、かつ前
記ウェハ上に設けられた平坦な上面を備えるエピタキシ
ャル層と、前記エピタキシャル層の前記上面より下側に
形成される第１の導電形式を有するボディ領域と、前記
ボディ領域内の前記上面より下側に形成される前記第２
の導電形式を有するエミッタウェル領域と、前記ボディ
領域の一部に於ける前記上面に形成され、その下側にチ
ャネルを郭定する絶縁層と、前記絶縁層上に設けられた
ゲート電極と、前記ボディ領域及び前記ゲート電極のい
ずれからも隔離された前記エピタキシャル層の部分の表
面にベースリード接点を形成するようにパターン形成さ
れた導電層とを有することを特徴とする絶縁ゲートバイ
ポーラトランジスタ装置を提供することにより達成され
る。
有する半導体ウェハと、第２の導電形式を有し、かつ前
記ウェハ上に設けられた平坦な上面を備えるエピタキシ
ャル層と、前記エピタキシャル層の前記上面より下側に
形成される第１の導電形式を有するボディ領域と、前記
ボディ領域内の前記上面より下側に形成される前記第２
の導電形式を有するエミッタウェル領域と、前記ボディ
領域の一部に於ける前記上面に形成され、その下側にチ
ャネルを郭定する絶縁層と、前記絶縁層上に設けられた
ゲート電極と、前記ボディ領域及び前記ゲート電極のい
ずれからも隔離された前記エピタキシャル層の部分の表
面にベースリード接点を形成するようにパターン形成さ
れた導電層とを有することを特徴とする絶縁ゲートバイ
ポーラトランジスタ装置を提供することにより達成され
る。
く作用〉
本発明によれば、ターンオフ速度を増大させる精造を有
するＩＧＢＴ半導体デバイス及びそのような構造を製造
する方法が提供される。本発明によるＩＧＢＴは、ベー
ス接点を外部回路と有効に共働させることにより、バイ
ポーラ伝導を停止させる際にベースからの電荷を空乏化
する。前記ベースを供給するエピタキシャル層内のチャ
ネルボ、ディ領域から横方向に離隔した位置に於て、エ
ピタキシャル層表面がその上に形成される金属または他
の導電性リード線にベース接点を形成する。
するＩＧＢＴ半導体デバイス及びそのような構造を製造
する方法が提供される。本発明によるＩＧＢＴは、ベー
ス接点を外部回路と有効に共働させることにより、バイ
ポーラ伝導を停止させる際にベースからの電荷を空乏化
する。前記ベースを供給するエピタキシャル層内のチャ
ネルボ、ディ領域から横方向に離隔した位置に於て、エ
ピタキシャル層表面がその上に形成される金属または他
の導電性リード線にベース接点を形成する。
多数のセルが共通のベース領域を共有するＩＧＢＴデバ
イスに於ては、ベース接点がチャネルボディ領域間の中
間に離隔して配置され、かつオーム直列抵抗を最小にす
るなめに、ベース接点を各対のモル間に設けるのが良い
。或る実施例に於ては、耐火性金属を用いてゲート電極
層の下方にリード線へのベース接点を形成し、また別の
実施例に於ては、アルミニウムまたは多結晶シリコンの
ような他の共通接点リード線材料を用いてゲート電極間
に延びるベースリード線にベース接点を形成する。ベー
ス接点抵抗は、エピタキシャル層のベース接点を形成す
る各表面領域の下方に浅いＮ＋ベース接点ウェルを設け
ることにより更に低下させるのがよい。
イスに於ては、ベース接点がチャネルボディ領域間の中
間に離隔して配置され、かつオーム直列抵抗を最小にす
るなめに、ベース接点を各対のモル間に設けるのが良い
。或る実施例に於ては、耐火性金属を用いてゲート電極
層の下方にリード線へのベース接点を形成し、また別の
実施例に於ては、アルミニウムまたは多結晶シリコンの
ような他の共通接点リード線材料を用いてゲート電極間
に延びるベースリード線にベース接点を形成する。ベー
ス接点抵抗は、エピタキシャル層のベース接点を形成す
る各表面領域の下方に浅いＮ＋ベース接点ウェルを設け
ることにより更に低下させるのがよい。
〈実施例〉
以下、本発明の好適実施例を添付の図面について詳しく
説明する。
説明する。
本発明は、第３ａ図の第１実施例に於けるセル３０ａと
して及び第３ｂ図の第２実施例に於けるセル３０ｂとし
て示されるように、ＩＧＢＴデバイスをオフ状態にする
際にバイポーラベース領域を放電させてバイポーラ伝導
を停止させる補助敵機能を果すのに有効なベース接点を
有する絶縁ゲートバイポーラトランジスタセル構造を提
供する。
して及び第３ｂ図の第２実施例に於けるセル３０ｂとし
て示されるように、ＩＧＢＴデバイスをオフ状態にする
際にバイポーラベース領域を放電させてバイポーラ伝導
を停止させる補助敵機能を果すのに有効なベース接点を
有する絶縁ゲートバイポーラトランジスタセル構造を提
供する。
セル３０ａ、３０ｂは、第４図の回路図に於てセル３０
として表わされている。
として表わされている。
作動時に於て、第３ａ図及び第３ｂ図に於けるカソード
リード線３１ａ、３１ｂがゲートリード線３７（第４図
）に対して負の向きにバイアスされ、かつゲートリード
線３７がアノードリード線２５に対して負の向きにバイ
アスされると、ＮチャネルＤＭＯＳトランジスタＱ１の
チャネル１６がドレイン−ベース１８から電流を伝導し
、バイポーラトランジスタＱ２’のエミッターベース接
合１つがｊ：面方向にバイアスされ、かつ電流がアノー
ドリード線２５からＰ＋エミッタ領域２０を通ってかつ
エミッターベース接合１９を横切ってＮ−ベース領域１
８に流れる。この際に、正孔が少数キャリアとなり、ボ
ディ領域１６にＤＭＯ８ＦＥ’ＴＱＩのチャネル電流を
供給しかつカソードリード線３１ａ、３１ｂにコレクタ
電流を供給する。
リード線３１ａ、３１ｂがゲートリード線３７（第４図
）に対して負の向きにバイアスされ、かつゲートリード
線３７がアノードリード線２５に対して負の向きにバイ
アスされると、ＮチャネルＤＭＯＳトランジスタＱ１の
チャネル１６がドレイン−ベース１８から電流を伝導し
、バイポーラトランジスタＱ２’のエミッターベース接
合１つがｊ：面方向にバイアスされ、かつ電流がアノー
ドリード線２５からＰ＋エミッタ領域２０を通ってかつ
エミッターベース接合１９を横切ってＮ−ベース領域１
８に流れる。この際に、正孔が少数キャリアとなり、ボ
ディ領域１６にＤＭＯ８ＦＥ’ＴＱＩのチャネル電流を
供給しかつカソードリード線３１ａ、３１ｂにコレクタ
電流を供給する。
ＩＧＢＴ３０は、例えばゲート３４のリード線３７を第
５ａ図及び第５ｂ図に於ける時間先３に於てカソードリ
ード線３１ａ、３１ｂに短絡し、Ｎ−ベース１８をＰ十
エミッタ２０に対して負にするように順方向バイアスし
ているチャネル１６の電流を排除することによりオフ状
態にされる。
５ａ図及び第５ｂ図に於ける時間先３に於てカソードリ
ード線３１ａ、３１ｂに短絡し、Ｎ−ベース１８をＰ十
エミッタ２０に対して負にするように順方向バイアスし
ているチャネル１６の電流を排除することによりオフ状
態にされる。
しかしながら、ベース電流によってエミッターベース接
合１つが順方向バイアスされない場合には、ベース１８
が、Ｐ＋領域２０に関して正味の正の電荷を表わす正孔
により荷電状態にされ、この正孔は、徐々に逆方向バイ
アス接合１７を横切って移動し、カソード電流を供給し
続ける。
合１つが順方向バイアスされない場合には、ベース１８
が、Ｐ＋領域２０に関して正味の正の電荷を表わす正孔
により荷電状態にされ、この正孔は、徐々に逆方向バイ
アス接合１７を横切って移動し、カソード電流を供給し
続ける。
本発明によれば、ベースリード！４０ａ、４０ｂを用い
て周知の型式の外部回路を介してベース１８を放電させ
ることにより、カソードリード線３１ａ、３１ｂの電流
を即座に停止させる。外部回路としては、図示されてい
ないが、ＩＧＢＴ３０ａ、３０ｂがオフ状態にされた時
に閉じるスイッチであればよい。このような物としては
、例えばベースリード線４０ａ、４０ｂに接続されたソ
ースリード線と、アノードリード線２５に接続されたド
レインリード線と、ＮチャネルＤＭＯＳトランジスタＱ
１のゲートリード線３７に接続され、もしくは、その状
態を反転し得るように、少なくともＮ−チャネルＤＭＯ
ＳトランジスタＱ１のゲートリード線３７と同時にバイ
アスされるゲートリード線とを有するＤＭＯＳエンハン
スメントモードトランジスタがある。これによって、低
イービダンスの通路が設けられ、該通路を介してベース
１８に蓄積された正の電荷（正札）が短絡されてアノー
ドリード線２５及びエミッタ領域２ｏに戻り、コレクタ
電流の向きを変えることによってＩＧＢＴ３０ａ、３０
ｂがより早くオフ状態になる。一般に、時間ｔ３がらト
ランジスタＱ２がオフ状態になる時間ｔ４までの遅延時
間は、ベース接点を有しない第１図示の従来のＩＧＢＴ
ＩＯをオフ状態にするのに必要な時間ｔ５までの遅延時
間の１／１０まで減少する。
て周知の型式の外部回路を介してベース１８を放電させ
ることにより、カソードリード線３１ａ、３１ｂの電流
を即座に停止させる。外部回路としては、図示されてい
ないが、ＩＧＢＴ３０ａ、３０ｂがオフ状態にされた時
に閉じるスイッチであればよい。このような物としては
、例えばベースリード線４０ａ、４０ｂに接続されたソ
ースリード線と、アノードリード線２５に接続されたド
レインリード線と、ＮチャネルＤＭＯＳトランジスタＱ
１のゲートリード線３７に接続され、もしくは、その状
態を反転し得るように、少なくともＮ−チャネルＤＭＯ
ＳトランジスタＱ１のゲートリード線３７と同時にバイ
アスされるゲートリード線とを有するＤＭＯＳエンハン
スメントモードトランジスタがある。これによって、低
イービダンスの通路が設けられ、該通路を介してベース
１８に蓄積された正の電荷（正札）が短絡されてアノー
ドリード線２５及びエミッタ領域２ｏに戻り、コレクタ
電流の向きを変えることによってＩＧＢＴ３０ａ、３０
ｂがより早くオフ状態になる。一般に、時間ｔ３がらト
ランジスタＱ２がオフ状態になる時間ｔ４までの遅延時
間は、ベース接点を有しない第１図示の従来のＩＧＢＴ
ＩＯをオフ状態にするのに必要な時間ｔ５までの遅延時
間の１／１０まで減少する。
ベース接点を有するＩＧＢＴデバイスは、第６ａ図に示
されるように、エピタキシャル成長によるＮ型Ｎ１８を
支持する本来平坦な上面１９を有するＰ＋型の導電形式
を有する半導体ウェハ２０を用いて製造するのが好まし
い。ウェハ２０とエピタキシャル層１８とによって基板
２２が形成される。所要の準備過程の後にエピタキシャ
ル層１８の上面２３が熱的に酸化されて膜厚１５，００
０人の酸化層を形成する。この厚い酸化層はフォトレジ
ストで被覆され、該フォトレジストは図示されない第１
のマスクによりパターン形成され、ベース接点から絶縁
され障壁層６１を形成するべき前記酸化層の部分を保護
し、かつ保護されない前記酸化層の領域が周知のエツチ
ング技術により除去されることとなる。前記第１マスク
を除去し、第６ａ図に示されるようにフォトレジスト注
入ブロックマスクＭ２を被覆し、露出した基板表面２３
の領域にホウ素等のＰ型イオンを注入して深いボディ領
域６３を形成する。次に注入ブロックマスクＭ２を除去
する。
されるように、エピタキシャル成長によるＮ型Ｎ１８を
支持する本来平坦な上面１９を有するＰ＋型の導電形式
を有する半導体ウェハ２０を用いて製造するのが好まし
い。ウェハ２０とエピタキシャル層１８とによって基板
２２が形成される。所要の準備過程の後にエピタキシャ
ル層１８の上面２３が熱的に酸化されて膜厚１５，００
０人の酸化層を形成する。この厚い酸化層はフォトレジ
ストで被覆され、該フォトレジストは図示されない第１
のマスクによりパターン形成され、ベース接点から絶縁
され障壁層６１を形成するべき前記酸化層の部分を保護
し、かつ保護されない前記酸化層の領域が周知のエツチ
ング技術により除去されることとなる。前記第１マスク
を除去し、第６ａ図に示されるようにフォトレジスト注
入ブロックマスクＭ２を被覆し、露出した基板表面２３
の領域にホウ素等のＰ型イオンを注入して深いボディ領
域６３を形成する。次に注入ブロックマスクＭ２を除去
する。
第６ｂ図に関して、残りの上面２３を酸化して膜厚１．
０に）Ｏ入のゲート酸化層６４を形成し、次に窒化ケイ
素８１３Ｎ４で被覆して部分６６を含む膜厚１，４００
人の層を形成する。窒化層６６の上にフォトレジスト層
を被覆して第３のマスクＭ３としてパターン形成する。
０に）Ｏ入のゲート酸化層６４を形成し、次に窒化ケイ
素８１３Ｎ４で被覆して部分６６を含む膜厚１，４００
人の層を形成する。窒化層６６の上にフォトレジスト層
を被覆して第３のマスクＭ３としてパターン形成する。
周知のドライエツチング（例えばプラズマエツチング、
反応性イオンエツチング）または例えばリン酸（Ｈ３Ｐ
Ｏ４）を使用するウェットエツチングを用いて窒化層６
６をエツチングし、イオン注入マスク６６をそのままに
して第６ｂ図に於けるボディ領域２６が形成される位置
の上方に位置するゲート酸化層６４を保護する。ゲート
酸化層６４は、ベース接点絶縁障壁層６１間に於て第３
ａ図または第３ｂ図のベース接点４０ａ、４０ｂとして
使用される領域内の表面２３からエツチングされる。次
にフォトレジストマスクＭ３を除去する。次に、ヒ素等
のＮ型イオンを６０ＫｅＶの注入エネルギーで１乃至５
Ｘ１０１５イオン／ａｔ？の流量で注入し、第６０図に
示されるようにベース接点ウェル３８を形成することに
よりベース接点領域の抵抗を良好に低下させる。次に窒
化ケイ素からなるイオン注入マスク６６を除去する。
反応性イオンエツチング）または例えばリン酸（Ｈ３Ｐ
Ｏ４）を使用するウェットエツチングを用いて窒化層６
６をエツチングし、イオン注入マスク６６をそのままに
して第６ｂ図に於けるボディ領域２６が形成される位置
の上方に位置するゲート酸化層６４を保護する。ゲート
酸化層６４は、ベース接点絶縁障壁層６１間に於て第３
ａ図または第３ｂ図のベース接点４０ａ、４０ｂとして
使用される領域内の表面２３からエツチングされる。次
にフォトレジストマスクＭ３を除去する。次に、ヒ素等
のＮ型イオンを６０ＫｅＶの注入エネルギーで１乃至５
Ｘ１０１５イオン／ａｔ？の流量で注入し、第６０図に
示されるようにベース接点ウェル３８を形成することに
よりベース接点領域の抵抗を良好に低下させる。次に窒
化ケイ素からなるイオン注入マスク６６を除去する。
この過程に続いて、例えばタングステン、モリブデン、
コバルト等の耐火性金属をベース接点４０ａの層内に被
着し、マスクを形成しかつ前記金属層をエツチングして
ベース接点リード線４０ａのネットワークを残すような
周知の技術を用いることによって第３ａ図及び第７図の
左側に示すセル３０ａを形成する。次にリード線４０ａ
を酸化物または他の絶縁層６２で被覆する。このように
してベース接点リード線４０ａが、ゲート層３４が形成
される前にその下方に形成される。セル３０ａは以下の
ようにして完成する。但し、金属４０ａ及び絶縁層６２
が既に形成されているが、セル３０ｂを図示する第６ｃ
図乃至第６ｅ図に図示されていない。
コバルト等の耐火性金属をベース接点４０ａの層内に被
着し、マスクを形成しかつ前記金属層をエツチングして
ベース接点リード線４０ａのネットワークを残すような
周知の技術を用いることによって第３ａ図及び第７図の
左側に示すセル３０ａを形成する。次にリード線４０ａ
を酸化物または他の絶縁層６２で被覆する。このように
してベース接点リード線４０ａが、ゲート層３４が形成
される前にその下方に形成される。セル３０ａは以下の
ようにして完成する。但し、金属４０ａ及び絶縁層６２
が既に形成されているが、セル３０ｂを図示する第６ｃ
図乃至第６ｅ図に図示されていない。
次に、構造３０ａ、３０ｂを多結晶シリコン層で被覆し
、その上にフォトレジストを被着して第４のマスクＭ４
をパターン形成する。露出する多結晶シリコン層をエツ
チングして第６Ｃ図に示されるようにゲート電極３４を
残す。次に第４のマスクＭ４を除去する。注入マスク６
６の下側に保護されていたゲート酸化層６４の領域はそ
の時点に於てゲート電極３４の下側に於て、即ちゲート
電極３４間に於けるＰ型ボディ領域２６を形成するべき
領域６５に於ける酸化層６４は保護されず、周知の方法
により除去される。
、その上にフォトレジストを被着して第４のマスクＭ４
をパターン形成する。露出する多結晶シリコン層をエツ
チングして第６Ｃ図に示されるようにゲート電極３４を
残す。次に第４のマスクＭ４を除去する。注入マスク６
６の下側に保護されていたゲート酸化層６４の領域はそ
の時点に於てゲート電極３４の下側に於て、即ちゲート
電極３４間に於けるＰ型ボディ領域２６を形成するべき
領域６５に於ける酸化層６４は保護されず、周知の方法
により除去される。
第６ｄ図に示すように、フォトレジストを被覆しかつパ
ターン形成してベース接点ウェル３８及び深いボディ領
域６３の上方に注入マスクＭ５を形成するが、チャネル
ボディ２６領域に於ける表面２３は露出したままである
。マスクＭらは、例えば６０ＫｅＶの注入エネルギーで
１×１０１４イオン／ａｌｌの流量のホウ素等のＰ型イ
オンを注入する領域と、例えばヒ素等のＮ型イオンを６
０Ｋｅ■の注入エネルギーで５Ｘ１０１５イオン／ａａ
の流量で注入する領域とを露出する。次に、マスクＭ５
を剥取り、かつデバイスを１．１００℃の温度で１００
乃至５００分加熱して前記Ｐ型イオン及びＮ型イオンを
拡散させ、第６ｄ図及び第７図に示されるようにチャネ
ルボディ領域２６及びエミッタ領域１２をそれぞれ形成
する。
ターン形成してベース接点ウェル３８及び深いボディ領
域６３の上方に注入マスクＭ５を形成するが、チャネル
ボディ２６領域に於ける表面２３は露出したままである
。マスクＭらは、例えば６０ＫｅＶの注入エネルギーで
１×１０１４イオン／ａｌｌの流量のホウ素等のＰ型イ
オンを注入する領域と、例えばヒ素等のＮ型イオンを６
０Ｋｅ■の注入エネルギーで５Ｘ１０１５イオン／ａａ
の流量で注入する領域とを露出する。次に、マスクＭ５
を剥取り、かつデバイスを１．１００℃の温度で１００
乃至５００分加熱して前記Ｐ型イオン及びＮ型イオンを
拡散させ、第６ｄ図及び第７図に示されるようにチャネ
ルボディ領域２６及びエミッタ領域１２をそれぞれ形成
する。
残りの上面２３を再び酸化物で被覆して該酸化物を含む
層３６を形成し、その上に第６のフォトレジストマスク
Ｍ６を形成して、第６ｅ図に示されるように酸化１３６
の上方及び多結晶シリコンゲート電極３４の周囲を保護
する。他方保護されない酸化層はエツチングされ、カソ
ード接点３１ａ、３１ｂを形成するためのチャネルボデ
ィ２６及びエミッタ１２の上方の領域の表面２３を露出
し、かつ櫛型に入組んだ構造のベース接点４０ｂのため
の領域を露出する。更に、酸化層３６をエツチングして
、第４図のゲートリード線３７のためのゲート層３４に
図示されない窓を形成することもできる。次に第６のマ
スクＭ６を除去する。
層３６を形成し、その上に第６のフォトレジストマスク
Ｍ６を形成して、第６ｅ図に示されるように酸化１３６
の上方及び多結晶シリコンゲート電極３４の周囲を保護
する。他方保護されない酸化層はエツチングされ、カソ
ード接点３１ａ、３１ｂを形成するためのチャネルボデ
ィ２６及びエミッタ１２の上方の領域の表面２３を露出
し、かつ櫛型に入組んだ構造のベース接点４０ｂのため
の領域を露出する。更に、酸化層３６をエツチングして
、第４図のゲートリード線３７のためのゲート層３４に
図示されない窓を形成することもできる。次に第６のマ
スクＭ６を除去する。
この時点に於ける上面に導電性金属層を形成し、更にフ
ォトレジスト層をパターン成形して第７のマスクＭ７を
形成し、カソードリード線３１ａのためのセル３０ａ、
または第７図に示されるように櫛型に互いに入組んだ構
造をなして互いに分離されたカソードリード線３１ｂ及
びベースリード線４０ｂのためのセル３０ｂに於ける前
記金属層を保護する。他方被覆されない金属層はエツチ
ングにより除去され、その後にマスクＭ７を除去する。
ォトレジスト層をパターン成形して第７のマスクＭ７を
形成し、カソードリード線３１ａのためのセル３０ａ、
または第７図に示されるように櫛型に互いに入組んだ構
造をなして互いに分離されたカソードリード線３１ｂ及
びベースリード線４０ｂのためのセル３０ｂに於ける前
記金属層を保護する。他方被覆されない金属層はエツチ
ングにより除去され、その後にマスクＭ７を除去する。
最後に、図示されていないが例えば酸化シリコンまたは
窒化シリコンのパシベーション層をデバイス全体に被覆
し、該デバイスを環境から保護し、かつ薄いワイヤを介
して導体リード線接触パッドを図示されない外部回路と
接続する。
窒化シリコンのパシベーション層をデバイス全体に被覆
し、該デバイスを環境から保護し、かつ薄いワイヤを介
して導体リード線接触パッドを図示されない外部回路と
接続する。
セル３０ａは、例えば第８図の上面図に示されるような
デバイスとして配置される。簡単にいえば、セル３０ａ
は、ボディ２６領域６３．１６とソース領域１２とによ
って、ゲート電極３４により囲繞されかつ隔雛された同
心状の正方形をなして形成されている。
デバイスとして配置される。簡単にいえば、セル３０ａ
は、ボディ２６領域６３．１６とソース領域１２とによ
って、ゲート電極３４により囲繞されかつ隔雛された同
心状の正方形をなして形成されている。
第７図に示す実施例では、説明のために共通の基板２２
上のセル３０ａ、３０ｂがそれぞれ左側と右側とに併置
されているが、実用上、Ｉ ＧＢＴデバイスが両方の実
施例を含むことは一般にはあり得ない。表面２３上のカ
ソード接点３１ａ、３１ｂの横方向の寸法はＣ＝ｄ＋２
ｎ＝１５±５μｍであって、第８図の実施例の寸法Ｃと
等しい。
上のセル３０ａ、３０ｂがそれぞれ左側と右側とに併置
されているが、実用上、Ｉ ＧＢＴデバイスが両方の実
施例を含むことは一般にはあり得ない。表面２３上のカ
ソード接点３１ａ、３１ｂの横方向の寸法はＣ＝ｄ＋２
ｎ＝１５±５μｍであって、第８図の実施例の寸法Ｃと
等しい。
しかしながら、第７図の実施例に於てはゲート３４の横
方向寸法Ｐが４０μｍまで大きくなっており、第７図の
断面に対して直角方向のデバイス３０ａ、３０ｂ全体の
寸法が大きくなり、カソード接点３１ａ、３１ｂがより
長く、従ってチャネル１６がより幅広となっている。
方向寸法Ｐが４０μｍまで大きくなっており、第７図の
断面に対して直角方向のデバイス３０ａ、３０ｂ全体の
寸法が大きくなり、カソード接点３１ａ、３１ｂがより
長く、従ってチャネル１６がより幅広となっている。
以上本発明の好適実施例について説明したが、本発明の
技術的範囲内に於て上述の実施例に様々な変形・変更を
加えて実施し得ることは当業者にとって明らかである。
技術的範囲内に於て上述の実施例に様々な変形・変更を
加えて実施し得ることは当業者にとって明らかである。
第１図は、従来のＩＧＢＴデバイスに於けるセルの断面
図である。 第２図は、第１図のＩＧＢＴＩＯのセルと等価の回路図
である。 第３ａ図及び第３ａ図及び第３ｂ図は、本発明の第１実
施例及び第２実施例に於けるＩＧＢＴセルの断面図であ
る。 第４図は、本発明によるＩＧＢＴセルの概略を示す回路
図である。 第５ａ図は、第１図または第３図に示される■ＧＢＴセ
ルのゲートに対し時間ｔ１〜ｔ３に印加される制御電圧
のパルスを示す線図である。 第５ｂ図は、第５ａ図に於ける時間ｔ３での制御パルス
電圧降下から、従来のＩＧＢＴがオフ状態となる時間ｔ
５までの遅延時間を、本発明の工ＧＢＴがｔ４に於てオ
フ状態となるまでの遅延時間と比較して示す線図である
。 第６ａ図乃至第６ｅ図は、第３ｂ図に示される構造を形
成するための各段階を示す断面図である。 第７図は、第３ａ図及び第３ｂ図のセルの実施例を説明
のために併置して示す部分切欠斜視図である。 第８図は、第３ａ図のセルの配置の別の実施例を示す上
面図である。 １０・・・ＩＧＢＴセル １１・・・カソードリード線
１２・・・ウェル（ソース） １３・・・ソース−ボディ接合 １４・・・ゲート電極 １５・・・絶縁層１６・・・
チャネル １７・・・逆方向バイアス接合１８・・
・エピタキシャル層（ベース）１つ・・・エミッターベ
ース接合（上面）２０・・・ウェハ（エミッタ、ドレー
ン）２２・・・基板 ２３・・・上面２５・・
・アノードリード線 ２６・・・ボディ領域（コレクタ） ３０．３０ａ、３０ ｂ −・・セル ３１ａ、３１ｂ・・・カソードリート線３４・・・ゲー
ト電極、ゲート層 ３７・・・ゲートリード線３８・・・ウェル４０ａ、４
０ｂ・・・ベース接点リード線６１・・・障壁層
６２・・・絶縁層６３・・・ボディ領域 ６４・・
・ゲート酸化層６６・・・窒化層（マスク） ＦＩＧ、Ｊｄ。 ＦＩＧ、−６ａ。 ＦＩＧ、 ６ｂ。
図である。 第２図は、第１図のＩＧＢＴＩＯのセルと等価の回路図
である。 第３ａ図及び第３ａ図及び第３ｂ図は、本発明の第１実
施例及び第２実施例に於けるＩＧＢＴセルの断面図であ
る。 第４図は、本発明によるＩＧＢＴセルの概略を示す回路
図である。 第５ａ図は、第１図または第３図に示される■ＧＢＴセ
ルのゲートに対し時間ｔ１〜ｔ３に印加される制御電圧
のパルスを示す線図である。 第５ｂ図は、第５ａ図に於ける時間ｔ３での制御パルス
電圧降下から、従来のＩＧＢＴがオフ状態となる時間ｔ
５までの遅延時間を、本発明の工ＧＢＴがｔ４に於てオ
フ状態となるまでの遅延時間と比較して示す線図である
。 第６ａ図乃至第６ｅ図は、第３ｂ図に示される構造を形
成するための各段階を示す断面図である。 第７図は、第３ａ図及び第３ｂ図のセルの実施例を説明
のために併置して示す部分切欠斜視図である。 第８図は、第３ａ図のセルの配置の別の実施例を示す上
面図である。 １０・・・ＩＧＢＴセル １１・・・カソードリード線
１２・・・ウェル（ソース） １３・・・ソース−ボディ接合 １４・・・ゲート電極 １５・・・絶縁層１６・・・
チャネル １７・・・逆方向バイアス接合１８・・
・エピタキシャル層（ベース）１つ・・・エミッターベ
ース接合（上面）２０・・・ウェハ（エミッタ、ドレー
ン）２２・・・基板 ２３・・・上面２５・・
・アノードリード線 ２６・・・ボディ領域（コレクタ） ３０．３０ａ、３０ ｂ −・・セル ３１ａ、３１ｂ・・・カソードリート線３４・・・ゲー
ト電極、ゲート層 ３７・・・ゲートリード線３８・・・ウェル４０ａ、４
０ｂ・・・ベース接点リード線６１・・・障壁層
６２・・・絶縁層６３・・・ボディ領域 ６４・・
・ゲート酸化層６６・・・窒化層（マスク） ＦＩＧ、Ｊｄ。 ＦＩＧ、−６ａ。 ＦＩＧ、 ６ｂ。
Claims (11)
- （１）第１の導電形式を有する半導体ウェハと、第２の
導電形式を有し、かつ前記ウェハ上に設けられた平坦な
上面を備えるエピタキシャル層と、前記エピタキシャル
層の前記上面より下側に形成される第１の導電形式を有
するボディ領域と、前記ボディ領域内の前記上面より下
側に形成される前記第２の導電形式を有するエミッタウ
ェル領域と、前記ボディ領域の一部に於ける前記上面に
形成され、その下側にチャネルを郭定する絶縁層と、前
記絶縁層上に設けられたゲート電極と、前記ボディ領域
及び前記ゲート電極のいずれからも隔離された前記エピ
タキシャル層の部分の表面にベースリード接点を形成す
るようにパターン形成された導電層とを有することを特
徴とする絶縁ゲートバイポーラトランジスタ装置。 - （２）前記エピタキシャル層が前記ベース接点に於ける
前記上面の下側により高密度の前記第２導電形式を有す
るベースウェルを備えることを特徴とする特許請求の範
囲第１項に記載の絶縁ゲートバイポーラトランジスタ装
置。 - （３）前記ベースリード接点を形成するようにパターン
形成された前記導電層が前記ボディ領域及び前記エミッ
タ領域の上方の前記上面にカソードリード接点を別個に
形成するようにパターン形成されていることを特徴とす
る特許請求の範囲第１項に記載の絶縁ゲートバイポーラ
トランジスタ装置。 - （４）前記エピタキシャル層が前記ベース接点に於ける
前記上面の下側により高密度な前記第２の導電形式を有
するベースウェルを備えることを特徴とする特許請求の
範囲第３項に記載の絶縁ゲートバイポーラトランジスタ
。 - （５）選択された領域内を貫通する第１の導電形式を有
するボディ領域を下方に有する上面を備える第２の導電
形式を有するエピタキシャル層を支持し、かつ前記ボデ
ィ領域から離隔された前記エピタキシャル層の前記上面
にベース接点を備える前記第１の導電形式を有する半導
体ウェハを有することを特徴とする絶縁ゲートバイポー
ラトランジスタ装置。 - （６）選択された領域内を貫通する第１の導電形式を有
するボディ領域を下方に有する上面を備える第２の導電
形式を有するエピタキシャル層を支持し、かつ前記ボデ
ィ領域から離隔された前記エピタキシャル層の前記上面
にベース接点を備える前記第１の導電形式を有する半導
体ウェハと、アノードリード線と、カソードリード線と
、ゲートリード線と、ベースリード線と、前記ベースリ
ード線を前記アノードリード線に制御可能に接続する手
段とを有することを特徴とする絶縁ゲートバイポーラト
ランジスタ装置。 - （７）選択された領域内を貫通する第１の導電形式を有
するボディ領域を下方に有する上面を備える第２の導電
形式を有するエピタキシャル層を支持し、かつ前記ボデ
ィ領域から離隔された前記エピタキシャル層の前記上面
にベース接点を備える前記第１の導電形式を有する半導
体ウェハと、アノードリード線と、カソードリード線と
、ゲートリード線と、ベースリード線と、前記ベースリ
ード線を前記アノードリード線に制御可能に接続する手
段を有する絶縁ゲートバイポーラトランジスタ回路を用
いて第１電位のリード線と第２電位のリード線との間に
於ける電流の伝導を制御する方法であつて、 前記アノードリード線と前記カソードリード線とをそれ
ぞれ電流リード線に接続する過程と、或る時点にあつて
、前記第１電位と前記第２電位との間の電位を前記ゲー
トリード線に印加して当該回路によって前記アノードリ
ード線から前記カソードリード線に電流を伝導する過程
と、別の時点にあって、前記アノードリード線の電位と
等しい電位を前記ベースリード線に印加して前記回路に
よって前記カソードリード線からの電流の伝導を停止さ
せる過程とからなることを特徴とする絶縁ゲートバイポ
ーラトランジスタ装置の使用方法。 - （８）半導体ウェハ上に支持されるエピタキシャル層に
よって形成されるバイポーラベース領域により絶縁ゲー
トバイポーラトランジスタ装置を形成する方法であって
、 前記ベース領域が形成された前記エピタキシャル層の部
分の表面に導電リード接点を形成する過程を有すること
を特徴とする絶縁ゲートバイポーラトランジスタ装置の
製造方法。 - （９）前記接点の前記表面より下方の前記エピタキシャ
ル層の導電性を増大させる過程を含むことを特徴とする
特許請求の範囲第８項に記載の絶縁ゲートバイポーラト
ランジスタ装置の製造方法。 - （１０）第１の導電形式を有し、第２の導電形式を有す
るエピタキシャル層を支持するウェハからなる半導体基
板から絶縁ゲートバイポーラトランジスタ装置を形成す
る方法であって、 その下方に前記ウェハに至るまで連続的に第２の導電形
式である前記エピタキシャル層が存在するようなエピタ
キシャル層接触領域によって分離される一対の障壁層を
形成する過程と、前記障壁層間の前記接点領域内に位置
する前記エピタキシャル層表面に導電性リード材料を被
着することによりベース接点を形成する過程とを有する
ことを特徴とする絶縁ゲートバイポーラトランジスタ装
置の製造方法。 - （１１）前記導電性リード材料が耐火性金属からなるこ
とを特徴とする特許請求の範囲第１０項に記載の絶縁ゲ
ートバイポーラトランジスタ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US893118 | 1978-04-04 | ||
| US89311886A | 1986-08-01 | 1986-08-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6373563A true JPS6373563A (ja) | 1988-04-04 |
Family
ID=25401063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17578387A Pending JPS6373563A (ja) | 1986-08-01 | 1987-07-14 | 絶縁ゲ−トバイポ−ラトランジスタ装置、その使用方法及び製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0255782A3 (ja) |
| JP (1) | JPS6373563A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9009328D0 (en) * | 1990-04-26 | 1990-06-20 | Lucas Ind Plc | Semiconductor device |
| DE10147307A1 (de) * | 2001-09-26 | 2003-04-24 | Infineon Technologies Ag | IGBT mit integriertem Freilaufelement |
| DE102004033476A1 (de) * | 2004-07-10 | 2006-02-23 | Nanogate Coating Systems Gmbh | Metallisches Ventil |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0273030A3 (en) * | 1982-12-13 | 1988-09-21 | General Electric Company | Lateral insulated-gate rectifier structures |
| CA1200322A (en) * | 1982-12-13 | 1986-02-04 | General Electric Company | Bidirectional insulated-gate rectifier structures and method of operation |
-
1987
- 1987-07-14 JP JP17578387A patent/JPS6373563A/ja active Pending
- 1987-07-30 EP EP87306786A patent/EP0255782A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0255782A3 (en) | 1988-07-13 |
| EP0255782A2 (en) | 1988-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3004077B2 (ja) | 非常に深い濃度増加領域を備えたパワートランジスタデバイス | |
| KR100886883B1 (ko) | 순방향 및 역방향 차단 장치 및 그 제조 방법 | |
| US6091086A (en) | Reverse blocking IGBT | |
| US11824090B2 (en) | Back side dopant activation in field stop IGBT | |
| US5430323A (en) | Injection control-type Schottky barrier rectifier | |
| TWI685899B (zh) | 金屬氧化物半導體閘極式裝置之單元佈線及製造技術之強化 | |
| US20140070265A1 (en) | Fast switching igbt with embedded emitter shorting contacts and method for making same | |
| US5793066A (en) | Base resistance controlled thyristor structure with high-density layout for increased current capacity | |
| JP4840551B2 (ja) | Ｍｏｓトランジスタ | |
| US5589408A (en) | Method of forming an alloyed drain field effect transistor and device formed | |
| US6358786B1 (en) | Method for manufacturing lateral bipolar mode field effect transistor | |
| JPH0578949B2 (ja) | ||
| JPH023980A (ja) | 縦型電界効果トランジスタ | |
| JPS6373563A (ja) | 絶縁ゲ−トバイポ−ラトランジスタ装置、その使用方法及び製造方法 | |
| JP4761011B2 (ja) | サイリスタを有する半導体装置及びその製造方法 | |
| JPH0436584B2 (ja) | ||
| JP2002359373A (ja) | 半導体装置及びその製造方法 | |
| US6780722B2 (en) | Field effect transistor on insulating layer and manufacturing method | |
| US5925899A (en) | Vertical type insulated gate bipolar transistor having a planar gate structure | |
| JPH09121054A (ja) | 半導体デバイスおよびその製造方法 | |
| KR100492981B1 (ko) | 래터럴 이중확산 모스 트랜지스터 및 그 제조방법 | |
| JPH10335630A (ja) | 半導体装置及びその製造方法 | |
| US6727527B1 (en) | Reverse blocking IGBT | |
| JPH09252130A (ja) | 半導体装置及びその製造方法 | |
| KR100486350B1 (ko) | 에미터스위치사이리스터및이의제조방법 |