JPS6373563A - 絶縁ゲ−トバイポ−ラトランジスタ装置、その使用方法及び製造方法 - Google Patents
絶縁ゲ−トバイポ−ラトランジスタ装置、その使用方法及び製造方法Info
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- JPS6373563A JPS6373563A JP17578387A JP17578387A JPS6373563A JP S6373563 A JPS6373563 A JP S6373563A JP 17578387 A JP17578387 A JP 17578387A JP 17578387 A JP17578387 A JP 17578387A JP S6373563 A JPS6373563 A JP S6373563A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置に関し、特に絶縁ゲートバイポーラ
トランジスタ(I G B T ; In5ulate
d Gate Bipolar Transistor
)装置に関する。IGBT構造によれば、縦型二重拡
散金属酸化物半導体(DMO8>電界効果トランジスタ
(FET)に広幅ベースバイポーラトランジスタを組合
わせることにより、MOSゲートfAgJの利点に、伝
導変調構造に於ける導通時の抵抗値が低いというバイポ
ーラトランジスタの利点を組合わせることができる。I
GBTのゲートリード線に印加された論理信号によって
、前記IGBTのアノードリード線からカソードリード
線への大電流の導通が制御される。
トランジスタ(I G B T ; In5ulate
d Gate Bipolar Transistor
)装置に関する。IGBT構造によれば、縦型二重拡
散金属酸化物半導体(DMO8>電界効果トランジスタ
(FET)に広幅ベースバイポーラトランジスタを組合
わせることにより、MOSゲートfAgJの利点に、伝
導変調構造に於ける導通時の抵抗値が低いというバイポ
ーラトランジスタの利点を組合わせることができる。I
GBTのゲートリード線に印加された論理信号によって
、前記IGBTのアノードリード線からカソードリード
線への大電流の導通が制御される。
〈従来の技術〉
第1図の断面図及び第2図の回路図によって図示される
従来技術のIGBTセル10に於ては、P千生導体ウェ
ハ20がバイポーラトランジスタQ2のエミッタ20と
して機能する。ウェハ20はその平坦な上面19にN−
型のエピタキシャル層18を支持し、N型エピタキシャ
ル層18との間にエミッターベース接合部19を形成す
る。エピタキシャル層18は、バイポーラトランジスタ
Q2のベース18としての機能とDMO8)ランジスタ
Q1のドレイン18としての機能とを有する。エピタキ
シャル層の上面23より下方のP型ボディ領域26によ
って、DMOSトランジスタQ1のための導電チャネル
16とバイポーラトランジスタQ2のコレクタ26とが
形成される。エピタキシャル層18の上面23より下方
のP型ボディ領域26内に於て、より小さいN十型拡散
ウェル12がDMOSトランジスタQ1のソース12と
して機能する。ソースウェル12とエピタキシャル層1
8上部との間に於けるチャネル16の上方の表面23上
に於て、絶縁層15が多結晶シリコンゲート電極14を
支持している。ボディ領域26は一般にゲート14から
離隔した部分に於て深く形成され、深いボディ領域63
に於ける導電性によってソース−ボディ接合13に沿っ
て順方向バイアスするコレクタ26の電流の方向を変換
する低抵抗通路が形成される。ソース−ボディ接合13
が十分に順方向バイアスされれば、N+領域12、P領
域26及びN−領域18によってそれぞれ形成される寄
生第2バイポーラトランジスタQ3が導電を開始し、4
層からなるサイリスタ用の構造10を導電状態にラッチ
する。従来のIGBTIOを製造する方法は公知であり
、例えば米国特許第4.443.931号明細書に開示
されている。
従来技術のIGBTセル10に於ては、P千生導体ウェ
ハ20がバイポーラトランジスタQ2のエミッタ20と
して機能する。ウェハ20はその平坦な上面19にN−
型のエピタキシャル層18を支持し、N型エピタキシャ
ル層18との間にエミッターベース接合部19を形成す
る。エピタキシャル層18は、バイポーラトランジスタ
Q2のベース18としての機能とDMO8)ランジスタ
Q1のドレイン18としての機能とを有する。エピタキ
シャル層の上面23より下方のP型ボディ領域26によ
って、DMOSトランジスタQ1のための導電チャネル
16とバイポーラトランジスタQ2のコレクタ26とが
形成される。エピタキシャル層18の上面23より下方
のP型ボディ領域26内に於て、より小さいN十型拡散
ウェル12がDMOSトランジスタQ1のソース12と
して機能する。ソースウェル12とエピタキシャル層1
8上部との間に於けるチャネル16の上方の表面23上
に於て、絶縁層15が多結晶シリコンゲート電極14を
支持している。ボディ領域26は一般にゲート14から
離隔した部分に於て深く形成され、深いボディ領域63
に於ける導電性によってソース−ボディ接合13に沿っ
て順方向バイアスするコレクタ26の電流の方向を変換
する低抵抗通路が形成される。ソース−ボディ接合13
が十分に順方向バイアスされれば、N+領域12、P領
域26及びN−領域18によってそれぞれ形成される寄
生第2バイポーラトランジスタQ3が導電を開始し、4
層からなるサイリスタ用の構造10を導電状態にラッチ
する。従来のIGBTIOを製造する方法は公知であり
、例えば米国特許第4.443.931号明細書に開示
されている。
例えば第1図及び第2図に示されるカソードリード!1
11の電位に対して1乃至5■の適当な正のバイアス電
圧Vgを第5a図に於ける時間t1にゲート14に印加
した場合に、DMO3)ランジスタQ1が急激にオフ状
態となり、カソードリード線11からの電子をソース1
2及びチャネル16を介してドレーン18へ伝導し、そ
れにより電流を供給してバイポーラトランジスタQ2の
ベース18を充電しオン状態にする。一般に100乃至
1,000ナノセカンド(10−9秒)後に第5b図に
於ける時間t2に於てトランジスタQ2は完全にONN
状上なり、低抵抗通路を介して高密度の電流をアノード
リード線25からカソードリード線11へ伝導する。
11の電位に対して1乃至5■の適当な正のバイアス電
圧Vgを第5a図に於ける時間t1にゲート14に印加
した場合に、DMO3)ランジスタQ1が急激にオフ状
態となり、カソードリード線11からの電子をソース1
2及びチャネル16を介してドレーン18へ伝導し、そ
れにより電流を供給してバイポーラトランジスタQ2の
ベース18を充電しオン状態にする。一般に100乃至
1,000ナノセカンド(10−9秒)後に第5b図に
於ける時間t2に於てトランジスタQ2は完全にONN
状上なり、低抵抗通路を介して高密度の電流をアノード
リード線25からカソードリード線11へ伝導する。
ベース18に電流を供給するDMO8)ランジスタQ1
はバイポーラトランジスタQ2をオン状態にする補助的
役割を有するが、オフ状態にする補助的機能を持たない
。DMOSトランジスタQ1のチャネル16の電流をオ
フ状態にし、それにより、バイポーラトランジスタQ2
のベース電流をオフ状態にするために、第5a図に於け
る時間t3に外部からゲート14に供給された制御電圧
VGを低下させると、電荷がベース18に残留する。ベ
ース18の静電容量は、破壊することなく高電圧動作可
能なように、逆方向バイアス接合17から下方へ拡がる
空乏層を調整するために大きなエピタキシャル層18が
必要であることから、比較的大きくされている。外部リ
ード線との直接接点を全く持たないことから、ベース1
8はいわゆる浮遊状態にあり、第5b図に於ける時間t
5までの比較的長い500ナノセカンド乃至5マイクロ
セカンド(10’秒)の時間だけ、バイポーラトランジ
スタQ2をオフ状態に切換えるのが遅延する。一方、ベ
ース18の電荷キャリア(正孔)が、指数関数的に減衰
する電流を惹起するように再結合し、即ち逆方向バイア
ス接合17を横切って移動し、コレクタ16を通過して
外部に向けてカソードリード線11へと流れる。従って
、−ffiにオフ状態への切換え時間t 5−t 3は
オフ状態に切換える時間t2−tlよりもかなり長く、
その間I GBT 10が伝導し続け、かつ電力が熱と
して消費されることとなる。
はバイポーラトランジスタQ2をオン状態にする補助的
役割を有するが、オフ状態にする補助的機能を持たない
。DMOSトランジスタQ1のチャネル16の電流をオ
フ状態にし、それにより、バイポーラトランジスタQ2
のベース電流をオフ状態にするために、第5a図に於け
る時間t3に外部からゲート14に供給された制御電圧
VGを低下させると、電荷がベース18に残留する。ベ
ース18の静電容量は、破壊することなく高電圧動作可
能なように、逆方向バイアス接合17から下方へ拡がる
空乏層を調整するために大きなエピタキシャル層18が
必要であることから、比較的大きくされている。外部リ
ード線との直接接点を全く持たないことから、ベース1
8はいわゆる浮遊状態にあり、第5b図に於ける時間t
5までの比較的長い500ナノセカンド乃至5マイクロ
セカンド(10’秒)の時間だけ、バイポーラトランジ
スタQ2をオフ状態に切換えるのが遅延する。一方、ベ
ース18の電荷キャリア(正孔)が、指数関数的に減衰
する電流を惹起するように再結合し、即ち逆方向バイア
ス接合17を横切って移動し、コレクタ16を通過して
外部に向けてカソードリード線11へと流れる。従って
、−ffiにオフ状態への切換え時間t 5−t 3は
オフ状態に切換える時間t2−tlよりもかなり長く、
その間I GBT 10が伝導し続け、かつ電力が熱と
して消費されることとなる。
例えば、ビー・ジエイ・バリガ(B、 J、 Bali
ga)によるrswitching 5peed En
hancement in In5ulated Ga
te Transistors by Electro
n Irradiati。
ga)によるrswitching 5peed En
hancement in In5ulated Ga
te Transistors by Electro
n Irradiati。
n J IEEE ’rransactions o
n Electron 0evices。
n Electron 0evices。
Vol、 Ed、 31. pp、1,790〜1,7
95 (1984)ニ記載されているように、従来のI
GBTデバイスの場合には、オフ状態への切換え速度を
速めるために、ベース領域18を金でドーピングし、ま
たは電子若しくは中性子を照射することにより電荷キャ
リアの寿命を制御することによってベースの放電を促進
する場合がある。しかしながら、このようなドーピング
はベース抵抗を増大させ、かつ電力を散逸させることに
なる。
95 (1984)ニ記載されているように、従来のI
GBTデバイスの場合には、オフ状態への切換え速度を
速めるために、ベース領域18を金でドーピングし、ま
たは電子若しくは中性子を照射することにより電荷キャ
リアの寿命を制御することによってベースの放電を促進
する場合がある。しかしながら、このようなドーピング
はベース抵抗を増大させ、かつ電力を散逸させることに
なる。
く問題点を解決するための手段〉
このような目的は、本発明によれば、第1の導電形式を
有する半導体ウェハと、第2の導電形式を有し、かつ前
記ウェハ上に設けられた平坦な上面を備えるエピタキシ
ャル層と、前記エピタキシャル層の前記上面より下側に
形成される第1の導電形式を有するボディ領域と、前記
ボディ領域内の前記上面より下側に形成される前記第2
の導電形式を有するエミッタウェル領域と、前記ボディ
領域の一部に於ける前記上面に形成され、その下側にチ
ャネルを郭定する絶縁層と、前記絶縁層上に設けられた
ゲート電極と、前記ボディ領域及び前記ゲート電極のい
ずれからも隔離された前記エピタキシャル層の部分の表
面にベースリード接点を形成するようにパターン形成さ
れた導電層とを有することを特徴とする絶縁ゲートバイ
ポーラトランジスタ装置を提供することにより達成され
る。
有する半導体ウェハと、第2の導電形式を有し、かつ前
記ウェハ上に設けられた平坦な上面を備えるエピタキシ
ャル層と、前記エピタキシャル層の前記上面より下側に
形成される第1の導電形式を有するボディ領域と、前記
ボディ領域内の前記上面より下側に形成される前記第2
の導電形式を有するエミッタウェル領域と、前記ボディ
領域の一部に於ける前記上面に形成され、その下側にチ
ャネルを郭定する絶縁層と、前記絶縁層上に設けられた
ゲート電極と、前記ボディ領域及び前記ゲート電極のい
ずれからも隔離された前記エピタキシャル層の部分の表
面にベースリード接点を形成するようにパターン形成さ
れた導電層とを有することを特徴とする絶縁ゲートバイ
ポーラトランジスタ装置を提供することにより達成され
る。
く作用〉
本発明によれば、ターンオフ速度を増大させる精造を有
するIGBT半導体デバイス及びそのような構造を製造
する方法が提供される。本発明によるIGBTは、ベー
ス接点を外部回路と有効に共働させることにより、バイ
ポーラ伝導を停止させる際にベースからの電荷を空乏化
する。前記ベースを供給するエピタキシャル層内のチャ
ネルボ、ディ領域から横方向に離隔した位置に於て、エ
ピタキシャル層表面がその上に形成される金属または他
の導電性リード線にベース接点を形成する。
するIGBT半導体デバイス及びそのような構造を製造
する方法が提供される。本発明によるIGBTは、ベー
ス接点を外部回路と有効に共働させることにより、バイ
ポーラ伝導を停止させる際にベースからの電荷を空乏化
する。前記ベースを供給するエピタキシャル層内のチャ
ネルボ、ディ領域から横方向に離隔した位置に於て、エ
ピタキシャル層表面がその上に形成される金属または他
の導電性リード線にベース接点を形成する。
多数のセルが共通のベース領域を共有するIGBTデバ
イスに於ては、ベース接点がチャネルボディ領域間の中
間に離隔して配置され、かつオーム直列抵抗を最小にす
るなめに、ベース接点を各対のモル間に設けるのが良い
。或る実施例に於ては、耐火性金属を用いてゲート電極
層の下方にリード線へのベース接点を形成し、また別の
実施例に於ては、アルミニウムまたは多結晶シリコンの
ような他の共通接点リード線材料を用いてゲート電極間
に延びるベースリード線にベース接点を形成する。ベー
ス接点抵抗は、エピタキシャル層のベース接点を形成す
る各表面領域の下方に浅いN+ベース接点ウェルを設け
ることにより更に低下させるのがよい。
イスに於ては、ベース接点がチャネルボディ領域間の中
間に離隔して配置され、かつオーム直列抵抗を最小にす
るなめに、ベース接点を各対のモル間に設けるのが良い
。或る実施例に於ては、耐火性金属を用いてゲート電極
層の下方にリード線へのベース接点を形成し、また別の
実施例に於ては、アルミニウムまたは多結晶シリコンの
ような他の共通接点リード線材料を用いてゲート電極間
に延びるベースリード線にベース接点を形成する。ベー
ス接点抵抗は、エピタキシャル層のベース接点を形成す
る各表面領域の下方に浅いN+ベース接点ウェルを設け
ることにより更に低下させるのがよい。
〈実施例〉
以下、本発明の好適実施例を添付の図面について詳しく
説明する。
説明する。
本発明は、第3a図の第1実施例に於けるセル30aと
して及び第3b図の第2実施例に於けるセル30bとし
て示されるように、IGBTデバイスをオフ状態にする
際にバイポーラベース領域を放電させてバイポーラ伝導
を停止させる補助敵機能を果すのに有効なベース接点を
有する絶縁ゲートバイポーラトランジスタセル構造を提
供する。
して及び第3b図の第2実施例に於けるセル30bとし
て示されるように、IGBTデバイスをオフ状態にする
際にバイポーラベース領域を放電させてバイポーラ伝導
を停止させる補助敵機能を果すのに有効なベース接点を
有する絶縁ゲートバイポーラトランジスタセル構造を提
供する。
セル30a、30bは、第4図の回路図に於てセル30
として表わされている。
として表わされている。
作動時に於て、第3a図及び第3b図に於けるカソード
リード線31a、31bがゲートリード線37(第4図
)に対して負の向きにバイアスされ、かつゲートリード
線37がアノードリード線25に対して負の向きにバイ
アスされると、NチャネルDMOSトランジスタQ1の
チャネル16がドレイン−ベース18から電流を伝導し
、バイポーラトランジスタQ2’のエミッターベース接
合1つがj:面方向にバイアスされ、かつ電流がアノー
ドリード線25からP+エミッタ領域20を通ってかつ
エミッターベース接合19を横切ってN−ベース領域1
8に流れる。この際に、正孔が少数キャリアとなり、ボ
ディ領域16にDMO8FE’TQIのチャネル電流を
供給しかつカソードリード線31a、31bにコレクタ
電流を供給する。
リード線31a、31bがゲートリード線37(第4図
)に対して負の向きにバイアスされ、かつゲートリード
線37がアノードリード線25に対して負の向きにバイ
アスされると、NチャネルDMOSトランジスタQ1の
チャネル16がドレイン−ベース18から電流を伝導し
、バイポーラトランジスタQ2’のエミッターベース接
合1つがj:面方向にバイアスされ、かつ電流がアノー
ドリード線25からP+エミッタ領域20を通ってかつ
エミッターベース接合19を横切ってN−ベース領域1
8に流れる。この際に、正孔が少数キャリアとなり、ボ
ディ領域16にDMO8FE’TQIのチャネル電流を
供給しかつカソードリード線31a、31bにコレクタ
電流を供給する。
IGBT30は、例えばゲート34のリード線37を第
5a図及び第5b図に於ける時間先3に於てカソードリ
ード線31a、31bに短絡し、N−ベース18をP十
エミッタ20に対して負にするように順方向バイアスし
ているチャネル16の電流を排除することによりオフ状
態にされる。
5a図及び第5b図に於ける時間先3に於てカソードリ
ード線31a、31bに短絡し、N−ベース18をP十
エミッタ20に対して負にするように順方向バイアスし
ているチャネル16の電流を排除することによりオフ状
態にされる。
しかしながら、ベース電流によってエミッターベース接
合1つが順方向バイアスされない場合には、ベース18
が、P+領域20に関して正味の正の電荷を表わす正孔
により荷電状態にされ、この正孔は、徐々に逆方向バイ
アス接合17を横切って移動し、カソード電流を供給し
続ける。
合1つが順方向バイアスされない場合には、ベース18
が、P+領域20に関して正味の正の電荷を表わす正孔
により荷電状態にされ、この正孔は、徐々に逆方向バイ
アス接合17を横切って移動し、カソード電流を供給し
続ける。
本発明によれば、ベースリード!40a、40bを用い
て周知の型式の外部回路を介してベース18を放電させ
ることにより、カソードリード線31a、31bの電流
を即座に停止させる。外部回路としては、図示されてい
ないが、IGBT30a、30bがオフ状態にされた時
に閉じるスイッチであればよい。このような物としては
、例えばベースリード線40a、40bに接続されたソ
ースリード線と、アノードリード線25に接続されたド
レインリード線と、NチャネルDMOSトランジスタQ
1のゲートリード線37に接続され、もしくは、その状
態を反転し得るように、少なくともN−チャネルDMO
SトランジスタQ1のゲートリード線37と同時にバイ
アスされるゲートリード線とを有するDMOSエンハン
スメントモードトランジスタがある。これによって、低
イービダンスの通路が設けられ、該通路を介してベース
18に蓄積された正の電荷(正札)が短絡されてアノー
ドリード線25及びエミッタ領域2oに戻り、コレクタ
電流の向きを変えることによってIGBT30a、30
bがより早くオフ状態になる。一般に、時間t3がらト
ランジスタQ2がオフ状態になる時間t4までの遅延時
間は、ベース接点を有しない第1図示の従来のIGBT
IOをオフ状態にするのに必要な時間t5までの遅延時
間の1/10まで減少する。
て周知の型式の外部回路を介してベース18を放電させ
ることにより、カソードリード線31a、31bの電流
を即座に停止させる。外部回路としては、図示されてい
ないが、IGBT30a、30bがオフ状態にされた時
に閉じるスイッチであればよい。このような物としては
、例えばベースリード線40a、40bに接続されたソ
ースリード線と、アノードリード線25に接続されたド
レインリード線と、NチャネルDMOSトランジスタQ
1のゲートリード線37に接続され、もしくは、その状
態を反転し得るように、少なくともN−チャネルDMO
SトランジスタQ1のゲートリード線37と同時にバイ
アスされるゲートリード線とを有するDMOSエンハン
スメントモードトランジスタがある。これによって、低
イービダンスの通路が設けられ、該通路を介してベース
18に蓄積された正の電荷(正札)が短絡されてアノー
ドリード線25及びエミッタ領域2oに戻り、コレクタ
電流の向きを変えることによってIGBT30a、30
bがより早くオフ状態になる。一般に、時間t3がらト
ランジスタQ2がオフ状態になる時間t4までの遅延時
間は、ベース接点を有しない第1図示の従来のIGBT
IOをオフ状態にするのに必要な時間t5までの遅延時
間の1/10まで減少する。
ベース接点を有するIGBTデバイスは、第6a図に示
されるように、エピタキシャル成長によるN型N18を
支持する本来平坦な上面19を有するP+型の導電形式
を有する半導体ウェハ20を用いて製造するのが好まし
い。ウェハ20とエピタキシャル層18とによって基板
22が形成される。所要の準備過程の後にエピタキシャ
ル層18の上面23が熱的に酸化されて膜厚15,00
0人の酸化層を形成する。この厚い酸化層はフォトレジ
ストで被覆され、該フォトレジストは図示されない第1
のマスクによりパターン形成され、ベース接点から絶縁
され障壁層61を形成するべき前記酸化層の部分を保護
し、かつ保護されない前記酸化層の領域が周知のエツチ
ング技術により除去されることとなる。前記第1マスク
を除去し、第6a図に示されるようにフォトレジスト注
入ブロックマスクM2を被覆し、露出した基板表面23
の領域にホウ素等のP型イオンを注入して深いボディ領
域63を形成する。次に注入ブロックマスクM2を除去
する。
されるように、エピタキシャル成長によるN型N18を
支持する本来平坦な上面19を有するP+型の導電形式
を有する半導体ウェハ20を用いて製造するのが好まし
い。ウェハ20とエピタキシャル層18とによって基板
22が形成される。所要の準備過程の後にエピタキシャ
ル層18の上面23が熱的に酸化されて膜厚15,00
0人の酸化層を形成する。この厚い酸化層はフォトレジ
ストで被覆され、該フォトレジストは図示されない第1
のマスクによりパターン形成され、ベース接点から絶縁
され障壁層61を形成するべき前記酸化層の部分を保護
し、かつ保護されない前記酸化層の領域が周知のエツチ
ング技術により除去されることとなる。前記第1マスク
を除去し、第6a図に示されるようにフォトレジスト注
入ブロックマスクM2を被覆し、露出した基板表面23
の領域にホウ素等のP型イオンを注入して深いボディ領
域63を形成する。次に注入ブロックマスクM2を除去
する。
第6b図に関して、残りの上面23を酸化して膜厚1.
0に)O入のゲート酸化層64を形成し、次に窒化ケイ
素813N4で被覆して部分66を含む膜厚1,400
人の層を形成する。窒化層66の上にフォトレジスト層
を被覆して第3のマスクM3としてパターン形成する。
0に)O入のゲート酸化層64を形成し、次に窒化ケイ
素813N4で被覆して部分66を含む膜厚1,400
人の層を形成する。窒化層66の上にフォトレジスト層
を被覆して第3のマスクM3としてパターン形成する。
周知のドライエツチング(例えばプラズマエツチング、
反応性イオンエツチング)または例えばリン酸(H3P
O4)を使用するウェットエツチングを用いて窒化層6
6をエツチングし、イオン注入マスク66をそのままに
して第6b図に於けるボディ領域26が形成される位置
の上方に位置するゲート酸化層64を保護する。ゲート
酸化層64は、ベース接点絶縁障壁層61間に於て第3
a図または第3b図のベース接点40a、40bとして
使用される領域内の表面23からエツチングされる。次
にフォトレジストマスクM3を除去する。次に、ヒ素等
のN型イオンを60KeVの注入エネルギーで1乃至5
X1015イオン/at?の流量で注入し、第60図に
示されるようにベース接点ウェル38を形成することに
よりベース接点領域の抵抗を良好に低下させる。次に窒
化ケイ素からなるイオン注入マスク66を除去する。
反応性イオンエツチング)または例えばリン酸(H3P
O4)を使用するウェットエツチングを用いて窒化層6
6をエツチングし、イオン注入マスク66をそのままに
して第6b図に於けるボディ領域26が形成される位置
の上方に位置するゲート酸化層64を保護する。ゲート
酸化層64は、ベース接点絶縁障壁層61間に於て第3
a図または第3b図のベース接点40a、40bとして
使用される領域内の表面23からエツチングされる。次
にフォトレジストマスクM3を除去する。次に、ヒ素等
のN型イオンを60KeVの注入エネルギーで1乃至5
X1015イオン/at?の流量で注入し、第60図に
示されるようにベース接点ウェル38を形成することに
よりベース接点領域の抵抗を良好に低下させる。次に窒
化ケイ素からなるイオン注入マスク66を除去する。
この過程に続いて、例えばタングステン、モリブデン、
コバルト等の耐火性金属をベース接点40aの層内に被
着し、マスクを形成しかつ前記金属層をエツチングして
ベース接点リード線40aのネットワークを残すような
周知の技術を用いることによって第3a図及び第7図の
左側に示すセル30aを形成する。次にリード線40a
を酸化物または他の絶縁層62で被覆する。このように
してベース接点リード線40aが、ゲート層34が形成
される前にその下方に形成される。セル30aは以下の
ようにして完成する。但し、金属40a及び絶縁層62
が既に形成されているが、セル30bを図示する第6c
図乃至第6e図に図示されていない。
コバルト等の耐火性金属をベース接点40aの層内に被
着し、マスクを形成しかつ前記金属層をエツチングして
ベース接点リード線40aのネットワークを残すような
周知の技術を用いることによって第3a図及び第7図の
左側に示すセル30aを形成する。次にリード線40a
を酸化物または他の絶縁層62で被覆する。このように
してベース接点リード線40aが、ゲート層34が形成
される前にその下方に形成される。セル30aは以下の
ようにして完成する。但し、金属40a及び絶縁層62
が既に形成されているが、セル30bを図示する第6c
図乃至第6e図に図示されていない。
次に、構造30a、30bを多結晶シリコン層で被覆し
、その上にフォトレジストを被着して第4のマスクM4
をパターン形成する。露出する多結晶シリコン層をエツ
チングして第6C図に示されるようにゲート電極34を
残す。次に第4のマスクM4を除去する。注入マスク6
6の下側に保護されていたゲート酸化層64の領域はそ
の時点に於てゲート電極34の下側に於て、即ちゲート
電極34間に於けるP型ボディ領域26を形成するべき
領域65に於ける酸化層64は保護されず、周知の方法
により除去される。
、その上にフォトレジストを被着して第4のマスクM4
をパターン形成する。露出する多結晶シリコン層をエツ
チングして第6C図に示されるようにゲート電極34を
残す。次に第4のマスクM4を除去する。注入マスク6
6の下側に保護されていたゲート酸化層64の領域はそ
の時点に於てゲート電極34の下側に於て、即ちゲート
電極34間に於けるP型ボディ領域26を形成するべき
領域65に於ける酸化層64は保護されず、周知の方法
により除去される。
第6d図に示すように、フォトレジストを被覆しかつパ
ターン形成してベース接点ウェル38及び深いボディ領
域63の上方に注入マスクM5を形成するが、チャネル
ボディ26領域に於ける表面23は露出したままである
。マスクMらは、例えば60KeVの注入エネルギーで
1×1014イオン/allの流量のホウ素等のP型イ
オンを注入する領域と、例えばヒ素等のN型イオンを6
0Ke■の注入エネルギーで5X1015イオン/aa
の流量で注入する領域とを露出する。次に、マスクM5
を剥取り、かつデバイスを1.100℃の温度で100
乃至500分加熱して前記P型イオン及びN型イオンを
拡散させ、第6d図及び第7図に示されるようにチャネ
ルボディ領域26及びエミッタ領域12をそれぞれ形成
する。
ターン形成してベース接点ウェル38及び深いボディ領
域63の上方に注入マスクM5を形成するが、チャネル
ボディ26領域に於ける表面23は露出したままである
。マスクMらは、例えば60KeVの注入エネルギーで
1×1014イオン/allの流量のホウ素等のP型イ
オンを注入する領域と、例えばヒ素等のN型イオンを6
0Ke■の注入エネルギーで5X1015イオン/aa
の流量で注入する領域とを露出する。次に、マスクM5
を剥取り、かつデバイスを1.100℃の温度で100
乃至500分加熱して前記P型イオン及びN型イオンを
拡散させ、第6d図及び第7図に示されるようにチャネ
ルボディ領域26及びエミッタ領域12をそれぞれ形成
する。
残りの上面23を再び酸化物で被覆して該酸化物を含む
層36を形成し、その上に第6のフォトレジストマスク
M6を形成して、第6e図に示されるように酸化136
の上方及び多結晶シリコンゲート電極34の周囲を保護
する。他方保護されない酸化層はエツチングされ、カソ
ード接点31a、31bを形成するためのチャネルボデ
ィ26及びエミッタ12の上方の領域の表面23を露出
し、かつ櫛型に入組んだ構造のベース接点40bのため
の領域を露出する。更に、酸化層36をエツチングして
、第4図のゲートリード線37のためのゲート層34に
図示されない窓を形成することもできる。次に第6のマ
スクM6を除去する。
層36を形成し、その上に第6のフォトレジストマスク
M6を形成して、第6e図に示されるように酸化136
の上方及び多結晶シリコンゲート電極34の周囲を保護
する。他方保護されない酸化層はエツチングされ、カソ
ード接点31a、31bを形成するためのチャネルボデ
ィ26及びエミッタ12の上方の領域の表面23を露出
し、かつ櫛型に入組んだ構造のベース接点40bのため
の領域を露出する。更に、酸化層36をエツチングして
、第4図のゲートリード線37のためのゲート層34に
図示されない窓を形成することもできる。次に第6のマ
スクM6を除去する。
この時点に於ける上面に導電性金属層を形成し、更にフ
ォトレジスト層をパターン成形して第7のマスクM7を
形成し、カソードリード線31aのためのセル30a、
または第7図に示されるように櫛型に互いに入組んだ構
造をなして互いに分離されたカソードリード線31b及
びベースリード線40bのためのセル30bに於ける前
記金属層を保護する。他方被覆されない金属層はエツチ
ングにより除去され、その後にマスクM7を除去する。
ォトレジスト層をパターン成形して第7のマスクM7を
形成し、カソードリード線31aのためのセル30a、
または第7図に示されるように櫛型に互いに入組んだ構
造をなして互いに分離されたカソードリード線31b及
びベースリード線40bのためのセル30bに於ける前
記金属層を保護する。他方被覆されない金属層はエツチ
ングにより除去され、その後にマスクM7を除去する。
最後に、図示されていないが例えば酸化シリコンまたは
窒化シリコンのパシベーション層をデバイス全体に被覆
し、該デバイスを環境から保護し、かつ薄いワイヤを介
して導体リード線接触パッドを図示されない外部回路と
接続する。
窒化シリコンのパシベーション層をデバイス全体に被覆
し、該デバイスを環境から保護し、かつ薄いワイヤを介
して導体リード線接触パッドを図示されない外部回路と
接続する。
セル30aは、例えば第8図の上面図に示されるような
デバイスとして配置される。簡単にいえば、セル30a
は、ボディ26領域63.16とソース領域12とによ
って、ゲート電極34により囲繞されかつ隔雛された同
心状の正方形をなして形成されている。
デバイスとして配置される。簡単にいえば、セル30a
は、ボディ26領域63.16とソース領域12とによ
って、ゲート電極34により囲繞されかつ隔雛された同
心状の正方形をなして形成されている。
第7図に示す実施例では、説明のために共通の基板22
上のセル30a、30bがそれぞれ左側と右側とに併置
されているが、実用上、I GBTデバイスが両方の実
施例を含むことは一般にはあり得ない。表面23上のカ
ソード接点31a、31bの横方向の寸法はC=d+2
n=15±5μmであって、第8図の実施例の寸法Cと
等しい。
上のセル30a、30bがそれぞれ左側と右側とに併置
されているが、実用上、I GBTデバイスが両方の実
施例を含むことは一般にはあり得ない。表面23上のカ
ソード接点31a、31bの横方向の寸法はC=d+2
n=15±5μmであって、第8図の実施例の寸法Cと
等しい。
しかしながら、第7図の実施例に於てはゲート34の横
方向寸法Pが40μmまで大きくなっており、第7図の
断面に対して直角方向のデバイス30a、30b全体の
寸法が大きくなり、カソード接点31a、31bがより
長く、従ってチャネル16がより幅広となっている。
方向寸法Pが40μmまで大きくなっており、第7図の
断面に対して直角方向のデバイス30a、30b全体の
寸法が大きくなり、カソード接点31a、31bがより
長く、従ってチャネル16がより幅広となっている。
以上本発明の好適実施例について説明したが、本発明の
技術的範囲内に於て上述の実施例に様々な変形・変更を
加えて実施し得ることは当業者にとって明らかである。
技術的範囲内に於て上述の実施例に様々な変形・変更を
加えて実施し得ることは当業者にとって明らかである。
第1図は、従来のIGBTデバイスに於けるセルの断面
図である。 第2図は、第1図のIGBTIOのセルと等価の回路図
である。 第3a図及び第3a図及び第3b図は、本発明の第1実
施例及び第2実施例に於けるIGBTセルの断面図であ
る。 第4図は、本発明によるIGBTセルの概略を示す回路
図である。 第5a図は、第1図または第3図に示される■GBTセ
ルのゲートに対し時間t1〜t3に印加される制御電圧
のパルスを示す線図である。 第5b図は、第5a図に於ける時間t3での制御パルス
電圧降下から、従来のIGBTがオフ状態となる時間t
5までの遅延時間を、本発明の工GBTがt4に於てオ
フ状態となるまでの遅延時間と比較して示す線図である
。 第6a図乃至第6e図は、第3b図に示される構造を形
成するための各段階を示す断面図である。 第7図は、第3a図及び第3b図のセルの実施例を説明
のために併置して示す部分切欠斜視図である。 第8図は、第3a図のセルの配置の別の実施例を示す上
面図である。 10・・・IGBTセル 11・・・カソードリード線
12・・・ウェル(ソース) 13・・・ソース−ボディ接合 14・・・ゲート電極 15・・・絶縁層16・・・
チャネル 17・・・逆方向バイアス接合18・・
・エピタキシャル層(ベース)1つ・・・エミッターベ
ース接合(上面)20・・・ウェハ(エミッタ、ドレー
ン)22・・・基板 23・・・上面25・・
・アノードリード線 26・・・ボディ領域(コレクタ) 30.30a、30 b −・・セル 31a、31b・・・カソードリート線34・・・ゲー
ト電極、ゲート層 37・・・ゲートリード線38・・・ウェル40a、4
0b・・・ベース接点リード線61・・・障壁層
62・・・絶縁層63・・・ボディ領域 64・・
・ゲート酸化層66・・・窒化層(マスク) FIG、Jd。 FIG、−6a。 FIG、 6b。
図である。 第2図は、第1図のIGBTIOのセルと等価の回路図
である。 第3a図及び第3a図及び第3b図は、本発明の第1実
施例及び第2実施例に於けるIGBTセルの断面図であ
る。 第4図は、本発明によるIGBTセルの概略を示す回路
図である。 第5a図は、第1図または第3図に示される■GBTセ
ルのゲートに対し時間t1〜t3に印加される制御電圧
のパルスを示す線図である。 第5b図は、第5a図に於ける時間t3での制御パルス
電圧降下から、従来のIGBTがオフ状態となる時間t
5までの遅延時間を、本発明の工GBTがt4に於てオ
フ状態となるまでの遅延時間と比較して示す線図である
。 第6a図乃至第6e図は、第3b図に示される構造を形
成するための各段階を示す断面図である。 第7図は、第3a図及び第3b図のセルの実施例を説明
のために併置して示す部分切欠斜視図である。 第8図は、第3a図のセルの配置の別の実施例を示す上
面図である。 10・・・IGBTセル 11・・・カソードリード線
12・・・ウェル(ソース) 13・・・ソース−ボディ接合 14・・・ゲート電極 15・・・絶縁層16・・・
チャネル 17・・・逆方向バイアス接合18・・
・エピタキシャル層(ベース)1つ・・・エミッターベ
ース接合(上面)20・・・ウェハ(エミッタ、ドレー
ン)22・・・基板 23・・・上面25・・
・アノードリード線 26・・・ボディ領域(コレクタ) 30.30a、30 b −・・セル 31a、31b・・・カソードリート線34・・・ゲー
ト電極、ゲート層 37・・・ゲートリード線38・・・ウェル40a、4
0b・・・ベース接点リード線61・・・障壁層
62・・・絶縁層63・・・ボディ領域 64・・
・ゲート酸化層66・・・窒化層(マスク) FIG、Jd。 FIG、−6a。 FIG、 6b。
Claims (11)
- (1)第1の導電形式を有する半導体ウェハと、第2の
導電形式を有し、かつ前記ウェハ上に設けられた平坦な
上面を備えるエピタキシャル層と、前記エピタキシャル
層の前記上面より下側に形成される第1の導電形式を有
するボディ領域と、前記ボディ領域内の前記上面より下
側に形成される前記第2の導電形式を有するエミッタウ
ェル領域と、前記ボディ領域の一部に於ける前記上面に
形成され、その下側にチャネルを郭定する絶縁層と、前
記絶縁層上に設けられたゲート電極と、前記ボディ領域
及び前記ゲート電極のいずれからも隔離された前記エピ
タキシャル層の部分の表面にベースリード接点を形成す
るようにパターン形成された導電層とを有することを特
徴とする絶縁ゲートバイポーラトランジスタ装置。 - (2)前記エピタキシャル層が前記ベース接点に於ける
前記上面の下側により高密度の前記第2導電形式を有す
るベースウェルを備えることを特徴とする特許請求の範
囲第1項に記載の絶縁ゲートバイポーラトランジスタ装
置。 - (3)前記ベースリード接点を形成するようにパターン
形成された前記導電層が前記ボディ領域及び前記エミッ
タ領域の上方の前記上面にカソードリード接点を別個に
形成するようにパターン形成されていることを特徴とす
る特許請求の範囲第1項に記載の絶縁ゲートバイポーラ
トランジスタ装置。 - (4)前記エピタキシャル層が前記ベース接点に於ける
前記上面の下側により高密度な前記第2の導電形式を有
するベースウェルを備えることを特徴とする特許請求の
範囲第3項に記載の絶縁ゲートバイポーラトランジスタ
。 - (5)選択された領域内を貫通する第1の導電形式を有
するボディ領域を下方に有する上面を備える第2の導電
形式を有するエピタキシャル層を支持し、かつ前記ボデ
ィ領域から離隔された前記エピタキシャル層の前記上面
にベース接点を備える前記第1の導電形式を有する半導
体ウェハを有することを特徴とする絶縁ゲートバイポー
ラトランジスタ装置。 - (6)選択された領域内を貫通する第1の導電形式を有
するボディ領域を下方に有する上面を備える第2の導電
形式を有するエピタキシャル層を支持し、かつ前記ボデ
ィ領域から離隔された前記エピタキシャル層の前記上面
にベース接点を備える前記第1の導電形式を有する半導
体ウェハと、アノードリード線と、カソードリード線と
、ゲートリード線と、ベースリード線と、前記ベースリ
ード線を前記アノードリード線に制御可能に接続する手
段とを有することを特徴とする絶縁ゲートバイポーラト
ランジスタ装置。 - (7)選択された領域内を貫通する第1の導電形式を有
するボディ領域を下方に有する上面を備える第2の導電
形式を有するエピタキシャル層を支持し、かつ前記ボデ
ィ領域から離隔された前記エピタキシャル層の前記上面
にベース接点を備える前記第1の導電形式を有する半導
体ウェハと、アノードリード線と、カソードリード線と
、ゲートリード線と、ベースリード線と、前記ベースリ
ード線を前記アノードリード線に制御可能に接続する手
段を有する絶縁ゲートバイポーラトランジスタ回路を用
いて第1電位のリード線と第2電位のリード線との間に
於ける電流の伝導を制御する方法であつて、 前記アノードリード線と前記カソードリード線とをそれ
ぞれ電流リード線に接続する過程と、或る時点にあつて
、前記第1電位と前記第2電位との間の電位を前記ゲー
トリード線に印加して当該回路によって前記アノードリ
ード線から前記カソードリード線に電流を伝導する過程
と、別の時点にあって、前記アノードリード線の電位と
等しい電位を前記ベースリード線に印加して前記回路に
よって前記カソードリード線からの電流の伝導を停止さ
せる過程とからなることを特徴とする絶縁ゲートバイポ
ーラトランジスタ装置の使用方法。 - (8)半導体ウェハ上に支持されるエピタキシャル層に
よって形成されるバイポーラベース領域により絶縁ゲー
トバイポーラトランジスタ装置を形成する方法であって
、 前記ベース領域が形成された前記エピタキシャル層の部
分の表面に導電リード接点を形成する過程を有すること
を特徴とする絶縁ゲートバイポーラトランジスタ装置の
製造方法。 - (9)前記接点の前記表面より下方の前記エピタキシャ
ル層の導電性を増大させる過程を含むことを特徴とする
特許請求の範囲第8項に記載の絶縁ゲートバイポーラト
ランジスタ装置の製造方法。 - (10)第1の導電形式を有し、第2の導電形式を有す
るエピタキシャル層を支持するウェハからなる半導体基
板から絶縁ゲートバイポーラトランジスタ装置を形成す
る方法であって、 その下方に前記ウェハに至るまで連続的に第2の導電形
式である前記エピタキシャル層が存在するようなエピタ
キシャル層接触領域によって分離される一対の障壁層を
形成する過程と、前記障壁層間の前記接点領域内に位置
する前記エピタキシャル層表面に導電性リード材料を被
着することによりベース接点を形成する過程とを有する
ことを特徴とする絶縁ゲートバイポーラトランジスタ装
置の製造方法。 - (11)前記導電性リード材料が耐火性金属からなるこ
とを特徴とする特許請求の範囲第10項に記載の絶縁ゲ
ートバイポーラトランジスタ装置の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US893118 | 1978-04-04 | ||
US89311886A | 1986-08-01 | 1986-08-01 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6373563A true JPS6373563A (ja) | 1988-04-04 |
Family
ID=25401063
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17578387A Pending JPS6373563A (ja) | 1986-08-01 | 1987-07-14 | 絶縁ゲ−トバイポ−ラトランジスタ装置、その使用方法及び製造方法 |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0255782A3 (ja) |
JP (1) | JPS6373563A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB9009328D0 (en) * | 1990-04-26 | 1990-06-20 | Lucas Ind Plc | Semiconductor device |
DE10147307A1 (de) * | 2001-09-26 | 2003-04-24 | Infineon Technologies Ag | IGBT mit integriertem Freilaufelement |
DE102004033476A1 (de) * | 2004-07-10 | 2006-02-23 | Nanogate Coating Systems Gmbh | Metallisches Ventil |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0273030A3 (en) * | 1982-12-13 | 1988-09-21 | General Electric Company | Lateral insulated-gate rectifier structures |
CA1200322A (en) * | 1982-12-13 | 1986-02-04 | General Electric Company | Bidirectional insulated-gate rectifier structures and method of operation |
-
1987
- 1987-07-14 JP JP17578387A patent/JPS6373563A/ja active Pending
- 1987-07-30 EP EP87306786A patent/EP0255782A3/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
EP0255782A3 (en) | 1988-07-13 |
EP0255782A2 (en) | 1988-02-10 |
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