JPS635390A - Driving of dot matrix type liquid crystal display element - Google Patents
Driving of dot matrix type liquid crystal display elementInfo
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- JPS635390A JPS635390A JP14721786A JP14721786A JPS635390A JP S635390 A JPS635390 A JP S635390A JP 14721786 A JP14721786 A JP 14721786A JP 14721786 A JP14721786 A JP 14721786A JP S635390 A JPS635390 A JP S635390A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
3、!IIの詳細な説11
[発明の技術分野]
この発IIはドツトマトリックス型液晶表示素子−の駆
動方法に関する。[Detailed description of the invention] 3.! Detailed Description of Part II 11 [Technical Field of the Invention] This Part II relates to a method for driving a dot matrix type liquid crystal display element.
[従来技術]
近年、この種の液晶表示素fは、電f腕時シ[、小型テ
レビジョン受像機等に広く採用されており、次の如く構
成されている。すなわち、複数の11″を状電極、換ご
すれば、走査電極と信号電極とが!Lいに直交するよう
に対向配設され、それらの間に液晶物質が挟まれ、そし
て、複数の走査゛電極と複数の信号電極とがそれぞれ交
差する複数のドツトを表示すべき表示パターンに応じて
選択的に点灯させることにより点灯ドツトの組合せで文
字。[Prior Art] In recent years, this type of liquid crystal display element f has been widely employed in electric cameras, small television receivers, etc., and is constructed as follows. That is, if a plurality of 11"-shaped electrodes are replaced, a scanning electrode and a signal electrode are arranged facing each other so as to be orthogonal to each other, and a liquid crystal material is sandwiched between them. ``Characters are created by a combination of lit dots by selectively lighting up a plurality of dots that intersect with each other depending on the display pattern to be displayed.
数字、記号゛9を表示するようになっている。The number and symbol ``9'' are displayed.
ここで、第14図〜第17図を参照して従来のドツトマ
トリックス型液晶表示末子およびその駆〃J方法を囲体
的に説明する。第14図はこの種の液晶表示素T−を゛
Iヒf腕時計に適用した例を示している。この電子腕時
計は本来の時計機1駈の他、予め電話番号やスケジュー
ルを記憶させておき、任意にこれを読み出して表示する
ことができる所謂データパンクと呼、ばれるn jll
l:が備えられた多機IL時計である。そして、この電
子腕時計にはその前面に液晶表示部1およびキーボード
2が設けられ、またそのトq側に押ボタン式のモードシ
フ換キーMS、設定キーPS、書込みキーWTが設けら
れている。なお、キーボード2はアルファベットキー、
テンキー、スクロールキー(表示ページ変更キー)等を
有する構成となっている。Here, a conventional dot matrix type liquid crystal display device and its driving method will be comprehensively explained with reference to FIGS. 14 to 17. FIG. 14 shows an example in which this type of liquid crystal display element T- is applied to a wristwatch. In addition to the original clock, this electronic wristwatch is known as a so-called datapunk watch that stores phone numbers and schedules in advance, and can read and display them at will.
This is a multifunction IL watch equipped with: This electronic wristwatch is provided with a liquid crystal display section 1 and a keyboard 2 on its front side, and is also provided with a push-button mode shift key MS, a setting key PS, and a write key WT on its front side. In addition, keyboard 2 has alphabet keys,
It has a numeric keypad, scroll key (display page change key), etc.
しかして、モードFjJ換キーMSを操作すると。However, when the mode FjJ conversion key MS is operated.
通常時刻表示モード(時計モード)、電話番可表示モー
ト(データバンクモード)、スケジュールデータ表示モ
ード(スケジューラモード)に切換えられる。第15図
(A)、(B)、(C)は各表示モードに応じて液晶表
示部lに表示される表示内容を示し、第15図(A)は
時計モード、第15図(B)はデータバンクモード、第
15図(C)はスケジューラモードに対応している。こ
こで、液晶表示部lはマトリックス表示方式にしたがっ
て文字、数字、記号等を表示するもので。It can be switched to normal time display mode (clock mode), telephone number display mode (data bank mode), and schedule data display mode (scheduler mode). 15(A), 15(B), and 15(C) show the display contents displayed on the liquid crystal display section l according to each display mode, FIG. 15(A) is the clock mode, FIG. 15(B) corresponds to the data bank mode, and FIG. 15(C) corresponds to the scheduler mode. Here, the liquid crystal display section 1 displays letters, numbers, symbols, etc. according to a matrix display method.
そのドツト規模は16(行)X48 (列)=768ド
ツト構成となっている。しかして1時計モードでは例え
ば第15図(A)に示す如く、上段表示領域に1文字5
X5ドツトサイズで曜日rsUs(rl曜11)J、月
11r12−26(12J126tl)Jが表示され、
また下段表示領域に1文字8×6ドツトサイズで時分(
12時43分)、1文字5×6ドツトサイズで秒(58
秒)が表示される。また、データバンクモードでは例え
ば第15図(B)に示す如く、上段表示領域の左側に名
前「スズキ」、中段表示領域に市外局番r0425J
、下段表示領域に局番「55」と番号r7211」が表
示される。更にスケジューラ。The dot size is 16 (rows) x 48 (columns) = 768 dots. However, in the 1-clock mode, for example, as shown in FIG.
The day of the week rsUs (rl day 11) J and the month 11r12-26 (12J126tl) J are displayed in X5 dot size.
In addition, the hours and minutes (
12:43), seconds (58
seconds) is displayed. In the data bank mode, for example, as shown in Figure 15 (B), the name "Suzuki" is displayed on the left side of the upper display area, and the area code r0425J is displayed on the middle display area.
, the station number "55" and the number "r7211" are displayed in the lower display area. Also a scheduler.
モードではfJS15図(C)に示す如く、液晶表示部
lの縦(行)方向を今週の11曜[Iから来週の[1曜
[1までの曜日軸、また横(列)方向を午前8時〜午後
7時までの時間軸どし、予め設定されているスケジュー
ル時刻に応じて対応ドツトを点灯させることにより8[
1分のスケジュールデータが同時に表示される。In fJS15 mode, as shown in Figure (C), the vertical (row) direction of the liquid crystal display l is the day axis from this week's 11th day [I to next week's [1st day [1], and the horizontal (column) direction is 8 am By lighting up the corresponding dots according to the preset schedule time on the time axis from 7:00 p.m. to 7:00 p.m.
One minute of schedule data is displayed at the same time.
しかして、このように構成された液晶表示部1を駆動す
る場合の駆動波形を:fS16図、第17図を参照して
説IJ1する。第16図は液晶表示部1を構成する複数
の走査電極(行電極)に印加される走査信号の波形例を
示し、1−16行[1の走査電極には第16図に示すよ
うな走査信号01〜C16が順次印加される。なお、各
走査信号(コモン信号)CI−C16は第16図に示す
如く、萌半の繕フレームFfu+ の間にパルス波形の
電圧が1〜16行11の走査電極に順次印加され、そし
て、後半の局フレームF f (2)の間には、y2フ
レームF’f(+)のパルス波形に対して極性を逆にし
たパルス波形が1−16行11の走査電極にj順次印加
される。このような交流電圧波形のコモン信号が走査電
極に順次印加されている状態において。The driving waveform for driving the liquid crystal display section 1 configured as described above will be explained below with reference to FIG. fS16 and FIG. 17. FIG. 16 shows an example of the waveform of a scanning signal applied to a plurality of scanning electrodes (row electrodes) constituting the liquid crystal display section 1. Signals 01 to C16 are applied sequentially. As shown in FIG. 16, for each scanning signal (common signal) CI-C16, a pulse waveform voltage is sequentially applied to the scanning electrodes in rows 1 to 16 and 11 during the first half of the repair frame Ffu+. During the station frame F f (2), a pulse waveform with the polarity reversed with respect to the pulse waveform of the y2 frame F'f (+) is sequentially applied to the scan electrodes in the 11th rows 1-16. In a state where common signals having such an AC voltage waveform are sequentially applied to the scanning electrodes.
例えばスケジューラモードで1列[1の信号電極に第1
7図(a)に示すようなセグメント信号S1が印加され
たものとする。この場合、スケジューラモードでは第1
5図(C)に示す如く、各+1i11 [+が11数行
[1に夫々対応付けられているので、セグメント信号S
lはスケジュール時刻に応じて奇数行[1毎に点灯、偶
数行[1毎に消灯 I!lIち、交互に点灯、消灯とな
る2イめレベルの電圧波形となる。For example, in scheduler mode, one column [1 signal electrode
Assume that a segment signal S1 as shown in FIG. 7(a) is applied. In this case, in scheduler mode, the first
As shown in Figure 5 (C), each +1i11 [+ is associated with 11 several rows [1], so the segment signal S
l turns on odd numbered lines [lit every 1] and turns off every even numbered lines [lit every 1] depending on the schedule time I! 1I, the voltage waveform becomes a second level in which the light turns on and off alternately.
しかして、奇数行+1の走査電極、例えば1行目の走査
電極にコモン信号のパルス波形が印加されているタイミ
ングでセグメント信号Slが低レベルであるので、1行
1列[IのドツトD、(1,1)には第17図(b)に
示すような電圧波形が印加され、これによっでドア)D
(1,1)は点灯するようになる。また偶数行[1の
走査電極、VAえば2行目」の走査電極にコモン信号の
パルス波形が印加されているタイミングでセグメント信
号31が中間のレベルにあるので2行1列[1のドツト
D(2,1)には第17図(d)に示すような電圧波形
が印加され、これによってドラ)DC2゜1)は消灯と
なる。Therefore, since the segment signal Sl is at a low level at the timing when the pulse waveform of the common signal is being applied to the scan electrodes in odd rows +1, for example, the scan electrodes in the first row, the dots D in the first row and the first column [I, A voltage waveform as shown in FIG. 17(b) is applied to (1, 1), which causes the door)D
(1,1) comes to light up. Also, since the segment signal 31 is at an intermediate level at the timing when the pulse waveform of the common signal is applied to the scanning electrode of the even numbered row [scanning electrode 1, VA is the second row], the segment signal 31 is at an intermediate level. A voltage waveform as shown in FIG. 17(d) is applied to (2,1), and as a result, the driver) DC2°1) is turned off.
一方1時計モードでは例えば第15図(A)1こ示す表
示状態において、40列11に着[1すると。On the other hand, in the 1-clock mode, for example, in the display state shown in FIG.
この場合のセグメント信号S40は第17図(d)に示
す如くとなる。この結果、1行目、2行[1,3行[I
の走査電極にコモン信号のパルス波形が順次印加される
と、各ドツトD(l、40)、D (2,40)、D
(3,40)は第17図(e)、(f)、(g)に示す
如くとなり、ドツトD (1,40)、D (3,40
)は点灯、ドツトD(2,40)は消灯となる。The segment signal S40 in this case becomes as shown in FIG. 17(d). As a result, the 1st line, 2nd line [1, 3rd line [I
When the pulse waveform of the common signal is sequentially applied to the scanning electrodes of
(3,40) becomes as shown in FIG. 17(e), (f), and (g), and dots D (1,40), D
) is lit, and dot D (2, 40) is off.
[従来技術の問題点〕
このように従来の液晶表示部lにおいて、各走査電極に
は第16図に示すようにその1行口、2行口・・・・・
・の順序でコモン信号のパルス波形が順次印加される。[Problems with the prior art] As described above, in the conventional liquid crystal display unit l, each scanning electrode has its 1st row opening, 2nd row opening, etc. as shown in FIG.
The pulse waveform of the common signal is applied sequentially in the order of .
即ち、時計モード、データIくンクモード、スケジュー
ラモードに拘らず、各走査電極の走査順序は一儀的に決
められている。この結果、第17図(a)、(b)、(
c)に示す如く、例えばスケジューラモードにおいてセ
グメント信号の電圧波形及びドラ)D (1,1)、(
2,1)への印加電圧波形は、点灯、消灯のりJ検数が
極めて多くなり、駆動周波数の高い波形となる。同様に
1時計モードにおいてもセグメント信号の電圧波形及び
ドラ)D (1,40)、D(2,40)、D (3,
40)への印加電圧波形は第17図(d)、(e)、(
f)、(g)に示す如く、駆動周波数の高い波形となる
。このため、消費電流が増大し、駆動電力が全体的に多
く必要となり、電池寿命を短めるという欠点があった。That is, regardless of the clock mode, data I-kunk mode, or scheduler mode, the scanning order of each scanning electrode is fixed. As a result, Fig. 17 (a), (b), (
As shown in c), for example, in the scheduler mode, the voltage waveform of the segment signal and
The voltage waveform applied to 2, 1) has an extremely large number of turning on and off times, resulting in a waveform with a high driving frequency. Similarly, in the 1-clock mode, the voltage waveform of the segment signal and
40) are shown in Figure 17 (d), (e), (
As shown in f) and (g), the waveform has a high driving frequency. Therefore, the current consumption increases, and a large amount of driving power is required overall, resulting in a shortened battery life.
[発明の目的]
この発明は上述した!1(情に鑑みてなされたもので、
その[1的とするところは、簡単な構成で消費電力を少
なくすることができるドツトマトリックス型液晶表示素
子の駆動方法を提供しようとするものである。[Object of the invention] This invention has been described above! 1 (This was done out of compassion,
The first object of the present invention is to provide a method for driving a dot matrix type liquid crystal display element that has a simple configuration and can reduce power consumption.
[発明の要点1
この発明は上述した目的を達成するために、ビー2トマ
トリツクス型液晶表示素子に表示されるべきデータの表
示パターンに応じて複数の走査電極の走査順序を可変す
るようにしたことを要旨とするもめである。[Summary of the Invention 1] In order to achieve the above-mentioned object, the present invention is configured to vary the scanning order of a plurality of scanning electrodes according to the display pattern of data to be displayed on a B2 matrix type liquid crystal display element. The gist of the dispute is
[実施例]
以下、この発明の一実施例を第1図〜第13図を参照し
て具体的に説明する。なお1本実施例はデータパンク機
能甘さ電子腕時計に適用したもので、その外観および表
示状j島等は第14図、第15図と同様である。また、
この実施例で使用する液晶表示素子も16X48ドツト
構成となっている。したがって、本実施例を説明するに
当たり、必要に応じて第13図〜第17図を参照するも
のとする。[Example] Hereinafter, an example of the present invention will be specifically described with reference to FIGS. 1 to 13. Note that this embodiment is applied to an electronic wristwatch with a data puncture function, and its appearance, display form, etc. are the same as those shown in FIGS. 14 and 15. Also,
The liquid crystal display element used in this embodiment also has a 16×48 dot configuration. Therefore, in explaining this embodiment, reference will be made to FIGS. 13 to 17 as necessary.
欣−濾
第1図はこの電子腕時計全体のブロック回路図である0
発振回路11から常時出力される基準クロック信号はタ
イミング信号発生回路12に送られて分周される。タイ
ミング信1)発生回路12は液晶駆動用の各種のタイミ
ング信号、即ち。Figure 1 is a block circuit diagram of this electronic wristwatch.
A reference clock signal constantly output from the oscillation circuit 11 is sent to the timing signal generation circuit 12 and frequency-divided. Timing signal 1) The generation circuit 12 generates various timing signals for driving the liquid crystal.
4096H/ 、204811z 、1024117.
512Hzの信号あるいは計時用り[ツタ信()等を発
生出力する。ここで、上記計時用クロック信号は計時計
数回路13に送られて計数され、計時計数回路13はこ
れによって時A1. l:I付の計時情報を得、CP
U(中央演算処理回路)14に取り込まれる。また、タ
イミング信号発生回路12から出力される4096H/
、2048H1,1024H1,512H7の信号は
夫々コモン走査制御回路15に供給され、また512H
lの信号はセグメント制御回路16に供給される。4096H/, 204811z, 1024117.
Generates and outputs a 512Hz signal or a timekeeping signal (such as a vine signal). Here, the timekeeping clock signal is sent to the counting circuit 13 and counted, and the counting circuit 13 uses this to clock A1. l: Obtain timing information with I, CP
It is taken into U (central processing circuit) 14. In addition, the 4096H/
, 2048H1, 1024H1, and 512H7 are respectively supplied to the common scan control circuit 15, and the signals of 512H
The l signal is supplied to the segment control circuit 16.
CPU14はタイミング信号発生回路12から出力され
る所定周波数の信号にしたがって計時計数回路13の内
容を取り込み、また予め記憶されているマイクロプログ
ラムにしたがってキー人力処理1衷示処理等を実行する
。しかして、CPU14はキー人力F1124からキー
人力湿1傳部25を介して入力される操作キーに対応す
るキーコードデータを取り込み、それに応じた処理プロ
グラムを実行する。また、CPU14にはデータメモリ
17、キャラクタジェネレータ18が接続されている。The CPU 14 takes in the contents of the counting circuit 13 in accordance with a signal of a predetermined frequency output from the timing signal generating circuit 12, and executes key manual processing 1 indication processing and the like in accordance with a pre-stored microprogram. The CPU 14 then takes in the key code data corresponding to the operation key input from the key human power F1124 via the key human power controller 25, and executes a processing program corresponding to the key code data. Further, a data memory 17 and a character generator 18 are connected to the CPU 14.
データメモリ17はRAM (ランダムアクセスメモリ
)によって構成され、CPU14の制御下でデータの書
き込み、読み出しが制御されるもので、使用者が任意に
書y込んだ電話番号、スケジュール情報等を記憶する。The data memory 17 is constituted by a RAM (random access memory), data writing and reading are controlled under the control of the CPU 14, and stores telephone numbers, schedule information, etc. arbitrarily written by the user.
また、キャラクタジェネレータ18は文字、数字等のド
ツトパターンデータを記憶するもので、表示すイズに応
じて各種のドツトパターンが格納されている。しかして
、キャラクタジェネレータ18から読み出されたドツト
パターンデータは、CPU14の制御下でセグメント制
御回路16に送られる。−方、CPU14はコモン走査
XtJ制御回路15のモードジノ換キーMSが操作され
る毎に°モード選択回路19に対してモード指定信号を
出力する。モード選択回路19は時計モード指定値りT
1.データバンクモード指定信号T2、スケジューラモ
ード指定信号T3を択一的に出力するもので、コモン走
査制御回路15.セグメント制御回路16に夫々与える
。The character generator 18 stores dot pattern data such as letters and numbers, and stores various dot patterns depending on the display size. The dot pattern data read from the character generator 18 is then sent to the segment control circuit 16 under the control of the CPU 14. On the other hand, the CPU 14 outputs a mode designation signal to the mode selection circuit 19 every time the mode switch key MS of the common scan XtJ control circuit 15 is operated. The mode selection circuit 19 selects the watch mode specified value T.
1. It selectively outputs the data bank mode designation signal T2 and the scheduler mode designation signal T3, and the common scan control circuit 15. and the segment control circuit 16 respectively.
コモン走査制御回路15はモード選択回路19の出力T
l−T3に応じて指定されたモードに夫々対応して−1
め決められた順序で、コモン信号を選択的に発生させる
為のコモン選択信号YCI〜YC16を出力するもので
ある。しかして、コモン走査制御回路15から出力され
たコモン選択上りYCI−YCI6はコモン駆動回路2
0に供給される。コモン駆動回路20は電圧発生回路2
1から発生される4 (ifレベルの電圧(Vo 、V
+ 。The common scan control circuit 15 uses the output T of the mode selection circuit 19.
-1 corresponding to the specified mode according to l-T3, respectively.
Common selection signals YCI to YC16 for selectively generating common signals are output in a predetermined order. Therefore, the common selection upstream YCI-YCI6 outputted from the common scanning control circuit 15 is transmitted to the common drive circuit 2.
0. The common drive circuit 20 is the voltage generation circuit 2
4 (if level voltage (Vo, V
+.
V2 、 V:l )に基づいて上記コモン選択信号Y
CI〜YC16の指定順序でコモン信号Ct〜C16を
発生出力し、マトリックス型液晶表示素子22を構成す
る走査電極Yl−YlGに印加する。V2, V:l) based on the common selection signal Y
Common signals Ct to C16 are generated and outputted in the specified order of CI to YC16, and applied to scanning electrodes Yl to YlG forming the matrix type liquid crystal display element 22.
またセグメント制御回路16はCPU14からの表示デ
ータに応じたセグメント信号を、モード選択回路19の
指定モードに応じた出力順序で発生させる為のセグメン
ト選択信号XSI〜xS48を出力するものである。し
かして、セグメント;し制御回路16から出力されたセ
グメント選択信号X5l−XS48はセグメント駆動回
路23に供給される。セグメント駆動回路23は電圧発
生回路21から発生ごれる4値レベルの電圧に基づいて
」−記セグメント選択信号XSI〜X34Bの指定順序
でセグメント信→5l−348を発生出力し、マトリッ
クス型液晶表示素子22を構成する信号電極X1−X4
8に印加する。Further, the segment control circuit 16 outputs segment selection signals XSI to xS48 for generating segment signals corresponding to display data from the CPU 14 in an output order according to the designated mode of the mode selection circuit 19. Thus, the segment selection signals X5l-XS48 output from the segment control circuit 16 are supplied to the segment drive circuit 23. The segment drive circuit 23 generates and outputs segment signals →5l-348 in the specified order of segment selection signals Signal electrodes X1-X4 constituting 22
8.
次に、第2図〜第4図を参照してコモン走査制御回路1
5.セグメント制す1回路16の構成を更に詳述する。Next, referring to FIGS. 2 to 4, the common scan control circuit 1
5. The configuration of one circuit 16 controlling the segments will be described in further detail.
第2図はコモン走査制御回路15の構成を示し、第3図
、第4図はセグメン);IJIftg1回路16の構成
を示している。FIG. 2 shows the configuration of the common scan control circuit 15, and FIGS. 3 and 4 show the configuration of the IJIftg1 circuit 16.
先ず、コモン走査ル制御回路15はm2図に示すように
、ナンドゲ−1・機能を有するデコーダ部15−1と、
ゲート部15−2とを有する構成となっている。デコー
ダ部15−1には4096H/ 、2048H/ 、l
024H1,512H7の信号が直接あるいはインバ
ータIa−Idを介して人力され、そしてデコーダ部1
5−1のデコード出力(16ビ71・)に対応する出力
ラインMl−116は夫々3本のラインに分岐され、ゲ
ート部15−2の対応するゲート文IG1.文IG2、
交IG3・・・・・・又1BG1. 交16G2゜交
16G3に接続されている。なお、デコーダ部15−1
は16ビツトのデコード出力を順次シリアルに出力する
構成となっている。ゲート部15−2は上述の如く、デ
コーダ部15−1の出力ラインl;JK9たり3個のゲ
ートを有する構成で、ライン交1−[16に対応して設
けられた1、%11のゲート丈IGI−λ16G1はデ
ータパンクモード指定信号2、また2番[1のゲー)u
lG2〜u l 6G2はスケジューラモード指定信号
T3゜3番[1のゲート交IG3〜M 16G3は時計
モード指定信号Tlが夫々ゲート制御信号として入力さ
れ、対応するモード指定信号がハイレベル(l′”)の
ときに夫々開成されるようになっている。モしてゲー1
− fi l 5−2は各ゲートの出力側の結線状態(
ワイヤードオワ−)の組み合せでコモン選択信号YCI
NYC16を指定モードに応じて次の腹1序にしたがっ
て選択的に出力するようになっ−Cいる。First, the common scan control circuit 15 includes a decoder section 15-1 having a NAND game 1 function, as shown in Fig. m2.
The structure includes a gate section 15-2. The decoder section 15-1 has 4096H/, 2048H/, l
The signals of 024H1 and 512H7 are input directly or via inverters Ia-Id, and then the decoder section 1
The output line Ml-116 corresponding to the decoded output (16 bits 71. Bun IG2,
Interchange IG3...also 1BG1. Connected to AC 16G2° and AC 16G3. Note that the decoder section 15-1
is configured to sequentially output 16-bit decoded outputs serially. As described above, the gate section 15-2 has a configuration including three gates such as the output line 1 of the decoder section 15-1; The length IGI-λ16G1 is the data puncture mode designation signal 2, and the second [1 game] u
lG2 to u l 6G2 is the scheduler mode designation signal T3゜ No. 3 [1 gate intersection IG3 to M 16G3 is input with the clock mode designation signal Tl as a gate control signal, and the corresponding mode designation signal is at high level (l''' ).
- fi 5-2 is the connection state of the output side of each gate (
Common selection signal YCI in combination with
NYC16 is selectively output according to the specified mode in the order of the next number.
く時計モードでのコモン選択信号YCI−YCI6の出
力順1r−〉
YC5→YC1−→YC3→YC4→YC2→YC14
→YC7→YCIO→YC9→yc11→YC12→Y
Cl3→YC8→YC6→YCl3→YC16
即ち1時計モードでの表示状態は第15図(A)に示し
たように、曜■をアルファベット3文字、月1!、時分
秒を数字で決った配列に従って順次表示するため、その
表示内容が変わったとしても各行ごとのドツトの点灯又
は消灯する状態が互いに一致する頻度には一定の規則性
がある。即ち、本出願人は1年間を通じて時計モードで
の点灯及び消灯状態が一致する頻度が高い各行ごとのド
ツトの組合わせをドツトを測定した。この結果各走査電
極へコモン信号を印加すべき最適順序は、上述の順序が
最も適していることを知見した。即ち1点灯及び消灯状
I胆が一致する頻度の高い行のドツトに対応する走査電
極をなるべく連続して走査することにより消費電力の低
減化を図ることができるのである。Output order of common selection signals YCI-YCI6 in clock mode 1r-> YC5 → YC1- → YC3 → YC4 → YC2 → YC14
→YC7→YCIO→YC9→yc11→YC12→Y
Cl3→YC8→YC6→YCl3→YC16 In other words, the display state in the 1-clock mode is as shown in FIG. , hours, minutes, and seconds are displayed sequentially according to a numerical arrangement, so even if the displayed contents change, there is a certain regularity in the frequency at which the lighting or extinguishing states of the dots in each row match each other. That is, the applicant measured the combinations of dots for each row in which the on and off states in the watch mode frequently coincided over the course of one year. As a result, it was found that the optimum order in which the common signals should be applied to each scanning electrode is the above-mentioned order. In other words, power consumption can be reduced by scanning the scanning electrodes corresponding to the dots in the rows in which the 1-on and OFF-states frequently coincide with each other as continuously as possible.
くスケジューラモードでのコモン選択信号YCI〜YC
16の出力順序〉
YCI−YC3→YC5→YC7→YC9→YC1l→
YCl3→YCl3→YC2→YC4→YC6→YC8
→YCIO+YC12→YC14→YC16
即ち、スケジューラモードでの表示状態は第15図(C
)に示したように、奇数行のドツトを点灯させる表示パ
ターンである。したがって、奇数行の走査電極を連続し
て走査した方が消費電力の低減化を図る為に有利である
から、スケジューラモードでは上述の走査順序が最適な
ものとなる。Common selection signals YCI to YC in scheduler mode
16 output order> YCI-YC3→YC5→YC7→YC9→YC1l→
YCl3 → YCl3 → YC2 → YC4 → YC6 → YC8
→YCIO+YC12→YC14→YC16 In other words, the display state in scheduler mode is shown in Figure 15 (C
), this is a display pattern in which dots in odd-numbered rows are lit. Therefore, it is more advantageous to continuously scan the scan electrodes in the odd rows in order to reduce power consumption, so the above-described scan order is optimal in the scheduler mode.
くデータバンクモードでのコモン選択信号YC1〜YC
IGの出力順序〉
YCI +YC2→YC3→YC4→YC5・・・・・
・C16
即ち、このデータバンクモードでは第15図(13)に
示すように表示すべきデータによってその表示パターン
は種々変化する為、ドツトの点灯頻度には時計モードの
ように明確な規則性は存在しない、したがって、このよ
うなデータバンクモードにおいては通常の走た順序にし
たがうものとした。Common selection signals YC1 to YC in data bank mode
IG output order> YCI +YC2→YC3→YC4→YC5...
・C16 In other words, in this data bank mode, the display pattern changes variously depending on the data to be displayed as shown in Figure 15 (13), so there is no clear regularity in the lighting frequency of the dots like in the clock mode. Therefore, in such a data bank mode, the normal running order is followed.
次に、セグメント制御回路1Gは第3図、第4図に示す
如く構成されている。セグメン) ;IJI M1回路
16は第3図に示すように、16X48のドツトパター
ンデータがセットされる48個の16ビツトレジスタR
1−R4Bを有し、各レジスタR1−R48はシリアル
に人力される対応する列の16ビツトのデータD1〜D
48を読み込み。Next, the segment control circuit 1G is constructed as shown in FIGS. 3 and 4. As shown in FIG.
1-R4B, and each register R1-R48 stores the 16-bit data D1-D of the corresponding column input serially.
Load 48.
16ビツトパラレルデータに変換出力する。そして、各
レジスタR1−■4Bから夫々出力される16ビツトの
パラレル信りは夫々ゲートGを介して対応するオアゲー
トOGl〜0G48に入力される。また、モード指定信
号T1.T2、T3および512Hlの信t)はセグメ
ント出ノ月■序指定回路16−1に入力される。セグメ
ント出力順序指定回路16−1はモード指定信号T1.
T2、T3に応じてタイミング信号ti、tz・・・・
・・t16を所定の順序で出力する。ここで、タイミン
グ信V;tlは各レジスタR1〜R48の1ビツト■の
信すに対応するゲートGに、またタイミング信号t2は
各レジスタR1−R48の2ビツト目の信号に対応する
ゲートGに夫々ゲート制御信号として印加される。以下
、タイミング信号t3〜t16も同様に各レジスタR1
〜R48の3〜16ビフ) [+の信号に対応するゲー
トGに夫々ゲート制御信号として印加される。しかして
、オアゲー)OGI〜0G48の出力信りは、セグメン
ト選択信号X5I−XS4Bとして送出される。Convert and output to 16-bit parallel data. The 16-bit parallel signals outputted from each register R1-4B are inputted via gates G to corresponding OR gates OG1-0G48, respectively. Furthermore, the mode designation signal T1. The signals T2, T3, and 512Hl are input to the segment month/month order designation circuit 16-1. Segment output order designation circuit 16-1 receives mode designation signal T1.
Timing signals ti, tz... according to T2, T3
...Output t16 in a predetermined order. Here, the timing signal V; tl is sent to the gate G corresponding to the 1st bit signal of each register R1 to R48, and the timing signal t2 is sent to the gate G corresponding to the signal of the 2nd bit of each register R1 to R48. Each is applied as a gate control signal. Below, the timing signals t3 to t16 are also applied to each register R1.
~ R48 3-16 Biff) [Applied as a gate control signal to the gate G corresponding to the + signal, respectively. Therefore, the output signals of OGI to 0G48 are sent out as segment selection signals X5I to XS4B.
セグメント出力)ぽ1序指定回路16−1は第4図に示
すように構成されている。セグメント出力+111序指
定回路16−1は16ビツトのリングカウンタ16−L
Aを備え、このリングカウンタ16−IAには5121
17 の信号が人力されている。そして、この512H
/ の信号に応じてリングカウンタ16−LAから出力
される各ピッI・信号はゲ−)116−Inに入力され
る。なお、このゲート部1G−IBは第2図で示したコ
モン走査制御回路15のゲート部15−2と同様に構成
されているのでその説明は省略する。Segment output) The first order designation circuit 16-1 is constructed as shown in FIG. The segment output +111 order designation circuit 16-1 is a 16-bit ring counter 16-L.
A, and this ring counter 16-IA has 5121
17 signals are manually operated. And this 512H
Each pin I signal output from the ring counter 16-LA in response to the signal 116-In is input to the gate 116-In. Note that this gate section 1G-IB has the same structure as the gate section 15-2 of the common scan control circuit 15 shown in FIG. 2, so a description thereof will be omitted.
しかして、ゲートfi16−1nからはセグメント選択
信号X5I−XS48が各モードに応じて所定の順序で
出力される。Thus, segment selection signals X5I-XS48 are output from gates fi16-1n in a predetermined order according to each mode.
肱−首
く全体動作第5図〜第9図〉
先ず、この電子腕時計の全体動作を第5図〜第9図に示
すフローチャートを参照して説明する。Overall operation of elbow-to-neck movements FIGS. 5 to 9> First, the overall operation of this electronic wristwatch will be explained with reference to the flowcharts shown in FIGS. 5 to 9.
第5図に示すジェネラルフローにおいて、ステップSl
では時計モードにセ−/ )される、そして。In the general flow shown in FIG.
Then it will be set to watch mode.
モード切換キーMSの操作41無が調べられ、モードジ
ノ換キーMSが操作されなければ時計モードのままとな
る。いま1時計モードにおいてモートリ1換キーMSが
操作されると、データバンクモードにνHeえられる(
ステップS3)、そして、このデータバンクモードにお
いてモードジノ換キーMSが操作されなければこのデー
タバンクモードがそのまま保持される。しかして、デー
タバンクモードでモートリ1換キーMSが操作されたこ
とがステップS4で検出されると、スケジューラモード
にν」換えられる(ステップS5)、そして、次にモー
ド切換キーMSが操作されるまでこのデータバンクモー
ドのままとなり、そしてモード切換キーMSの操作がス
テップS6で検出されると、ステップ51に戻り、時計
モードに復帰する。したがってモード切換キーMSが操
作される毎に時計モード、データバンクモード、スケジ
ューラモードの順に各モードがサイクリックに!uJ換
えられる。It is checked whether the mode switching key MS is operated 41, and if the mode switching key MS is not operated, the watch mode remains. If the motor control key MS is operated in the watch mode, νHe is changed to the data bank mode (
In step S3), if the mode change key MS is not operated in this data bank mode, this data bank mode is maintained as it is. When it is detected in step S4 that the motor control switch key MS has been operated in the data bank mode, the mode is switched to scheduler mode (step S5), and then the mode switch key MS is operated. The data bank mode remains until then, and when the operation of the mode switching key MS is detected in step S6, the process returns to step 51 and returns to the clock mode. Therefore, every time the mode switching key MS is operated, each mode changes cyclically in the order of clock mode, data bank mode, and scheduler mode! uJ can be exchanged.
次に時計モード、データバンクモード、スケジューラモ
ードでの動作を第6図〜第9図に示すフローチャートを
参照して具体的に説明する。Next, operations in the clock mode, data bank mode, and scheduler mode will be specifically explained with reference to flowcharts shown in FIGS. 6 to 9.
第6IAは第5図で示した時計モード(ステップS2)
の具体的内容を示している。先ず、計時計数回路13の
計時データを取り込み(ステップAI)、続いて計り!
iデータの修正のために設定キーPSが操作されたかど
うかをチエツクしくステップA2)、走査されなければ
計時データをマトリックス型液晶表示素子22に表示さ
せる(ステップA4)、また、設定キーTISの操作が
検出されると、コモン走査制御回路15からの修正デー
タにノふづいて計時データを修正し、それを計時計数回
路13に転送すると共に、マトリックス型液晶表示素子
22に表示させる(ステップA3゜A4)。6IA is the clock mode shown in FIG. 5 (step S2)
It shows the specific contents. First, the time data of the counting circuit 13 is taken in (step AI), and then the time is counted!
Step A2) to check whether the setting key PS has been operated to correct the i data; if not, display the clock data on the matrix type liquid crystal display element 22 (step A4), and operate the setting key TIS. When detected, the clock data is corrected based on the correction data from the common scan control circuit 15, and is transferred to the counting circuit 13 and displayed on the matrix type liquid crystal display element 22 (step A3).゜A4).
第7図は第5図で示したデータバンクモード(ステップ
53)の具体的内容を示している。先ず、データメモリ
17のアドレスデータNに基づいてデータメモリ17を
検索し、その指定アドレス領域に記憶されている電話番
号等の置データが読み出される(ステップl1l)、こ
れによって読み出された置データは、マトリックス型液
晶表示素子22に表示される(ステップB2)、そして
、データバンクモードにおいては書き込み/読み出し午
−として機1針する設定キーPSの操作−4j%が調べ
られる(ステップB3)。FIG. 7 shows the specific contents of the data bank mode (step 53) shown in FIG. First, the data memory 17 is searched based on the address data N of the data memory 17, and location data such as a telephone number stored in the specified address area is read out (step l1l). is displayed on the matrix type liquid crystal display element 22 (step B2), and in the data bank mode, the operation -4j% of the setting key PS, which is set by one stitch, is checked as writing/reading mode (step B3).
ここで、読み出しモードにおいて設定+−psが操作さ
れると書き込みモードとなる。この書き込みモードでは
入力データをデータメモリ17のNアドレス領域に転送
し、その内容をどき科える処理(ステップB4〜B7)
が実行される。即ち、先ず、コモン走査制御回路15か
らの人力データ先読み込み、それを表示させる(ステッ
プB4、B5)、そして、書込みキーWTの操作有無を
調べ(ステップB6)、書込みキーWTが操作されるま
で上述のステップB4. B5が作り返される結果、入
力データが11次取り込まれて表示される。そして、書
込みキーWTが操作されると、それまで入力されたデー
タがデータメモリ17のNアドレス領域に転送されてそ
の内容の書き基えが行なわれる(ステップB7)、この
ような書き込みモードにおいてスクロールキー(第14
図で示したFWDキー)が操作されると(ステップB9
)、データメモリ17のアドレスNを+1するインクリ
メント処理(ステップnto)が実行されたのちステッ
プB4に戻る。したがってデータメモリ17には入力さ
れた置データを入力された順序で順次記憶させることが
できる。しかして、書き込みモードが解除されると、そ
のことがステップB8で検出され、このフローから一旦
抜けるが、次に、再びこのフローに入ると、今度は、読
み出しモードにセットされているので、ステップB3で
そのことが検出される。しかしてこの読み出しモードに
おいてスクロールキーが操作されると、データメモリ1
7のアドレスNが+1される(ステップB11.B12
)、そして、このアドレスNとデータメモリ17の最大
アドレスK(例えばr501)とが比較され、両アドレ
スの一致が検出されると、アドレスNがクリアされる(
ステップB1:3.l114)、したがってこの読み出
しモードにおいてはスクロールキーが操作される毎にデ
ータメモリ17内の置データがサイクリックに読み出さ
れて順次表示される。Here, when the setting +-ps is operated in the read mode, the write mode is entered. In this write mode, the input data is transferred to the N address area of the data memory 17, and the contents are processed (steps B4 to B7).
is executed. That is, first, manual data is pre-loaded from the common scanning control circuit 15 and displayed (steps B4 and B5), and whether or not the write key WT is operated is checked (step B6), until the write key WT is operated. Step B4 above. As a result of B5 being recreated, the input data is captured in the 11th order and displayed. When the write key WT is operated, the data input so far is transferred to the N address area of the data memory 17 and the contents are written as a basis (step B7).In such a write mode, scrolling is performed. key (14th
When the FWD key (shown in the figure) is operated (step B9
), an increment process (step nto) for incrementing the address N of the data memory 17 by 1 is executed, and then the process returns to step B4. Therefore, the input position data can be sequentially stored in the data memory 17 in the order in which they were input. When the write mode is released, this is detected in step B8 and the flow exits once, but when the flow is re-entered, the read mode is set this time, so step B8 is detected. This is detected in B3. However, when the scroll key is operated in this read mode, data memory 1
7 address N is incremented by 1 (steps B11 and B12
), and this address N is compared with the maximum address K (for example, r501) of the data memory 17, and if a match between the two addresses is detected, the address N is cleared (
Step B1:3. 1114), therefore, in this read mode, the position data in the data memory 17 is cyclically read out and sequentially displayed every time the scroll key is operated.
第8図は第5図で示したスケジューラモード(ステップ
S5)の具体的内容を示している。即ち、このスケジュ
ーラモードにおいては、データメモリ17に予め記憶さ
せた80分のスケジューラデータが読み出されてマトリ
ックス型液晶表示末子22に表示される(ステップC1
,C2)。FIG. 8 shows specific details of the scheduler mode (step S5) shown in FIG. That is, in this scheduler mode, 80 minutes of scheduler data previously stored in the data memory 17 is read out and displayed on the matrix type liquid crystal display terminal 22 (step C1).
, C2).
そして、スケジュールデータの変更のために設定キーP
Sが操作されたかを調べ(ステップC3)、操作されな
ければこのフローから抜けるが、操作された場合には、
スケジュールデータの変更処理(ステップ04〜C7)
が実行される。Then, press the setting key P to change the schedule data.
It is checked whether S has been operated (step C3), and if it has not been operated, exits from this flow, but if it has been operated,
Schedule data change processing (steps 04 to C7)
is executed.
即ち、コモン走査制御回路15からの入力データを読み
込み、それを表示させる(ステップC4、C5)、そし
て書込みキーWTが操作されるまで4二述のステップC
4、C5が繰り返されるが、書込みキーWTが操作され
ると、それまで入力されたデータをデータメモリ17に
転送し、スケジュールデータの書き替えが行なわれる(
ステップC6、C7)。That is, the input data from the common scan control circuit 15 is read and displayed (steps C4 and C5), and step C described in 42 is continued until the write key WT is operated.
4, C5 is repeated, but when the write key WT is operated, the data input so far is transferred to the data memory 17, and the schedule data is rewritten (
Steps C6, C7).
第9図は時計モード、データバンクモード、スケジュー
ルモードで実行される表示処理(例えば第6図のステ7
プA4.第7図のステップB2等、第8図のステップ0
2等)を示している。即ち、この表示処理に入ると、先
ず、ステップDIでは現在のセットモードに応じてモー
ド選択回路19の内容を書き奸える。これによってモー
ド選択回路19は時計モードでは信号T1.データバン
クモードでは信13T2、スケジューラモードでは信号
T3を出力し、コモン走査制御回路15゜セグメントW
l’f1回路16にLトえられる。そして。Figure 9 shows the display processing executed in clock mode, data bank mode, and schedule mode (for example, step 7 in Figure 6).
A4. Step B2 in Figure 7, etc., Step 0 in Figure 8
2nd class). That is, when entering this display process, first, in step DI, the contents of the mode selection circuit 19 can be written in accordance with the current set mode. As a result, the mode selection circuit 19 selects the signal T1.in the clock mode. Outputs signal 13T2 in data bank mode and outputs signal T3 in scheduler mode, and outputs signal 13T2 in data bank mode, and outputs signal T3 in scheduler mode.
L is applied to the l'f1 circuit 16. and.
CPU14は現在のモート状態に応じた表示データ、即
ち、計時データ、置T:一タ、スケジュールデータを選
択的に出力し、セグメント制御回路16にかえる。The CPU 14 selectively outputs display data corresponding to the current mote state, that is, clock data, position data, and schedule data, and sends them to the segment control circuit 16.
く表示動作第10図〜第13図ン
次に、時計モード、データバンクモード、スケジューラ
モードに応じた表示動作を第11図〜第13図を参照し
て説IIする。Display Operation FIGS. 10 to 13 Next, display operations according to the clock mode, data bank mode, and scheduler mode will be explained with reference to FIGS. 11 to 13.
先ず、時計モードでの表示動作について説明する。First, the display operation in clock mode will be explained.
この時計モードにおいては、モード選択回路19からハ
イレベルの時計モード指定信号TIが出力され、コモン
走査、tJNf1回路15に入力される。したがって、
コモン走査制御回路15において、ゲート部15−2の
各ゲートのうち、ゲート11G3〜u16G3が開成さ
れ、その龍のゲートは閉成される2、この結果、時計モ
ードでのコモン選択信号YCI−YC16は上述した所
定の順序にしたがって出力され、コモン駆動回路20に
榮えられてコモン信号Cl−C16に変換されたのちマ
トリックス型液晶表示素子22の対応する走査電極Y1
〜Y16に印加される。即ち、第10図は時計モードで
走査電極Yl−Y1Gに印加されるコモン信号C1〜0
1Gの出力波形を示し、パルス波形の電圧が走査電極に
印加される順序は図中カッコ内の数字で示されている。In this clock mode, a high-level clock mode designation signal TI is output from the mode selection circuit 19 and input to the common scan, tJNf1 circuit 15. therefore,
In the common scanning control circuit 15, among the gates of the gate section 15-2, the gates 11G3 to u16G3 are opened, and the dragon gate is closed2. As a result, the common selection signal YCI-YC16 in the clock mode is output in accordance with the above-mentioned predetermined order, and is sent to the common drive circuit 20 and converted into the common signal Cl-C16, after which it is applied to the corresponding scanning electrode Y1 of the matrix type liquid crystal display element 22.
~Y16. That is, FIG. 10 shows common signals C1 to 0 applied to scanning electrodes Yl-Y1G in clock mode.
The output waveform of 1G is shown, and the order in which voltages in the pulse waveform are applied to the scanning electrodes is indicated by numbers in parentheses in the figure.
したがって、時計モードでのコモン信号による選択順序
はC5、C1,C3、C4,C2・・・・・・C1Gと
なる。Therefore, the selection order based on the common signal in the clock mode is C5, C1, C3, C4, C2, . . ., C1G.
一方、セグメント制御回路16にはモード選択回路19
からハイレベルの時計モード指定信号T1が入力され、
またCPU14からは計時データ、即ち1月、日、曜日
の[1付データと共に時、分1秒の時刻データが入力さ
れる。したがって。On the other hand, the segment control circuit 16 includes a mode selection circuit 19.
A high-level clock mode designation signal T1 is input from
Further, the CPU 14 inputs time measurement data, that is, time data for hours, minutes, and seconds along with data for January, day, and day of the week. therefore.
セグメント制御回路16において、セグメント出力順序
指定回路16−1はゲート部16−IBの各ゲートのう
ち、ゲート見IG3〜文16G3が開成され、その他の
ゲートは閉成される。したがって1時計モードでのタイ
ミング信号kl−t16の出力順序は、上記コモン信号
C1〜C113の選択順序に対応してt5、kl、t3
、t4゜t2・・・・・・t16となる。この結果、先
ず、タイミング信号t5の出力により各レジスタR1−
n48の5ピツトロの信号がセグメント選択信号XS5
として出力され、次でタイミング信号tlに同期してセ
グメン)J択信号XSIが出力され、以下、同様にタイ
ミング信号L3.t4゜t2・・・・・・Ll13に同
期してセグメント選択信号はXS3、XS4、XS 2
−・−・−XS 1617)順序で出力される。このよ
うな順序で出力されたセグメント選択信りX5I−XS
4Bは、セグメント駆動回路23でセグメント信号31
〜34Bに変換されたのち、マトリックス型液晶表示素
子22の対応する信号電極Xl−X48に印加される。In the segment control circuit 16, the segment output order designating circuit 16-1 opens gates IG3 to 16G3 among the gates of the gate section 16-IB, and closes the other gates. Therefore, the output order of the timing signals kl-t16 in the one-clock mode is t5, kl, t3 corresponding to the selection order of the common signals C1 to C113.
, t4°t2...t16. As a result, first, each register R1-
The 5 pittro signal of n48 is the segment selection signal XS5
Next, the segment) J selection signal XSI is output in synchronization with the timing signal tl, and the timing signal L3. t4゜t2...Segment selection signals are XS3, XS4, XS2 in synchronization with Ll13
-・-・-XS 1617) Output in order. Segment selection signals X5I-XS output in this order
4B is the segment drive circuit 23 that outputs the segment signal 31.
~34B, and then applied to the corresponding signal electrodes X1-X48 of the matrix type liquid crystal display element 22.
したがって、信号電極Xl−X48に印加されるセグメ
ント信号もC5,C1、C3,C4,C2、・・・・・
・C16の順序で出力される。第11図(a)、(e)
は信号電極X40、X41に印加されるセグメント信号
340.S41の出力波形を示している。このセグメン
ト信号540.341は第15図(A)の表示パターン
を例に示したものである。このようなセグメント信号S
40,541が対応する信号電極X40.X41に印加
されると、1行40列l]、2行40列目、3行40列
11のドツトD (1,40)、D (2,40)、D
(3,40)にはそれぞれ第11図(b)、(c)、(
d)に示すような電圧波形が印加されるので、ドツトD
(1,40)、D(3,40)は点灯、ドラ)D(2,
40)は消灯する。また、1行41列f1.2行41列
1]、3行41JIUのドツトD (1,41)、D
(2,41)、D(3,41)には第11図(f)、(
g)、(b)に示すような電圧波形が印加されるので。Therefore, the segment signals applied to the signal electrodes Xl-X48 are also C5, C1, C3, C4, C2, etc.
- Output in the order of C16. Figure 11 (a), (e)
are segment signals 340 . applied to signal electrodes X40 and X41. The output waveform of S41 is shown. The segment signals 540 and 341 are shown using the display pattern of FIG. 15(A) as an example. Such a segment signal S
40,541 correspond to the signal electrodes X40. When applied to X41, the dots D (1,40), D (2,40), D
(3, 40) are shown in Fig. 11 (b), (c), (
Since the voltage waveform shown in d) is applied, the dot D
(1,40), D(3,40) lights up, dora) D(2,
40) is turned off. Also, dots D (1, 41), D
(2,41) and D(3,41) in Fig. 11(f), (
Since the voltage waveforms shown in g) and (b) are applied.
ドツトD (1,41)、D (3,41)は消灯。Dots D (1, 41) and D (3, 41) are off.
ドツトD(2,41)は点灯する。Dot D (2, 41) lights up.
このように時計モードにおいてはコモン信号c1−C1
6を点灯及び消灯状jムが互いに一致する頻度等を考慮
して予め決められた順序(C5、C1,C3・・・・・
・C1G)で出力すると共に、このj順序に同期してセ
グメント信号5l−348も出力されるので1例えばド
ラ)D (1,40)、D(2,40)、D (3,4
0)に印加される電圧波形は第11図に示す如く1点灯
、消灯のりJ検数が極めて少なくなる。即ち、第17図
で示した従来のa?計モードにおける対応ドツトに印加
される電圧波形と比較すると、本実施例での液晶印加電
圧波形はその点灯、消灯の!、II換数が検数の局以下
となる。このようなことは全てのドツトに印加される′
電圧波形についても同様で、その結果、全体的に消費電
力を大幅に減らすことができるようになる。In this way, in the clock mode, the common signal c1-C1
6 in a predetermined order (C5, C1, C3...
・C1G) is output, and segment signals 5l-348 are also output in synchronization with this j order.
As shown in FIG. 11, the voltage waveform applied to 0) has an extremely small number of times when one light is turned on and one light is turned off. That is, the conventional a? shown in FIG. When compared with the voltage waveform applied to the corresponding dot in meter mode, the voltage waveform applied to the liquid crystal in this example is the same as when it is turned on or off! , II conversion number is less than the number station. Something like this is applied to all dots'
The same goes for voltage waveforms, and as a result, overall power consumption can be significantly reduced.
次に、スケジューラモードでの表示動作について説明す
る。Next, the display operation in scheduler mode will be explained.
このスケジューラモードにおいては、モード選択回路1
9からハイレベルのスケジューラモード指定信号T3が
出力される。この結果、コモン走査制藁1回路15にお
いてゲート部15−2の各ゲートのうちゲート文IG2
〜文16G2が開成され、その他のゲートは閉成される
。このため、コモン選択信号Yc1〜YC16は北述し
た所定順序で出力されるので、コモン信号C1−C16
もそれに応じた順序で出力される。 1!IIち、第1
2図はスケジューラモードでのコモン信号Cl−C16
の出力波形を示し、その選択順序は図中カッコ内の数字
で示されている。したがって、この場合のコモン1L極
の選択順序はC1、C3、C5゜・・・・・・C15、
C2、C4、CG、・・・・・・016となる。In this scheduler mode, mode selection circuit 1
9 outputs a high-level scheduler mode designation signal T3. As a result, in the common scanning control straw 1 circuit 15, among the gates of the gate section 15-2, the gate pattern IG2 is
~ Statement 16G2 is opened, and the other gates are closed. Therefore, the common selection signals Yc1 to YC16 are output in the predetermined order mentioned above, so the common selection signals C1 to C16
are also output in the corresponding order. 1! II, 1st
Figure 2 shows the common signal Cl-C16 in scheduler mode.
The selection order is indicated by the numbers in parentheses in the figure. Therefore, the selection order of the common 1L pole in this case is C1, C3, C5°...C15,
C2, C4, CG, ...016.
一方、セグメント制御回路16にはモート選択回路19
からハイレベルのスケジューラモード指定信号T3が入
力され、またCPU14からは80分のスケジュールデ
ータが入力される。この結果、セグメント制御回路16
のセグメント出力順序指定回路16−1からは上記コモ
ン信号の出力順序にしたがってタイミング信号kl−L
16が出力されるので、これに応じた順序でセグメント
選・択信号X5I−XS48が出力される。したがって
、セグメント信号5t−S48の選択順序はSL、SS
、SS、・・・・・・S15.S2.S4゜S 6−・
・・・−S I Gとなる。第13図(a) 〜(e)
は信号電極Xi、X6に印加°されるセグメント信号S
1.SSの出力波形奢示している。このセグメント信号
S1.SSは第15図(C)の表示パターンを例に示し
たものである。このようなセグメント信号51.56が
対応する信号電極x1゜X60に印加されると、例えば
、ドツトD C1゜1)、D (2,1)、D (3,
1)、D (1゜6)、D (2,6)、D (3,6
)に印加される電圧波形は第13図(b)、(c)、(
d)及び(f)、(g)、(11)に示す如くとなる。On the other hand, the segment control circuit 16 includes a mote selection circuit 19.
A high-level scheduler mode designation signal T3 is input from the CPU 14, and 80 minutes of schedule data is input from the CPU 14. As a result, segment control circuit 16
The segment output order specifying circuit 16-1 outputs timing signals kl-L according to the output order of the common signals.
16 is output, segment selection/selection signals X5I-XS48 are output in the order corresponding to this. Therefore, the selection order of segment signals 5t-S48 is SL, SS
, SS, ...S15. S2. S4゜S6-・
...-SIG. Figure 13(a) to (e)
is the segment signal S applied to the signal electrodes Xi and X6.
1. The SS output waveform is shown here. This segment signal S1. SS is an example of the display pattern shown in FIG. 15(C). When such segment signals 51.56 are applied to the corresponding signal electrodes x1°X60, for example, dots D C1°1), D (2,1), D (3,
1), D (1°6), D (2,6), D (3,6
) are shown in Figure 13 (b), (c), (
d), (f), (g), and (11).
このため、ドツトD (1,1)、D (3、l)は点
灯、ドツトD(2,1)は消灯、またドツトD(3,6
)は点灯、ドツトD (1,6)、(2,6)は消灯す
る。Therefore, dots D (1, 1) and D (3, l) are lit, dot D (2, 1) is off, and dot D (3, 6) is lit.
) lights up, and dots D (1, 6) and (2, 6) go out.
このようにスケジューラモードにおいては第15図(C
)に示したように、奇数行のドツトを点灯させる表示パ
ターンであるから、奇数行のコモン信号を連続して出力
したのち偶数行のコモン信号を連続して出力させること
で、各ドツトに印加される電圧波形の点灯、消灯の切換
数を極めて少なくすることができる。即ち、スケジュー
ラモードにおいて第13図、第17図の対応ドツトに印
加される電圧波形を比較すると、点灯、消灯の切換数は
従来の’/s以下となる。この結果、このような駆動方
式を用いれば消費電力を大幅に少なくすることができる
。In this way, in the scheduler mode, as shown in Fig. 15 (C
), since the display pattern is to light up the dots in odd-numbered rows, the common signals in the odd-numbered rows are output continuously, and then the common signals in the even-numbered rows are continuously outputted, so that the voltage is applied to each dot. The number of times the voltage waveform is switched on and off can be extremely reduced. That is, when the voltage waveforms applied to the corresponding dots in FIGS. 13 and 17 in the scheduler mode are compared, the number of switching on and off is less than the conventional '/s. As a result, power consumption can be significantly reduced by using such a driving method.
次に、データバンクモードでの表示動作について説IJ
1する。Next, I will explain the display operation in data bank mode.
Do 1.
このデータバンクモードにおいてはモード選択回路19
からハイレベルのデータバンクモード指定信号T2が出
力される。この結果、コモン走査制御回路15において
ゲート部15−2の各ゲートのうちゲート交IGI N
i16Glが開成され、その他のゲートは閉成される。In this data bank mode, the mode selection circuit 19
A high-level data bank mode designation signal T2 is output from. As a result, in the common scan control circuit 15, among the gates of the gate section 15-2, the gate cross IGI N
i16Gl is opened and the other gates are closed.
このためコモン選択信号YCI−YC16は順次選択さ
れる。Therefore, common selection signals YCI-YC16 are sequentially selected.
したがって、コモン信号Cl−C16のパルス波形はC
I、C2、C3・−・・・・CIOの順で出力されるこ
とになる。Therefore, the pulse waveform of the common signal Cl-C16 is C
I, C2, C3... CIO will be output in this order.
一方、セグメント制御回路1Gにはモード選択回路19
からハイレベルのデータバンクモード指定信号T2が入
力され、またCPU14からは1ペ一ジ分(1人分)の
置データが入力される。この結果、セグメント出力順序
指定回路16−1からはタイミング信号tl−t16が
順次出力され、これに応じてセグメント選択信号XSI
〜X34Bが出力されるので、セグメント信号51〜3
48のデータ出力順序はSl、S2、SS、・・−・・
・S16となる。On the other hand, the segment control circuit 1G has a mode selection circuit 19.
A high-level data bank mode designation signal T2 is input from the CPU 14, and one page worth of data (for one person) is input from the CPU 14. As a result, the timing signals tl-t16 are sequentially output from the segment output order specifying circuit 16-1, and the segment selection signal
~X34B is output, so segment signals 51 to 3
48 data output order is Sl, S2, SS,...
・It becomes S16.
Lf[って、データバンクモードでは従来と同様の駆動
方法となる。Lf [In the data bank mode, the driving method is the same as the conventional one.
このように本実施例では時計モード及びスケジューラモ
ードにおいて、液晶印加電圧波形はドライブ周波数の低
い波形となり、その結果、全体として液晶表示素子を低
消費電流で駆動することが可能となる。As described above, in this embodiment, in the clock mode and scheduler mode, the liquid crystal applied voltage waveform has a low drive frequency, and as a result, it is possible to drive the liquid crystal display element with low current consumption as a whole.
なお、上記実施例は時計モード、スケジューラモード、
データバンクモードに応じて走査電極の走査順序を変え
たが、この発明はこれに限らず。Note that the above embodiment uses clock mode, scheduler mode,
Although the scanning order of the scanning electrodes is changed depending on the data bank mode, the present invention is not limited to this.
例えば数字を表示する表示パターン、アルファベットを
表示する表示パターンに応じて走査順1?:を変えるよ
うにしてもよい。For example, depending on the display pattern that displays numbers or the display pattern that displays alphabets, the scanning order is 1? : may be changed.
また、この発明は電子腕時計に限定されず、その他の電
子機器の液晶表示部に適用”T fEであることは勿論
である。Furthermore, the present invention is not limited to electronic wristwatches, but can of course be applied to liquid crystal display sections of other electronic devices.
[A I!IIの効果〕
この発明は以1詳細に説明したように、ドツトマトリッ
クス型液晶表示素イに表示されるべきデータの表示パタ
ーンに応じて複数の走査電極の走査順序を可変するよう
にしたから、簡単な構成で消費電力を少なくすることが
できる等の効果を有する。[AI! [Effect II] As described in detail in 1 below, this invention is configured to vary the scanning order of the plurality of scanning electrodes according to the display pattern of data to be displayed on the dot matrix type liquid crystal display element. This has the advantage of being able to reduce power consumption with a simple configuration.
第11A〜第13図はこの発IJ1の一実施例を示し、
第1図はこの発IJJを適用した電子腕時計全体のブロ
ック回路図、第2図は第1図で示したコモン走査制御回
路15の詳細図、第3図は第1図で示したセグメント制
御回路16の詳細図、第4図は第3図で示したセグメン
ト出力順序指定回路16−1の詳細図、第5図は全体動
作の概要を示すフローチャート、第6図は時計モードの
動作を説IIするフローチャート、第7図はデータバン
クモードの動作をallするツーローチャート、第8図
はスケジュールモードの動作を説明するフローチャート
、第9図は表示動作を説明するフローチャート、第10
.11図は時計モードでの液晶駆動波形を示した図、第
12.13図はスケジューラモードでの・1品駆動波形
を示した図、第14図〜第17図は従来例を説明する為
の図で、第14図は電子腕時計全体の外観図、第15図
は表示状懲を示し、第15図(A)は時計モード、第1
5図(13)はデータバンクモード、第15図(C)は
スケジューラモードでの表示例を示す図、第16図、第
17図は液晶駆動波形を示した図である。
14・・・・・・CPU、15・・・・・・コモン走査
制御回路、16・・・・・・セグメント制御回路、19
・・・・・・モード選択回路、20・・・・・・コモン
駆動回路、21・・・・・・電圧発生回路、22・・・
・・・マトリックス型液晶表示素子、Y 1−Y l
6−・−走査電極、Xl−X48・・・・・・信号電極
。
特許出願人 カシオ計算機株式会社
代理人 弁理士 町 [l 俊 正
第4図
第5図
スブジ・−・しt−トー
表 心第8図
第14図11A to 13 show an embodiment of this IJ1,
Figure 1 is a block circuit diagram of the entire electronic wristwatch to which this IJJ is applied, Figure 2 is a detailed diagram of the common scan control circuit 15 shown in Figure 1, and Figure 3 is the segment control circuit shown in Figure 1. 16, FIG. 4 is a detailed diagram of the segment output order specifying circuit 16-1 shown in FIG. 3, FIG. 5 is a flowchart showing an overview of the overall operation, and FIG. 7 is a two-row chart showing all the operations in the data bank mode. FIG. 8 is a flow chart explaining the operation in the schedule mode. FIG. 9 is a flow chart explaining the display operation.
.. Figure 11 is a diagram showing the liquid crystal driving waveform in clock mode, Figures 12 and 13 are diagrams showing one-item driving waveform in scheduler mode, and Figures 14 to 17 are diagrams for explaining the conventional example. In the figure, Fig. 14 shows the external appearance of the entire electronic wristwatch, Fig. 15 shows the display status, and Fig. 15 (A) shows the watch mode, the first
FIG. 5 (13) is a diagram showing a display example in the data bank mode, FIG. 15 (C) is a diagram showing a display example in the scheduler mode, and FIGS. 16 and 17 are diagrams showing liquid crystal drive waveforms. 14...CPU, 15...Common scan control circuit, 16...Segment control circuit, 19
...Mode selection circuit, 20...Common drive circuit, 21...Voltage generation circuit, 22...
...Matrix type liquid crystal display element, Y1-Y1
6--Scanning electrode, Xl-X48...Signal electrode. Patent Applicant Casio Computer Co., Ltd. Agent Patent Attorney Masashi Toshi
Front Heart Figure 8 Figure 14
Claims (1)
のドットを表示すべきデータの表示パターンに応じて選
択し文字、数字、記号等を表示するドットマトリックス
型液晶表示素子において、前記ドットマトリックス型液
晶表示素子に表示されるべきデータの表示パターンに応
じて前記複数の走査電極の走査順序を異ならしめたこと
を特徴とするドットマトリックス型液晶表示素子の駆動
方法。In a dot matrix type liquid crystal display element in which characters, numbers, symbols, etc. are displayed by selecting a plurality of dots in which a plurality of scanning electrodes and a plurality of signal electrodes intersect each other according to a display pattern of data to be displayed, the dot matrix 1. A method for driving a dot matrix type liquid crystal display element, characterized in that the scanning order of the plurality of scan electrodes is made different depending on the display pattern of data to be displayed on the type liquid crystal display element.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14721786A JPS635390A (en) | 1986-06-25 | 1986-06-25 | Driving of dot matrix type liquid crystal display element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14721786A JPS635390A (en) | 1986-06-25 | 1986-06-25 | Driving of dot matrix type liquid crystal display element |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS635390A true JPS635390A (en) | 1988-01-11 |
Family
ID=15425217
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14721786A Pending JPS635390A (en) | 1986-06-25 | 1986-06-25 | Driving of dot matrix type liquid crystal display element |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS635390A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6444488A (en) * | 1987-08-12 | 1989-02-16 | Seiko Epson Corp | Integrated circuit for linear sequence type liquid crystal driving |
US6636187B2 (en) | 1998-03-26 | 2003-10-21 | Fujitsu Limited | Display and method of driving the display capable of reducing current and power consumption without deteriorating quality of displayed images |
US6731264B2 (en) | 1994-09-30 | 2004-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit for display device |
JP2012053117A (en) * | 2010-08-31 | 2012-03-15 | Seiko Epson Corp | Liquid crystal driver, liquid crystal display device, electronic equipment and liquid crystal driving method |
-
1986
- 1986-06-25 JP JP14721786A patent/JPS635390A/en active Pending
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