JPS635390A - Driving of dot matrix type liquid crystal display element - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 ３、！ＩＩの詳細な説１１ ［発明の技術分野］ この発ＩＩはドツトマトリックス型液晶表示素子−の駆
動方法に関する。[Detailed description of the invention] 3.! Detailed Description of Part II 11 [Technical Field of the Invention] This Part II relates to a method for driving a dot matrix type liquid crystal display element.

［従来技術］ 近年、この種の液晶表示素ｆは、電ｆ腕時シ［、小型テ
レビジョン受像機等に広く採用されており、次の如く構
成されている。すなわち、複数の１１″を状電極、換ご
すれば、走査電極と信号電極とが！Ｌいに直交するよう
に対向配設され、それらの間に液晶物質が挟まれ、そし
て、複数の走査゛電極と複数の信号電極とがそれぞれ交
差する複数のドツトを表示すべき表示パターンに応じて
選択的に点灯させることにより点灯ドツトの組合せで文
字。[Prior Art] In recent years, this type of liquid crystal display element f has been widely employed in electric cameras, small television receivers, etc., and is constructed as follows. That is, if a plurality of 11"-shaped electrodes are replaced, a scanning electrode and a signal electrode are arranged facing each other so as to be orthogonal to each other, and a liquid crystal material is sandwiched between them. ``Characters are created by a combination of lit dots by selectively lighting up a plurality of dots that intersect with each other depending on the display pattern to be displayed.

数字、記号゛９を表示するようになっている。The number and symbol ``9'' are displayed.

ここで、第１４図〜第１７図を参照して従来のドツトマ
トリックス型液晶表示末子およびその駆〃Ｊ方法を囲体
的に説明する。第１４図はこの種の液晶表示素Ｔ−を゛
Ｉヒｆ腕時計に適用した例を示している。この電子腕時
計は本来の時計機１駈の他、予め電話番号やスケジュー
ルを記憶させておき、任意にこれを読み出して表示する
ことができる所謂データパンクと呼、ばれるｎ　ｊｌｌ
ｌ：が備えられた多機ＩＬ時計である。そして、この電
子腕時計にはその前面に液晶表示部１およびキーボード
２が設けられ、またそのトｑ側に押ボタン式のモードシ
フ換キーＭＳ、設定キーＰＳ、書込みキーＷＴが設けら
れている。なお、キーボード２はアルファベットキー、
テンキー、スクロールキー（表示ページ変更キー）等を
有する構成となっている。Here, a conventional dot matrix type liquid crystal display device and its driving method will be comprehensively explained with reference to FIGS. 14 to 17. FIG. 14 shows an example in which this type of liquid crystal display element T- is applied to a wristwatch. In addition to the original clock, this electronic wristwatch is known as a so-called datapunk watch that stores phone numbers and schedules in advance, and can read and display them at will.
This is a multifunction IL watch equipped with: This electronic wristwatch is provided with a liquid crystal display section 1 and a keyboard 2 on its front side, and is also provided with a push-button mode shift key MS, a setting key PS, and a write key WT on its front side. In addition, keyboard 2 has alphabet keys,
It has a numeric keypad, scroll key (display page change key), etc.

しかして、モードＦｊＪ換キーＭＳを操作すると。However, when the mode FjJ conversion key MS is operated.

通常時刻表示モード（時計モード）、電話番可表示モー
ト（データバンクモード）、スケジュールデータ表示モ
ード（スケジューラモード）に切換えられる。第１５図
（Ａ）、（Ｂ）、（Ｃ）は各表示モードに応じて液晶表
示部ｌに表示される表示内容を示し、第１５図（Ａ）は
時計モード、第１５図（Ｂ）はデータバンクモード、第
１５図（Ｃ）はスケジューラモードに対応している。こ
こで、液晶表示部ｌはマトリックス表示方式にしたがっ
て文字、数字、記号等を表示するもので。It can be switched to normal time display mode (clock mode), telephone number display mode (data bank mode), and schedule data display mode (scheduler mode). 15(A), 15(B), and 15(C) show the display contents displayed on the liquid crystal display section l according to each display mode, FIG. 15(A) is the clock mode, FIG. 15(B) corresponds to the data bank mode, and FIG. 15(C) corresponds to the scheduler mode. Here, the liquid crystal display section 1 displays letters, numbers, symbols, etc. according to a matrix display method.

そのドツト規模は１６（行）Ｘ４８　（列）＝７６８ド
ツト構成となっている。しかして１時計モードでは例え
ば第１５図（Ａ）に示す如く、上段表示領域に１文字５
Ｘ５ドツトサイズで曜日ｒｓＵｓ（ｒｌ曜１１）Ｊ、月
１１ｒ１２−２６（１２Ｊ１２６ｔｌ）Ｊが表示され、
また下段表示領域に１文字８×６ドツトサイズで時分（
１２時４３分）、１文字５×６ドツトサイズで秒（５８
秒）が表示される。また、データバンクモードでは例え
ば第１５図（Ｂ）に示す如く、上段表示領域の左側に名
前「スズキ」、中段表示領域に市外局番ｒ０４２５Ｊ　
、下段表示領域に局番「５５」と番号ｒ７２１１」が表
示される。更にスケジューラ。The dot size is 16 (rows) x 48 (columns) = 768 dots. However, in the 1-clock mode, for example, as shown in FIG.
The day of the week rsUs (rl day 11) J and the month 11r12-26 (12J126tl) J are displayed in X5 dot size.
In addition, the hours and minutes (
12:43), seconds (58
seconds) is displayed. In the data bank mode, for example, as shown in Figure 15 (B), the name "Suzuki" is displayed on the left side of the upper display area, and the area code r0425J is displayed on the middle display area.
, the station number "55" and the number "r7211" are displayed in the lower display area. Also a scheduler.

モードではｆＪＳ１５図（Ｃ）に示す如く、液晶表示部
ｌの縦（行）方向を今週の１１曜［Ｉから来週の［１曜
［１までの曜日軸、また横（列）方向を午前８時〜午後
７時までの時間軸どし、予め設定されているスケジュー
ル時刻に応じて対応ドツトを点灯させることにより８［
１分のスケジュールデータが同時に表示される。In fJS15 mode, as shown in Figure (C), the vertical (row) direction of the liquid crystal display l is the day axis from this week's 11th day [I to next week's [1st day [1], and the horizontal (column) direction is 8 am By lighting up the corresponding dots according to the preset schedule time on the time axis from 7:00 p.m. to 7:00 p.m.
One minute of schedule data is displayed at the same time.

しかして、このように構成された液晶表示部１を駆動す
る場合の駆動波形を：ｆＳ１６図、第１７図を参照して
説ＩＪ１する。第１６図は液晶表示部１を構成する複数
の走査電極（行電極）に印加される走査信号の波形例を
示し、１−１６行［１の走査電極には第１６図に示すよ
うな走査信号０１〜Ｃ１６が順次印加される。なお、各
走査信号（コモン信号）ＣＩ−Ｃ１６は第１６図に示す
如く、萌半の繕フレームＦｆｕ＋　の間にパルス波形の
電圧が１〜１６行１１の走査電極に順次印加され、そし
て、後半の局フレームＦ　ｆ　（２）の間には、ｙ２フ
レームＦ’ｆ（＋）のパルス波形に対して極性を逆にし
たパルス波形が１−１６行１１の走査電極にｊ順次印加
される。このような交流電圧波形のコモン信号が走査電
極に順次印加されている状態において。The driving waveform for driving the liquid crystal display section 1 configured as described above will be explained below with reference to FIG. fS16 and FIG. 17. FIG. 16 shows an example of the waveform of a scanning signal applied to a plurality of scanning electrodes (row electrodes) constituting the liquid crystal display section 1. Signals 01 to C16 are applied sequentially. As shown in FIG. 16, for each scanning signal (common signal) CI-C16, a pulse waveform voltage is sequentially applied to the scanning electrodes in rows 1 to 16 and 11 during the first half of the repair frame Ffu+. During the station frame F f (2), a pulse waveform with the polarity reversed with respect to the pulse waveform of the y2 frame F'f (+) is sequentially applied to the scan electrodes in the 11th rows 1-16. In a state where common signals having such an AC voltage waveform are sequentially applied to the scanning electrodes.

例えばスケジューラモードで１列［１の信号電極に第１
７図（ａ）に示すようなセグメント信号Ｓ１が印加され
たものとする。この場合、スケジューラモードでは第１
５図（Ｃ）に示す如く、各＋１ｉ１１　［＋が１１数行
［１に夫々対応付けられているので、セグメント信号Ｓ
ｌはスケジュール時刻に応じて奇数行［１毎に点灯、偶
数行［１毎に消灯　Ｉ！ｌＩち、交互に点灯、消灯とな
る２イめレベルの電圧波形となる。For example, in scheduler mode, one column [1 signal electrode
Assume that a segment signal S1 as shown in FIG. 7(a) is applied. In this case, in scheduler mode, the first
As shown in Figure 5 (C), each +1i11 [+ is associated with 11 several rows [1], so the segment signal S
l turns on odd numbered lines [lit every 1] and turns off every even numbered lines [lit every 1] depending on the schedule time I! 1I, the voltage waveform becomes a second level in which the light turns on and off alternately.

しかして、奇数行＋１の走査電極、例えば１行目の走査
電極にコモン信号のパルス波形が印加されているタイミ
ングでセグメント信号Ｓｌが低レベルであるので、１行
１列［ＩのドツトＤ、（１，１）には第１７図（ｂ）に
示すような電圧波形が印加され、これによっでドア）Ｄ
　（１，１）は点灯するようになる。また偶数行［１の
走査電極、ＶＡえば２行目」の走査電極にコモン信号の
パルス波形が印加されているタイミングでセグメント信
号３１が中間のレベルにあるので２行１列［１のドツト
Ｄ（２，１）には第１７図（ｄ）に示すような電圧波形
が印加され、これによってドラ）ＤＣ２゜１）は消灯と
なる。Therefore, since the segment signal Sl is at a low level at the timing when the pulse waveform of the common signal is being applied to the scan electrodes in odd rows +1, for example, the scan electrodes in the first row, the dots D in the first row and the first column [I, A voltage waveform as shown in FIG. 17(b) is applied to (1, 1), which causes the door)D
(1,1) comes to light up. Also, since the segment signal 31 is at an intermediate level at the timing when the pulse waveform of the common signal is applied to the scanning electrode of the even numbered row [scanning electrode 1, VA is the second row], the segment signal 31 is at an intermediate level. A voltage waveform as shown in FIG. 17(d) is applied to (2,1), and as a result, the driver) DC2°1) is turned off.

一方１時計モードでは例えば第１５図（Ａ）１こ示す表
示状態において、４０列１１に着［１すると。On the other hand, in the 1-clock mode, for example, in the display state shown in FIG.

この場合のセグメント信号Ｓ４０は第１７図（ｄ）に示
す如くとなる。この結果、１行目、２行［１，３行［Ｉ
の走査電極にコモン信号のパルス波形が順次印加される
と、各ドツトＤ（ｌ、４０）、Ｄ　（２，４０）、Ｄ　
（３，４０）は第１７図（ｅ）、（ｆ）、（ｇ）に示す
如くとなり、ドツトＤ　（１，４０）、Ｄ　（３，４０
）は点灯、ドツトＤ（２，４０）は消灯となる。The segment signal S40 in this case becomes as shown in FIG. 17(d). As a result, the 1st line, 2nd line [1, 3rd line [I
When the pulse waveform of the common signal is sequentially applied to the scanning electrodes of
(3,40) becomes as shown in FIG. 17(e), (f), and (g), and dots D (1,40), D
) is lit, and dot D (2, 40) is off.

［従来技術の問題点〕 このように従来の液晶表示部ｌにおいて、各走査電極に
は第１６図に示すようにその１行口、２行口・・・・・
・の順序でコモン信号のパルス波形が順次印加される。[Problems with the prior art] As described above, in the conventional liquid crystal display unit l, each scanning electrode has its 1st row opening, 2nd row opening, etc. as shown in FIG.
The pulse waveform of the common signal is applied sequentially in the order of .

即ち、時計モード、データＩくンクモード、スケジュー
ラモードに拘らず、各走査電極の走査順序は一儀的に決
められている。この結果、第１７図（ａ）、（ｂ）、（
ｃ）に示す如く、例えばスケジューラモードにおいてセ
グメント信号の電圧波形及びドラ）Ｄ　（１，１）、（
２，１）への印加電圧波形は、点灯、消灯のりＪ検数が
極めて多くなり、駆動周波数の高い波形となる。同様に
１時計モードにおいてもセグメント信号の電圧波形及び
ドラ）Ｄ　（１，４０）、Ｄ（２，４０）、Ｄ　（３，
４０）への印加電圧波形は第１７図（ｄ）、（ｅ）、（
ｆ）、（ｇ）に示す如く、駆動周波数の高い波形となる
。このため、消費電流が増大し、駆動電力が全体的に多
く必要となり、電池寿命を短めるという欠点があった。That is, regardless of the clock mode, data I-kunk mode, or scheduler mode, the scanning order of each scanning electrode is fixed. As a result, Fig. 17 (a), (b), (
As shown in c), for example, in the scheduler mode, the voltage waveform of the segment signal and
The voltage waveform applied to 2, 1) has an extremely large number of turning on and off times, resulting in a waveform with a high driving frequency. Similarly, in the 1-clock mode, the voltage waveform of the segment signal and
40) are shown in Figure 17 (d), (e), (
As shown in f) and (g), the waveform has a high driving frequency. Therefore, the current consumption increases, and a large amount of driving power is required overall, resulting in a shortened battery life.

［発明の目的］ この発明は上述した！１（情に鑑みてなされたもので、
その［１的とするところは、簡単な構成で消費電力を少
なくすることができるドツトマトリックス型液晶表示素
子の駆動方法を提供しようとするものである。[Object of the invention] This invention has been described above! 1 (This was done out of compassion,
The first object of the present invention is to provide a method for driving a dot matrix type liquid crystal display element that has a simple configuration and can reduce power consumption.

［発明の要点１ この発明は上述した目的を達成するために、ビー２トマ
トリツクス型液晶表示素子に表示されるべきデータの表
示パターンに応じて複数の走査電極の走査順序を可変す
るようにしたことを要旨とするもめである。[Summary of the Invention 1] In order to achieve the above-mentioned object, the present invention is configured to vary the scanning order of a plurality of scanning electrodes according to the display pattern of data to be displayed on a B2 matrix type liquid crystal display element. The gist of the dispute is

［実施例］ 以下、この発明の一実施例を第１図〜第１３図を参照し
て具体的に説明する。なお１本実施例はデータパンク機
能甘さ電子腕時計に適用したもので、その外観および表
示状ｊ島等は第１４図、第１５図と同様である。また、
この実施例で使用する液晶表示素子も１６Ｘ４８ドツト
構成となっている。したがって、本実施例を説明するに
当たり、必要に応じて第１３図〜第１７図を参照するも
のとする。[Example] Hereinafter, an example of the present invention will be specifically described with reference to FIGS. 1 to 13. Note that this embodiment is applied to an electronic wristwatch with a data puncture function, and its appearance, display form, etc. are the same as those shown in FIGS. 14 and 15. Also,
The liquid crystal display element used in this embodiment also has a 16×48 dot configuration. Therefore, in explaining this embodiment, reference will be made to FIGS. 13 to 17 as necessary.

欣−濾 第１図はこの電子腕時計全体のブロック回路図である０
発振回路１１から常時出力される基準クロック信号はタ
イミング信号発生回路１２に送られて分周される。タイ
ミング信１）発生回路１２は液晶駆動用の各種のタイミ
ング信号、即ち。Figure 1 is a block circuit diagram of this electronic wristwatch.
A reference clock signal constantly output from the oscillation circuit 11 is sent to the timing signal generation circuit 12 and frequency-divided. Timing signal 1) The generation circuit 12 generates various timing signals for driving the liquid crystal.

４０９６Ｈ／　、２０４８１１ｚ　、１０２４１１７．
５１２Ｈｚの信号あるいは計時用り［ツタ信（）等を発
生出力する。ここで、上記計時用クロック信号は計時計
数回路１３に送られて計数され、計時計数回路１３はこ
れによって時Ａ１．　　ｌ：Ｉ付の計時情報を得、ＣＰ
Ｕ（中央演算処理回路）１４に取り込まれる。また、タ
イミング信号発生回路１２から出力される４０９６Ｈ／
　、２０４８Ｈ１，１０２４Ｈ１，５１２Ｈ７の信号は
夫々コモン走査制御回路１５に供給され、また５１２Ｈ
ｌの信号はセグメント制御回路１６に供給される。4096H/, 204811z, 1024117.
Generates and outputs a 512Hz signal or a timekeeping signal (such as a vine signal). Here, the timekeeping clock signal is sent to the counting circuit 13 and counted, and the counting circuit 13 uses this to clock A1. l: Obtain timing information with I, CP
It is taken into U (central processing circuit) 14. In addition, the 4096H/
, 2048H1, 1024H1, and 512H7 are respectively supplied to the common scan control circuit 15, and the signals of 512H
The l signal is supplied to the segment control circuit 16.

ＣＰＵ１４はタイミング信号発生回路１２から出力され
る所定周波数の信号にしたがって計時計数回路１３の内
容を取り込み、また予め記憶されているマイクロプログ
ラムにしたがってキー人力処理１衷示処理等を実行する
。しかして、ＣＰＵ１４はキー人力Ｆ１１２４からキー
人力湿１傳部２５を介して入力される操作キーに対応す
るキーコードデータを取り込み、それに応じた処理プロ
グラムを実行する。また、ＣＰＵ１４にはデータメモリ
１７、キャラクタジェネレータ１８が接続されている。The CPU 14 takes in the contents of the counting circuit 13 in accordance with a signal of a predetermined frequency output from the timing signal generating circuit 12, and executes key manual processing 1 indication processing and the like in accordance with a pre-stored microprogram. The CPU 14 then takes in the key code data corresponding to the operation key input from the key human power F1124 via the key human power controller 25, and executes a processing program corresponding to the key code data. Further, a data memory 17 and a character generator 18 are connected to the CPU 14.

データメモリ１７はＲＡＭ　（ランダムアクセスメモリ
）によって構成され、ＣＰＵ１４の制御下でデータの書
き込み、読み出しが制御されるもので、使用者が任意に
書ｙ込んだ電話番号、スケジュール情報等を記憶する。The data memory 17 is constituted by a RAM (random access memory), data writing and reading are controlled under the control of the CPU 14, and stores telephone numbers, schedule information, etc. arbitrarily written by the user.

また、キャラクタジェネレータ１８は文字、数字等のド
ツトパターンデータを記憶するもので、表示すイズに応
じて各種のドツトパターンが格納されている。しかして
、キャラクタジェネレータ１８から読み出されたドツト
パターンデータは、ＣＰＵ１４の制御下でセグメント制
御回路１６に送られる。−方、ＣＰＵ１４はコモン走査
ＸｔＪ制御回路１５のモードジノ換キーＭＳが操作され
る毎に°モード選択回路１９に対してモード指定信号を
出力する。モード選択回路１９は時計モード指定値りＴ
１．データバンクモード指定信号Ｔ２、スケジューラモ
ード指定信号Ｔ３を択一的に出力するもので、コモン走
査制御回路１５．セグメント制御回路１６に夫々与える
。The character generator 18 stores dot pattern data such as letters and numbers, and stores various dot patterns depending on the display size. The dot pattern data read from the character generator 18 is then sent to the segment control circuit 16 under the control of the CPU 14. On the other hand, the CPU 14 outputs a mode designation signal to the mode selection circuit 19 every time the mode switch key MS of the common scan XtJ control circuit 15 is operated. The mode selection circuit 19 selects the watch mode specified value T.
1. It selectively outputs the data bank mode designation signal T2 and the scheduler mode designation signal T3, and the common scan control circuit 15. and the segment control circuit 16 respectively.

コモン走査制御回路１５はモード選択回路１９の出力Ｔ
ｌ−Ｔ３に応じて指定されたモードに夫々対応して−１
め決められた順序で、コモン信号を選択的に発生させる
為のコモン選択信号ＹＣＩ〜ＹＣ１６を出力するもので
ある。しかして、コモン走査制御回路１５から出力され
たコモン選択上りＹＣＩ−ＹＣＩ６はコモン駆動回路２
０に供給される。コモン駆動回路２０は電圧発生回路２
１から発生される４　（ｉｆレベルの電圧（Ｖｏ　、Ｖ
＋　。The common scan control circuit 15 uses the output T of the mode selection circuit 19.
-1 corresponding to the specified mode according to l-T3, respectively.
Common selection signals YCI to YC16 for selectively generating common signals are output in a predetermined order. Therefore, the common selection upstream YCI-YCI6 outputted from the common scanning control circuit 15 is transmitted to the common drive circuit 2.
0. The common drive circuit 20 is the voltage generation circuit 2
4 (if level voltage (Vo, V
＋.

Ｖ２　、　Ｖ：ｌ　）に基づいて上記コモン選択信号Ｙ
ＣＩ〜ＹＣ１６の指定順序でコモン信号Ｃｔ〜Ｃ１６を
発生出力し、マトリックス型液晶表示素子２２を構成す
る走査電極Ｙｌ−ＹｌＧに印加する。V2, V:l) based on the common selection signal Y
Common signals Ct to C16 are generated and outputted in the specified order of CI to YC16, and applied to scanning electrodes Yl to YlG forming the matrix type liquid crystal display element 22.

またセグメント制御回路１６はＣＰＵ１４からの表示デ
ータに応じたセグメント信号を、モード選択回路１９の
指定モードに応じた出力順序で発生させる為のセグメン
ト選択信号ＸＳＩ〜ｘＳ４８を出力するものである。し
かして、セグメント；し制御回路１６から出力されたセ
グメント選択信号Ｘ５ｌ−ＸＳ４８はセグメント駆動回
路２３に供給される。セグメント駆動回路２３は電圧発
生回路２１から発生ごれる４値レベルの電圧に基づいて
」−記セグメント選択信号ＸＳＩ〜Ｘ３４Ｂの指定順序
でセグメント信→５ｌ−３４８を発生出力し、マトリッ
クス型液晶表示素子２２を構成する信号電極Ｘ１−Ｘ４
８に印加する。Further, the segment control circuit 16 outputs segment selection signals XSI to xS48 for generating segment signals corresponding to display data from the CPU 14 in an output order according to the designated mode of the mode selection circuit 19. Thus, the segment selection signals X5l-XS48 output from the segment control circuit 16 are supplied to the segment drive circuit 23. The segment drive circuit 23 generates and outputs segment signals →5l-348 in the specified order of segment selection signals Signal electrodes X1-X4 constituting 22
8.

次に、第２図〜第４図を参照してコモン走査制御回路１
５．セグメント制す１回路１６の構成を更に詳述する。Next, referring to FIGS. 2 to 4, the common scan control circuit 1
5. The configuration of one circuit 16 controlling the segments will be described in further detail.

第２図はコモン走査制御回路１５の構成を示し、第３図
、第４図はセグメン）；ＩＪＩｆｔｇ１回路１６の構成
を示している。FIG. 2 shows the configuration of the common scan control circuit 15, and FIGS. 3 and 4 show the configuration of the IJIftg1 circuit 16.

先ず、コモン走査ル制御回路１５はｍ２図に示すように
、ナンドゲ−１・機能を有するデコーダ部１５−１と、
ゲート部１５−２とを有する構成となっている。デコー
ダ部１５−１には４０９６Ｈ／　、２０４８Ｈ／　、ｌ
　０２４Ｈ１，５１２Ｈ７の信号が直接あるいはインバ
ータＩａ−Ｉｄを介して人力され、そしてデコーダ部１
５−１のデコード出力（１６ビ７１・）に対応する出力
ラインＭｌ−１１６は夫々３本のラインに分岐され、ゲ
ート部１５−２の対応するゲート文ＩＧ１．文ＩＧ２、
交ＩＧ３・・・・・・又１ＢＧ１．　　交１６Ｇ２゜交
１６Ｇ３に接続されている。なお、デコーダ部１５−１
は１６ビツトのデコード出力を順次シリアルに出力する
構成となっている。ゲート部１５−２は上述の如く、デ
コーダ部１５−１の出力ラインｌ；ＪＫ９たり３個のゲ
ートを有する構成で、ライン交１−［１６に対応して設
けられた１、％１１のゲート丈ＩＧＩ−λ１６Ｇ１はデ
ータパンクモード指定信号２、また２番［１のゲー）ｕ
ｌＧ２〜ｕ　ｌ　６Ｇ２はスケジューラモード指定信号
Ｔ３゜３番［１のゲート交ＩＧ３〜Ｍ　１６Ｇ３は時計
モード指定信号Ｔｌが夫々ゲート制御信号として入力さ
れ、対応するモード指定信号がハイレベル（ｌ′”）の
ときに夫々開成されるようになっている。モしてゲー１
−　ｆｉ　ｌ　５−２は各ゲートの出力側の結線状態（
ワイヤードオワ−）の組み合せでコモン選択信号ＹＣＩ
ＮＹＣ１６を指定モードに応じて次の腹１序にしたがっ
て選択的に出力するようになっ−Ｃいる。First, the common scan control circuit 15 includes a decoder section 15-1 having a NAND game 1 function, as shown in Fig. m2.
The structure includes a gate section 15-2. The decoder section 15-1 has 4096H/, 2048H/, l
The signals of 024H1 and 512H7 are input directly or via inverters Ia-Id, and then the decoder section 1
The output line Ml-116 corresponding to the decoded output (16 bits 71. Bun IG2,
Interchange IG3...also 1BG1. Connected to AC 16G2° and AC 16G3. Note that the decoder section 15-1
is configured to sequentially output 16-bit decoded outputs serially. As described above, the gate section 15-2 has a configuration including three gates such as the output line 1 of the decoder section 15-1; The length IGI-λ16G1 is the data puncture mode designation signal 2, and the second [1 game] u
lG2 to u l 6G2 is the scheduler mode designation signal T3゜ No. 3 [1 gate intersection IG3 to M 16G3 is input with the clock mode designation signal Tl as a gate control signal, and the corresponding mode designation signal is at high level (l''' ).
- fi 5-2 is the connection state of the output side of each gate (
Common selection signal YCI in combination with
NYC16 is selectively output according to the specified mode in the order of the next number.

く時計モードでのコモン選択信号ＹＣＩ−ＹＣＩ６の出
力順１ｒ−〉 ＹＣ５→ＹＣ１−→ＹＣ３→ＹＣ４→ＹＣ２→ＹＣ１４
→ＹＣ７→ＹＣＩＯ→ＹＣ９→ｙｃ１１→ＹＣ１２→Ｙ
Ｃｌ３→ＹＣ８→ＹＣ６→ＹＣｌ３→ＹＣ１６ 即ち１時計モードでの表示状態は第１５図（Ａ）に示し
たように、曜■をアルファベット３文字、月１！、時分
秒を数字で決った配列に従って順次表示するため、その
表示内容が変わったとしても各行ごとのドツトの点灯又
は消灯する状態が互いに一致する頻度には一定の規則性
がある。即ち、本出願人は１年間を通じて時計モードで
の点灯及び消灯状態が一致する頻度が高い各行ごとのド
ツトの組合わせをドツトを測定した。この結果各走査電
極へコモン信号を印加すべき最適順序は、上述の順序が
最も適していることを知見した。即ち１点灯及び消灯状
Ｉ胆が一致する頻度の高い行のドツトに対応する走査電
極をなるべく連続して走査することにより消費電力の低
減化を図ることができるのである。Output order of common selection signals YCI-YCI6 in clock mode 1r-> YC5 → YC1- → YC3 → YC4 → YC2 → YC14
→YC7→YCIO→YC9→yc11→YC12→Y
Cl3→YC8→YC6→YCl3→YC16 In other words, the display state in the 1-clock mode is as shown in FIG. , hours, minutes, and seconds are displayed sequentially according to a numerical arrangement, so even if the displayed contents change, there is a certain regularity in the frequency at which the lighting or extinguishing states of the dots in each row match each other. That is, the applicant measured the combinations of dots for each row in which the on and off states in the watch mode frequently coincided over the course of one year. As a result, it was found that the optimum order in which the common signals should be applied to each scanning electrode is the above-mentioned order. In other words, power consumption can be reduced by scanning the scanning electrodes corresponding to the dots in the rows in which the 1-on and OFF-states frequently coincide with each other as continuously as possible.

くスケジューラモードでのコモン選択信号ＹＣＩ〜ＹＣ
１６の出力順序〉 ＹＣＩ−ＹＣ３→ＹＣ５→ＹＣ７→ＹＣ９→ＹＣ１ｌ→
ＹＣｌ３→ＹＣｌ３→ＹＣ２→ＹＣ４→ＹＣ６→ＹＣ８
→ＹＣＩＯ＋ＹＣ１２→ＹＣ１４→ＹＣ１６ 即ち、スケジューラモードでの表示状態は第１５図（Ｃ
）に示したように、奇数行のドツトを点灯させる表示パ
ターンである。したがって、奇数行の走査電極を連続し
て走査した方が消費電力の低減化を図る為に有利である
から、スケジューラモードでは上述の走査順序が最適な
ものとなる。Common selection signals YCI to YC in scheduler mode
16 output order> YCI-YC3→YC5→YC7→YC9→YC1l→
YCl3 → YCl3 → YC2 → YC4 → YC6 → YC8
→YCIO+YC12→YC14→YC16 In other words, the display state in scheduler mode is shown in Figure 15 (C
), this is a display pattern in which dots in odd-numbered rows are lit. Therefore, it is more advantageous to continuously scan the scan electrodes in the odd rows in order to reduce power consumption, so the above-described scan order is optimal in the scheduler mode.

くデータバンクモードでのコモン選択信号ＹＣ１〜ＹＣ
ＩＧの出力順序〉 ＹＣＩ　＋ＹＣ２→ＹＣ３→ＹＣ４→ＹＣ５・・・・・
・Ｃ１６ 即ち、このデータバンクモードでは第１５図（１３）に
示すように表示すべきデータによってその表示パターン
は種々変化する為、ドツトの点灯頻度には時計モードの
ように明確な規則性は存在しない、したがって、このよ
うなデータバンクモードにおいては通常の走た順序にし
たがうものとした。Common selection signals YC1 to YC in data bank mode
IG output order> YCI +YC2→YC3→YC4→YC5...
・C16 In other words, in this data bank mode, the display pattern changes variously depending on the data to be displayed as shown in Figure 15 (13), so there is no clear regularity in the lighting frequency of the dots like in the clock mode. Therefore, in such a data bank mode, the normal running order is followed.

次に、セグメント制御回路１Ｇは第３図、第４図に示す
如く構成されている。セグメン）　；ＩＪＩ　Ｍ１回路
１６は第３図に示すように、１６Ｘ４８のドツトパター
ンデータがセットされる４８個の１６ビツトレジスタＲ
１−Ｒ４Ｂを有し、各レジスタＲ１−Ｒ４８はシリアル
に人力される対応する列の１６ビツトのデータＤ１〜Ｄ
４８を読み込み。Next, the segment control circuit 1G is constructed as shown in FIGS. 3 and 4. As shown in FIG.
1-R4B, and each register R1-R48 stores the 16-bit data D1-D of the corresponding column input serially.
Load 48.

１６ビツトパラレルデータに変換出力する。そして、各
レジスタＲ１−■４Ｂから夫々出力される１６ビツトの
パラレル信りは夫々ゲートＧを介して対応するオアゲー
トＯＧｌ〜０Ｇ４８に入力される。また、モード指定信
号Ｔ１．Ｔ２、Ｔ３および５１２Ｈｌの信ｔ）はセグメ
ント出ノ月■序指定回路１６−１に入力される。セグメ
ント出力順序指定回路１６−１はモード指定信号Ｔ１．
Ｔ２、Ｔ３に応じてタイミング信号ｔｉ、ｔｚ・・・・
・・ｔ１６を所定の順序で出力する。ここで、タイミン
グ信Ｖ；ｔｌは各レジスタＲ１〜Ｒ４８の１ビツト■の
信すに対応するゲートＧに、またタイミング信号ｔ２は
各レジスタＲ１−Ｒ４８の２ビツト目の信号に対応する
ゲートＧに夫々ゲート制御信号として印加される。以下
、タイミング信号ｔ３〜ｔ１６も同様に各レジスタＲ１
〜Ｒ４８の３〜１６ビフ）　［＋の信号に対応するゲー
トＧに夫々ゲート制御信号として印加される。しかして
、オアゲー）ＯＧＩ〜０Ｇ４８の出力信りは、セグメン
ト選択信号Ｘ５Ｉ−ＸＳ４Ｂとして送出される。Convert and output to 16-bit parallel data. The 16-bit parallel signals outputted from each register R1-4B are inputted via gates G to corresponding OR gates OG1-0G48, respectively. Furthermore, the mode designation signal T1. The signals T2, T3, and 512Hl are input to the segment month/month order designation circuit 16-1. Segment output order designation circuit 16-1 receives mode designation signal T1.
Timing signals ti, tz... according to T2, T3
...Output t16 in a predetermined order. Here, the timing signal V; tl is sent to the gate G corresponding to the 1st bit signal of each register R1 to R48, and the timing signal t2 is sent to the gate G corresponding to the signal of the 2nd bit of each register R1 to R48. Each is applied as a gate control signal. Below, the timing signals t3 to t16 are also applied to each register R1.
~ R48 3-16 Biff) [Applied as a gate control signal to the gate G corresponding to the + signal, respectively. Therefore, the output signals of OGI to 0G48 are sent out as segment selection signals X5I to XS4B.

セグメント出力）ぽ１序指定回路１６−１は第４図に示
すように構成されている。セグメント出力＋１１１序指
定回路１６−１は１６ビツトのリングカウンタ１６−Ｌ
Ａを備え、このリングカウンタ１６−ＩＡには５１２１
１７　の信号が人力されている。そして、この５１２Ｈ
／　の信号に応じてリングカウンタ１６−ＬＡから出力
される各ピッＩ・信号はゲ−）１１６−Ｉｎに入力され
る。なお、このゲート部１Ｇ−ＩＢは第２図で示したコ
モン走査制御回路１５のゲート部１５−２と同様に構成
されているのでその説明は省略する。Segment output) The first order designation circuit 16-1 is constructed as shown in FIG. The segment output +111 order designation circuit 16-1 is a 16-bit ring counter 16-L.
A, and this ring counter 16-IA has 5121
17 signals are manually operated. And this 512H
Each pin I signal output from the ring counter 16-LA in response to the signal 116-In is input to the gate 116-In. Note that this gate section 1G-IB has the same structure as the gate section 15-2 of the common scan control circuit 15 shown in FIG. 2, so a description thereof will be omitted.

しかして、ゲートｆｉ１６−１ｎからはセグメント選択
信号Ｘ５Ｉ−ＸＳ４８が各モードに応じて所定の順序で
出力される。Thus, segment selection signals X5I-XS48 are output from gates fi16-1n in a predetermined order according to each mode.

肱−首 く全体動作第５図〜第９図〉 先ず、この電子腕時計の全体動作を第５図〜第９図に示
すフローチャートを参照して説明する。Overall operation of elbow-to-neck movements FIGS. 5 to 9> First, the overall operation of this electronic wristwatch will be explained with reference to the flowcharts shown in FIGS. 5 to 9.

第５図に示すジェネラルフローにおいて、ステップＳｌ
では時計モードにセ−／　）される、そして。In the general flow shown in FIG.
Then it will be set to watch mode.

モード切換キーＭＳの操作４１無が調べられ、モードジ
ノ換キーＭＳが操作されなければ時計モードのままとな
る。いま１時計モードにおいてモートリ１換キーＭＳが
操作されると、データバンクモードにνＨｅえられる（
ステップＳ３）、そして、このデータバンクモードにお
いてモードジノ換キーＭＳが操作されなければこのデー
タバンクモードがそのまま保持される。しかして、デー
タバンクモードでモートリ１換キーＭＳが操作されたこ
とがステップＳ４で検出されると、スケジューラモード
にν」換えられる（ステップＳ５）、そして、次にモー
ド切換キーＭＳが操作されるまでこのデータバンクモー
ドのままとなり、そしてモード切換キーＭＳの操作がス
テップＳ６で検出されると、ステップ５１に戻り、時計
モードに復帰する。したがってモード切換キーＭＳが操
作される毎に時計モード、データバンクモード、スケジ
ューラモードの順に各モードがサイクリックに！ｕＪ換
えられる。It is checked whether the mode switching key MS is operated 41, and if the mode switching key MS is not operated, the watch mode remains. If the motor control key MS is operated in the watch mode, νHe is changed to the data bank mode (
In step S3), if the mode change key MS is not operated in this data bank mode, this data bank mode is maintained as it is. When it is detected in step S4 that the motor control switch key MS has been operated in the data bank mode, the mode is switched to scheduler mode (step S5), and then the mode switch key MS is operated. The data bank mode remains until then, and when the operation of the mode switching key MS is detected in step S6, the process returns to step 51 and returns to the clock mode. Therefore, every time the mode switching key MS is operated, each mode changes cyclically in the order of clock mode, data bank mode, and scheduler mode! uJ can be exchanged.

次に時計モード、データバンクモード、スケジューラモ
ードでの動作を第６図〜第９図に示すフローチャートを
参照して具体的に説明する。Next, operations in the clock mode, data bank mode, and scheduler mode will be specifically explained with reference to flowcharts shown in FIGS. 6 to 9.

第６ＩＡは第５図で示した時計モード（ステップＳ２）
の具体的内容を示している。先ず、計時計数回路１３の
計時データを取り込み（ステップＡＩ）、続いて計り！
ｉデータの修正のために設定キーＰＳが操作されたかど
うかをチエツクしくステップＡ２）、走査されなければ
計時データをマトリックス型液晶表示素子２２に表示さ
せる（ステップＡ４）、また、設定キーＴＩＳの操作が
検出されると、コモン走査制御回路１５からの修正デー
タにノふづいて計時データを修正し、それを計時計数回
路１３に転送すると共に、マトリックス型液晶表示素子
２２に表示させる（ステップＡ３゜Ａ４）。6IA is the clock mode shown in FIG. 5 (step S2)
It shows the specific contents. First, the time data of the counting circuit 13 is taken in (step AI), and then the time is counted!
Step A2) to check whether the setting key PS has been operated to correct the i data; if not, display the clock data on the matrix type liquid crystal display element 22 (step A4), and operate the setting key TIS. When detected, the clock data is corrected based on the correction data from the common scan control circuit 15, and is transferred to the counting circuit 13 and displayed on the matrix type liquid crystal display element 22 (step A3).゜A4).

第７図は第５図で示したデータバンクモード（ステップ
５３）の具体的内容を示している。先ず、データメモリ
１７のアドレスデータＮに基づいてデータメモリ１７を
検索し、その指定アドレス領域に記憶されている電話番
号等の置データが読み出される（ステップｌ１ｌ）、こ
れによって読み出された置データは、マトリックス型液
晶表示素子２２に表示される（ステップＢ２）、そして
、データバンクモードにおいては書き込み／読み出し午
−として機１針する設定キーＰＳの操作−４ｊ％が調べ
られる（ステップＢ３）。FIG. 7 shows the specific contents of the data bank mode (step 53) shown in FIG. First, the data memory 17 is searched based on the address data N of the data memory 17, and location data such as a telephone number stored in the specified address area is read out (step l1l). is displayed on the matrix type liquid crystal display element 22 (step B2), and in the data bank mode, the operation -4j% of the setting key PS, which is set by one stitch, is checked as writing/reading mode (step B3).

ここで、読み出しモードにおいて設定＋−ｐｓが操作さ
れると書き込みモードとなる。この書き込みモードでは
入力データをデータメモリ１７のＮアドレス領域に転送
し、その内容をどき科える処理（ステップＢ４〜Ｂ７）
が実行される。即ち、先ず、コモン走査制御回路１５か
らの人力データ先読み込み、それを表示させる（ステッ
プＢ４、Ｂ５）、そして、書込みキーＷＴの操作有無を
調べ（ステップＢ６）、書込みキーＷＴが操作されるま
で上述のステップＢ４．　Ｂ５が作り返される結果、入
力データが１１次取り込まれて表示される。そして、書
込みキーＷＴが操作されると、それまで入力されたデー
タがデータメモリ１７のＮアドレス領域に転送されてそ
の内容の書き基えが行なわれる（ステップＢ７）、この
ような書き込みモードにおいてスクロールキー（第１４
図で示したＦＷＤキー）が操作されると（ステップＢ９
）、データメモリ１７のアドレスＮを＋１するインクリ
メント処理（ステップｎｔｏ）が実行されたのちステッ
プＢ４に戻る。したがってデータメモリ１７には入力さ
れた置データを入力された順序で順次記憶させることが
できる。しかして、書き込みモードが解除されると、そ
のことがステップＢ８で検出され、このフローから一旦
抜けるが、次に、再びこのフローに入ると、今度は、読
み出しモードにセットされているので、ステップＢ３で
そのことが検出される。しかしてこの読み出しモードに
おいてスクロールキーが操作されると、データメモリ１
７のアドレスＮが＋１される（ステップＢ１１．Ｂ１２
）、そして、このアドレスＮとデータメモリ１７の最大
アドレスＫ（例えばｒ５０１）とが比較され、両アドレ
スの一致が検出されると、アドレスＮがクリアされる（
ステップＢ１：３．ｌ１１４）、したがってこの読み出
しモードにおいてはスクロールキーが操作される毎にデ
ータメモリ１７内の置データがサイクリックに読み出さ
れて順次表示される。Here, when the setting +-ps is operated in the read mode, the write mode is entered. In this write mode, the input data is transferred to the N address area of the data memory 17, and the contents are processed (steps B4 to B7).
is executed. That is, first, manual data is pre-loaded from the common scanning control circuit 15 and displayed (steps B4 and B5), and whether or not the write key WT is operated is checked (step B6), until the write key WT is operated. Step B4 above. As a result of B5 being recreated, the input data is captured in the 11th order and displayed. When the write key WT is operated, the data input so far is transferred to the N address area of the data memory 17 and the contents are written as a basis (step B7).In such a write mode, scrolling is performed. key (14th
When the FWD key (shown in the figure) is operated (step B9
), an increment process (step nto) for incrementing the address N of the data memory 17 by 1 is executed, and then the process returns to step B4. Therefore, the input position data can be sequentially stored in the data memory 17 in the order in which they were input. When the write mode is released, this is detected in step B8 and the flow exits once, but when the flow is re-entered, the read mode is set this time, so step B8 is detected. This is detected in B3. However, when the scroll key is operated in this read mode, data memory 1
7 address N is incremented by 1 (steps B11 and B12
), and this address N is compared with the maximum address K (for example, r501) of the data memory 17, and if a match between the two addresses is detected, the address N is cleared (
Step B1:3. 1114), therefore, in this read mode, the position data in the data memory 17 is cyclically read out and sequentially displayed every time the scroll key is operated.

第８図は第５図で示したスケジューラモード（ステップ
Ｓ５）の具体的内容を示している。即ち、このスケジュ
ーラモードにおいては、データメモリ１７に予め記憶さ
せた８０分のスケジューラデータが読み出されてマトリ
ックス型液晶表示末子２２に表示される（ステップＣ１
，Ｃ２）。FIG. 8 shows specific details of the scheduler mode (step S5) shown in FIG. That is, in this scheduler mode, 80 minutes of scheduler data previously stored in the data memory 17 is read out and displayed on the matrix type liquid crystal display terminal 22 (step C1).
, C2).

そして、スケジュールデータの変更のために設定キーＰ
Ｓが操作されたかを調べ（ステップＣ３）、操作されな
ければこのフローから抜けるが、操作された場合には、
スケジュールデータの変更処理（ステップ０４〜Ｃ７）
が実行される。Then, press the setting key P to change the schedule data.
It is checked whether S has been operated (step C3), and if it has not been operated, exits from this flow, but if it has been operated,
Schedule data change processing (steps 04 to C7)
is executed.

即ち、コモン走査制御回路１５からの入力データを読み
込み、それを表示させる（ステップＣ４、Ｃ５）、そし
て書込みキーＷＴが操作されるまで４二述のステップＣ
４、Ｃ５が繰り返されるが、書込みキーＷＴが操作され
ると、それまで入力されたデータをデータメモリ１７に
転送し、スケジュールデータの書き替えが行なわれる（
ステップＣ６、Ｃ７）。That is, the input data from the common scan control circuit 15 is read and displayed (steps C4 and C5), and step C described in 42 is continued until the write key WT is operated.
4, C5 is repeated, but when the write key WT is operated, the data input so far is transferred to the data memory 17, and the schedule data is rewritten (
Steps C6, C7).

第９図は時計モード、データバンクモード、スケジュー
ルモードで実行される表示処理（例えば第６図のステ７
プＡ４．第７図のステップＢ２等、第８図のステップ０
２等）を示している。即ち、この表示処理に入ると、先
ず、ステップＤＩでは現在のセットモードに応じてモー
ド選択回路１９の内容を書き奸える。これによってモー
ド選択回路１９は時計モードでは信号Ｔ１．データバン
クモードでは信１３Ｔ２、スケジューラモードでは信号
Ｔ３を出力し、コモン走査制御回路１５゜セグメントＷ
ｌ’ｆ１回路１６にＬトえられる。そして。Figure 9 shows the display processing executed in clock mode, data bank mode, and schedule mode (for example, step 7 in Figure 6).
A4. Step B2 in Figure 7, etc., Step 0 in Figure 8
2nd class). That is, when entering this display process, first, in step DI, the contents of the mode selection circuit 19 can be written in accordance with the current set mode. As a result, the mode selection circuit 19 selects the signal T1.in the clock mode. Outputs signal 13T2 in data bank mode and outputs signal T3 in scheduler mode, and outputs signal 13T2 in data bank mode, and outputs signal T3 in scheduler mode.
L is applied to the l'f1 circuit 16. and.

ＣＰＵ１４は現在のモート状態に応じた表示データ、即
ち、計時データ、置Ｔ：一タ、スケジュールデータを選
択的に出力し、セグメント制御回路１６にかえる。The CPU 14 selectively outputs display data corresponding to the current mote state, that is, clock data, position data, and schedule data, and sends them to the segment control circuit 16.

く表示動作第１０図〜第１３図ン 次に、時計モード、データバンクモード、スケジューラ
モードに応じた表示動作を第１１図〜第１３図を参照し
て説ＩＩする。Display Operation FIGS. 10 to 13 Next, display operations according to the clock mode, data bank mode, and scheduler mode will be explained with reference to FIGS. 11 to 13.

先ず、時計モードでの表示動作について説明する。First, the display operation in clock mode will be explained.

この時計モードにおいては、モード選択回路１９からハ
イレベルの時計モード指定信号ＴＩが出力され、コモン
走査、ｔＪＮｆ１回路１５に入力される。したがって、
コモン走査制御回路１５において、ゲート部１５−２の
各ゲートのうち、ゲート１１Ｇ３〜ｕ１６Ｇ３が開成さ
れ、その龍のゲートは閉成される２、この結果、時計モ
ードでのコモン選択信号ＹＣＩ−ＹＣ１６は上述した所
定の順序にしたがって出力され、コモン駆動回路２０に
榮えられてコモン信号Ｃｌ−Ｃ１６に変換されたのちマ
トリックス型液晶表示素子２２の対応する走査電極Ｙ１
〜Ｙ１６に印加される。即ち、第１０図は時計モードで
走査電極Ｙｌ−Ｙ１Ｇに印加されるコモン信号Ｃ１〜０
１Ｇの出力波形を示し、パルス波形の電圧が走査電極に
印加される順序は図中カッコ内の数字で示されている。In this clock mode, a high-level clock mode designation signal TI is output from the mode selection circuit 19 and input to the common scan, tJNf1 circuit 15. therefore,
In the common scanning control circuit 15, among the gates of the gate section 15-2, the gates 11G3 to u16G3 are opened, and the dragon gate is closed2. As a result, the common selection signal YCI-YC16 in the clock mode is output in accordance with the above-mentioned predetermined order, and is sent to the common drive circuit 20 and converted into the common signal Cl-C16, after which it is applied to the corresponding scanning electrode Y1 of the matrix type liquid crystal display element 22.
~Y16. That is, FIG. 10 shows common signals C1 to 0 applied to scanning electrodes Yl-Y1G in clock mode.
The output waveform of 1G is shown, and the order in which voltages in the pulse waveform are applied to the scanning electrodes is indicated by numbers in parentheses in the figure.

したがって、時計モードでのコモン信号による選択順序
はＣ５、Ｃ１，Ｃ３、Ｃ４，Ｃ２・・・・・・Ｃ１Ｇと
なる。Therefore, the selection order based on the common signal in the clock mode is C5, C1, C3, C4, C2, . . ., C1G.

一方、セグメント制御回路１６にはモード選択回路１９
からハイレベルの時計モード指定信号Ｔ１が入力され、
またＣＰＵ１４からは計時データ、即ち１月、日、曜日
の［１付データと共に時、分１秒の時刻データが入力さ
れる。したがって。On the other hand, the segment control circuit 16 includes a mode selection circuit 19.
A high-level clock mode designation signal T1 is input from
Further, the CPU 14 inputs time measurement data, that is, time data for hours, minutes, and seconds along with data for January, day, and day of the week. therefore.

セグメント制御回路１６において、セグメント出力順序
指定回路１６−１はゲート部１６−ＩＢの各ゲートのう
ち、ゲート見ＩＧ３〜文１６Ｇ３が開成され、その他の
ゲートは閉成される。したがって１時計モードでのタイ
ミング信号ｋｌ−ｔ１６の出力順序は、上記コモン信号
Ｃ１〜Ｃ１１３の選択順序に対応してｔ５、ｋｌ、ｔ３
、ｔ４゜ｔ２・・・・・・ｔ１６となる。この結果、先
ず、タイミング信号ｔ５の出力により各レジスタＲ１−
ｎ４８の５ピツトロの信号がセグメント選択信号ＸＳ５
として出力され、次でタイミング信号ｔｌに同期してセ
グメン）Ｊ択信号ＸＳＩが出力され、以下、同様にタイ
ミング信号Ｌ３．ｔ４゜ｔ２・・・・・・Ｌｌ１３に同
期してセグメント選択信号はＸＳ３、ＸＳ４、ＸＳ　２
−・−・−ＸＳ　１６１７）順序で出力される。このよ
うな順序で出力されたセグメント選択信りＸ５Ｉ−ＸＳ
４Ｂは、セグメント駆動回路２３でセグメント信号３１
〜３４Ｂに変換されたのち、マトリックス型液晶表示素
子２２の対応する信号電極Ｘｌ−Ｘ４８に印加される。In the segment control circuit 16, the segment output order designating circuit 16-1 opens gates IG3 to 16G3 among the gates of the gate section 16-IB, and closes the other gates. Therefore, the output order of the timing signals kl-t16 in the one-clock mode is t5, kl, t3 corresponding to the selection order of the common signals C1 to C113.
, t4°t2...t16. As a result, first, each register R1-
The 5 pittro signal of n48 is the segment selection signal XS5
Next, the segment) J selection signal XSI is output in synchronization with the timing signal tl, and the timing signal L3. t4゜t2...Segment selection signals are XS3, XS4, XS2 in synchronization with Ll13
-・-・-XS 1617) Output in order. Segment selection signals X5I-XS output in this order
4B is the segment drive circuit 23 that outputs the segment signal 31.
~34B, and then applied to the corresponding signal electrodes X1-X48 of the matrix type liquid crystal display element 22.

したがって、信号電極Ｘｌ−Ｘ４８に印加されるセグメ
ント信号もＣ５，Ｃ１、Ｃ３，Ｃ４，Ｃ２、・・・・・
・Ｃ１６の順序で出力される。第１１図（ａ）、（ｅ）
は信号電極Ｘ４０、Ｘ４１に印加されるセグメント信号
３４０．Ｓ４１の出力波形を示している。このセグメン
ト信号５４０．３４１は第１５図（Ａ）の表示パターン
を例に示したものである。このようなセグメント信号Ｓ
４０，５４１が対応する信号電極Ｘ４０．Ｘ４１に印加
されると、１行４０列ｌ］、２行４０列目、３行４０列
１１のドツトＤ　（１，４０）、Ｄ　（２，４０）、Ｄ
（３，４０）にはそれぞれ第１１図（ｂ）、（ｃ）、（
ｄ）に示すような電圧波形が印加されるので、ドツトＤ
（１，４０）、Ｄ（３，４０）は点灯、ドラ）Ｄ（２，
４０）は消灯する。また、１行４１列ｆ１．２行４１列
１］、３行４１ＪＩＵのドツトＤ　（１，４１）、Ｄ　
（２，４１）、Ｄ（３，４１）には第１１図（ｆ）、（
ｇ）、（ｂ）に示すような電圧波形が印加されるので。Therefore, the segment signals applied to the signal electrodes Xl-X48 are also C5, C1, C3, C4, C2, etc.
- Output in the order of C16. Figure 11 (a), (e)
are segment signals 340 . applied to signal electrodes X40 and X41. The output waveform of S41 is shown. The segment signals 540 and 341 are shown using the display pattern of FIG. 15(A) as an example. Such a segment signal S
40,541 correspond to the signal electrodes X40. When applied to X41, the dots D (1,40), D (2,40), D
(3, 40) are shown in Fig. 11 (b), (c), (
Since the voltage waveform shown in d) is applied, the dot D
(1,40), D(3,40) lights up, dora) D(2,
40) is turned off. Also, dots D (1, 41), D
(2,41) and D(3,41) in Fig. 11(f), (
Since the voltage waveforms shown in g) and (b) are applied.

ドツトＤ　（１，４１）、Ｄ　（３，４１）は消灯。Dots D (1, 41) and D (3, 41) are off.

ドツトＤ（２，４１）は点灯する。Dot D (2, 41) lights up.

このように時計モードにおいてはコモン信号ｃ１−Ｃ１
６を点灯及び消灯状ｊムが互いに一致する頻度等を考慮
して予め決められた順序（Ｃ５、Ｃ１，Ｃ３・・・・・
・Ｃ１Ｇ）で出力すると共に、このｊ順序に同期してセ
グメント信号５ｌ−３４８も出力されるので１例えばド
ラ）Ｄ　（１，４０）、Ｄ（２，４０）、Ｄ　（３，４
０）に印加される電圧波形は第１１図に示す如く１点灯
、消灯のりＪ検数が極めて少なくなる。即ち、第１７図
で示した従来のａ？計モードにおける対応ドツトに印加
される電圧波形と比較すると、本実施例での液晶印加電
圧波形はその点灯、消灯の！、ＩＩ換数が検数の局以下
となる。このようなことは全てのドツトに印加される′
電圧波形についても同様で、その結果、全体的に消費電
力を大幅に減らすことができるようになる。In this way, in the clock mode, the common signal c1-C1
6 in a predetermined order (C5, C1, C3...
・C1G) is output, and segment signals 5l-348 are also output in synchronization with this j order.
As shown in FIG. 11, the voltage waveform applied to 0) has an extremely small number of times when one light is turned on and one light is turned off. That is, the conventional a? shown in FIG. When compared with the voltage waveform applied to the corresponding dot in meter mode, the voltage waveform applied to the liquid crystal in this example is the same as when it is turned on or off! , II conversion number is less than the number station. Something like this is applied to all dots'
The same goes for voltage waveforms, and as a result, overall power consumption can be significantly reduced.

次に、スケジューラモードでの表示動作について説明す
る。Next, the display operation in scheduler mode will be explained.

このスケジューラモードにおいては、モード選択回路１
９からハイレベルのスケジューラモード指定信号Ｔ３が
出力される。この結果、コモン走査制藁１回路１５にお
いてゲート部１５−２の各ゲートのうちゲート文ＩＧ２
〜文１６Ｇ２が開成され、その他のゲートは閉成される
。このため、コモン選択信号Ｙｃ１〜ＹＣ１６は北述し
た所定順序で出力されるので、コモン信号Ｃ１−Ｃ１６
もそれに応じた順序で出力される。　１！ＩＩち、第１
２図はスケジューラモードでのコモン信号Ｃｌ−Ｃ１６
の出力波形を示し、その選択順序は図中カッコ内の数字
で示されている。したがって、この場合のコモン１Ｌ極
の選択順序はＣ１、Ｃ３、Ｃ５゜・・・・・・Ｃ１５、
Ｃ２、Ｃ４、ＣＧ、・・・・・・０１６となる。In this scheduler mode, mode selection circuit 1
9 outputs a high-level scheduler mode designation signal T3. As a result, in the common scanning control straw 1 circuit 15, among the gates of the gate section 15-2, the gate pattern IG2 is
~ Statement 16G2 is opened, and the other gates are closed. Therefore, the common selection signals Yc1 to YC16 are output in the predetermined order mentioned above, so the common selection signals C1 to C16
are also output in the corresponding order. 1! II, 1st
Figure 2 shows the common signal Cl-C16 in scheduler mode.
The selection order is indicated by the numbers in parentheses in the figure. Therefore, the selection order of the common 1L pole in this case is C1, C3, C5°...C15,
C2, C4, CG, ...016.

一方、セグメント制御回路１６にはモート選択回路１９
からハイレベルのスケジューラモード指定信号Ｔ３が入
力され、またＣＰＵ１４からは８０分のスケジュールデ
ータが入力される。この結果、セグメント制御回路１６
のセグメント出力順序指定回路１６−１からは上記コモ
ン信号の出力順序にしたがってタイミング信号ｋｌ−Ｌ
１６が出力されるので、これに応じた順序でセグメント
選・択信号Ｘ５Ｉ−ＸＳ４８が出力される。したがって
、セグメント信号５ｔ−Ｓ４８の選択順序はＳＬ、ＳＳ
、ＳＳ、・・・・・・Ｓ１５．Ｓ２．Ｓ４゜Ｓ　６−・
・・・−Ｓ　Ｉ　Ｇとなる。第１３図（ａ）　〜（ｅ）
は信号電極Ｘｉ、Ｘ６に印加°されるセグメント信号Ｓ
１．ＳＳの出力波形奢示している。このセグメント信号
Ｓ１．ＳＳは第１５図（Ｃ）の表示パターンを例に示し
たものである。このようなセグメント信号５１．５６が
対応する信号電極ｘ１゜Ｘ６０に印加されると、例えば
、ドツトＤ　Ｃ１゜１）、Ｄ　（２，１）、Ｄ　（３，
１）、Ｄ　（１゜６）、Ｄ　（２，６）、Ｄ　（３，６
）に印加される電圧波形は第１３図（ｂ）、（ｃ）、（
ｄ）及び（ｆ）、（ｇ）、（１１）に示す如くとなる。On the other hand, the segment control circuit 16 includes a mote selection circuit 19.
A high-level scheduler mode designation signal T3 is input from the CPU 14, and 80 minutes of schedule data is input from the CPU 14. As a result, segment control circuit 16
The segment output order specifying circuit 16-1 outputs timing signals kl-L according to the output order of the common signals.
16 is output, segment selection/selection signals X5I-XS48 are output in the order corresponding to this. Therefore, the selection order of segment signals 5t-S48 is SL, SS
, SS, ...S15. S2. S4゜S6-・
...-SIG. Figure 13(a) to (e)
is the segment signal S applied to the signal electrodes Xi and X6.
1. The SS output waveform is shown here. This segment signal S1. SS is an example of the display pattern shown in FIG. 15(C). When such segment signals 51.56 are applied to the corresponding signal electrodes x1°X60, for example, dots D C1°1), D (2,1), D (3,
1), D (1°6), D (2,6), D (3,6
) are shown in Figure 13 (b), (c), (
d), (f), (g), and (11).

このため、ドツトＤ　（１，１）、Ｄ　（３、ｌ）は点
灯、ドツトＤ（２，１）は消灯、またドツトＤ（３，６
）は点灯、ドツトＤ　（１，６）、（２，６）は消灯す
る。Therefore, dots D (1, 1) and D (3, l) are lit, dot D (2, 1) is off, and dot D (3, 6) is lit.
) lights up, and dots D (1, 6) and (2, 6) go out.

このようにスケジューラモードにおいては第１５図（Ｃ
）に示したように、奇数行のドツトを点灯させる表示パ
ターンであるから、奇数行のコモン信号を連続して出力
したのち偶数行のコモン信号を連続して出力させること
で、各ドツトに印加される電圧波形の点灯、消灯の切換
数を極めて少なくすることができる。即ち、スケジュー
ラモードにおいて第１３図、第１７図の対応ドツトに印
加される電圧波形を比較すると、点灯、消灯の切換数は
従来の’／ｓ以下となる。この結果、このような駆動方
式を用いれば消費電力を大幅に少なくすることができる
。In this way, in the scheduler mode, as shown in Fig. 15 (C
), since the display pattern is to light up the dots in odd-numbered rows, the common signals in the odd-numbered rows are output continuously, and then the common signals in the even-numbered rows are continuously outputted, so that the voltage is applied to each dot. The number of times the voltage waveform is switched on and off can be extremely reduced. That is, when the voltage waveforms applied to the corresponding dots in FIGS. 13 and 17 in the scheduler mode are compared, the number of switching on and off is less than the conventional '/s. As a result, power consumption can be significantly reduced by using such a driving method.

次に、データバンクモードでの表示動作について説ＩＪ
１する。Next, I will explain the display operation in data bank mode.
Do 1.

このデータバンクモードにおいてはモード選択回路１９
からハイレベルのデータバンクモード指定信号Ｔ２が出
力される。この結果、コモン走査制御回路１５において
ゲート部１５−２の各ゲートのうちゲート交ＩＧＩ　Ｎ
ｉ１６Ｇｌが開成され、その他のゲートは閉成される。In this data bank mode, the mode selection circuit 19
A high-level data bank mode designation signal T2 is output from. As a result, in the common scan control circuit 15, among the gates of the gate section 15-2, the gate cross IGI N
i16Gl is opened and the other gates are closed.

このためコモン選択信号ＹＣＩ−ＹＣ１６は順次選択さ
れる。Therefore, common selection signals YCI-YC16 are sequentially selected.

したがって、コモン信号Ｃｌ−Ｃ１６のパルス波形はＣ
Ｉ、Ｃ２、Ｃ３・−・・・・ＣＩＯの順で出力されるこ
とになる。Therefore, the pulse waveform of the common signal Cl-C16 is C
I, C2, C3... CIO will be output in this order.

一方、セグメント制御回路１Ｇにはモード選択回路１９
からハイレベルのデータバンクモード指定信号Ｔ２が入
力され、またＣＰＵ１４からは１ペ一ジ分（１人分）の
置データが入力される。この結果、セグメント出力順序
指定回路１６−１からはタイミング信号ｔｌ−ｔ１６が
順次出力され、これに応じてセグメント選択信号ＸＳＩ
〜Ｘ３４Ｂが出力されるので、セグメント信号５１〜３
４８のデータ出力順序はＳｌ、Ｓ２、ＳＳ、・・−・・
・Ｓ１６となる。On the other hand, the segment control circuit 1G has a mode selection circuit 19.
A high-level data bank mode designation signal T2 is input from the CPU 14, and one page worth of data (for one person) is input from the CPU 14. As a result, the timing signals tl-t16 are sequentially output from the segment output order specifying circuit 16-1, and the segment selection signal
~X34B is output, so segment signals 51 to 3
48 data output order is Sl, S2, SS,...
・It becomes S16.

Ｌｆ［って、データバンクモードでは従来と同様の駆動
方法となる。Lf [In the data bank mode, the driving method is the same as the conventional one.

このように本実施例では時計モード及びスケジューラモ
ードにおいて、液晶印加電圧波形はドライブ周波数の低
い波形となり、その結果、全体として液晶表示素子を低
消費電流で駆動することが可能となる。As described above, in this embodiment, in the clock mode and scheduler mode, the liquid crystal applied voltage waveform has a low drive frequency, and as a result, it is possible to drive the liquid crystal display element with low current consumption as a whole.

なお、上記実施例は時計モード、スケジューラモード、
データバンクモードに応じて走査電極の走査順序を変え
たが、この発明はこれに限らず。Note that the above embodiment uses clock mode, scheduler mode,
Although the scanning order of the scanning electrodes is changed depending on the data bank mode, the present invention is not limited to this.

例えば数字を表示する表示パターン、アルファベットを
表示する表示パターンに応じて走査順１？：を変えるよ
うにしてもよい。For example, depending on the display pattern that displays numbers or the display pattern that displays alphabets, the scanning order is 1? : may be changed.

また、この発明は電子腕時計に限定されず、その他の電
子機器の液晶表示部に適用”Ｔ　ｆＥであることは勿論
である。Furthermore, the present invention is not limited to electronic wristwatches, but can of course be applied to liquid crystal display sections of other electronic devices.

［Ａ　Ｉ！ＩＩの効果〕 この発明は以１詳細に説明したように、ドツトマトリッ
クス型液晶表示素イに表示されるべきデータの表示パタ
ーンに応じて複数の走査電極の走査順序を可変するよう
にしたから、簡単な構成で消費電力を少なくすることが
できる等の効果を有する。[AI! [Effect II] As described in detail in 1 below, this invention is configured to vary the scanning order of the plurality of scanning electrodes according to the display pattern of data to be displayed on the dot matrix type liquid crystal display element. This has the advantage of being able to reduce power consumption with a simple configuration.

【図面の簡単な説明】[Brief explanation of the drawing]

第１１Ａ〜第１３図はこの発ＩＪ１の一実施例を示し、
第１図はこの発ＩＪＪを適用した電子腕時計全体のブロ
ック回路図、第２図は第１図で示したコモン走査制御回
路１５の詳細図、第３図は第１図で示したセグメント制
御回路１６の詳細図、第４図は第３図で示したセグメン
ト出力順序指定回路１６−１の詳細図、第５図は全体動
作の概要を示すフローチャート、第６図は時計モードの
動作を説ＩＩするフローチャート、第７図はデータバン
クモードの動作をａｌｌするツーローチャート、第８図
はスケジュールモードの動作を説明するフローチャート
、第９図は表示動作を説明するフローチャート、第１０
．１１図は時計モードでの液晶駆動波形を示した図、第
１２．１３図はスケジューラモードでの・１品駆動波形
を示した図、第１４図〜第１７図は従来例を説明する為
の図で、第１４図は電子腕時計全体の外観図、第１５図
は表示状懲を示し、第１５図（Ａ）は時計モード、第１
５図（１３）はデータバンクモード、第１５図（Ｃ）は
スケジューラモードでの表示例を示す図、第１６図、第
１７図は液晶駆動波形を示した図である。 １４・・・・・・ＣＰＵ、１５・・・・・・コモン走査
制御回路、１６・・・・・・セグメント制御回路、１９
・・・・・・モード選択回路、２０・・・・・・コモン
駆動回路、２１・・・・・・電圧発生回路、２２・・・
・・・マトリックス型液晶表示素子、Ｙ　１−Ｙ　ｌ　
６−・−走査電極、Ｘｌ−Ｘ４８・・・・・・信号電極
。 特許出願人　　カシオ計算機株式会社 代理人　弁理士　　町　［ｌ　俊　正 第４図 第５図 スブジ・−・しｔ−トー　　　　　　　　　　　　　　
　　　　　　　　表　心第８図 第１４図11A to 13 show an embodiment of this IJ1,
Figure 1 is a block circuit diagram of the entire electronic wristwatch to which this IJJ is applied, Figure 2 is a detailed diagram of the common scan control circuit 15 shown in Figure 1, and Figure 3 is the segment control circuit shown in Figure 1. 16, FIG. 4 is a detailed diagram of the segment output order specifying circuit 16-1 shown in FIG. 3, FIG. 5 is a flowchart showing an overview of the overall operation, and FIG. 7 is a two-row chart showing all the operations in the data bank mode. FIG. 8 is a flow chart explaining the operation in the schedule mode. FIG. 9 is a flow chart explaining the display operation.
．． Figure 11 is a diagram showing the liquid crystal driving waveform in clock mode, Figures 12 and 13 are diagrams showing one-item driving waveform in scheduler mode, and Figures 14 to 17 are diagrams for explaining the conventional example. In the figure, Fig. 14 shows the external appearance of the entire electronic wristwatch, Fig. 15 shows the display status, and Fig. 15 (A) shows the watch mode, the first
FIG. 5 (13) is a diagram showing a display example in the data bank mode, FIG. 15 (C) is a diagram showing a display example in the scheduler mode, and FIGS. 16 and 17 are diagrams showing liquid crystal drive waveforms. 14...CPU, 15...Common scan control circuit, 16...Segment control circuit, 19
...Mode selection circuit, 20...Common drive circuit, 21...Voltage generation circuit, 22...
...Matrix type liquid crystal display element, Y1-Y1
6--Scanning electrode, Xl-X48...Signal electrode. Patent Applicant Casio Computer Co., Ltd. Agent Patent Attorney Masashi Toshi
Front Heart Figure 8 Figure 14

Claims (1)

【特許請求の範囲】[Claims] 複数の走査電極と複数の信号電極とが夫々交差する複数
のドットを表示すべきデータの表示パターンに応じて選
択し文字、数字、記号等を表示するドットマトリックス
型液晶表示素子において、前記ドットマトリックス型液
晶表示素子に表示されるべきデータの表示パターンに応
じて前記複数の走査電極の走査順序を異ならしめたこと
を特徴とするドットマトリックス型液晶表示素子の駆動
方法。In a dot matrix type liquid crystal display element in which characters, numbers, symbols, etc. are displayed by selecting a plurality of dots in which a plurality of scanning electrodes and a plurality of signal electrodes intersect each other according to a display pattern of data to be displayed, the dot matrix 1. A method for driving a dot matrix type liquid crystal display element, characterized in that the scanning order of the plurality of scan electrodes is made different depending on the display pattern of data to be displayed on the type liquid crystal display element.