JPS6338123B2 - - Google Patents
Info
- Publication number
- JPS6338123B2 JPS6338123B2 JP2044081A JP2044081A JPS6338123B2 JP S6338123 B2 JPS6338123 B2 JP S6338123B2 JP 2044081 A JP2044081 A JP 2044081A JP 2044081 A JP2044081 A JP 2044081A JP S6338123 B2 JPS6338123 B2 JP S6338123B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- pulse
- circuit
- frequency divider
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003111 delayed effect Effects 0.000 claims description 16
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 11
- 230000010355 oscillation Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
Landscapes
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
Description
【発明の詳細な説明】
この発明は、ビデオテープレコーダ(VTR)
の出力周波数とテレビジヨン受像機の受信周波数
とをチユーニングさせるためのテスト用ビデオ信
号等のパルス信号形成に好適なパルス発生回路に
関する。
の出力周波数とテレビジヨン受像機の受信周波数
とをチユーニングさせるためのテスト用ビデオ信
号等のパルス信号形成に好適なパルス発生回路に
関する。
従来、テスト用ビデオ信号の形成時、繰返し周
期を持つパルスを複合したパルス信号を形成する
場合、第1図に示すようなパルス発生回路が用い
られる。このパルス発生回路では、複数の分周器
11,12,13,14,15が直列接続され、
各分周器12,13,14,15の出力がAND
回路20に加えられて論理積が取られる。入力端
子22には第2図のAに示すクロツクパルスが加
えられ、このパルス入力に基づいて各分周器1
1,12,13,14,15から第2図のB,
C,D,E及びFに示すパルスが順次得られ、各
分周器12,13,14,15の各出力パルス
C,D,E及びFの論理積によつて、出力端子2
4には第2図のGに示すパルスが発生する。
期を持つパルスを複合したパルス信号を形成する
場合、第1図に示すようなパルス発生回路が用い
られる。このパルス発生回路では、複数の分周器
11,12,13,14,15が直列接続され、
各分周器12,13,14,15の出力がAND
回路20に加えられて論理積が取られる。入力端
子22には第2図のAに示すクロツクパルスが加
えられ、このパルス入力に基づいて各分周器1
1,12,13,14,15から第2図のB,
C,D,E及びFに示すパルスが順次得られ、各
分周器12,13,14,15の各出力パルス
C,D,E及びFの論理積によつて、出力端子2
4には第2図のGに示すパルスが発生する。
このようなパルス形成に各回路素子の動作速度
を加味した場合、第3図のA及びBに示すよう
に、入力波形Aに対して出力波形Bの発生は伝搬
遅延時間tpdだけ遅れることになる。即ち、第2
図のD,E及びFに示すパルスが時間tpdの存在
で破線で示す分だけ持続するため、このような立
下りの遅れによつて第2図のCに示すパルスの立
上りとの重ね合せにより論理積が成立し、第2図
のGに示す分周出力中に不要なパルスg1,g2,g3
が発生するおそれがある。このようなパルスg1,
g2,g3を含むパルス信号を用いてテストシグナル
を形成した場合、パルスg1,g2,g3による映像が
ブラウン管上に現われ、これが調整精度を低下さ
せる原因になる。
を加味した場合、第3図のA及びBに示すよう
に、入力波形Aに対して出力波形Bの発生は伝搬
遅延時間tpdだけ遅れることになる。即ち、第2
図のD,E及びFに示すパルスが時間tpdの存在
で破線で示す分だけ持続するため、このような立
下りの遅れによつて第2図のCに示すパルスの立
上りとの重ね合せにより論理積が成立し、第2図
のGに示す分周出力中に不要なパルスg1,g2,g3
が発生するおそれがある。このようなパルスg1,
g2,g3を含むパルス信号を用いてテストシグナル
を形成した場合、パルスg1,g2,g3による映像が
ブラウン管上に現われ、これが調整精度を低下さ
せる原因になる。
そこで、第4図に示すように、入力端子22に
加えられた入力パルスを多段接続されたインバー
タ26A,26B………26Nからなる遅延時間
設定回路を用いて遅延させ、遅延時間設定回路に
よつて得られた遅延パルスをAND回路20に加
え、遅延時間を補償する方法がある。このような
方法では、分周器11,12………1Nの構成段
数に応じた遅延時間を得るためにインバータ26
A,26B………26Nも多段構成としなければ
ならない場合もあり、また、分周器11,12…
……1Nに対応して正確な遅延時間を設定しにく
いことから、ゲートによる遅延時間の設定誤差に
よつて不要なパルスが生じるおそれがあつた。
加えられた入力パルスを多段接続されたインバー
タ26A,26B………26Nからなる遅延時間
設定回路を用いて遅延させ、遅延時間設定回路に
よつて得られた遅延パルスをAND回路20に加
え、遅延時間を補償する方法がある。このような
方法では、分周器11,12………1Nの構成段
数に応じた遅延時間を得るためにインバータ26
A,26B………26Nも多段構成としなければ
ならない場合もあり、また、分周器11,12…
……1Nに対応して正確な遅延時間を設定しにく
いことから、ゲートによる遅延時間の設定誤差に
よつて不要なパルスが生じるおそれがあつた。
そこで、この発明は、分周出力中に現われる不
要なパルスを簡単な構成によつて確実に除去し、
所望のパルス出力を得ることを目的とする。
要なパルスを簡単な構成によつて確実に除去し、
所望のパルス出力を得ることを目的とする。
この発明のパルス発生回路は、多段接続された
2以上の分周器と、初段分周器出力を第1の入
力、第1の入力の2倍の周波数を有し且つ初段分
周器出力と同期したパルス信号を第2の入力と
し、初段分周器の出力位相に対して90゜位相遅延
した出力を発生するフリツプフロツプ回路と、初
段分周器出力を除く他の任意の分周器出力と前記
フリツプフロツプ回路出力との論理積出力を得る
ゲート回路とを備えたものである。
2以上の分周器と、初段分周器出力を第1の入
力、第1の入力の2倍の周波数を有し且つ初段分
周器出力と同期したパルス信号を第2の入力と
し、初段分周器の出力位相に対して90゜位相遅延
した出力を発生するフリツプフロツプ回路と、初
段分周器出力を除く他の任意の分周器出力と前記
フリツプフロツプ回路出力との論理積出力を得る
ゲート回路とを備えたものである。
以下、この発明を図面に示した実施例に基づき
詳細に説明する。
詳細に説明する。
第5図は、この発明のパルス発生回路の実施例
を示す。多段接続された2以上の分周器として分
周器31,32,33………3Nが設置され、こ
れら分周器31〜3Nの初段分周器31の出力位
相に対して90゜位相遅延した出力を発生する遅延
回路40が設けられている。遅延回路40の出力
とともに初段分周器31を除く他の任意の分周器
としての分周器32,33………3Nの任意の出
力は、ゲート回路として設置されたAND回路4
2に入力されている。遅延回路40には遅延形
(Dタイプ)のフリツプフロツプ回路(D−FF)
44が用いられ、第2の入力としてクロツク入力
端子Tには入力端子46より与えられる初段分周
器31と共通の入力信号がインバータ48で反転
されて加えられ、また、第1の入力としてデータ
入力端子Dには初段分周器31の出力がデータ入
力として加えられている。即ち、遅延回路40と
して設置されたD−FF44は、第1の入力とし
ての初段分周器31の出力、初段分周器31の出
力の2倍の周波数を有し且つ初段分周器31の出
力パルスに同期した第2の入力としてのパルス信
号に呼応して出力を反転し、初段分周器31の出
力位相を90゜遅延させた出力(遅延出力)を発生
する。従つて、このD−FF44より得られた遅
延出力は、分周器32,33………3Nの出力と
ともに、AND回路42に加えられ、出力端子5
0には、遅延出力及び各分周器出力の論理積出力
が得られる。なお、分周器31,32,33……
…3Nにはトリガ形フリツプフロツプ回路(T−
FF)が用いられる。
を示す。多段接続された2以上の分周器として分
周器31,32,33………3Nが設置され、こ
れら分周器31〜3Nの初段分周器31の出力位
相に対して90゜位相遅延した出力を発生する遅延
回路40が設けられている。遅延回路40の出力
とともに初段分周器31を除く他の任意の分周器
としての分周器32,33………3Nの任意の出
力は、ゲート回路として設置されたAND回路4
2に入力されている。遅延回路40には遅延形
(Dタイプ)のフリツプフロツプ回路(D−FF)
44が用いられ、第2の入力としてクロツク入力
端子Tには入力端子46より与えられる初段分周
器31と共通の入力信号がインバータ48で反転
されて加えられ、また、第1の入力としてデータ
入力端子Dには初段分周器31の出力がデータ入
力として加えられている。即ち、遅延回路40と
して設置されたD−FF44は、第1の入力とし
ての初段分周器31の出力、初段分周器31の出
力の2倍の周波数を有し且つ初段分周器31の出
力パルスに同期した第2の入力としてのパルス信
号に呼応して出力を反転し、初段分周器31の出
力位相を90゜遅延させた出力(遅延出力)を発生
する。従つて、このD−FF44より得られた遅
延出力は、分周器32,33………3Nの出力と
ともに、AND回路42に加えられ、出力端子5
0には、遅延出力及び各分周器出力の論理積出力
が得られる。なお、分周器31,32,33……
…3Nにはトリガ形フリツプフロツプ回路(T−
FF)が用いられる。
以上のように、多段構成された分周器31,3
2,33………3Nの出力の中の初段分周器31
を除く他の分周器32,33………3Nの出力と
ともに遅延回路40による遅延出力をAND回路
42に加えて論理積出力を得るようにしたので、
回路素子の伝搬遅延時間による不要なパルスの発
生は、最終段分周器3Nの遅延時間が90゜位相差
における遅延時間よりも短い範囲内において確実
に除去することができる。
2,33………3Nの出力の中の初段分周器31
を除く他の分周器32,33………3Nの出力と
ともに遅延回路40による遅延出力をAND回路
42に加えて論理積出力を得るようにしたので、
回路素子の伝搬遅延時間による不要なパルスの発
生は、最終段分周器3Nの遅延時間が90゜位相差
における遅延時間よりも短い範囲内において確実
に除去することができる。
第6図は、分周器出力及び遅延出力による論理
積出力の形成及び不要なパルスの除去動作を示
す。即ち、第6図のAに示すパルスが入力端子4
6に与えられると、初段分周器31は第6図のC
に示すパルスを発生する。D−FF44には、そ
のクロツク入力端子Tに入力パルスAをインバー
タ48で反転して得られた第6図のBに示すパル
ス、また、データ入力端子Dに分周器31の出力
パルスCが加えられるので、分周器31の出力パ
ルスCの位相より90゜遅延した第6図のDに示す
遅延出力としてパルス(遅延パルス)がD−FF
44から得られる。
積出力の形成及び不要なパルスの除去動作を示
す。即ち、第6図のAに示すパルスが入力端子4
6に与えられると、初段分周器31は第6図のC
に示すパルスを発生する。D−FF44には、そ
のクロツク入力端子Tに入力パルスAをインバー
タ48で反転して得られた第6図のBに示すパル
ス、また、データ入力端子Dに分周器31の出力
パルスCが加えられるので、分周器31の出力パ
ルスCの位相より90゜遅延した第6図のDに示す
遅延出力としてパルス(遅延パルス)がD−FF
44から得られる。
従つて、多段接続された分周器31,32,3
3………3Nにおいて、説明を簡単にするため、
3個の分周器31,32,33のみで構成されて
いるものとすれば、各分周器32,33より第6
図のE,Fに示すパルスが出力される。これらパ
ルス及びD−FF44の遅延パルスDはAND回路
42に与えられ、論理積の成立によつて第6図の
Gに示す論理積出力が得られる。なお、分周器3
1,32,33………3Nの個数が増加すれば、
第6図のGに示す論理積出力のパルス間隔、パル
ス周期を増大させることができる。
3………3Nにおいて、説明を簡単にするため、
3個の分周器31,32,33のみで構成されて
いるものとすれば、各分周器32,33より第6
図のE,Fに示すパルスが出力される。これらパ
ルス及びD−FF44の遅延パルスDはAND回路
42に与えられ、論理積の成立によつて第6図の
Gに示す論理積出力が得られる。なお、分周器3
1,32,33………3Nの個数が増加すれば、
第6図のGに示す論理積出力のパルス間隔、パル
ス周期を増大させることができる。
そして、初段分周器31の出力パルスCに同期
し、出力パルスCとは位相が90゜異なるD−FF4
4の遅延パルスDがAND回路42に加えられて
いるので、第6図のHに示す不要なパルスh1,h2
の発生時期であるパルスE,Fの立下り時(パル
スCの立上り時)が遅延パルスDの低レベル期間
に相当する。即ち、遅延パルスDの前後のエツジ
タイミングは双方とも、後段何れの分周器出力タ
イミングとの間に位相90゜分の時間差が生じるこ
とになり、この結果、不要なパルスh1,h2の発生
は確実に防止できる。このような関係は、任意の
分周器出力を選択して最終出力のパルス間隔を設
定する場合にも、各分周器出力のエツジタイミン
グのばらつきに対する余裕が均等化され、不要な
パルスの発生を確実に抑えることができる。
し、出力パルスCとは位相が90゜異なるD−FF4
4の遅延パルスDがAND回路42に加えられて
いるので、第6図のHに示す不要なパルスh1,h2
の発生時期であるパルスE,Fの立下り時(パル
スCの立上り時)が遅延パルスDの低レベル期間
に相当する。即ち、遅延パルスDの前後のエツジ
タイミングは双方とも、後段何れの分周器出力タ
イミングとの間に位相90゜分の時間差が生じるこ
とになり、この結果、不要なパルスh1,h2の発生
は確実に防止できる。このような関係は、任意の
分周器出力を選択して最終出力のパルス間隔を設
定する場合にも、各分周器出力のエツジタイミン
グのばらつきに対する余裕が均等化され、不要な
パルスの発生を確実に抑えることができる。
なお、実施例では論理積出力を得るためにゲー
ト回路としてAND回路42を用いたが、AND回
路42をNAND回路に代えてもよく、論理積出
力と等価な否定論理積出力が得られる。
ト回路としてAND回路42を用いたが、AND回
路42をNAND回路に代えてもよく、論理積出
力と等価な否定論理積出力が得られる。
次に、第7図は、この発明のパルス発生回路の
他の実施例を示す。即ち、D−FF44及び分周
器31の前段にT−FFからなる分周器30を設
置し、この分周器30に入力端子46に与えられ
るパルスをインバータ48で反転して加え、分周
器30の非反転出力Qを分周器31に入力し、ま
た、その反転出力をD−FF44に入力すれば、
前記実施例と同様のパルス出力を得ることができ
る。この場合、ゲート回路がNAND回路42′で
あるため、最終出力は、前記実施例の出力を反転
した形となる。
他の実施例を示す。即ち、D−FF44及び分周
器31の前段にT−FFからなる分周器30を設
置し、この分周器30に入力端子46に与えられ
るパルスをインバータ48で反転して加え、分周
器30の非反転出力Qを分周器31に入力し、ま
た、その反転出力をD−FF44に入力すれば、
前記実施例と同様のパルス出力を得ることができ
る。この場合、ゲート回路がNAND回路42′で
あるため、最終出力は、前記実施例の出力を反転
した形となる。
次に、第8図ないし第10図は、この発明のパ
ルス発生回路を用いたビデオ信号発生装置を示
す。
ルス発生回路を用いたビデオ信号発生装置を示
す。
ビデオ信号発生装置54は、外付けされたセラ
ミツク発振子56を除きIC化されており、基準
パルスを発生する発振回路58とともにパルス発
生回路60を内蔵している。発振回路58の発振
出力に基づいて、パルス発生回路60から得られ
たパルス信号は、水平同期信号を形成する時間設
定入力としてレベル設定回路62の入力端子62
Aに与えられる。この実施例のパルス発生回路6
0には、第7図に示したパルス発生回路に分周器
33の反転出力を分周する分周器64ととも
に、この分周出力を反転してレベル設定回路62
の入力端子62Bに白信号期間を設定する時間設
定入力として与えるインバータ65,66が付加
されている。このレベル設定回路62のレベル設
定出力即ちビデオ信号は出力端子68より取り出
される。なお、電源供給端子70には電源より直
流電圧Vccが加えられ、基準電圧発生回路72か
ら出力される基準電圧VREFは、前記レベル設定の
基準として用いられる。また、GND端子74は
接地点に接続するものとする。
ミツク発振子56を除きIC化されており、基準
パルスを発生する発振回路58とともにパルス発
生回路60を内蔵している。発振回路58の発振
出力に基づいて、パルス発生回路60から得られ
たパルス信号は、水平同期信号を形成する時間設
定入力としてレベル設定回路62の入力端子62
Aに与えられる。この実施例のパルス発生回路6
0には、第7図に示したパルス発生回路に分周器
33の反転出力を分周する分周器64ととも
に、この分周出力を反転してレベル設定回路62
の入力端子62Bに白信号期間を設定する時間設
定入力として与えるインバータ65,66が付加
されている。このレベル設定回路62のレベル設
定出力即ちビデオ信号は出力端子68より取り出
される。なお、電源供給端子70には電源より直
流電圧Vccが加えられ、基準電圧発生回路72か
ら出力される基準電圧VREFは、前記レベル設定の
基準として用いられる。また、GND端子74は
接地点に接続するものとする。
そして、レベル設定回路62は、第9図に示す
ようにスイツチング用トランジスタ76,78,
80、抵抗82,84,86及びレベル設定用電
源88,90,92で構成されている。
ようにスイツチング用トランジスタ76,78,
80、抵抗82,84,86及びレベル設定用電
源88,90,92で構成されている。
以上の構成において、ビデオ信号の形成を第1
0図に示す波形を参照して説明する。第10図の
Aに示すパルスが発振回路58よりインバータ5
2を介して分周器30に加えられると、分周器3
0の非反転出力Q及び反転出力は、第10図の
B,Cに示すパルスで加えられる。分周器30の
非反転出力Qに基づいて分周器31,32,3
3,34によつて第10図のD,F,G及びHに
示すパルスが得られる。分周器31の出力パルス
Dは出力パルスCとともにD−FF44に加えら
れ、D−FF44から第10図のEに示すパルス
が出力され、このパルスEとともにパルスF,G
及びHはNAND回路42′に加えられ、これらの
否定論理積によりNAND回路42′には第10図
のIに示すパルスが発生する。このパルスが水平
同期時間tHの設定パルスとなる。また、分周器3
3の反転出力が分周器64に加えられ、インバ
ータ66の出力として第10図のJに示すパルス
が得られる。
0図に示す波形を参照して説明する。第10図の
Aに示すパルスが発振回路58よりインバータ5
2を介して分周器30に加えられると、分周器3
0の非反転出力Q及び反転出力は、第10図の
B,Cに示すパルスで加えられる。分周器30の
非反転出力Qに基づいて分周器31,32,3
3,34によつて第10図のD,F,G及びHに
示すパルスが得られる。分周器31の出力パルス
Dは出力パルスCとともにD−FF44に加えら
れ、D−FF44から第10図のEに示すパルス
が出力され、このパルスEとともにパルスF,G
及びHはNAND回路42′に加えられ、これらの
否定論理積によりNAND回路42′には第10図
のIに示すパルスが発生する。このパルスが水平
同期時間tHの設定パルスとなる。また、分周器3
3の反転出力が分周器64に加えられ、インバ
ータ66の出力として第10図のJに示すパルス
が得られる。
そして、第9図に示すレベル設定回路62にお
いて、入力端子62Aに第10図のIに示すパル
スが加えられ、また入力端子62Bに第10図の
Jに示すパルスが加えられると、第10図のKに
示すビデオ信号が形成され、出力端子68より出
力される。即ち、パルスIに応動してトランジス
タ76がオフ状態となり、設定電圧レベルVR1の
出力によつて水平同期信号が得られる。tHは水平
同期時間、tPHは水平同期信号期間である。また、
トランジスタ76のオン状態により設定電圧レベ
ルVR2が出力され、このレベル期間が黒信号期間
tPBとして与えられる。そして、入力端子62B
に第10図のJに示すパルスが与えられると、ト
ランジスタ80がオン状態となり、出力端子68
には設定電圧レベルVR3が出力される。このレベ
ル期間が白信号期間tPWとなる。これらのレベル
VR1,VR2,VR3(VR3>VR2>VR1)出力によつて安
定でしかも高精度のビデオ信号が得られる。特
に、VS比は高精度に設定できる。
いて、入力端子62Aに第10図のIに示すパル
スが加えられ、また入力端子62Bに第10図の
Jに示すパルスが加えられると、第10図のKに
示すビデオ信号が形成され、出力端子68より出
力される。即ち、パルスIに応動してトランジス
タ76がオフ状態となり、設定電圧レベルVR1の
出力によつて水平同期信号が得られる。tHは水平
同期時間、tPHは水平同期信号期間である。また、
トランジスタ76のオン状態により設定電圧レベ
ルVR2が出力され、このレベル期間が黒信号期間
tPBとして与えられる。そして、入力端子62B
に第10図のJに示すパルスが与えられると、ト
ランジスタ80がオン状態となり、出力端子68
には設定電圧レベルVR3が出力される。このレベ
ル期間が白信号期間tPWとなる。これらのレベル
VR1,VR2,VR3(VR3>VR2>VR1)出力によつて安
定でしかも高精度のビデオ信号が得られる。特
に、VS比は高精度に設定できる。
このようなビデオ信号発生装置をVTRに搭載
し、テスト用ビデオ信号を発生すれば、VTR−
TVのチユーニング操作を高精度に行うことがで
きる。特に、ビデオ信号に不要なパルスが含まれ
ていないので、テスト画像が正確になり、調整精
度を向上させることができる。
し、テスト用ビデオ信号を発生すれば、VTR−
TVのチユーニング操作を高精度に行うことがで
きる。特に、ビデオ信号に不要なパルスが含まれ
ていないので、テスト画像が正確になり、調整精
度を向上させることができる。
なお、各実施例の場合、ビデオ信号発生装置に
ついて説明したが、この発明のパルス発生回路は
ビデオ信号形成だけでなく各種の波形形成に利用
できるものである。
ついて説明したが、この発明のパルス発生回路は
ビデオ信号形成だけでなく各種の波形形成に利用
できるものである。
以上説明したように、この発明によれば、多段
接続された2以上の分周器の中の初段分周器出力
からフリツプフロツプ回路によつて初段分周器の
出力位相に対して90゜位相遅延した出力を発生さ
せ、このフリツプフロツプ回路出力と初段分周器
出力を除く他の任意の分周器出力とをゲート回路
に加えて論理積出力を得るようにしたので、極め
て簡単な構成により、分周器出力のみの論理積で
生じる不要なパルスを確実に除去して所望のパル
ス出力を得ることができ、精度の高いテスト用ビ
デオ信号など、任意のパルス間隔を持つパルス信
号を形成することができる。
接続された2以上の分周器の中の初段分周器出力
からフリツプフロツプ回路によつて初段分周器の
出力位相に対して90゜位相遅延した出力を発生さ
せ、このフリツプフロツプ回路出力と初段分周器
出力を除く他の任意の分周器出力とをゲート回路
に加えて論理積出力を得るようにしたので、極め
て簡単な構成により、分周器出力のみの論理積で
生じる不要なパルスを確実に除去して所望のパル
ス出力を得ることができ、精度の高いテスト用ビ
デオ信号など、任意のパルス間隔を持つパルス信
号を形成することができる。
第1図は従来のパルス発生回路を示すブロツク
図、第2図は第1図に示したパルス発生回路の動
作波形を示す図、第3図は伝搬遅延時間を示す
図、第4図は従来のパルス発生回路を示すブロツ
ク図、第5図はこの発明のパルス発生回路の実施
例を示すブロツク図、第6図は第5図に示したパ
ルス発生回路の動作を示す図、第7図はこの発明
のパルス発生回路の他の実施例を示すブロツク
図、第8図はこの発明のパルス発生回路の応用例
であるビデオ信号発生装置を示すブロツク図、第
9図は第8図に示したビデオ信号発生装置におけ
るレベル設定回路を示す回路図、第10図は第8
図に示したビデオ信号発生装置の動作を示す図で
ある。 30,31,32,33,34,64……分周
器、40……遅延回路、42……AND回路、4
2′……NAND回路、44……フリツプフロツプ
回路。
図、第2図は第1図に示したパルス発生回路の動
作波形を示す図、第3図は伝搬遅延時間を示す
図、第4図は従来のパルス発生回路を示すブロツ
ク図、第5図はこの発明のパルス発生回路の実施
例を示すブロツク図、第6図は第5図に示したパ
ルス発生回路の動作を示す図、第7図はこの発明
のパルス発生回路の他の実施例を示すブロツク
図、第8図はこの発明のパルス発生回路の応用例
であるビデオ信号発生装置を示すブロツク図、第
9図は第8図に示したビデオ信号発生装置におけ
るレベル設定回路を示す回路図、第10図は第8
図に示したビデオ信号発生装置の動作を示す図で
ある。 30,31,32,33,34,64……分周
器、40……遅延回路、42……AND回路、4
2′……NAND回路、44……フリツプフロツプ
回路。
Claims (1)
- 【特許請求の範囲】 1 多段接続された2以上の分周器と、 初段分周器出力を第1の入力、第1の入力の2
倍の周波数を有し且つ初段分周器出力と同期した
パルス信号を第2の入力とし、初段分周器の出力
位相に対して90゜位相遅延した出力を発生するフ
リツプフロツプ回路と、 前記初段分周器出力を除く他の任意の分周器出
力と前記フリツプフロツプ回路出力との論理積出
力を得るゲート回路とを備えたパルス発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2044081A JPS57135526A (en) | 1981-02-14 | 1981-02-14 | Frequency dividing circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2044081A JPS57135526A (en) | 1981-02-14 | 1981-02-14 | Frequency dividing circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57135526A JPS57135526A (en) | 1982-08-21 |
JPS6338123B2 true JPS6338123B2 (ja) | 1988-07-28 |
Family
ID=12027097
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2044081A Granted JPS57135526A (en) | 1981-02-14 | 1981-02-14 | Frequency dividing circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS57135526A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0442625U (ja) * | 1990-08-06 | 1992-04-10 | ||
JPH0545634U (ja) * | 1991-11-16 | 1993-06-18 | アイテツク株式会社 | 眼鏡レンズ保持枠の連結構造 |
-
1981
- 1981-02-14 JP JP2044081A patent/JPS57135526A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0442625U (ja) * | 1990-08-06 | 1992-04-10 | ||
JPH0545634U (ja) * | 1991-11-16 | 1993-06-18 | アイテツク株式会社 | 眼鏡レンズ保持枠の連結構造 |
Also Published As
Publication number | Publication date |
---|---|
JPS57135526A (en) | 1982-08-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4713621A (en) | Phase synchronization circuit | |
US5631582A (en) | Frequency and phase comparator | |
US4649438A (en) | Phase locked signal generator | |
JPS581785B2 (ja) | 陰極線管の表示装置 | |
JP2978856B2 (ja) | 水平走査パルス信号制御回路 | |
JPS6338123B2 (ja) | ||
JPS6161308B2 (ja) | ||
JPS6298976A (ja) | のこぎり波状信号発生用回路 | |
KR920010030B1 (ko) | 동기신호의 주파수에 대응하는 펄스폭을 가지는 클램프펄스 발생회로 | |
JPH0414809B2 (ja) | ||
US5231509A (en) | Burst gate pulse generating device for use in image signal reproducing system | |
JP2506649B2 (ja) | 垂直同期装置 | |
JPH0469452B2 (ja) | ||
JP2903691B2 (ja) | バーストゲートパルス禁止装置 | |
JPS60162385A (ja) | 垂直同期装置 | |
JPH10126233A (ja) | クロック生成回路 | |
JPH0131831B2 (ja) | ||
JP2561240B2 (ja) | クランプパルス発生回路 | |
JP3276797B2 (ja) | 水平出力パルス発生回路 | |
KR0150973B1 (ko) | 전압제어발진기의 발진주파수 제어장치 | |
JPH057136A (ja) | 信号発生装置 | |
JPH07120944B2 (ja) | Pll回路 | |
JPH0363249B2 (ja) | ||
KR930000978B1 (ko) | 필드 검출회로 | |
JPH07101224B2 (ja) | 周波数比較回路 |