JPS63311819A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS63311819A JPS63311819A JP62147112A JP14711287A JPS63311819A JP S63311819 A JPS63311819 A JP S63311819A JP 62147112 A JP62147112 A JP 62147112A JP 14711287 A JP14711287 A JP 14711287A JP S63311819 A JPS63311819 A JP S63311819A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- output terminal
- positive power
- mos transistor
- channel mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路で実現された出力回路に関す
るものである。
るものである。
従来の半導体集積回路における出力回路の一例を第2図
に示し説明する。
に示し説明する。
図において、Tは入力端子で、この入力端子7をインバ
ータ10入力端に接続し、インバータ1の出力端をPチ
ャンネル型MOSトランジスタ2のゲート電−とNチャ
ンネル型MOSトランジスタ4のゲート電極に接続し、
Pチャンネル型MOSトランジスタ2のソース電極を正
電源5に、ドレイン電極を出力端子8にそれぞれ接続し
、NチャンネルWMOSトランジスタ4のソース電極を
負電源6に、ドレイン電極を出力端子8にそれぞれ接続
するように構成されている。
ータ10入力端に接続し、インバータ1の出力端をPチ
ャンネル型MOSトランジスタ2のゲート電−とNチャ
ンネル型MOSトランジスタ4のゲート電極に接続し、
Pチャンネル型MOSトランジスタ2のソース電極を正
電源5に、ドレイン電極を出力端子8にそれぞれ接続し
、NチャンネルWMOSトランジスタ4のソース電極を
負電源6に、ドレイン電極を出力端子8にそれぞれ接続
するように構成されている。
上述した従来の出力回路では、出力端子の電位は入力信
号によって、負電源電位から正電源電位まで変化し、こ
のときの伝搬遅延時間はPチャンネル型MOSトランジ
スタのスイッチング動作速度および駆動能力に左右され
るが、Pチャンネル型MOSトランジスタはNチャンネ
ル型MOSトランジスタに比べてスイッチング動作速度
および駆動能力が低く、高速動作をさせるためにはPチ
ャンネル型MOSトランジスタのチャンネル幅を大きく
しなければならなくなシ、チップ面積が大きくなるとい
う問題点があった。
号によって、負電源電位から正電源電位まで変化し、こ
のときの伝搬遅延時間はPチャンネル型MOSトランジ
スタのスイッチング動作速度および駆動能力に左右され
るが、Pチャンネル型MOSトランジスタはNチャンネ
ル型MOSトランジスタに比べてスイッチング動作速度
および駆動能力が低く、高速動作をさせるためにはPチ
ャンネル型MOSトランジスタのチャンネル幅を大きく
しなければならなくなシ、チップ面積が大きくなるとい
う問題点があった。
本発明の出力回路は、入力端子をインバータの入力端と
第1のNチャンネル型MOSトランジスタのゲート電極
に接続し、上記インバータの出力端をPチャンネル型M
OSトランジスタのゲート電極と第2のNチャンネル型
MOSトランジスタのゲート電極に接続し、上記Pチャ
ンネル型MOSトランジスタのソース電極を正電源に、
ドレイン電極を出力端子にそれぞれ接続し、上記第1の
Nチャンネル型MOSトランジスタのソース電極を上記
出力端子に、ドレイン電極を上記正電源にそれぞれ接続
し、上記第2のNチャンネル型MO3)ランジスタのソ
ース電極を負電源に、ドレイン電極を上記出力端子にそ
れぞれ接続して構成したものである。
第1のNチャンネル型MOSトランジスタのゲート電極
に接続し、上記インバータの出力端をPチャンネル型M
OSトランジスタのゲート電極と第2のNチャンネル型
MOSトランジスタのゲート電極に接続し、上記Pチャ
ンネル型MOSトランジスタのソース電極を正電源に、
ドレイン電極を出力端子にそれぞれ接続し、上記第1の
Nチャンネル型MOSトランジスタのソース電極を上記
出力端子に、ドレイン電極を上記正電源にそれぞれ接続
し、上記第2のNチャンネル型MO3)ランジスタのソ
ース電極を負電源に、ドレイン電極を上記出力端子にそ
れぞれ接続して構成したものである。
本発明においては、先にオン状態となるNチャンネル型
MOSトランジスタが途中まで出力端子の電位を正電源
側に引き上げ、つぎに、インバータの遅延時間だけ遅れ
てPチャンネル型MOSトランジスタがオン状態となシ
、出力端子の電位を正電源電位まで引き上げる。
MOSトランジスタが途中まで出力端子の電位を正電源
側に引き上げ、つぎに、インバータの遅延時間だけ遅れ
てPチャンネル型MOSトランジスタがオン状態となシ
、出力端子の電位を正電源電位まで引き上げる。
以下、図面に基づき本発明の実施例を詳細に説明する。
第1図は本発明による出力回路の一実施例を示す回路図
である。
である。
この第1図において第2図と同一符号のものは相当部分
を示し、3はNチャンネル型MOSトランジスタである
。
を示し、3はNチャンネル型MOSトランジスタである
。
そして、この第1図の実施例に示す出力回路は、入力端
子Tをインバータ1の入力端とNチャンネル型MOSト
ランジスタ3のゲート電極に接続し、インバータ1の出
力端をPチャンネル型MOSトランジスタ2のゲート電
極とNチャンネル型MOSトランジスタ4のゲート電極
に接続し、Pチャンネル型MO8)ランラスタ20ソー
ス電極を正電源5に、ドレイン電極は出力端子8にそれ
ぞれ接続し、Nチャンネル型MOSトランジスタ3のソ
ース電極を出力端子8に、ドレイン電極を正電源5にそ
れぞれ接続し、Nチャンネル型MO8トランジスタ4の
ソース電極を負電源6に、ドレイン電極を出力端子8に
それぞれ接続して構成している。 ・つぎにこの第1図
に示す実施例の動作を説明する。
子Tをインバータ1の入力端とNチャンネル型MOSト
ランジスタ3のゲート電極に接続し、インバータ1の出
力端をPチャンネル型MOSトランジスタ2のゲート電
極とNチャンネル型MOSトランジスタ4のゲート電極
に接続し、Pチャンネル型MO8)ランラスタ20ソー
ス電極を正電源5に、ドレイン電極は出力端子8にそれ
ぞれ接続し、Nチャンネル型MOSトランジスタ3のソ
ース電極を出力端子8に、ドレイン電極を正電源5にそ
れぞれ接続し、Nチャンネル型MO8トランジスタ4の
ソース電極を負電源6に、ドレイン電極を出力端子8に
それぞれ接続して構成している。 ・つぎにこの第1図
に示す実施例の動作を説明する。
上述した出力回路の出力端子8の電位は、入力端子70
入力信号によって負電源電位から正電源電位まで変化す
るが、この動作は入力端子Tが負電源電位から正電源電
位まで変化すると、まず、Nチャンネル型MOSトラン
ジスタ3がオン状態とな多出力端子8の電位を正電源側
に引き上げはじめ、つぎに、インバータ1の遅延時間だ
け遅れてPチャンネル型MOSトランジスタ2がオン状
態となり、出力端子8の電位を正電源電位まで引き上げ
る。
入力信号によって負電源電位から正電源電位まで変化す
るが、この動作は入力端子Tが負電源電位から正電源電
位まで変化すると、まず、Nチャンネル型MOSトラン
ジスタ3がオン状態とな多出力端子8の電位を正電源側
に引き上げはじめ、つぎに、インバータ1の遅延時間だ
け遅れてPチャンネル型MOSトランジスタ2がオン状
態となり、出力端子8の電位を正電源電位まで引き上げ
る。
つまり、先にオン状態となるNチャンネル型MOSトラ
ンジスタ3が途中まで出力端子8の電位を正電源側に引
き上げる。
ンジスタ3が途中まで出力端子8の電位を正電源側に引
き上げる。
以上説明したように、本発明によれば、先にオン状態と
なるNチャンネル型MOSトランジスタが途中まで出力
端子の電位を正電源側に引き上げ、次にインバータの遅
延時間だけ遅れてPチャンネル型MOSトランジスタが
オン状態とな勺、出力端子の電位を正電源電位まで引き
上げるようにすることによシ、出力回路の伝搬遅延時間
を小さくすることができ、また、スイッチング速度およ
び駆動能力の高いNチャンネル型MOSトランジスタを
用いることにより、MOSトランジスタのチャンネル幅
を小さくすることができ、チップ面積を小さくすること
ができる効果がある。
なるNチャンネル型MOSトランジスタが途中まで出力
端子の電位を正電源側に引き上げ、次にインバータの遅
延時間だけ遅れてPチャンネル型MOSトランジスタが
オン状態とな勺、出力端子の電位を正電源電位まで引き
上げるようにすることによシ、出力回路の伝搬遅延時間
を小さくすることができ、また、スイッチング速度およ
び駆動能力の高いNチャンネル型MOSトランジスタを
用いることにより、MOSトランジスタのチャンネル幅
を小さくすることができ、チップ面積を小さくすること
ができる効果がある。
第1図は本発明による出力回路の一実施例を示す回路図
、第2図は従来の出力回路の一例を示す回路図である。 1・拳・・インバータ、2・・・・Pチャンネル型MO
Sトランジスタ、3,4・・・・NチャンネルqMOS
トランジスタ、5・ψ・・正電源、6・・・・負電源、
7・・・・入力端子、8・・・・出力端子。
、第2図は従来の出力回路の一例を示す回路図である。 1・拳・・インバータ、2・・・・Pチャンネル型MO
Sトランジスタ、3,4・・・・NチャンネルqMOS
トランジスタ、5・ψ・・正電源、6・・・・負電源、
7・・・・入力端子、8・・・・出力端子。
Claims (1)
- 半導体集積回路において、入力端子をインバータの入力
端と第1のNチャンネル型MOSトランジスタのゲート
電極に接続し、前記インバータの出力端をPチャンネル
型MOSトランジスタのゲート電極と第2のNチャンネ
ル型MOSトランジスタのゲート電極に接続し、前記P
チャンネル型MOSトランジスタのソース電極を正電源
に、ドレイン電極を出力端子にそれぞれ接続し、前記第
1のNチャンネル型MOSトランジスタのソース電極を
前記出力端子に、ドレイン電極を前記正電源にそれぞれ
接続し、前記第2のNチャンネル型MOSトランジスタ
のソース電極を負電源に、ドレイン電極を前記出力端子
にそれぞれ接続して構成したことを特徴とする出力回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62147112A JPS63311819A (ja) | 1987-06-15 | 1987-06-15 | 出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62147112A JPS63311819A (ja) | 1987-06-15 | 1987-06-15 | 出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63311819A true JPS63311819A (ja) | 1988-12-20 |
Family
ID=15422796
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62147112A Pending JPS63311819A (ja) | 1987-06-15 | 1987-06-15 | 出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63311819A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0488328A2 (en) * | 1990-11-28 | 1992-06-03 | Nec Corporation | Bi-CMOS type semiconductor logic circuit |
US6037815A (en) * | 1996-05-24 | 2000-03-14 | Nec Corporation | Pulse generating circuit having address transition detecting circuit |
-
1987
- 1987-06-15 JP JP62147112A patent/JPS63311819A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0488328A2 (en) * | 1990-11-28 | 1992-06-03 | Nec Corporation | Bi-CMOS type semiconductor logic circuit |
US6037815A (en) * | 1996-05-24 | 2000-03-14 | Nec Corporation | Pulse generating circuit having address transition detecting circuit |
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