JPS6329304Y2 - - Google Patents
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- JPS6329304Y2 JPS6329304Y2 JP1979159874U JP15987479U JPS6329304Y2 JP S6329304 Y2 JPS6329304 Y2 JP S6329304Y2 JP 1979159874 U JP1979159874 U JP 1979159874U JP 15987479 U JP15987479 U JP 15987479U JP S6329304 Y2 JPS6329304 Y2 JP S6329304Y2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】
本考案は位相同期回路に関し、特に、キヤプチ
ヤーレンジの広い位相同期回路に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a phase-locked circuit, and particularly to a phase-locked circuit with a wide capture range.
位相同期回路は、一般に、第１図に示すよう
に、位相比較器１、ループフイルター２、および
電圧制御発振器３で構成される。ところで、この
ような位相同期回路が同期状態に入る（すなわち
ロツクインする）範囲であるキヤプチヤーレンジ
は、位相比較器１、ループフイルタ２および電圧
制御発振器３による順次伝達閉ループのループ伝
達特性によつて定まる。 A phase locked circuit generally includes a phase comparator 1, a loop filter 2, and a voltage controlled oscillator 3, as shown in FIG. By the way, the capture range, which is the range in which such a phase-locked circuit enters a synchronous state (that is, locks in), is determined by the loop transfer characteristics of the sequential closed loop of phase comparator 1, loop filter 2, and voltage-controlled oscillator 3. It is determined.
位相同期回路がロツクしやすいためには、この
キヤプチヤーレンジが大きい方が良いが、これを
大きくとるためにはループ利得を大きくする必要
がある。しかしながら、ループ利得を大きくする
と、外来雑音に対しても感度が大きくなるので、
不安定となつてしまう。したがつて、ループ利得
を大きくすることは得策ではない。 In order for the phase locked circuit to lock easily, it is better to have a large capture range, but in order to increase this capture range, it is necessary to increase the loop gain. However, increasing the loop gain also increases sensitivity to external noise, so
It becomes unstable. Therefore, it is not a good idea to increase the loop gain.
従つて本考案は、ループ利得を大きくすること
なく、実質上キヤプチヤーレンジを拡げ、ロツク
インしやすくした位相同期回路を提供することを
目的とする。 Therefore, an object of the present invention is to provide a phase-locked circuit that substantially expands the capture range and facilitates lock-in without increasing the loop gain.
本考案は、電圧制御発振器と該電圧制御発振器
出力と入力信号との位相比較を行う第１の位相比
較器とを有し、該第１の位相比較器の出力に生ず
る第１のビート信号をループフイルタを介して上
記電圧制御発振器に供給し、一定キヤプチヤーレ
ンジを持つ位相同期回路において、上記電圧制御
発振器出力を移相する移相器と、該移相器出力と
上記入力信号との位相比較を行なう第２の位相比
較器と、該第２の位相比較器の出力に生ずる第２
のビート信号から矩形波パルスを得るリミツタ
と、該矩形波パルスの立上り又は立下り時におけ
る上記第１のビート信号のレベルにより上記電圧
制御発振器の自走発振周波数が入力信号周波数よ
り高いか等しいか低いかを検出してそれぞれに応
じた異なる３つのレベルの電圧信号を発生する周
波数差検出回路と、該電圧信号と上記第１のビー
ト信号とを加算し、該加算した信号を上記ループ
フイルタを介して上記電圧制御発振器へ制御電圧
として印加する加算回路とを有し、これにより上
記一定のキヤプチヤーレンジ外の周波数から強制
的にロツクインするようになし、実効的にキヤプ
チヤーレンジを拡げたことを特徴とする位相同期
回路である。 The present invention includes a voltage controlled oscillator and a first phase comparator that performs a phase comparison between the output of the voltage controlled oscillator and an input signal, and a first beat signal generated at the output of the first phase comparator. A phase shifter that shifts the phase of the output of the voltage controlled oscillator, and a phase shifter that shifts the phase of the output of the voltage controlled oscillator, which is supplied to the voltage controlled oscillator via a loop filter and has a constant capture range. A second phase comparator that performs phase comparison, and a second phase comparator that is generated at the output of the second phase comparator.
a limiter that obtains a rectangular wave pulse from a beat signal; and a limiter that determines whether the free-running oscillation frequency of the voltage controlled oscillator is higher than or equal to the input signal frequency depending on the level of the first beat signal at the rise or fall of the rectangular wave pulse. A frequency difference detection circuit detects whether the voltage is low and generates voltage signals of three different levels according to each voltage signal, adds the voltage signal and the first beat signal, and passes the added signal through the loop filter. and an adder circuit that applies a control voltage to the voltage controlled oscillator via the voltage controlled oscillator, thereby forcibly locking in from frequencies outside the fixed capture range, effectively expanding the capture range. This is a phase-locked circuit characterized by the following.
本考案によれば、位相同期回路に、移相器と、
第２の位相比較器と、リミツタと、周波数差検出
回路と、加算回路とを付加する簡単な構成で、実
効的にキヤプチヤーレンジを拡げることができ
る。 According to the present invention, the phase-locked circuit includes a phase shifter;
With a simple configuration that adds a second phase comparator, a limiter, a frequency difference detection circuit, and an addition circuit, the capture range can be effectively expanded.
また、電圧制御発振器の自走発振周波数が入力
信号より高いか等しいか低いかを検出するため
に、第２の位相比較器の出力に生ずる第２のビー
ト信号から得た矩形波パルスの立上り又は立下り
時における第１の位相比較器の出力に生ずる第１
のビート信号のレベルを利用しているので、周波
数検出回路としては後述する実施例に示されるよ
うに、Ｄフリツプフロツプやサンプルアンドホー
ルド回路のような簡単な回路を用いることができ
る。 In addition, in order to detect whether the free-running oscillation frequency of the voltage controlled oscillator is higher than, equal to, or lower than the input signal, the rise or rise of the square wave pulse obtained from the second beat signal generated at the output of the second phase comparator The first phase generated at the output of the first phase comparator at the time of falling
Since the level of the beat signal is used, a simple circuit such as a D flip-flop or a sample-and-hold circuit can be used as the frequency detection circuit, as shown in the embodiments described later.
以下、本考案を実施例について詳細に説明す
る。 Hereinafter, the present invention will be described in detail with reference to embodiments.
第２図は、本考案の一実施例を示すブロツク回
路図である。 FIG. 2 is a block circuit diagram showing one embodiment of the present invention.
同図を参照して、従来同様、位相比較器１１、
高周波除去フイルタ１２、ループフイルタ１３、
電圧制御発振器１４で、位相同期ループが構成さ
れる。この実施例では、これに、90゜移相器１５、
第２の位相比較器１６、第２の高周波除去フイル
タ１７、リミツタ１８，１９、Ｄフリツプフロツ
プ２０、積分器２１、スイツチ回路２２、および
加算回路２３を付加している。すなわち、電圧制
御発振器１４の出力を90゜移相器１５を通して、
第２の位相比較器１６で位相比較し、その比較出
力から第２の高周波除去フイルタ１７にてビート
信号を取り出す。一方、高周波除去フイルタ１２
の出力ビート信号をリミツタ１８を通してＤフリ
ツプフロツプの一方の入力とし、他方の入力には
第２の高周波除去フイルタ１７の出力ビート信号
をリミツタ１９を通して入力する。リミツタ１９
の出力は、また、積分器２１へ入力され、その出
力はスイツチ回路２２のオン、オフを制御する。
Ｄフリツプフロツプ２０の出力はスイツチ回路２
２のオンのとき、加算回路２３へ与えられ、高周
波除去フイルタ１２の出力に加算されループフイ
ルタ１３を通して電圧制御発振器１４へ、制御電
圧として与えられるようになつている。 Referring to the same figure, as in the conventional case, a phase comparator 11,
High frequency removal filter 12, loop filter 13,
The voltage controlled oscillator 14 constitutes a phase locked loop. In this embodiment, this includes a 90° phase shifter 15,
A second phase comparator 16, a second high frequency removal filter 17, limiters 18 and 19, a D flip-flop 20, an integrator 21, a switch circuit 22, and an adder circuit 23 are added. That is, the output of the voltage controlled oscillator 14 is passed through a 90° phase shifter 15,
A second phase comparator 16 compares the phases, and a second high frequency removal filter 17 extracts a beat signal from the comparison output. On the other hand, the high frequency removal filter 12
The output beat signal of the second high frequency removal filter 17 is inputted through the limiter 18 to one input of the D flip-flop, and the output beat signal of the second high frequency removal filter 17 is inputted to the other input through the limiter 19. Limituta 19
The output is also input to the integrator 21, and the output controls the on/off of the switch circuit 22.
The output of the D flip-flop 20 is the switch circuit 2.
2 is on, the voltage is applied to the adder circuit 23, added to the output of the high frequency removal filter 12, and applied to the voltage controlled oscillator 14 through the loop filter 13 as a control voltage.
今、位相比較器１１と１６が掛算器で構成され
ているものとし、入端子Tiへの入力信号がcosωc
ｔ、電圧制御発振器１４の自走発振周波数を−
sinωvｔとすると、高周波除去フイルタ１２およ
び１７の出力ｑおよびｉは、それぞれ
ｑ＝Ksin（ωc−ωv）ｔ …(1)
ｉ＝Kcos（ωc−ωv）ｔ …(2)
となる。 Now, it is assumed that the phase comparators 11 and 16 are composed of multipliers, and the input signal to the input terminal T i is cosω c
t, the free-running oscillation frequency of the voltage controlled oscillator 14 is -
When sinω v t, the outputs q and i of high frequency removal filters 12 and 17 are respectively q=Ksin( ωc −ωv )t…(1) i=Kcos( ωc − ωv )t…(2) becomes.
今、｜ωc−ωv｜＝Δω（このΔωがビート角周波
数である。）とすると、
１ ωc＞ωvのとき
ωc−ωv＝Δω＞０であるので、(1)および(2)式は
ｑ＝KsinΔωt …(1)′
ｉ＝KcosΔωt＝Ksin（Δωt＋π／２） …(2)′
で表わされる。即ち、ｉの方がｑよりπ／２だけ
進んでいる。 Now, if |ω c −ω v | = Δω (this Δω is the beat angular frequency), then when 1 ω c > ω v , ω c − ω v = Δω > 0, so (1) and Equation (2) is expressed as q=KsinΔωt...(1)'i=KcosΔωt=Ksin(Δωt+π/2)...(2)'. That is, i is ahead of q by π/2.
２ ωc＝ωvのとき
ωc−ωv＝Δω＝０であるので、
ｑ＝０ …(1)″
ｉ＝Ｋ …(2)″
３ ωc＜ωvのとき
ωc−ωv＝−Δω＜０であるので、
ｑ＝Ksin（−Δω）ｔ＝−KsinΔωt
＝Kcos（Δωt＋π／２） …(1)
ｉ＝Kcos（−Δω）ｔ＝KcosΔωt …(2)
で表わされる。即ち、ｉの方がｑよりπ／２だけ
遅れている。2 When ω c = ω v ω c −ω v = Δω = 0, so q=0 …(1)″ i=K …(2)″ 3 When ω c < ω v ω c − ω v Since =-Δω<0, it is expressed as: q=Ksin(-Δω)t=-KsinΔωt=Kcos(Δωt+π/2)...(1) i=Kcos(-Δω)t=KcosΔωt...(2) That is, i lags q by π/2.
上の１），２），３）の場合について、高周波除
去フイルタ１７および１２の出力ｉ，ｑの波形
を、それぞれ、第３図ａ，ｂに示す。 For cases 1), 2), and 3) above, the waveforms of the outputs i and q of the high frequency removal filters 17 and 12 are shown in FIGS. 3a and 3b, respectively.
高周波除去フイルタ１７および１２の出力は、
それぞれリミツタ１９，１８を通して、矩形波と
される。それぞれのリミツタ１９，１８の出力波
形が第３図ｃ，ｄに示される。 The outputs of the high frequency removal filters 17 and 12 are:
They are made into rectangular waves through limiters 19 and 18, respectively. The output waveforms of the respective limiters 19 and 18 are shown in FIGS. 3c and 3d.
上述したように、ωc＞ωvなる(1)の場合には、
ｉの方がｑよりπ／２進んでいるので、リミツタ
１８の出力矩形波パルスより、リミツタ１９の出
力矩形波パルスの方がπ／２先行する。したがつ
て、Ｄフリツプフロツプ２０の出力は高レベル(H)
の出力を維持する。 As mentioned above, in the case of (1) where ω c > ω v ,
Since i leads q by π/2, the output rectangular wave pulse of the limiter 19 precedes the output rectangular wave pulse of the limiter 18 by π/2. Therefore, the output of the D flip-flop 20 is at a high level (H).
maintain the output of
ωc＝ωvなる(2)の場合には、ｑ＝０，ｉ＝Ｋで
あるので、リミツタ１８，１９を通してＤフリツ
プフロツプ２０へのパルス入力はないので、Ｄフ
リツプフロツプはその前の出力状態を維持する。 In the case of (2) where ω c = ω v , since q = 0 and i = K, there is no pulse input to the D flip-flop 20 through the limiters 18 and 19, so the D flip-flop changes its previous output state. maintain.
ωc＜ωvなる(3)の場合には、ｉの方がｑより
π／２遅れる。したがつてリミツタ１８の出力矩
形波パルスの方がリミツタ１９の出力矩形波パル
スよりπ／２先行するので、Ｄフリツプフロツプ
２０の出力は低レベル(L)の出力を維持する。 In the case of (3) where ω c <ω v , i lags q by π/2. Therefore, since the output rectangular wave pulse of limiter 18 precedes the output rectangular wave pulse of limiter 19 by π/2, the output of D flip-flop 20 maintains a low level (L) output.
以上のＤフリツプフロツプの出力状態を第３図
ｅに示す。 The output state of the above D flip-flop is shown in FIG. 3e.
このＤフリツプフロツプ２０の出力が、スイツ
チ回路２２を介して加算回路２３に印加され、こ
こで、高周波除去フイルタ１２の出力ｑに加算さ
れて、ループフイルタ１３を介して制御電圧とし
て電圧制御発振器１４へ印加される。即ち、加算
回路出力Ｃは、ωc＞ωvのとき、
Ｃ＝ｑ＋Ｈ＝KsinΔωt＋Ｈ
であり、Ｈレベルの直流電圧が電圧制御発振器１
４へ印加される。従つて、電圧制御発振器１４の
発振周波数ωvが制御され、Δω＝０に急速に移行
する。 The output of the D flip-flop 20 is applied to the adder circuit 23 via the switch circuit 22, where it is added to the output q of the high frequency removal filter 12, and sent via the loop filter 13 to the voltage controlled oscillator 14 as a control voltage. applied. That is, when ω c > ω v , the adder circuit output C is C=q+H=KsinΔωt+H, and the H level DC voltage is the voltage controlled oscillator 1.
4. Therefore, the oscillation frequency ω v of the voltage controlled oscillator 14 is controlled and rapidly shifts to Δω=0.
一方、ωc＜ωvのときは
Ｃ＝ｑ＋Ｌ＝−KsinΔωt＋Ｌ
であり、Ｌレベルの直流電圧が電圧制御発振器１
４へ印加されるので、電圧制御発振器１４の出力
周波数ωvはωcへ近づくように制御される。 On the other hand, when ω c <ω v , C=q+L=-KsinΔωt+L, and the L level DC voltage is
4, the output frequency ω v of the voltage controlled oscillator 14 is controlled to approach ω c .
すなわち、キヤプチヤーレンジが実質的に広が
つたことを意味する。 This means that the capture range has been substantially expanded.
なお、ωc＝ωvのとき、Ｄフリツプフロツプの
出力は、ＨまたはＬのいずれかで、これが制御電
圧に加わると、不安定となる。しかしながら、こ
の場合、リミツタ１９の出力（Ｈレベル一定）が
積分器２１に入力されるので、積分器２１に出力
が現われ、スイツチ回路２２をオフとする。従つ
て、Ｄフリツプフロツプ２０の出力は加算回路２
３へ入力されないので、同期ループ１１−１２−
１３−１４は、通常の同期回路として動作する。 Note that when ω c =ω v , the output of the D flip-flop is either H or L, and if this is added to the control voltage, it becomes unstable. However, in this case, since the output of the limiter 19 (constant H level) is input to the integrator 21, the output appears in the integrator 21 and turns off the switch circuit 22. Therefore, the output of the D flip-flop 20 is added to the adder circuit 2.
Since it is not input to 3, the synchronous loop 11-12-
13-14 operate as a normal synchronous circuit.
第２図の実施例では、入力信号周波数ωcがキ
ヤプチヤーレンジから外れているとき、ωcがωv
より高いか低いかを判定して、制御電圧を得るた
めに、２つの高周波除去フイルタ１２，１７から
の両ビート信号をＤフリツプフロツプ２０に入力
していたが、Ｄフリツプフロツプを用いずにサン
プルアンドホールド回路を用いることもできる。
この例を第４図に示す。 In the embodiment of FIG. 2, when the input signal frequency ω c is out of the capture range, ω c becomes ω v
In order to determine whether the voltage is higher or lower and to obtain a control voltage, both beat signals from the two high frequency removal filters 12 and 17 were input to the D flip-flop 20, but instead of using a D flip-flop, sample and hold was used. A circuit can also be used.
An example of this is shown in FIG.
第４図において、第２図と同様のものは同一の
参照符号で示した。 In FIG. 4, parts similar to those in FIG. 2 are designated by the same reference numerals.
この実施例では、電圧制御発振器１４の出力を
90゜移相器で移相した信号を位相比較器１６で入
力信号と位相比較し、その出力を高周波除去フイ
ルタ１７を通してビート信号ｉを取り出し、これ
をリミツタ１９を通して矩形波を得る。ここ迄の
構成は第２図の場合と全く同様であるので、リミ
ツタ１９の出力は第３図ｃのようになる。 In this embodiment, the output of the voltage controlled oscillator 14 is
A phase comparator 16 compares the phase of the signal phase-shifted by a 90° phase shifter with an input signal, and the output is passed through a high frequency removal filter 17 to extract a beat signal i, which is passed through a limiter 19 to obtain a rectangular wave. Since the configuration up to this point is exactly the same as that shown in FIG. 2, the output of the limiter 19 is as shown in FIG. 3c.
リミツタ１９の出力は、微分回路２４で微分さ
れ、負方向のパルスを得る。このパルスによつ
て、サンプルアンドホールド回路２５で、高周波
除去フイルタ１２の出力ビート信号ｑ（第３図ｂ）
をサンプルし、その値を保持して出力とすると、
第３図ｅと同様の出力を得ることができる。 The output of the limiter 19 is differentiated by a differentiating circuit 24 to obtain a pulse in the negative direction. This pulse causes the sample and hold circuit 25 to generate the output beat signal q of the high frequency removal filter 12 (FIG. 3b).
If we sample and retain that value as output,
An output similar to that shown in FIG. 3e can be obtained.
従つて、サンプルアンドホールド回路２５の出
力を加算回路２３で高周波除去フイルタ１２の出
力に加算してループフイルタ１３を通して電圧制
御発振器１４へ印加すれば、第２図の実施例と同
様の動作をする。 Therefore, if the output of the sample-and-hold circuit 25 is added to the output of the high frequency removal filter 12 in the adder circuit 23 and applied to the voltage controlled oscillator 14 through the loop filter 13, the same operation as in the embodiment shown in FIG. 2 is obtained. .
なお、ωc＝ωvのとき、(1)″，(2)″に示すように、
ｑ＝０で、ｉ＝Ｋであるので、この実施例では、
微分回路２４の出力（即ちｉの微分出力）は０で
あり、またサンプルされる信号ｑも０であるの
で、サンプルアンドホールド回路２５は動作せず
出力を発生しない。従つて、この実施例では、第
２図の実施例の場合における積分器２１、スイツ
チ回路２２のように、ロツクイン後にサンプルア
ンドホールド回路２５の出力を加算回路２３から
切離す手段を設ける必要はない。 Furthermore, when ω c = ω v , as shown in (1)″ and (2)″,
Since q=0 and i=K, in this example,
Since the output of the differentiating circuit 24 (ie, the differential output of i) is 0, and the sampled signal q is also 0, the sample-and-hold circuit 25 does not operate and generates no output. Therefore, in this embodiment, unlike the integrator 21 and switch circuit 22 in the embodiment of FIG. 2, there is no need to provide means for separating the output of the sample-and-hold circuit 25 from the adder circuit 23 after lock-in. .
上述のように、本考案によれば、位相同期ルー
プのループ利得を大きくとることなく、実効的に
キヤプチヤーレンジを拡大することができる。 As described above, according to the present invention, the capture range can be effectively expanded without increasing the loop gain of the phase-locked loop.
なお上記実施例では、Ｄフリツプフロツプ２０
の出力あるいはサンプルアンドホールド回路２５
の出力を加算回路２３で高周波除去フイルタ１２
の出力に加算しているが、直接電圧制御発振器１
４へ制御電圧として印加しても良い。この場合、
電圧制御発振器１４の急激な変化を避けるため、
時定数回路を通すことが望ましい。 In the above embodiment, the D flip-flop 20
output or sample-and-hold circuit 25
The output of
Although it is added to the output of direct voltage controlled oscillator 1
4 as a control voltage. in this case,
In order to avoid sudden changes in the voltage controlled oscillator 14,
It is desirable to pass through a time constant circuit.
第１図は位相同期回路の一般的構成を示すブロ
ツク図、第２図は本考案の一実施例を示すブロツ
ク図、第３図は、第２図の実施例における各部信
号波形を示す図、第４図は他の実施例を示すブロ
ツク図である。
１１……位相比較器、１２……高周波除去フイ
ルタ、１３……ループフイルタ、１４……電圧制
御発振器、１５……90゜移相器、１６……位相比
較器、１７……高周波除去フイルタ、１８，１９
……リミツタ、２０……Ｄフリツプフロツプ、２
１……積分器、２２……スイツチ回路、２３……
加算回路、２４……微分回路、２５……サンプル
アンドホールド回路。
FIG. 1 is a block diagram showing the general configuration of a phase-locked circuit, FIG. 2 is a block diagram showing an embodiment of the present invention, and FIG. 3 is a diagram showing signal waveforms at various parts in the embodiment of FIG. FIG. 4 is a block diagram showing another embodiment. 11... Phase comparator, 12... High frequency removal filter, 13... Loop filter, 14... Voltage controlled oscillator, 15... 90° phase shifter, 16... Phase comparator, 17... High frequency removal filter, 18,19
...Limitsuta, 20...D flip-flop, 2
1... Integrator, 22... Switch circuit, 23...
Addition circuit, 24...differentiation circuit, 25...sample and hold circuit.
Claims (1)
信号との位相比較を行う第１の位相比較器とを有
し、該第１の位相比較器の出力に生ずる第１のビ
ート信号をループフイルタを介して上記電圧制御
発振器に供給し、一定キヤプチヤーレンジを持つ
位相同期回路において、上記電圧制御発振器出力
を移相する移相器と、該移相器出力と上記入力信
号との位相比較を行なう第２の位相比較器と、該
第２の位相比較器の出力に生ずる第２のビート信
号から矩形波パルスを得るリミツタと、該矩形波
パルスの立上り又は立下り時における上記第１の
ビート信号のレベルにより上記電圧制御発振器の
自走発振周波数が入力信号周波数より高いか等し
いか低いかを検出してそれぞれに応じた異なる３
つのレベルの電圧信号を発生する周波数差検出回
路と、該電圧信号と上記第１のビート信号とを加
算し、該加算した信号を上記ループフイルタを介
して上記電圧制御発振器へ制御電圧として印加す
る加算回路とを有し、これにより上記一定のキヤ
プチヤーレンジ外の周波数から強制的にロツクイ
ンするようになし、実効的にキヤプチヤーレンジ
を拡げたことを特徴とする位相同期回路。 It has a voltage controlled oscillator and a first phase comparator that performs a phase comparison between the output of the voltage controlled oscillator and an input signal, and a first beat signal generated at the output of the first phase comparator is passed through a loop filter. a phase shifter that shifts the phase of the output of the voltage controlled oscillator, and a phase comparison between the output of the phase shifter and the input signal in a phase synchronized circuit having a constant capture range. a second phase comparator; a limiter that obtains a square wave pulse from a second beat signal generated at the output of the second phase comparator; and the first beat signal at the rise or fall of the square wave pulse. It detects whether the free-running oscillation frequency of the voltage controlled oscillator is higher than, equal to, or lower than the input signal frequency depending on the level of
a frequency difference detection circuit that generates voltage signals of two levels, adds the voltage signal and the first beat signal, and applies the added signal as a control voltage to the voltage controlled oscillator via the loop filter. 1. A phase-locked circuit comprising: an adder circuit, thereby forcibly locking in from a frequency outside the fixed capture range, thereby effectively expanding the capture range.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979159874U JPS6329304Y2 (en) | 1979-11-20 | 1979-11-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979159874U JPS6329304Y2 (en) | 1979-11-20 | 1979-11-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5677155U JPS5677155U (en) | 1981-06-23 |
| JPS6329304Y2 true JPS6329304Y2 (en) | 1988-08-08 |
Family
ID=29671059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1979159874U Expired JPS6329304Y2 (en) | 1979-11-20 | 1979-11-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329304Y2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0746770B2 (en) * | 1983-09-21 | 1995-05-17 | ソニー株式会社 | Video signal frequency conversion circuit |
| JP2551560B2 (en) * | 1986-07-28 | 1996-11-06 | 株式会社日立製作所 | PLL oscillator |
| US4739284A (en) * | 1987-05-04 | 1988-04-19 | Motorola, Inc. | Phase locked loop having fast frequency lock steering circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5321558A (en) * | 1976-08-11 | 1978-02-28 | Siemens Ag | Method and device for synchronizing fundamental oscillator in accurate phase |
-
1979
- 1979-11-20 JP JP1979159874U patent/JPS6329304Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5321558A (en) * | 1976-08-11 | 1978-02-28 | Siemens Ag | Method and device for synchronizing fundamental oscillator in accurate phase |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5677155U (en) | 1981-06-23 |
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