JPS6327739B2 - - Google Patents
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- JPS6327739B2 JPS6327739B2 JP83500245A JP50024583A JPS6327739B2 JP S6327739 B2 JPS6327739 B2 JP S6327739B2 JP 83500245 A JP83500245 A JP 83500245A JP 50024583 A JP50024583 A JP 50024583A JP S6327739 B2 JPS6327739 B2 JP S6327739B2
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Classifications
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- G—PHYSICS
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Description
請求の範囲
1 周辺制御装置がメインホストコンピユータの
メインメモリと遠方の周辺端末装置に接続される
複数のライン通信プロセサとの間のデータ転送動
作を制御し、前記周辺制御装置が、個々独立のメ
モリ制御手段と双方に共有されるメモリバンクと
を含むマスタおよびスレーブプロセサ手段と、前
記メインホストコンピユータと前記ライン通信プ
ロセサとに接続チヤネルを与えるインターフエイ
ス回路とを含み、かつ前記マスタおよびスレーブ
プロセサ手段が配置命令PUTと検索命令GETを
用いて前記インターフエイス回路の動作を制御し
かつ前記メインホストコンピユータからの開始命
令の後に前記メインホストコンピユータと前記ラ
イン通信プロセサとのデータ転送を開始するデー
タ通信ネツトワークにおける前記周辺制御装置の
ためのインターフエイス回路であつて、 (a) 前記共有メモリバンクと前記ホストコンピユ
ータの前記メインメモリとの間の同期方式のデ
ータ転送を制御するための第1のインターフエ
イス論理手段(DLI)を備え、前記第1のイン
ターフエイス論理手段は、 (a1) 前記マスタプロセサ手段により起動
され、前記メインホストコンピユータと前記
共有メモリバンクとの間のデータのワードの
双方向転送のためのデータシフト回路を動作
させる機能を有するPROMシーケンシング
手段と、 (a2) 前記ホストコンピユータおよび前記
共有メモリバンクへの接続を有するデータシ
フト回路とを含み、 前記共有メモリバンクと選択されたライン通
信プロセサとの間の非同期方式のデータ転送を
制御するための第2のインターフエイス論理手
段(MLI)を備え、前記第2のインターフエ
イス論理手段は、 (b1) 前記マスタプロセサ手段からの命令
のもとに動作し、かつ前記共有メモリバンク
と前記選択されたライン通信プロセサとの間
のデータを転送する機能を有する制御論理手
段を含み、前記制御論理手段は、 (i) ダイレクトメモリアクセスモードおよ
び、 (ii) ノンダイレクトメモリアクセスモードの
いずれかでのデータ転送を選択するように
動作し、 (b2) 前記ノンダイレクトメモリアクセス
モードの間、前記マスタプロセサ手段から前
記制御論理手段への1個の独立の命令により
前記共有メモリバンクと前記選択されたライ
ン通信プロセサとの間の各個々独立のデータ
ワードの転送を行なうための第1のチヤネル
手段と、 (b3) 前記ダイレクトメモリアクセスモー
ドの間、前記マスタプロセサ手段から前記制
御論理手段への1個のダイレクトメモリアク
セスモード命令により、データワードのブロ
ツクを転送するための第2のチヤネル手段と
を備える、インターフエイス回路。 2 前記第1の論理手段(DLI)の前記データシ
フト回路は、 (a) 前記メインホストコンピユータとデータワー
ドの送受を行なうための第1の受信/駆動手段
と、 (b) 前記共有メモリとデータワードの送受を行な
うための第2の受信/駆動手段と、 (c) 転送データワードを一時的に記憶するための
レジスト手段と、 (d) 転送されたデータワード数をカウントし、か
つ前記PROMシーケンシング手段に接続され、
転送されたデータワード数に関する情報を与え
るための信号線を含むカウント手段とを含む、
請求の範囲第1項記載のインターフエイス回
路。 3 前記PROMシーケンシング手段は、 (i) 前記マスタプロセサ手段、 (ii) 前記メインホストコンピユータ、 (iii) 前記第1および第2のインターフエイス論理
手段、および (iv) 前記選択されたライン通信プロセサに対する
出力制御信号を発生する手段を含む、請求の範
囲第2項記載のインターフエイス回路。 4 前記出力制御信号を発生する手段は、 (a) その出力をPROM出力レジスタへ与えるよ
うに接続されるPROMメモリ手段と、 (b) 前記インターフエイス回路に対する出力制御
信号を与えかつ次のアドレス信号を前記
PROMメモリ手段へ与えるPROM出力レジス
タ手段と、 (c) 前記マスタプロセサ手段からスタートアドレ
スを受けかつ前記PROMメモリ手段を起動す
る機能を有するスタートアドレスレジスタ手段
とを含む、請求の範囲第3項記載のインターフ
エイス回路。 5 前記PROMシーケンシング手段はさらに、 (a) 前記PROMメモリ手段においてアクセスさ
れるべき次のアドレスを発生するための手段を
含む、請求の範囲第3項記載のインターフエイ
ス回路。 6 前記第2のインターフエイス論理手段の前記
第1のチヤネル手段は、 (a) 前記マスタプロサセ手段が前記共有メモリバ
ンクからデータレジスタへデータワードを転送
するためのI/Oバスと、 (b) 前記I/Oバスから送信/駆動装置への転送
のためにデータを受けるデータレジスタと、 (c) 双方向性デターバスへデータワードを転送す
るための送信/駆動装置と、 (d) 選択されたライン通信プロセサとデータワー
ドを授受するための双方向性データバスとを含
む、請求の範囲第1項記載のインターフエイス
回路。 7 前記第1のチヤネル手段はさらに、 (a) 前記双方向性データバスに接続され、選択さ
れたライン通信プロセサからのデータワードを
受けかつ前記共有メモリバンク内に配置するた
めに前記I/Oバスへ転送するための受信手段
をさらに含む、請求の範囲第6項記載のインタ
ーフエイス回路。 8 前記第2のインターフエイス論理手段
(MLI)は、 (a) 前記共有メモリバンクをダイレクトメモリア
クセスドライバへ接続するための共有メモリ出
力バス手段と、 (b) 前記選択されたライン通信プロセサを前記ダ
イレクトメモリアクセスドライバへ接続するた
めの双方向性データバスとを備え、前記データ
バスは前記制御論理手段の制御のもとに動作し
前記共有メモリバンクから前記選択されたライ
ン通信プロセサへデータブロツクを転送する、
請求の範囲第1項記載のインターフエイス回
路。 9 前記第2のチヤネル手段はさらに、 (a) 前記双方向性データバスを介して前記選択さ
れたライン通信プロセサに接続され、ダイレク
トメモリアクセス動作の間、前記共有メモリバ
ンクへの転送のために前記選択されたライン通
信プロセサから前記I/Oバスへデータのブロ
ツクを転送するためのレシーバ手段と、 (b) 前記マスタプロセサ手段を介して前記レシー
バ手段を前記共有メモリバンクへ接続するため
のI/Oバスとを含む、請求の範囲第8項記載
のインターフエイス回路。 10 前記第2のチヤネル手段はさらに、 (a) ダイレクトメモリアクセス動作の間、前記共
有メモリバンクをアドレスするためのダイレク
トメモリアドレス手段を含む、請求の範囲第8
項記載のインターフエイス回路。 発明の分野 本発明は、サブシステム−コントローラの一部
分を構成するインターフエイス回路に関するもの
で、それによつて複数のホストコンピユータがデ
ータ通信端末装置への/からのデータの転送を行
なうことができるものである。 関連出願および関連特許の相互参照 本出願は、いくつかの特許出願および先に発行
された特許に、技術的に関連する。この、関連し
た特許出願は以下のものを含む: 1981年8月24日に、Ronald Mathewsを発明
者として出願された、連続番号第295588号の、
“サブシステムコントローラのためのメモリ制御
回路”; 1981年8月24日に、Robert Catiller,Craig
HarrisおよびRobert Mathewsを発明者として
出願された、連続番号第295587号の、“データ通
信ネツトワーク”; 1981年8月24日に、Robert Catillerを発明者
として出願された、米国特許出願連続番号第
295586号の、“サブシステムコントローラ”; 1981年12月1日に、Craig Harrisを発明者と
して出願された、連続番号第326335号の、“デー
タ転送ネツトワークのための直接メモリアクセス
論理システム”。 主ホストコンピユータを遠隔端末ユニツトに接
続する入力/出力サブシステムの使用を含む、以
下の発行済み特許は本出願の開示の展開の背景を
なす。: Darwin CookおよびDonald Millers を発
明者とする、“入力/出力サブシステムのための
インテリジエント入力/出力インターフエイス制
御ユニツト”という名称の、アメリカ合衆国特許
第4162520号。これには、与えられた周辺端末装
置と主ホストシステムとの間のデータ転送を制御
し、またこれの取扱いを行なうライン制御プロセ
ツサとして知られている、周辺−コントローラが
記憶されている。 Darwin CookおよびDonald Millers を発
明者とする、“I/Oシステムのためのモジユラ
ブロツクユニツト”という名称の、アメリカ合衆
国特許第4074352号。これには、8個の周辺−コ
ントローラのグループを収容し、サポートを行な
うとともに、これらと主ホストコンピユータシス
テムとのインターフエイスをつかさどる、ベース
モジユールユニツトが記載されている。 Donald Millers を発明者とする、“I/O
サブシステムのためのモジユラプロセツサコント
ローラおよび中央処理装置に対するインターフエ
イスを与えるインターフエイス”という名称の、
アメリカ合衆国特許第4106092号。この特許には、
主ホストシステムと複数のベースモジユールおよ
びそれらの周辺コントローラの間のデータ転送を
制御し調整する、I/Oトランスレータまたは
“IOT”と呼ばれる、主ホストシステム中のユニ
ツトが記載されている。 Darwin CookおよびDonald Millers を発
明者とする、“デジタルデータプロセツサシステ
ムのための入力/出力サブシステム”という名称
の、アメリカ合衆国特許第4189769号。これには、
(ライン制御プロセツサと呼ばれる)複数の周辺
−コントローラがベースモジユール中に構成され
て主ホストシステムとのデータ通信を行なうサブ
システムが記載されている。この周辺−コントロ
ーラおよびこのベースモジユールは、入力/出力
サブシステムを形成して、主ホストコンピユータ
システムに対する多数の周辺ユニツトへの/から
のデータ転送を制御する。 Kenneth W.Baun,Jimmy G.Sanudersを発明
者とする、“磁気テープデータ転送システムのた
めのデータリンクプロセツサ”という名称の、ア
メリカ合衆国特許第4280193号。この特許には、
データリンクプロセツサと呼ばれ、主ホストコン
ピユータと遠隔磁気テープ周辺ユニツトとの間の
データ転送の取扱いを行なう、改良された周辺−
コントローラが記憶されている。 以下に掲げられる5件の特許は本願の開示中に
用いられる“汎用入出力ステートマシンプロセ
サ”と呼ばれる装置の使用および動作を述べてお
り、これらの掲げられた特許は、以下に“メツセ
ージレベルインターフエース(MLI)ステート
マシン”マスタプロセサと呼ばれる装置およびネ
ツトワーク規定言語(NDL)ステートマシン
“スレーブ”プロセサの回路および機能の詳細に
関し情報を十分に与えるので参照して援用され
る。 Robert CatillerおよびBrian Forbesを発明者
として、1981年9月15日に発行された、“ソース
アドレス選択を有するマイクロプロセツサシステ
ム”という名称の、アメリカ合衆国特許第
4290106号。 Robert CatillerおよびBrian Forbesを発明者
として、1981年9月22日に発行された、“特殊化
された命令様式を有するマイクロプロセツサシス
テム”という名称の、アメリカ合衆国特許第
4291372号。 Kenneth W.BaunおよびDonald A Millers
を発明者として、1982年1月26日に発行され
た“データリンクプロセサ”という名称の米国特
許第4313162号。 Robert CatillerおよびBrian Forbesを発明者
として、1981年9月29日に発行された、“命令の
反復を容易化するマイクロプロセツサシステム”
という名称の、アメリカ合衆国特許第4292667号。 Robert CatiilerおよびBrian Forbesを発明者
として、1981年10月6日に発行された、“汎用入
出力マイクロプロセツサを用いたデータ転送のた
めのデジタルシステム”という名称の、アメリカ
合衆国特許第4293909号。 Robert CatillerおよびBrian Forberを発明者
として、1981年11月17日に発行された、“ワード
およびバイトハンドリングを有するマイクロプロ
セツサ”という名称の、アメリカ合衆国特許第
4301505号。 上に述べた、発行された特許は、本特許出願の
基礎や背景を形成するもので、特に米国特許第
4301505号の第2A図,第2B図および第3図な
らびに第2欄および第7欄ないし第10欄は、以下
に議論されるステートマシンプロセサの構造およ
び動作を与える、これらの特許は、データ通信ネ
ツトワークの多くの要素および機能的動作を記述
し議論しており、これによつて、主ホストコンピ
ユータがI/O記述子コマンドを与え、データリ
ンクワードタスク識別子を与え、また戻された結
果記述子ワードを受信して、任意のジヨブタスク
の完了または未完了を指示する。これらの特許は
また、ベース接続モジユールユニツトの使用につ
いても記載している。これは、プロセツサ−コン
トローラ、デイストリビユーシヨン制御カード、
メインテナンスカードおよび他のスライドイン
(slide−in)ユニツトを形成するスライドインカ
ードの収容を行なうものである。それぞれのベー
スモジユールユニツトは、1またはそれ以上のプ
ロセツサ−コントローラの収容を行ない、主ホス
トコンピユータへの接続および接続解除を行なう
ためのデイストリビユーシヨン制御(DC)カー
ドを与え、また、ベースモジユール中の回路の診
断テストのためのメインテナンスカードを与え
る。これらのカードユニツトは、ここに援用して
含められた、前に引用した特許の中に記載されて
いる。 発明の背景 “通信の規律(communication discipline)”
という用語を用いると、通信ラインを経由して、
その主ホストコンピユータを有する中央ステーシ
ヨンへ向かうそのデータ転送動作において、特定
の遠隔周辺装置によつて用いられるメツセージ様
式を支配する規則または基準の組を意味する。含
まれる種々の通信規律を区別する因子のいくつか
は:同期動作、同期、非同期動作、メツセージシ
ーケンスの開始および終了、メツセージセグメン
ト長、などである。 周辺のデータ通信端末装置のすべてに共通な、
標準的な通信規律は存在しないため、システムが
独立の通信コントローラを個別に含み、これによ
りこのシステムによつて処理される、異なつた規
律のそれぞれを受容することが、一般に要求され
てきた。さらに、異なつた規律を有する、新たな
タイプの周辺装置がしばしば開発されているため
に、これは、次には、このタイプのユニツトを受
容する新たな通信コントローラがシステム上に設
計されることを要求することになろう。 単位時間あたり、および装置の単位量あたり
の、データ処理高を上げること;また、含まれて
いる要素を簡単化し、その数を節約するととも
に、最も能率的な態様で、遠隔ステーシヨンとの
間の確実なデータ通信を行なうということは、デ
ータ通信ネツトワークやサブシステムの製造者お
よび使用者の長年の目的とするところであつた。 多くのデータ通信サブシステムはコントローラ
を用いてきており、データ通信の周辺端末装置に
おける種々のタイプの個々の特徴を扱うのみなら
ず、主ホストコンピユータが引き続いて遠隔端末
装置との間のデータ転送を含むプロセスのすべて
のステツプを積極的に含まねばならないような、
不十分な制御能力をもつたコントローラを用いて
きた。 前に援用した特許において示されているよう
に、データ通信ネツトワークの制御能力をより高
めるとともに、複雑性とコストとを減少させる1
つの方法は、主ホストプロセツサから、その監視
および制御機能のほとんどを取り去つて、これら
を、遠隔端末装置との通信能力を維持し、また、
選択された時刻に主ホストシステムにデータを送
り戻したり、それからのデータを受取る通信を行
なう周辺−コントローラへと移すことである。 遠隔端末装置と中央主ホストコンピユータとの
間、または複数のこのような主ホストコンピユー
タの間でのデータ転送のためには、ネツトワーク
のどのようなアーキテクチヤまたは機能的構造の
配列を行なえば要素を最も有効に使えるか、とい
うことに関する問題がしばしば生ずる。 1またはそれ以上の主ホストコンピユータシス
テムが、データ通信の目的で、多数の遠隔端末装
置が動作させることを可能とする、ここに述べた
データ通信ネツトワークは、データ転送を制御す
るモジユール回路を与える。これは、それによつ
て、遠隔端末装置からの最高16個のデータ通信ラ
インが、種々の異なつたライン通信規律が満足さ
れたことを検出し、それから、ネツトワークサポ
ートプロセツサによる動作の共通ライン規律を与
える、ラインサポートプロセツサの一部である16
個のラインアダプタに接続されるものである。こ
のネツトワークサポートプロセツサ(第1A図,
第1B図,80)は、単一の主ホストプロセツサ
または最高4つの、複数の主ホストプロセサのい
ずれかからのデータ転送開始指令を受信し、遠隔
データ端末装置とデータ転送指令を開始した特定
の主ホストコンピユータとの間の、要求されたデ
ータ転送の実行を監視する。選択されたラインサ
ポートプロセツサ300と、ネツトワークサポー
トプロセツサとの間の通信は標準化されており、
遠隔データ通信に要求される種々の規律のばらつ
きに従属していない。ネツトワークサポートプロ
セツサおよびその衛星ラインサポートプロセツサ
は、フロントエンドコントローラを構成し、これ
は、通信ネツトワークのアーキテクチヤ中におけ
る分散処理機能を可能とする。 上述したデータ通信ネツトワークの基本的な構
成ブロツクはネツトワークサポートプロセツサと
呼ばれるサブシステムコントローラであり、これ
は、主ホストコンピユータからデータ転送機能と
の関係を取り去るものである。 発明の概要 本発明のインターフエイス回路(第8図,10
5i)は、サブシステム−コントローラ(ネツト
ワークサポートプロセツサ(第1A図,80))
を与えるもので、これは、主ホストコンピユータ
への、また、それぞれが最高16のデータ端末装置
へ接続することができる複数のラインサポートプ
ロセツサ(LSP's)への、制御された通信ライン
を持つものである。 このインターフエイス回路は、(i)MLIインタ
ーフエイス論理回路および(ii)DLIインターフエイ
ス論理回路と呼ばれる、2つの機能的論理回路
(第8図)を与える。このMLIインターフエイス
論理回路100mは、マスタコントローラステー
トマシンからの命令を受取り、ネツトワークサポ
ートプロセツサの共用メモリのアドレスを行な
い、共用メモリと選択されたラインサポートプロ
セツサ(LSP)との間の直接メモリアクセスを与
える手段を含む。これらの動作のために、マスタ
ステートマシーンプロセサ50aはスレーブプロ
セサ50bからの特別の命令を用いる。 DLIインターフエイス論理回路は、ホストコン
ピユータとネツトワークサポートプロセツサの共
用メモリ手段との間の制御された通信を与える。
このDLFインターフエイス論理回路は、ホスト
コンピユータとネツトワークサポートプロセツサ
の共用メモリ90との間のデータ転送のための、
制御信号のシーケンスを与えるPROMシーケン
サを含むものである。
メインメモリと遠方の周辺端末装置に接続される
複数のライン通信プロセサとの間のデータ転送動
作を制御し、前記周辺制御装置が、個々独立のメ
モリ制御手段と双方に共有されるメモリバンクと
を含むマスタおよびスレーブプロセサ手段と、前
記メインホストコンピユータと前記ライン通信プ
ロセサとに接続チヤネルを与えるインターフエイ
ス回路とを含み、かつ前記マスタおよびスレーブ
プロセサ手段が配置命令PUTと検索命令GETを
用いて前記インターフエイス回路の動作を制御し
かつ前記メインホストコンピユータからの開始命
令の後に前記メインホストコンピユータと前記ラ
イン通信プロセサとのデータ転送を開始するデー
タ通信ネツトワークにおける前記周辺制御装置の
ためのインターフエイス回路であつて、 (a) 前記共有メモリバンクと前記ホストコンピユ
ータの前記メインメモリとの間の同期方式のデ
ータ転送を制御するための第1のインターフエ
イス論理手段(DLI)を備え、前記第1のイン
ターフエイス論理手段は、 (a1) 前記マスタプロセサ手段により起動
され、前記メインホストコンピユータと前記
共有メモリバンクとの間のデータのワードの
双方向転送のためのデータシフト回路を動作
させる機能を有するPROMシーケンシング
手段と、 (a2) 前記ホストコンピユータおよび前記
共有メモリバンクへの接続を有するデータシ
フト回路とを含み、 前記共有メモリバンクと選択されたライン通
信プロセサとの間の非同期方式のデータ転送を
制御するための第2のインターフエイス論理手
段(MLI)を備え、前記第2のインターフエ
イス論理手段は、 (b1) 前記マスタプロセサ手段からの命令
のもとに動作し、かつ前記共有メモリバンク
と前記選択されたライン通信プロセサとの間
のデータを転送する機能を有する制御論理手
段を含み、前記制御論理手段は、 (i) ダイレクトメモリアクセスモードおよ
び、 (ii) ノンダイレクトメモリアクセスモードの
いずれかでのデータ転送を選択するように
動作し、 (b2) 前記ノンダイレクトメモリアクセス
モードの間、前記マスタプロセサ手段から前
記制御論理手段への1個の独立の命令により
前記共有メモリバンクと前記選択されたライ
ン通信プロセサとの間の各個々独立のデータ
ワードの転送を行なうための第1のチヤネル
手段と、 (b3) 前記ダイレクトメモリアクセスモー
ドの間、前記マスタプロセサ手段から前記制
御論理手段への1個のダイレクトメモリアク
セスモード命令により、データワードのブロ
ツクを転送するための第2のチヤネル手段と
を備える、インターフエイス回路。 2 前記第1の論理手段(DLI)の前記データシ
フト回路は、 (a) 前記メインホストコンピユータとデータワー
ドの送受を行なうための第1の受信/駆動手段
と、 (b) 前記共有メモリとデータワードの送受を行な
うための第2の受信/駆動手段と、 (c) 転送データワードを一時的に記憶するための
レジスト手段と、 (d) 転送されたデータワード数をカウントし、か
つ前記PROMシーケンシング手段に接続され、
転送されたデータワード数に関する情報を与え
るための信号線を含むカウント手段とを含む、
請求の範囲第1項記載のインターフエイス回
路。 3 前記PROMシーケンシング手段は、 (i) 前記マスタプロセサ手段、 (ii) 前記メインホストコンピユータ、 (iii) 前記第1および第2のインターフエイス論理
手段、および (iv) 前記選択されたライン通信プロセサに対する
出力制御信号を発生する手段を含む、請求の範
囲第2項記載のインターフエイス回路。 4 前記出力制御信号を発生する手段は、 (a) その出力をPROM出力レジスタへ与えるよ
うに接続されるPROMメモリ手段と、 (b) 前記インターフエイス回路に対する出力制御
信号を与えかつ次のアドレス信号を前記
PROMメモリ手段へ与えるPROM出力レジス
タ手段と、 (c) 前記マスタプロセサ手段からスタートアドレ
スを受けかつ前記PROMメモリ手段を起動す
る機能を有するスタートアドレスレジスタ手段
とを含む、請求の範囲第3項記載のインターフ
エイス回路。 5 前記PROMシーケンシング手段はさらに、 (a) 前記PROMメモリ手段においてアクセスさ
れるべき次のアドレスを発生するための手段を
含む、請求の範囲第3項記載のインターフエイ
ス回路。 6 前記第2のインターフエイス論理手段の前記
第1のチヤネル手段は、 (a) 前記マスタプロサセ手段が前記共有メモリバ
ンクからデータレジスタへデータワードを転送
するためのI/Oバスと、 (b) 前記I/Oバスから送信/駆動装置への転送
のためにデータを受けるデータレジスタと、 (c) 双方向性デターバスへデータワードを転送す
るための送信/駆動装置と、 (d) 選択されたライン通信プロセサとデータワー
ドを授受するための双方向性データバスとを含
む、請求の範囲第1項記載のインターフエイス
回路。 7 前記第1のチヤネル手段はさらに、 (a) 前記双方向性データバスに接続され、選択さ
れたライン通信プロセサからのデータワードを
受けかつ前記共有メモリバンク内に配置するた
めに前記I/Oバスへ転送するための受信手段
をさらに含む、請求の範囲第6項記載のインタ
ーフエイス回路。 8 前記第2のインターフエイス論理手段
(MLI)は、 (a) 前記共有メモリバンクをダイレクトメモリア
クセスドライバへ接続するための共有メモリ出
力バス手段と、 (b) 前記選択されたライン通信プロセサを前記ダ
イレクトメモリアクセスドライバへ接続するた
めの双方向性データバスとを備え、前記データ
バスは前記制御論理手段の制御のもとに動作し
前記共有メモリバンクから前記選択されたライ
ン通信プロセサへデータブロツクを転送する、
請求の範囲第1項記載のインターフエイス回
路。 9 前記第2のチヤネル手段はさらに、 (a) 前記双方向性データバスを介して前記選択さ
れたライン通信プロセサに接続され、ダイレク
トメモリアクセス動作の間、前記共有メモリバ
ンクへの転送のために前記選択されたライン通
信プロセサから前記I/Oバスへデータのブロ
ツクを転送するためのレシーバ手段と、 (b) 前記マスタプロセサ手段を介して前記レシー
バ手段を前記共有メモリバンクへ接続するため
のI/Oバスとを含む、請求の範囲第8項記載
のインターフエイス回路。 10 前記第2のチヤネル手段はさらに、 (a) ダイレクトメモリアクセス動作の間、前記共
有メモリバンクをアドレスするためのダイレク
トメモリアドレス手段を含む、請求の範囲第8
項記載のインターフエイス回路。 発明の分野 本発明は、サブシステム−コントローラの一部
分を構成するインターフエイス回路に関するもの
で、それによつて複数のホストコンピユータがデ
ータ通信端末装置への/からのデータの転送を行
なうことができるものである。 関連出願および関連特許の相互参照 本出願は、いくつかの特許出願および先に発行
された特許に、技術的に関連する。この、関連し
た特許出願は以下のものを含む: 1981年8月24日に、Ronald Mathewsを発明
者として出願された、連続番号第295588号の、
“サブシステムコントローラのためのメモリ制御
回路”; 1981年8月24日に、Robert Catiller,Craig
HarrisおよびRobert Mathewsを発明者として
出願された、連続番号第295587号の、“データ通
信ネツトワーク”; 1981年8月24日に、Robert Catillerを発明者
として出願された、米国特許出願連続番号第
295586号の、“サブシステムコントローラ”; 1981年12月1日に、Craig Harrisを発明者と
して出願された、連続番号第326335号の、“デー
タ転送ネツトワークのための直接メモリアクセス
論理システム”。 主ホストコンピユータを遠隔端末ユニツトに接
続する入力/出力サブシステムの使用を含む、以
下の発行済み特許は本出願の開示の展開の背景を
なす。: Darwin CookおよびDonald Millers を発
明者とする、“入力/出力サブシステムのための
インテリジエント入力/出力インターフエイス制
御ユニツト”という名称の、アメリカ合衆国特許
第4162520号。これには、与えられた周辺端末装
置と主ホストシステムとの間のデータ転送を制御
し、またこれの取扱いを行なうライン制御プロセ
ツサとして知られている、周辺−コントローラが
記憶されている。 Darwin CookおよびDonald Millers を発
明者とする、“I/Oシステムのためのモジユラ
ブロツクユニツト”という名称の、アメリカ合衆
国特許第4074352号。これには、8個の周辺−コ
ントローラのグループを収容し、サポートを行な
うとともに、これらと主ホストコンピユータシス
テムとのインターフエイスをつかさどる、ベース
モジユールユニツトが記載されている。 Donald Millers を発明者とする、“I/O
サブシステムのためのモジユラプロセツサコント
ローラおよび中央処理装置に対するインターフエ
イスを与えるインターフエイス”という名称の、
アメリカ合衆国特許第4106092号。この特許には、
主ホストシステムと複数のベースモジユールおよ
びそれらの周辺コントローラの間のデータ転送を
制御し調整する、I/Oトランスレータまたは
“IOT”と呼ばれる、主ホストシステム中のユニ
ツトが記載されている。 Darwin CookおよびDonald Millers を発
明者とする、“デジタルデータプロセツサシステ
ムのための入力/出力サブシステム”という名称
の、アメリカ合衆国特許第4189769号。これには、
(ライン制御プロセツサと呼ばれる)複数の周辺
−コントローラがベースモジユール中に構成され
て主ホストシステムとのデータ通信を行なうサブ
システムが記載されている。この周辺−コントロ
ーラおよびこのベースモジユールは、入力/出力
サブシステムを形成して、主ホストコンピユータ
システムに対する多数の周辺ユニツトへの/から
のデータ転送を制御する。 Kenneth W.Baun,Jimmy G.Sanudersを発明
者とする、“磁気テープデータ転送システムのた
めのデータリンクプロセツサ”という名称の、ア
メリカ合衆国特許第4280193号。この特許には、
データリンクプロセツサと呼ばれ、主ホストコン
ピユータと遠隔磁気テープ周辺ユニツトとの間の
データ転送の取扱いを行なう、改良された周辺−
コントローラが記憶されている。 以下に掲げられる5件の特許は本願の開示中に
用いられる“汎用入出力ステートマシンプロセ
サ”と呼ばれる装置の使用および動作を述べてお
り、これらの掲げられた特許は、以下に“メツセ
ージレベルインターフエース(MLI)ステート
マシン”マスタプロセサと呼ばれる装置およびネ
ツトワーク規定言語(NDL)ステートマシン
“スレーブ”プロセサの回路および機能の詳細に
関し情報を十分に与えるので参照して援用され
る。 Robert CatillerおよびBrian Forbesを発明者
として、1981年9月15日に発行された、“ソース
アドレス選択を有するマイクロプロセツサシステ
ム”という名称の、アメリカ合衆国特許第
4290106号。 Robert CatillerおよびBrian Forbesを発明者
として、1981年9月22日に発行された、“特殊化
された命令様式を有するマイクロプロセツサシス
テム”という名称の、アメリカ合衆国特許第
4291372号。 Kenneth W.BaunおよびDonald A Millers
を発明者として、1982年1月26日に発行され
た“データリンクプロセサ”という名称の米国特
許第4313162号。 Robert CatillerおよびBrian Forbesを発明者
として、1981年9月29日に発行された、“命令の
反復を容易化するマイクロプロセツサシステム”
という名称の、アメリカ合衆国特許第4292667号。 Robert CatiilerおよびBrian Forbesを発明者
として、1981年10月6日に発行された、“汎用入
出力マイクロプロセツサを用いたデータ転送のた
めのデジタルシステム”という名称の、アメリカ
合衆国特許第4293909号。 Robert CatillerおよびBrian Forberを発明者
として、1981年11月17日に発行された、“ワード
およびバイトハンドリングを有するマイクロプロ
セツサ”という名称の、アメリカ合衆国特許第
4301505号。 上に述べた、発行された特許は、本特許出願の
基礎や背景を形成するもので、特に米国特許第
4301505号の第2A図,第2B図および第3図な
らびに第2欄および第7欄ないし第10欄は、以下
に議論されるステートマシンプロセサの構造およ
び動作を与える、これらの特許は、データ通信ネ
ツトワークの多くの要素および機能的動作を記述
し議論しており、これによつて、主ホストコンピ
ユータがI/O記述子コマンドを与え、データリ
ンクワードタスク識別子を与え、また戻された結
果記述子ワードを受信して、任意のジヨブタスク
の完了または未完了を指示する。これらの特許は
また、ベース接続モジユールユニツトの使用につ
いても記載している。これは、プロセツサ−コン
トローラ、デイストリビユーシヨン制御カード、
メインテナンスカードおよび他のスライドイン
(slide−in)ユニツトを形成するスライドインカ
ードの収容を行なうものである。それぞれのベー
スモジユールユニツトは、1またはそれ以上のプ
ロセツサ−コントローラの収容を行ない、主ホス
トコンピユータへの接続および接続解除を行なう
ためのデイストリビユーシヨン制御(DC)カー
ドを与え、また、ベースモジユール中の回路の診
断テストのためのメインテナンスカードを与え
る。これらのカードユニツトは、ここに援用して
含められた、前に引用した特許の中に記載されて
いる。 発明の背景 “通信の規律(communication discipline)”
という用語を用いると、通信ラインを経由して、
その主ホストコンピユータを有する中央ステーシ
ヨンへ向かうそのデータ転送動作において、特定
の遠隔周辺装置によつて用いられるメツセージ様
式を支配する規則または基準の組を意味する。含
まれる種々の通信規律を区別する因子のいくつか
は:同期動作、同期、非同期動作、メツセージシ
ーケンスの開始および終了、メツセージセグメン
ト長、などである。 周辺のデータ通信端末装置のすべてに共通な、
標準的な通信規律は存在しないため、システムが
独立の通信コントローラを個別に含み、これによ
りこのシステムによつて処理される、異なつた規
律のそれぞれを受容することが、一般に要求され
てきた。さらに、異なつた規律を有する、新たな
タイプの周辺装置がしばしば開発されているため
に、これは、次には、このタイプのユニツトを受
容する新たな通信コントローラがシステム上に設
計されることを要求することになろう。 単位時間あたり、および装置の単位量あたり
の、データ処理高を上げること;また、含まれて
いる要素を簡単化し、その数を節約するととも
に、最も能率的な態様で、遠隔ステーシヨンとの
間の確実なデータ通信を行なうということは、デ
ータ通信ネツトワークやサブシステムの製造者お
よび使用者の長年の目的とするところであつた。 多くのデータ通信サブシステムはコントローラ
を用いてきており、データ通信の周辺端末装置に
おける種々のタイプの個々の特徴を扱うのみなら
ず、主ホストコンピユータが引き続いて遠隔端末
装置との間のデータ転送を含むプロセスのすべて
のステツプを積極的に含まねばならないような、
不十分な制御能力をもつたコントローラを用いて
きた。 前に援用した特許において示されているよう
に、データ通信ネツトワークの制御能力をより高
めるとともに、複雑性とコストとを減少させる1
つの方法は、主ホストプロセツサから、その監視
および制御機能のほとんどを取り去つて、これら
を、遠隔端末装置との通信能力を維持し、また、
選択された時刻に主ホストシステムにデータを送
り戻したり、それからのデータを受取る通信を行
なう周辺−コントローラへと移すことである。 遠隔端末装置と中央主ホストコンピユータとの
間、または複数のこのような主ホストコンピユー
タの間でのデータ転送のためには、ネツトワーク
のどのようなアーキテクチヤまたは機能的構造の
配列を行なえば要素を最も有効に使えるか、とい
うことに関する問題がしばしば生ずる。 1またはそれ以上の主ホストコンピユータシス
テムが、データ通信の目的で、多数の遠隔端末装
置が動作させることを可能とする、ここに述べた
データ通信ネツトワークは、データ転送を制御す
るモジユール回路を与える。これは、それによつ
て、遠隔端末装置からの最高16個のデータ通信ラ
インが、種々の異なつたライン通信規律が満足さ
れたことを検出し、それから、ネツトワークサポ
ートプロセツサによる動作の共通ライン規律を与
える、ラインサポートプロセツサの一部である16
個のラインアダプタに接続されるものである。こ
のネツトワークサポートプロセツサ(第1A図,
第1B図,80)は、単一の主ホストプロセツサ
または最高4つの、複数の主ホストプロセサのい
ずれかからのデータ転送開始指令を受信し、遠隔
データ端末装置とデータ転送指令を開始した特定
の主ホストコンピユータとの間の、要求されたデ
ータ転送の実行を監視する。選択されたラインサ
ポートプロセツサ300と、ネツトワークサポー
トプロセツサとの間の通信は標準化されており、
遠隔データ通信に要求される種々の規律のばらつ
きに従属していない。ネツトワークサポートプロ
セツサおよびその衛星ラインサポートプロセツサ
は、フロントエンドコントローラを構成し、これ
は、通信ネツトワークのアーキテクチヤ中におけ
る分散処理機能を可能とする。 上述したデータ通信ネツトワークの基本的な構
成ブロツクはネツトワークサポートプロセツサと
呼ばれるサブシステムコントローラであり、これ
は、主ホストコンピユータからデータ転送機能と
の関係を取り去るものである。 発明の概要 本発明のインターフエイス回路(第8図,10
5i)は、サブシステム−コントローラ(ネツト
ワークサポートプロセツサ(第1A図,80))
を与えるもので、これは、主ホストコンピユータ
への、また、それぞれが最高16のデータ端末装置
へ接続することができる複数のラインサポートプ
ロセツサ(LSP's)への、制御された通信ライン
を持つものである。 このインターフエイス回路は、(i)MLIインタ
ーフエイス論理回路および(ii)DLIインターフエイ
ス論理回路と呼ばれる、2つの機能的論理回路
(第8図)を与える。このMLIインターフエイス
論理回路100mは、マスタコントローラステー
トマシンからの命令を受取り、ネツトワークサポ
ートプロセツサの共用メモリのアドレスを行な
い、共用メモリと選択されたラインサポートプロ
セツサ(LSP)との間の直接メモリアクセスを与
える手段を含む。これらの動作のために、マスタ
ステートマシーンプロセサ50aはスレーブプロ
セサ50bからの特別の命令を用いる。 DLIインターフエイス論理回路は、ホストコン
ピユータとネツトワークサポートプロセツサの共
用メモリ手段との間の制御された通信を与える。
このDLFインターフエイス論理回路は、ホスト
コンピユータとネツトワークサポートプロセツサ
の共用メモリ90との間のデータ転送のための、
制御信号のシーケンスを与えるPROMシーケン
サを含むものである。
第1A図は、ネツトワークサポートプロセツサ
を用いた、データ通信ネツトワークの、ネツトワ
ークブロツク図である;第1B図は、本願中に開
示されるインターフエースカードを含む、ネツト
ワークサポートプロセツサを構成するようにな
る、ベース接続モジユール、およびスライドイン
カードの機械的配列を示す図である; 第2図は、ネツトワークサポートプロセツサを
構成するカードユニツトのブロツク図である; 第3図は、ステートマシンプロセサおよび周辺
装置への相互接続を構成する基本要素を示すブロ
ツク図である; 第4図は、ステートマシンプロセツサのメモリ
アドレス論理回路の要素を示すブロツク図であ
る; 第5図は、ステートマシンプロセツサのデータ
取扱い論理回路の要素を示すブロツク図である; 第6図は、ステートマシンのための命令実行論
理回路の要素を示すブロツク図である; 第7図は、ネツトワークサポートプロセツサの
種々の要素の間の外部バス接続を示すブロツク図
である; 第8図は、インターフエイス回路の、ステート
マシンプロセツサ,メモリコントローラ,ホスト
コンピユータおよび端末装置に対するラインサポ
ートプロセサに対する関係を示すブロツク図であ
る; 第9図は、インターフエイス回路のメツセージ
レベルインターフエイス論理回路を示すブロツク
図である;第9A図は、MLIインターフエイス
論理回路の主データ経路を示すブロツク図であ
る; 第10図は、インターフエイス回路のデータリ
ンクインターフエイス論理回路を示すブロツク図
である;第10A図は、DLIインターフエイス論
理回路の主要な詳細およびデータ経路を示すブロ
ツク図である; 第11図は、ネツトワークサポートプロセツサ
のメモリ制御回路を示すブロツク図である。各ス
テートマシンプロセサ(マスタおよびスレーブ)
はこのようなメモリコントロールユニツトに設け
られる。; 第12図は、外部共用メモリ手段への、また、
これからのポート接続を示すブロツク図である; 第13図は、相互接続バスラインと、外部ホス
トコンピユータに対するリンク(MLI)および
外部ライン通信プロセツサへのリンク(DLI)と
を示す、ネツトワークサポートプロセツサの全体
ブロツク図である; 第14図は、割込動作に関する、インターフエ
イス回路との関係におけるステートマシンプロセ
ツサを示すブロツク図である; 第15図は、ネツトワークサポートプロセツサ
の要素中の、種々のメモリソースの位置を示すブ
ロツク図である; 第16図は、ネツトワークサポートプロセツサ
において用いられている、特定のフアームウエア
パケツトに加えて、ホストコンピユータ、ネツト
ワークサポートプロセツサおよびライン通信プロ
セツサとの間の、メツセージ転送方向を示す一般
的なブロツク図である; 第17図は、その中のマスタおよび従プロセツ
サに用いられている、特定のフアームウエアパケ
ツトを示す。ネツトワークサポートプロセツサの
ブロツク図である。 一般 ネツトワークサポートプロセツサ80(第1A
図)は、フロントエンドデータ通信プロセツサと
してプログラムされた、デユアルプロセツサ汎用
ミニコンピユータであり、ここではNSPと呼ぶ
ことにする。前に援用した特許において議論され
ているように、特定の主ホストコンピユータが、
メツセージレベルインターフエイス(MLI)能
力として知られているものを与えるシステムのた
めに設計されてきた。これは、ネツトワークサポ
ートプロセツサおよびそのデータ通信能力の使用
適合するようなタイプの主ホストコンピユータシ
ステムである。したがつて、上に述べたメツセー
ジレベルインターフエイス能力を用い、一連のデ
ータ通信プロセツサを含むデータ通信サブシステ
ムがここに含まれる。これらのデータ通信プロセ
ツサは、ときにはデータ通信フレーム認識プロセ
ツサと呼ばれ、ここでは、ラインサポートプロセ
ツサ(LSP)の正式名称とともに用いる。これ
は、これらのラインサポートプロセツサのそれぞ
れが、データ通信および、通信端末装置またはモ
デムに接続する、一連のデータ通信ラインに対す
る制御能力を与えるからである。どのような、与
えられたデータ通信サブシステムも、ネツトワー
クサポートプロセツサによつて制御される。その
動作、およびメツセージレベルインターフエイス
の使用が、前に引用した特許において述べられて
いる。 この、データ通信サブシステムにおいては、ホ
ストコンピユータは、4つのネツトワークサポー
トプロセツサ(NSPs)の全部のサポートを行な
うことができる。さらに、ネツトワークサポート
プロセツサのそれぞれは、4つのラインサポート
プロセツサ(LSPs)の全部のサポートが可能で
あり、一方、それぞれのラインサポートプロセツ
サは、16個の端末装置に接続される16のラインア
ダプタまでサポートできる。このようにして、1
つの単一ホストコンピユータは、256のデータ通
信ラインのすべてを制御する能力を有することに
なることがわかる。第1A図に示されているよう
に、1つの単一ネツトワークサポートプロセツサ
は、4つの異なるホストコンピユータとの間でイ
ンターフエイスすることができることもわかる。 第1A図を参照すると、そこには、データ通信
ネツトワークの全体図が示されている。このネツ
トワークサポートプロセツサ80は、その一方の
側にデータリンクインターフエイス(DLI)と呼
ばれる接続100iを、その反対側にはメツセー
ジレベルインターフエイス(MLI)と呼ばれる
接続100mをもつている。100a,100
b,100cおよび100dとして示される、一
連のホストコンピユータは、MLIラインと呼ば
れる接続ライン15,15a,b,c,dを有し
ており、これらのそれぞれは、前に引用され、援
用して含められた特許において記載されている、
デイストリビユーシヨンカードに接続する。接続
モジユール106aは、20a,20b,20c
および20dとして示す4つのデイストリビユー
シヨンカードをサポートとしていることがわか
る。これらのデイストリビユーシヨン制御カード
(DC)は、どのホストコンピユータをも特定のネ
ツトワークサポートプロセツサに接続−解放する
機能を与えるものであり、これらのデイストリビ
ユーシヨン制御カードは、引用した特許,特に米
国特許第4313162号に記述されている。 第1A図のネツトワークの他方の側には、典型
的なデイストリビユーシヨンカードDC20が示
されるデイストリビユーシヨンカードをサポート
する接続モジユール106bもまた存在してい
る。このデイストリビユーシヨンカード20は、
300a,300b,300cおよび300dと
して示されている、少なくとも4つのラインサポ
ートプロセツサへの、制御された接続および開放
を与える。ラインサポートプロセツサのそれぞれ
は、最高16のラインアダプタからなることの可能
な“電気的インターフエイス”と呼ばれるブロツ
クへ接続する。これらの電気的インターフエイス
ユニツトは、400a,400b,400cおよ
び400dとして示されている。 第1A図に示されているように、それぞれのホ
ストコンピユータは、最高4つの、106aと同
様の接続モジユールに接続されることができる。
したがつて、ネツトワークの接続可能性をさらに
広げるものである。 好ましい実施例の説明 前に引用した特許に記載されているように、こ
の主ホストコンピユータはルーチンに作用し、そ
れによつて、I/O命令が実行のためにフロント
エンドプロセツサへ運ばれ、このフロントエンド
プロセツサは、タスクまたは任意の例外条件の完
了を示すために、1つまたは複数の“結果記述
子”ワードを主コンピユータへ戻す。このネツト
ワークサポートプロセツサは、“メツセージレベ
ル”で、ホストコンピユータと通信を行なう。こ
の転送プロセスは、ホストコンピユータを、デー
タ通信ネツトワークをサポートする際に必要とさ
れるような、多くのオーバヘツドから解放する。
このNSPは、ホストシステムからのメツセージ
を受取り、それらを要求通りに転送し、かつ、適
当なデータ通信プロトコルを用いて、このメツセ
ージが意図するデータ通信装置に渡され、その
後、それが結果記述子ワードをホストコンピユー
タに戻すことを保証する。 メツセージを引き渡すことができないという状
況が発生すると、このネツトワークサポートプロ
セツサは、そのメツセージが失われていないこと
を保証することにより、インテグリテイを維持す
る。これは、メツセージを一時的にストアし、適
当な結果記述子ワードを、その主ホストコンピユ
ータに戻すことにより行なわれる。データ通信ネ
ツトワーク端末装置から入つたメツセージは編集
され、必要なときには翻訳され、そして、編集さ
れたメツセージは、待ち行列に置かれる。その
後、ホストコンピユータがメツセージの引き渡し
を指示したときに、メツセージの引き渡しが開始
される。 第1B図を参照すると、ネツトワークサポート
プロセツサのハードウエア配列が、9ないし12の
カードからなるものとして示されている。ベース
モジユールユニツト106は、スライドイン接続
カードの容器として見ることができる。一端に
は、デイストリビユーシヨンカードDC20があ
り、他端には、前に引用した特許の中に記述され
ている機能を有するメインテナンスカード20m
がある。ネツトワークサポートプロセツサ80
は、そのデユアルプロセツサ性から、MLIステ
ートマシンと呼ばれるプロセツサ50aと、
NDL(ネツトワーク特定言語)ステートマシンと
呼ばれる第2のプロセツサ50bとからなる。こ
れらのプロセツサの各々は、66aおよび66b
としてそれぞれ示されるメモリ制御カードを持つ
ている。MLIステートマシンプロセツサ50a
は、インターフエイス回路105iに接続する
が、このインターフエイスカードは、メツセージ
レベルインターフエイスをラインサポートプロセ
ツサ300へと接続する前面ケーブル105pを
持つている。ホストシステムへの、また、それか
らの接続は、ベースモジユール106の背面およ
びデイストリビユーシヨンカード20を通してな
されている。一連のRAM回路カードは、“共用
メモリ”装置を与え、エレメント90と呼ばれ
る。 したがつて、このネツトワークサポートプロセ
ツサは、そのハードウエア配列において、それぞ
れが汎用入力/出力ステートマシン(UIOSM)
と呼ばれる、2つのプロセツトカードを含む。こ
れらのプロセツサのそれぞれは、66aおよび6
6bとして示す、独立したメモリ制御カード
(MEMCTL)を有する。したがつて、インター
フエイスカード105i(第1B図)は、外部デ
ータリンクインターフエイスおよびメツセージレ
ベルインターフエイス(DLI/MLI)を与えるも
のである。これに加えて、共用メモリを与える、
4ないし7のRAMカード90が存在する。 第2図は、ネツトワークサポートプロセツサの
ブロツク図である。ステートマシンカード50a
および50bは、同じカードであるが、MLIス
テートマシン(マスタプロセツサ)およびNDL
ステートマシン(スレーブプロセツサ)と呼ばれ
る。2つのプロセツサカードの、唯一の相違は、
含まれているPROM内のプログラムおよびジヤ
ンパである。プロセツサカードのそれぞれは、
種々の制御レジスタに加えて、32Kバイトの
PROMを有する、16−ビツトプロセツサエレメ
ントをもつている。 マスタプロセツサまたはMLIステーシマシン
50a(第2図)は、それに関連のマイクロコー
ドとともに、インターフエイスカード105iを
通して、ホストコンピユータとの間の通信を担
う。 スレーブプロセツサ50b(NDLステートマシ
ン)およびそのマイクロコードは、ホストコンピ
ユータ100との間で交換される、すべての
NSPメツセージのソースである。また、ライン
サポートプロセツト300に対してインターフエ
イスを行なうに必要な、一般的プログラムが
NDLステートマシンによつて実行される。メモ
リ−制御(NENCTL)カード66aおよび66
bのそれぞれは、“局所(ローカル)”RAMメモ
リの16Kバイトを含んでいる。しかしながら、そ
の局所メモリには、特定のメモリカードに関連の
プロセツサのみがアクセスする。このメモリ制御
カード(66aはまたは66bか)もまた論理回
路を有しており、これは、それに付随するプロセ
ツサに、第1B図のRAMカード上の共用メモリ
90へのアクセスを行なわせるものである。
MLIメモリ制御カード66aの上に与えられた
論理回路は、第11図のモジユール選択論理に見
られるように、どのようなプロセツサメモリアク
セス競合をも解くように作用する。このカードは
また、プログラム可能な速度発生器および間隔計
時機構を持つている。 第2図の共用メモリ90は、RAMカードによ
つて構成されており、それぞれのRAMカードは
32Kバイトを有する。このメモリは、ステートマ
シンカード50aおよび50b上の2つの(マス
タおよび従)プロセツサによつて共用される。
“共用メモリ”90へのアクセスは、メモリ制御
装置66aおよび66bによつて制御される。 インターフエイス回路105i(第8図との関
係で後に議論)は、ホストコンピユータ100と
ラインサポートプロセツサ(LSPs)300との
間のインターフエイスを与えるために用いられる
論理回路を有する。このインターフエイス回路1
05iは、デイストリビユーシヨンカード20と
ホストコンピユータ100との間の交換を行な
う。DLIすなわちデータリンクインターフエイス
と呼ばれる部分を持つている。インターフエイス
カード105iは、メツセージレベルインターフ
エイスと呼ばれる、前面接続をもつており、これ
を通して、20のようなデイストリビユーシヨン
カードや、ラインサポートプロセツサ300への
接続を行なう。これらの外部インターフエイスに
加えて、このインターフエイスカード105i
は、ネツトワークサポートプロセツサに対する、
ユニツトクリア、割込要求取扱い、およびマスタ
クロツク制御(8メガヘルツ)のための論理回路
を含む。 NSP80のデユアルプロセツサにおける、そ
れぞれのプロセツサは、第3図からわかるよう
に、3つのバスを通して通信を行なう。これら
は、I/Oバス10、メモリアドレス16
(MADDR)、およびメモリデータバス12
(MEMOUT)である。 このI/Oバスは、データを運ぶが、このデー
タはホストコンピユータの主メモリに書込まれ、
または、マスタおよびスレーブステートマシンプ
ロセツサ50a,50bのレジスタ、もしくはメ
モリ制御カード66a,66bの上のレジスタお
よびインターフエイスカード105iの間で転送
されるべきものである。MEMOUTバス12は、
メモリ(共用メモリ90)から読取られた情報を
転送する。この情報は、実行可能命令またはメモ
リオペランドもしくはデータであつてよい。メモ
リアドレスバスMADDR16は、書込まれまた
は読出されるべき現在のメモリワードに向けられ
ている。 第2図からわかるように、NPSのデユアルマ
スタスレーブプロセツサシステムは、2つのセク
シヨンからなつている。それは、MLIプロセシ
ングセクシヨンおよびNDLプロセシングセクシ
ヨンである。これらは前述の、米国特許第
4301505号で述べられかつ以下に第3図ないし第
6図に関連して議論されるステートマシーンプロ
セサを利用している。 MLIプロセシングセクシヨン:第2図を参照
すると、NSP80のMLIプロセシング
セクシヨンは、マスタプロセツサ50a
(MLIステートマシン)、インターフエ
イスカード105iに接続するMLIメ
モリ制御装置66aから構成されてい
る。 このプロセツサは、メモリ制御装置66aの上
に存在するRAMに加えて、PROM(66m,第
11図)からの命令および共用メモリ90(第2
図,第12図)からの命令によつて駆動される。
MLIステートマシンマスタプロセサ50aは、
行なわれるべきホストデータ転送のタイプを決定
するとともに、インターフエイスカード105i
のMLIポート105p(第1B図)を通した、ラ
インサポートプロセツサデータ転送をも制御す
る。NSPのMLIプロセシングセクシヨンは、共
用メモリ90を通して、従プロセツサ50b
(NDLステートマシン)と通信を行なう。インタ
ーフエイスカード105iは、PROMをもつて
おり、これによつて、このカードは、MLIステ
ートマシンをホストコンピユータ100に、高レ
ベルモードでインターフエイスする。このインタ
ーフエイスカード105iは、現実のデータ転送
の詳細を取扱う。 NDLプロセシングセクシヨン:第2図からわ
かるように、NDLプロセシングセクシ
ヨンは、従プロセツサ50b(NDLステ
ートマシン)から構成されている。この
従プロセツサは、NDLメモリ制御カー
ド66bの上に存在する局所メモリ(6
6n,第15図)によつて駆動され、ま
たは、共用RAMメモリ90からのデー
タによつて駆動される。ステートマシン
PROM(プログラムメモリ)は、ブート
ストラツプを持つており、これは、ネツ
トワークサポートプロセツサ80が初期
化されたとき、ホストコンピユータから
のプログラム情報を、(メモリ制御装置
66b中の)局所メモリおよび共用
RAMへとロードする。このプログラム
は、その後、NDLステートマシン50
b(従プロセツサ)を駆動する。 NDLプロセシングセクシヨンは、ラインサポ
ートプロセツサ300との通信を行なう。通信
は、共用メモリ90とインターフエイスカード1
05iを通じて行なわれ、これらはすべて、
MLIステートマシン50aの制御下に置かれて
いる。ラインサポートプロセツサ300への、ま
たこれからのデータ転送は、インターフエイスカ
ード105i上に位置する、直接メモリアクセス
(DMA)論理回路によつて制御される(第7図
およびその議論を参照)。このDMA論理回路は、
MLIステートマシン50aの制御下で動作され
る。 MLIステートマシン50aが、LSP300に
対するデータブロツクを持つているとき、このデ
ータは、共用メモリ90に置かれる。NDLスレ
ーブステートマシン50bは、LSPが利用可能で
あるという割込信号を用いて、MLIステートマ
シン50aへ通知を行なう。MLI50aマスタ
ステートマシンは、その後、インターフエイスカ
ード105iに、共用メモリ90からのデータを
メツセージレベルインターフエイスチヤネル10
5pを通じて、LSP300へと転送することを指
示する。同様に、ラインサポートプロセツサ30
0が、NDLステートマシン50bに向けたデー
タを持つているとき、このデータはやはり、
MLIステートマシン50aの制御下にある、共
用メモリ90中に置かれる。そして、MLIステ
ートマシン50aは、ラインサポートプロセツサ
データが、現時点で利用可能であるという割込信
号を用いて、NDLステートマシン50bに合図
を送る。 ネツトワークサポートプロセツサのメモリ:ネ
ツトワークサポートプロセツサ80
(NSP)は、2つの基本的なタイプのメ
モリを含んでいる。それらは:プログラ
ム可能なリードオンメモリ(PROM)、
およびランダムアクセスメモリ
(RAM)である。このネツトワークサ
ポートプロセツサの好ましい実施例にお
いて、MLIステートマシンのPROM構
成は、8Kバイトを保持するように行な
われており、一方、NDLステートマシ
ンは、2Kバイトを保持するように行な
われている。PROMは、それが位置し
ているプロセツサステートマシンのみに
アクセス可能である。 メモリ制御カード66aおよび66bのそれぞ
れは、局所RAMの16Kバイトをもつことになる
ものであり、これは、それに付随するステートマ
シンプロセツサのみにアクセス可能である。他
方、共用RAMメモリ90は、2つのプロセツサ
ステートマシン50a,50bのいずれにおいて
も利用可能である。 メモリアクセス動作の間、適当なメモリタイミ
ングを発生するために、クロツク期間(8メガヘ
ルツ)が遅延される。メモリ書込動作は、すべ
て、3クロツク時間を必要とする。すべての
PROMおよび局所メモリ読取動作は、1クロツ
ク期間を必要とし、一方、共用メモリ読取動作
は、2クロツク期間を必要とする。 汎用入力/出力ステートマシンプロセサ:第3
図からわかるように、汎用入力/出力ス
テートマシンプロセサの主機能エレメン
トおよび周辺装置への接続が示されてい
る。マスタプロセツサステートマシン5
0aおよび従プロセツサステートマシン
50bの双方は、それらのプログラムメ
モリであるPROM50内のプログラム
を除いて論理的に同一である。カードの
それぞれは、ネツトワークサポートプロ
セツサの動作シーケンスを制御する、プ
ロセシング論理回路を有する。このプロ
セシング回路は、メモリアドレシング論
理回路41、プログラムメモリPROM
50、データ取扱い論理回路32,3
3,34、命令実行論理回路23および
外部バス論理回路60Lから構成されて
いる。このプロセシング論理回路は、ス
テートマシンを、ネツトワークサポート
プロセツサの他の回路へインターフエイ
スする。これらの機能は前述の特許に述
べられているが、本願中でこれらのエレ
メントの簡単な概要が述べられる。 メモリアドレシング論理回路:第4図に、プロ
セツサステートマシンのメモリアドレシ
ング回路が示されている。このアドレシ
ング論理回路は、プログラムカウンタ
(PC)41、メモリレフアレンスレジス
タ40、スタツクメモリ45、繰返しカ
ウンタ42から構成されている。PC4
1とMRR40は、メモリアドレスポイ
ンタとして用いられている。ここで米国
特許第4301505号の第2A図,第2B図
および第16欄ならびに第17欄が参照され
る。 PC41は、現在の命令または、その命令に対
するオペランドを指示する。それぞれの命令が実
行されるとき、PC41は自動的に増加を行ない、
次の命令を指示する。この命令は、ステートマシ
ンPROM50、または第7図の局所メモリ66
m、もしくは共用メモリ90のいずれにも存在で
きる。 メモリレフアレンスレジスタ(MRR)40
は、オペランドアドレスがPC+1(増加を受けた
プログラムカウンタ41′)にストアされること
ができないときに、次のオペランドのアドレスを
ストアするために用いられる。たとえば、プログ
ラムが、データのワードの内容を検査しなければ
ならないとき、MRR40は、データワードのア
ドレスをロードされる。これによつて、任意のス
テートマシン命令は実行されるが、このデータワ
ードはオペランドとして用いられる。 繰返しカウンタ42は、最高256回までの繰り
返しが行なわれるべき動作を生じさせることので
きるレジスタである。繰返しカウンタ42は、ゼ
ロから255までの値をストアされることができ、
繰返し動作のそれぞれについて減少を受ける。繰
返しカウンタがアンダフロー(ゼロより小さい値
をもつ)を起こしたとき、繰返し動作は終わり、
次の命令が呼出される。繰返し動作の実行のそれ
ぞれに対して、(MRR40またはPC41′であ
る)メモリオペランドのアドレスソースが自動的
に増加される。スタツクメモリ45が、サブルー
チンが呼出されたとき、現在のプログラムアドレ
スを記憶するために用いられ、その後、サブルー
チンが“RETURN”命令で終わつたとき、その
アドレスを再ストアするために用いられる。スタ
ツクメモリ45は、16のアドレスを記憶でき、16
のネストされたサブルーチンを記憶することがで
きる。 PROM:PROM50は、プロセツサステート
マシン上で用いられたとき、好ましい実
施例では、8Kバイトの記憶エレメント
である。このプログラムメモリの用法は
米国特許第4301505号の第7欄ないし第
10欄に議論されている。 データ取扱い論理回路:第5図において、UIO
ステートマシンプロセツサのデータ取扱
い論理回路のブロツク図が示されてい
る。このデータ取扱い論理回路は、16の
汎用アキユムレータ(エレメント30と
して示す)、オペランドレジスタ31、
算術論理装置(ALU)32、バイトー
スワツプ回路34およびシフト論理回路
33から構成されている。アキユムレー
タ30の、アキユムレータ16ビツトレジ
スタを用いて、取扱いのための情報をス
トアし、また、種々の動作の結果を保持
する。これらの動作の詳細は米国特許第
4301505号の第8欄ないし第11欄に見ら
れる。 オペランドレジスタ31は、現在の命令のオペ
ランドを保持する。ALU32はオペランドレジ
スタ31およびアキユムレータ30からのデータ
を受取る。前に引用した、援用特許において述べ
られているように、種々の論理および算術動作
が、その後データ上で実行される。ALU32は、
バイト−スワツプ論理回路34およびシフト論理
回路33へ出力を与える。 このバイト−スワツプ論理回路の出力は、
ALU32によつて与えられたバイトシーケンス
の、シーケンス順序を取替えるために用いられ
る。バイト−スワツピングにおいて、ALU出力
の最上位バイトは、最下位バイトと取替えられ
る。同様に、シーケンス順序において、最下位ビ
ツトは、最上位ビツトと交換される。 シフト論理回路33は、ALU出力を左または
右へシフトし、または循環させるために用いられ
ることができる。また、シフト論理回路は、
ALU出力を直接に、かつ交替することもなく、
転送を行なうことができる。 命令実行論理回路:第6図において、UIOステ
ートマシンプロセツサの命令実行論理回
路のブロツク図が示されている。これ
は、また、米国特許第7欄ないし第18欄
に述べられている。この命令実行論理回
路は、命令レジスタ22、PROMSの命
令デコーダセツトおよびエレメント23
cにおけるPROMSの出力に対するラツ
チングレジスタから構成されている。命
令レジスタ22は、現在のステートマシ
ン命令を保持する。この現在の命令は、
ステートマシン中のPROM50または、
局所メモリ66mもしくは共用メモリ9
0のいずれかから受取られる。命令デコ
ードPROM23cは、命令レジスタ2
2によつてアドレスされる。PROM2
3cは、この命令をデコードして40の異
なつた制御信号とし、この信号は、ステ
ートマシンプロセツサの動作(チツプ能
動化、カウント制御、など)を制御する
ものである。デコーダPROM23cの
出力は、タイミングまたは信号安定性に
必要なときは、レジスタによつてラツチ
される。 外部バス論理回路:第7図を参照すると、ステ
ートマシンプロセツサ2の主外部バスが
インターフエイスカード105iおよび
メモリ制御カード66に接続されてい
る。外部に延びてステートマシン50a
に向かうバスは、I/Oバス10、メモ
リアドレスバス(MADDR16)、メモ
リデーター出力バス(MEMOUT)1
2およびPut/Get能動化ライン60pgで
ある。 第7図に示されているように、メモリアドレス
バス16およびI/Oバス10もまた、それ自身
の局所メモリ66mを持つた、メモリ制御カード
66に接続される。また、メモリデータ−出力バ
ス12は、メモリ制御カード66からのデータ
を、バス付属ライン12′に沿つて受取ることが
できる。メモリ制御カード66は、データバス1
2″と、さらに共用メモリ90に接続するアドレ
スバス16″とを持つている。I/Oバス10お
よび10′は、情報を局所メモリ66mおよび共
用メモリ90に転送するため用いられる。I/O
バス10はまた、命令を運んできて、ステートマ
シンプロセツサ50aへとデータを戻すために用
いられる。 MADDRバス16のメモリアドレスは、(a)ス
テートマシンプロセツサ50aまたは(b)インター
フエイスカード105i、のうちいずれかの上で
発生される。ステートマシンは、局所メモリ66
m、共用メモリ90またはPROM50(第4図)
のいずれかをアドレスする。インターフエイスカ
ードは、直接メモリアクセス(DMA)の間の
み、局所または共用メモリをアドレスする。汎用
I/Oステートマシンプロセツサが含まれ、これ
まで特許が引用され、援用して含まれてきた、前
に引用した特許において、米国特許第4301505の
号のようなこれらの特許の第2B図に、2つの制
御レジスタ37,38が説明されていたことがわ
かるであろう。これらは、アプリケーシヨン制御
レジスタと呼ばれ、ステートマシンプロセツサ5
0aの外にある論理回路に対して、情報をストア
するために用いられる。これらのアプリケーシヨ
ン制御レジスタは、次の点でユニークである。す
なわち、レジスタがステートマシンプロセツサ2
の上で発生されたデータを受取るが、この制御レ
ジスタ中のデータは、ステートマシンプロセサ5
0a以外のカードの上で発生された信号によつて
クロツクされる。 第7図において、インターフエイスカード10
5iは、ホストコンピユータ100に対するデー
タリンクインターフエイス(DLI)と、また、ラ
インサポートプロセツサ300に対するメツセー
ジレベルインターフエイス(MLI)とを持つて
いることがわかるであろう。それに加えて、この
インターフエイスカードは、それ自身とステート
マシンカード2との間に、割込ラインおよび割込
肯定応答ラインを持つている。このメモリ制御カ
ード66もまた、NDLスレーブプロセツサ50
bとマスタプロセサ50aとの間で、信号を交換
する、制御ライン66iをもつている(第2図,
第7図)。 インターフエイスカード:インターフエイスカ
ード105iの主要エレメントは、第8
図のブロツク図に示されている。デイス
トリビユーシヨンカード20aは、デー
タリンクインターフエイス(DLI)を経
由して、データリンクインターフエイス
回路100iに接続する。 デイストリビユーシヨンカード20は、バス1
05pを経由してMLI論理回路100mに接続
する。MLIメモリ制御カード66aは、バス1
6および12を用いて、メツセージレベルインタ
ーフエイス論理回路100mに接続する。メツセ
ージレベルインターフエイス(MLI)ステート
マシンプロセツサ50aは前面I/Oバス10を
経由して、DLI論理回路100i、PROMシー
ケンサ100およびMLI論理回路100mに接
続する。 インターフエイスカード105iは、ホストコ
ンピユータシステム100とネツトワークサポー
トプロセツサとの間に、データリンクインターフ
エイス(第7図)を与え;また、ネツトワークサ
ポートプロセツサとそれが制御するラインサポー
トプロセツサ(LSP)との間に、メツセージレベ
ルインターフエイス(第7図)を与える。要約す
れば、第8図,第9図,第9A図,第10図およ
び第10A図はインターフエイス回路は、MLI
論理装置100m、およびPROMシーケンサ
100psを持つているDLIセクシヨン100iを与
えることを示している。第1B図からわかつたよ
うに、インターフエイスカードは、前面コネクタ
を通して、他のNSP回路と通信を行なう。 インターフエイス回路(詳細な説明) 第8図からわかるように、インターフエイス回
路105iは、(デイストリビユーシヨン20a
を経由して)ホストコンピユータ100との間、
および(デイストリビユーシヨンカード20を経
由して)ラインサポートプロセツサ(LSP)30
0との間に、また、I/Oバス10を経由して
MLIステートマシンプロセツサ−コントローラ
50aに、メモリアドレスバス16およびメモリ
データ出力バス12を経由してメモリ制御回路6
6aに、相互連絡リンクを与える。 このインターフエイス回路は、ネツトワークサ
ポートプロセツサ80に、次の機能を与えること
ができる: (a) クロツクおよびクロツク制御論理; (b) MLIプロトコルに従い、ステートマシンプ
ロセツサ−コントローラを、プロトコルの詳細
から解放する、ホストシステム100への背面
インターフエイス; (c) メインテナンス制御論理; (d) 共用システム、オンラインシステムなどの要
求を満足するクリア機構; (e) ネツトワークサポートプロセツサ(NSP)
を、“ホスト”として作用させ、LSP300の
ような、どのような外部MLIコンパチブルデ
ータリンクプロセツサ(DLP)をも駆動でき
るステートマシンプロセツサ−コントローラに
対する非同期MLIインターフエイス。 (f) 割込要求と、ホストコンピユータDMAデー
タ転送要求を調整し、ホストインターフエイス
動作に対する、NSPインターフエイスの優先
順位を与える論理; (g) NSPインターフエイスのための、ステート
マシンプロセツサ−コントローラの応答時間を
減少させ、ソフトウエア設計要求から、ポーリ
ングについての考慮を除くための論理; ステートマシンプロセツサ−コントローラは、
“GET”および“PUT”オペレータの組を通じ
て、ラインサポートプロセツサインターフエイス
およびホストコンピユータインターフエイスと通
信を行ない、これらを制御する。これは米国特許
第4301505号に述べられている。 NSP80(第2図)は、ホストコンピユータ
100とラインサポートプロセツサ300との間
の、データの流れを制御することができ、種々の
プロトコルシーケンスを特定し、伝送およびプロ
トコルエラーを検出し、また、インターフエイス
回路上に位置したレジスタを用いて“PUT”お
よび“GET”オペレータを使用することを通し
て、他のタスクを実行する。 全般的システム概説:ベース接続モジユール1
06(第1A図)は、ネツトワークプロ
セツササブシステムの、基本的構成ブロ
ツクである。このベース接続モジユール
は、種々のカードやモジユールが適合す
る背面から構成されている。たとえば、
これらのモジユールは、選択れたホスト
システムと通信を行なう、1ないし6の
デイストリビユーシヨンカード(DC)
20、第1B図に示されているような、
ネツトワークサポートプロセツサ、メイ
ンテナンスカード20mおよび必要な他
のカードから構成することができる。典
型的なネツトワークサポートプロセツサ
80は、ステートマシンプロセツサ−コ
ントローラのデユアルセツト、デイスト
リビユーシヨンカードおよびメインテナ
ンスカードとともにネツトワークサポー
トプロセツサのインターフエイスを行な
うインターフエイス論理回路を備えるイ
ンターフエイス回路、およびデータ通信
ラインに接続するLSP(ラインサポート
プロセツサ300)と呼ばれるライン通
信プロセツサのアドレスされ選択された
ものを接続する、追加インターフエイス
回路を含む。 デイストリビユーシヨンカード(20,20
a,第1A図)は、“非同期”ホストメツセージ
レベルインターフエイス(MLI,100mx)と、
“同期”NSPインターフエイス(DLI,100ix)と
の間の接続経路(DLi,100ix)を与えるために
用いられる。MLIは、任意の(ホストコンピユ
ータのような)シニアシステムと、下位のユニツ
トとの間に用いられる、非同期的インターフエイ
スである。ホストコンピユータユユツト100
は、ネツトワーク中のプロセツサにI/O記述子
を送り出すことによつて、I/O動作を開始させ
る。そして、このプロセツサは、特定の動作を実
行し、要求されたとおりにホストコンピユータか
らのデータを要求し、このデータを送り出し、ま
た、動作が完了すると、最後にホストコンピユー
タへ結果記述子を送り出す。下位のプロセツサは
結果記述子がホストコンピユータに送られた後す
ぐに、このホストコンピユータからの、他のI/
O記述子を受入れる準備がなされていなければな
らない。I/O記述子は可変な長さをもち、下位
のプロセツサに応答して、ワードの正しい数が受
信されてI/O記述子コマンドが完了されている
ことを保証する。垂直方向と長さ方向のパリテイ
がすべてのMLIトランザクシヨンについてチエ
ツクされるが、エラーが検出されても、その回復
についての準備は(I/O動作に関するものの他
は)なされない。 一旦、デイストリビユーシヨンカードが、ホス
トコンピユータとネツトワークサポートプロセツ
サ(NSP)との間の接続を与えると、このデイ
ストリビユーシヨンカードは、このホストコンピ
ユータとネツトワークサポートプロセツサとの間
の通信に対してトランスペアレントとなる。ネツ
トワークサポートプロセツサのホストとの通信
は、状態信号の通常のシーケンスによつて完了
し、これは、ネツトワークサポートプロセツサの
アクセス要求をホストコンピユータへ指示する。
ネツトワークサポートプロセツサがホストに接続
されると、すべての情報転送はNSP状態ライン
によつて示されるようになる。ネツトワークサポ
ートプロセツサには、インターフエイス回路カー
ドを経由して、インターフエイス論理回路が与え
られ;これは、NSP状態を固定シーケンスで発
生して、ホストとNSPとの間の通信を、プロセ
ツサコントローラ50a(第2図)によつて要求
されたように制御する。ホストコンピユータへ
の、またはこれからのすべてのデータ転送は、イ
ンターフエイス論理回路の中に含まれるFIFOス
タツクレジスタバツフア(100i3,第10図;
10A図)を通じて行なわれる。 第9A図を参照すると、第8図のMLIインタ
ーフエイス論理回路100mのブロツク図が示さ
れている。 第2図および第8図において示されているよう
に、インターフエイスカード105iは、MLI
ステートマシンプロセツサ−コントローラ50a
を、ホストコンピユータ100およびLSP(ライ
ンサポーサプロセツサ)300に接続する。 第9A図において、LSP300は、MLIデー
タバス105pによつて、ドライバ60mを通し
てステートマシンの共用メモリ出力バス12に接
続されている。このMLIデータバス105pは
また、伝送−ドライバ60crおよびレシーバード
ライバ60rxにも接続する。 ステートマシン50aは、I/Oバス10を経
由して、DMA転送カウンタ160tcおよびアド
レスカウンタ160へ接続し;これに加えて、バ
ス10は、制御レジスタ60cr、データレジスタ
60およびレシーバードライバ60へ接続する。 DMA転送カウンタ160tcは、その出力をド
ライバ160dに接続するDMAアドレスカウン
タ160に与え、その出力アドレスバス16は、
メモリ制御66aおよびステートマシン50aに
接続する。 制御レジスタ60crは制御論理回路60sに接
続し、この制御論理回路60sは、制御信号を、
インターフエイス回路および状態ドライバ60t
に与える。 データレジスタ60は、その入力をI/Oバス
10を経由して受取り、その出力を、伝送装置−
ドライバ60txを介してLSP300へ送り出す。 第10A図において、データリンクインターフ
エイス論理回路100i(第8図)がブロツク形
式で示されている。 メモリ制御66aおよびステートマシン50a
からのステートマシンI/Oバス10は、レシー
バードライバ100i5およびPROMシーケンサ1
00psの開始アドレスレジスタ100i8へ接続す
る。 レシーバードライバ100iは、ホストコンピ
ユータ100に接続し、データラツチレジスタ1
00i2を介してFIFO100i3へフイードする。
FIFO出力は、ドライバ−インバータ100i4に
よつて逆転され、パリテイツリー100tによつ
てチエツクされる。FIFO出力はまた、MLIカウ
ンタ100ctを活性化して、データ共用メモリ9
0内に配置することができるようにマスタプロセ
サ50a,メモリコントローラ66aへの転送の
ためにデータをレシーバードライバ100i5へ転
送する。 DLIインターフエイス論理のPROMシーケン
サ100psはエレメント100i8,100im,1
00rおよび100brにより第10A図のように
構成される。 PROM100imからの出力によつて、制御信
号が出力レジスタ100orに与えられる。 レジスタ100orは、DLIインターフエイス論
理回路100i,エレメント100m,ユニツト
50aおよびLSP300への制御信号に加えて、
PROM100imに、正規の次のアドレスと、分
岐制御信号を与える。 ホストコンピユータから、NSPメモリへの、
そしてラインサポートプロセツサへのデータの
転送 第10A図を参照すると、ホストコンピユータ
100からのデータは、背面データラインに沿つ
て、レシーバードライバ100i1に転送され、デ
ータレジスタ100i2でラツチされて、FIFOレ
ジスタ100i3において、最高64ワードまでをロ
ードする。 ステートマシン50aは、PUTアドレス命令
を開始して、PROMシーケンサ開始アドレスレ
ジスタ100i8に与え、PROM100imのアド
レスシーケンスを開始させる。 それから、PROM100imは、後に示す第A
−6表に示されているように、PROM出力レジ
スタ100orを経由して、一連の制御ワードを出
力する。 第10A図の下側の部分は、開始アドレスレジ
スタ100i8、PROM100im、PROM出力レ
ジスタ100orおよび分岐論理回路100brを含
み、第14図のPROMシーケンサ100psを構
成する。 ステートマシン50aからのPUT命令(命令
は64回繰返されることができる)は、FIFOレジ
スタ100i3(第10図,第10A図)に、64ワ
ードをロードすることになる。MLIカウンタ1
00ctは、転送されるべきワードの数がロードさ
れる。 もし、50ワードが、ホスト100からNSPメ
モリ90へ転送されるべきであるならば、MLI
カウンタ100ctがFIFOへの50ワードの転送を
カウントしたとき、このカウンタはステートマシ
ン50aに“割込み”を送り出すことになる。ス
テートマシン50aは、ここで、GET命令(50
回繰返される)を与え、FIFOからの50ワードを
メモリ制御66aを経由して、ステートマシン5
0aの共用メモリ90へと移す。 どのようなパリテイエラーもパリテイツリー1
00tによつて検知されて、フリツプフロツプを
セツトし、このフリツプフロツプはパリテイエラ
ー信号を形成してステートマシン50aに与え
る。 ホストコンピユータ主メモリからの50ワード
は、ここで、共用メモリ90へ転送されている
(第2図)。そのとき、これらのワードが選択され
たライン通信プロセツサ(LSP300)に送ら
れ、選択された周辺端末装置に送られることが残
つている。 第9A図を参照すると、ステートマシンメモリ
出力バス12はデータドライバ60mに接続し、
また、これはバス105pに接続して、このバス
105pはデータ転送のためにLPS300に接続
する。この状況は、共用メモリ90が、バス12
となる出力バス12′を持つていることが記載さ
れている第7図からもわかるであろう。 ステートマシン50aは、PUT命令をデータ
レジスタ60に与える。ステートマシンからの
I/Oバス10は、特定のLSP300を選択する
ための制御ワードバス105pに与える。一方、
制御論理60sはストローブ信号を通してバス1
05pを制御する。 メモリ出力バス12およびDMA(直接メモリ
アクセス)ドライバ60mを用いて、データワー
ドのバーストが、共用メモリ90から直接、選択
されたLSP300へと進むことができる。 しかしながら、もし、非DMAモードが用いら
れたならば、ステートマシン50aは、ワードの
転送を、I/Oバス10からデータレジスタ6
0、データドライバ(非DMA)60tx、バス1
05p、そして選択されたLSP300へと、行な
うことになる。 第9A図において、データ転送の高速化を図る
ためのDAMモードを用いて、I/Oバス10は
ステートマシン50aからのPUT命令を運び、
これは、DMA転送カウンタ160tcに、転送さ
れるべきワードの数たとえば50ワードをロードす
る。また、DAMアドレスカウンタ160は、ア
ドレス(メモリアドレスポインタ)がロードされ
て、データ転送のための共用メモリ90の開始エ
リアを選択する。 そして、MLI制御レジスタ60crがロードされ
てDMA動作を開始する。制御レジスタ60cr
は、後に示す第A−2表に示されているように、
インターフエイス動作を制御し、制御論理回路6
0sおよびDMA PROM60spを用いてDMA動
作を行なう。制御レジスタ60cr、制御論理回路
60s、制御PROM60spおよびドライバ60
tは、“DMA論理回路”と呼ばれる。 制御論理回路60sは、メモリ出力バス12、
DAMドライバ60mおよびMLIデータバス10
5pを能動化して、共用メモリ90から、選択さ
れたLSP300へ、ワードのバーストを直接、転
送する。 制御論理回路60sは、それぞれの転送された
ワードについて、DMA転送カウンタ160tcを
減少させ、転送されるべき次のワードのそれぞれ
のアドレスを指示するためにDMAアドレスカウ
ンタ160を増加させる。 ラインサポートプロセツサからNSPメモリ
への、そしてホストコンピユータメモリへのデ
ータの転送 第9A図を参照すると、ステートマシンは種々
のラインサポートプロセツサ(LSP300)への
問合わせを行ない、どれが情報転送の準備が完了
しているかを見い出し、また、LSPがそのデータ
を、それがレシーバ60rxによつて受取られ、
メモリ制御ユニツト66aを介して共用(NSP)
メモリ90へのI/Oバス10に進められる、
MLIデータバス105P上に送り出すことを命
令する。 そして、ステートマシン50aは、繰返された
PUT命令を用いて、FIFO100i3に、メモリ9
0からのデータワードをロードする。それから、
ステートマシン50aはPROMシーケンサ10
0psを活動させ、したがつてこれは、FIFO10
0i3からホストコンピユータ100のメモリのワ
ード転送を取扱う制御信号を発生することができ
る。 (現実にはソフトウエアによる指令である)イ
ンターフエイス論理回路中の出力“レジスタ”
が、ステートマシンプロセツサ−コントローラに
よつて、“PUT”ステートメントの実行を通して
ロードされる。これらは:FIFOをクリアし、パ
リテイエラーフリツプフロツプをクリアするため
に用いられるクリア命令;MLIシーケンスのマ
イクロコード開始アドレスをロードし、また、第
9A図のデータ転送カウンタ160をロードする
ために用いられる、PUTアドレス命令;および、
ホストコンピユータへの後続する伝送のために、
FIFOにデータをロードするために用いられる、
PUT FIFO命令、である。 データリンクインターフエイス論理回路100
i(第8図)からの、ステートマシンマスタプロ
セツサ−コントローラ50aへの通信は、
“GET”命令を通じて行なわれる。ここで“レジ
スタ”と呼ばれる以下のエレメントは、実際に
は、以下に述べられるステータスレジスタ200
を除いて第10A図のデータリンクインターフエ
イスに対するソフトウエア命令である。(第8図
および第14図の、PROMシーケンサ100ps
の中にある)状態レジスタ200は、データリン
クインターフエイスの現在の状態を含み;
(PROMシーケンサ100psの中の)内部カウン
トレジスタは、転送カウンタ100ctの現在の値
を含み;GET FIFO命令が、ホストコンピユー
タ100から受取られた(FIFO100i3の中の)
データをアクセスするために用いられる。8ビツ
トレジスタがシステムの独特の識別番号SUID
(これはボード上に実装された8個のジヤンパに
よりセツト可能である)を検査するために設けら
れる。 クリアレジスタが“PUT”命令を通してアク
セスされると、FIFO100i3、垂直方向パリテ
イエラーフリツプフロツプおよびカウントレジス
タはリセツトされる。 “PUT”FIFOレジスタ:このレジスタ100
i2(第10A図)は、FIFO100i3に、
ステートマシンプロセツサ−コントロー
ラから“PUT”または“繰返しPUT”
命令のいずれかをロードするために用い
られる。ネツトワークサポートプロセツ
サからホストコンピユータへ、転送の要
求が起こると、このFIFO100i3は、
記述子リンクの3つのワード、その後の
メツセージテキスト、さらにその後のデ
ータメツセージ長さ方向パリテイワード
(LPW)がロードされなければならな
い。このFIFO100i3は、それぞれ16
ビツトの64ワード、ないしは128バイト
を保持する。 “GET”FIFOレジスタ:ホストコンピユータ
によつて送られたデータは、第10図の
データリンクインターフエイスに到着し
たとき、FIFO100i3の中にストアさ
れる。このデータは、ネツトワークサポ
ートプロセツサ(およびそのステートマ
シンプロセツサ−コントローラ)によつ
て、FIFOレジスタ100i3への“GET”
ステートメントの使用を通じてアクセス
されることができる。それぞれのタイム
データはFIFO100i3からとされ、
FIFOは次のワードへと進む。 “PUT”アドレスレジスタ:このレジスタ1
00i8(第10A図)を用いて、マイク
ロコードシーケンス開始アドレスおよび
ワードカウントをインターフエイス論理
回路にロードすることにより、データリ
ンクインターフエイス論理回路を初期化
する。低順位の8ビツトが、MLIカウ
ンタ100ctにロードされるべき値を表
現する。レジスタの高順位の8ビツトを
用いて、実行されるべきMLIシーケン
スを特定する。カウンタを用いて、メツ
セージレベルインターフエイスを越えて
転送されたワードをカウントする。 “GET”カウントレジスタ:“GET”カウン
トレジスタの、最下位の8ビツトは、補
数形式で、転送カウンタ160tcのカウ
ント値を含む。 “GET”状態レジスタ:状態レジスタ(第1
4図,200)は、MLIインターフエ
イス論理回路およびDLIインターフエイ
ス論理回路の現在の状態についての情報
を与える。状態レジスタの16ビツトは、
次のように定義される。 第A−1表 ビツト 値 0 DLP状態1 1 DLP状態2 2 DLP状態4 3 DLP状態8 4 PROM状態0 5 PROM状態1 6 PROM状態2 7 DLP接続 8 DLPサービス要求 9 DLPクリア 10 アドレス拒絶 11 DLP垂直パリテイエラー 12 常に1 13 常に1 14 常に1 15 常に1 注意: LSP300はDLP(データリンクプロセツサ)
のタイプであり、後にDLPとして引用されると
きは、LSP(ラインサポートプロセツサ)300
を含むものと理解されるべきである。 注意: DLP状態1,2,4,8は状態ビツトであり、
DLPが現在、ホストコンピユータに与えている
ものである。PROM状態0,1,2はインター
フエイスが発生したDLPサービス要求が存在す
るときに、ステートマシンへのMLIプロトコル
の条件を指示するために用いられる3つのビツト
である。アドレス拒絶は、そのアドレスおよびカ
ウントレジスタをロードする試みの失敗を指示す
るフラグとして使用される。 LSPへのステートマシンインターフエイス(第
9A図):ソフトウエアに対しては、このインタ
ーフエイスは、ステートマシンからの“GET”
および“PUT”命令を通じてアクセスされる、
レジスタおよびドライバの組として見られる。
MLIを越えたデータ転送の速度を上げるために、
直接メモリアドレス(DMA)能力が与えられる
が、ステートマシンソフトウエアが、MLIプロ
トコルの実行に重要であり、すべてのMLI動作
を制御しなければならない。 ストローブレジスタ:ストローブレジスタへの
“PUT”は、MLI SIOライン上に、62
マイクロ秒のパルスを発生し、これは、
出力データをクロツクし、入力データの
受取りに対する肯定応答を行なうために
用いられる。“ストローブ−受取フリツ
プフロツプ”と呼ばれるフリツプフロツ
プがリセツトされる。 送信データレジスタ;ステートマシンから、
“送信”データレジスタ60への
“PUT”命令は、I/Oバスからのデー
タの16ビツトと1つのパリテイビツトを
第9図および第9A図のデータレジスタ
60へロードする。このデータは、それ
から、駆動されてMLIデータラインへ
と向かう。 読取データレジスタ:このレジスタからの
“GET”は、MLIデータラインの現在の
内容をI/Oバス10上のステートマシ
ンに転送することになる。 MLI制御レジスタ(第9A図):制御レジスタ
60crに対するPUTは、インターフエ
イスの動作を制御する、種々のフリツプ
フロツプをセツトする。これらのビツト
は次のとおりである: 第A−2表 ビツト 作用 0 MLIパリテイエラーフリツプフロツ
プをセツト 1 アドレス選択 2 終了またはマスタクリア 3 アクセス許可 4 伝送 5 チヤネル選択 6 DMA能動化 7 正規モード 8 期待されたDLP状態1 9 期待されたDLP状態2 10 期待されたDLP状態4 11 期待されたDLP状態8 12 使用されず 13 使用されず 14 使用されず 15 DLPストローブフリツプフロツプを
リセツト 注意: (a) 制御レジスタ60crへのどのような“PUT”
も、MLIリセツトフリツプフロツプをリセツ
トする。 (b) MLIパリテイエラーフリツプフロツプ(6
0q,第9A図)は、誤つたパリテイを持つた
ワードが、MLIデータラインからステートマ
シンへと転送されたときはいつでも、セツトさ
れる。このリセツトビツトは、セツトされ、そ
してリセツトされる。(すなわち、このビツト
は、フリツプフロツプのリセツト入力に対する
レベルを発生し、パルスは発生しない。) (c) アドレス選択、終了またはマスタークリア、
アクセス許可およびチヤネル選択ビツトは、厳
密に、メツセージレベルインターフエイス
(MLI)上の同じ名前の信号に一致する。 (d) 伝送ビツトは、MLIインターフエイスを能
動化して、MLI双方向ラインを駆動する。こ
のビツトの制御は、MLIプロトコルと、綿密
に調整されなければならない。 (e) DMA能動化ビツトは、DMA動作を開始さ
せるためにセツトされ、そうでない場合はリセ
ツトされなければならない。ビツト8,9,
10,11(期待されたDLP状態ビツト)は、受取
られたDLP状態ビツトと比較され、一方、
MLIは、直接メモリアクセスDMAモードにあ
る。もし、DLP状態ビツトが変化すると、
MLIはDMAモードを出る。正規モードビツト
がリセツトされたとき、MLI論理回路は、メ
インテナンスモードに置かれる。メインテナン
スモードでは、MLIインターフエイスの上の、
ADDSEL.1、AGプラスSIO/1およびTRMプ
ラスMC/1信号ラインは、“ハイ”状態とさ
れる。また、受取られたDLPストローブは、
通常、MLIインターフエイス上にSIOパルスを
発生するような、どのような条件に対しもシミ
ユレートされる。したがつて、メインテナンス
は、MLIケーブルが存在しなくとも実行され
ることができる。 (f) “期待されたDLP状態”の4つのビツトは、
ラツチされ、MLIケーブルから受取られた現
実のDLP状態と比較される。期待された、お
よび現実の状態は、DMA動作に入り、そこに
留まつているためには、同じでなければならな
い。 (g) リセツトDLPストローブビツトは、信号
DLPSTsを受取ると通常セツトされ、ストロー
ブレジスタへのPUTsによつてリセツトされ
る、DLPストローブフリツプフロツプをリセ
ツトするために用いられる。 DMAアドレスレジスタ(第9A図):DMAア
ドレスレジスタカウンタ160への
PUT命令は、16ビツトアドレスカウン
タに、DMA動作の間、データを受取
り、またはデータを与えるメモリ66
a,90の中のバツフア領域のアドレス
をロードする。アドレスレジスタカウン
タ160は、それぞれのワードの転送ご
とに1だけ増加する。DMAサイクルの
間、アドレスレジスタカウンタの内容
は、ステートマシンアドレスライン16
の上に置かれる。メモリ制御カード66
aの、すべてのアドレスマツピングおよ
びすべての再配置の性質は、直接メモリ
アクセスDMAサイクルの間、能動化さ
れる。ステートマシン50a上の
PROM50は、DMA動作の間、アクセ
スされなくともよい。 セツトMLIカウント:これは、DMA転送カウ
ンタレジスタ160tcにおいて行なわれ
る。これは、PUT命令を用いて、直接
メモリアクセス(DMA)動作の間、転
送されたワードの最大数を特定する。こ
の数は、補数形式でロードされ、読取ら
れたとき、0ないし255ワードの範囲に
あつてよい。レジスタの最上位8ビツト
は使われない。 GET NLIカウント:これは、DMA転送−カ
ウンタレジスタ160tcの部分を用いる
命令である。このレジスタのより低い8
ビツトは、DMAカウンタレジスタ16
0tcの値を補数形式で含む。最上位8ビ
ツトは常に“真”にセツトされる。 MLI状態レジスタ(第9A図):このレジスタ
60stは、ドライバ160dを能動化し
て、アドレスを、ステートマシン50a
およびメモリ制御カード66aに運ぶ。
このMLI状態レジスタは、下に定義さ
れるものとしてのMLI状態を指示する
いくつかのビツトを含む。 第A−3表 ビツト 意味 0 受取つたDLP状態1 1 受取つたDLP状態2 2 受取つたDLP状態4 3 受取つたDLP状態8 4 DMA終了 5 DLPストローブを受取つたフリツプ
フロツプ 6 MLIパリテイエラー 7 MLIリセツトされず 8 − 9 − 10 − 11 − 12 − 13 − 14 − 15 − 状態レジスタには、次に示されて、説明された
意味をもつビツトフイールドが与えられる。 ビツト0−3:こらのビツトは、STC1,
STC2,STC4,STC8と呼ばれるライン
の上のデータリンクプロセツサ(DLP)
によつてMLIに与えられた状態を指示
する。 ビツト7:このビツトは、DLPが“ハードク
リアされている”ときにクリアされ、
MLIインターフエイスが初期化された
ときにセツトされる。このインターフエ
イスが初期化されるまでは、どの双方向
MLI信号ラインもMLIによつて、駆動
されない。 ビツト5:このビツトは、信号DLPSTが、
SIOパルスを発生するストローブレジス
タへのPUTまたは、SIOパルスを発生
しないMLI制御レジスタ60crのMLI
制御のNo.15のビツトのいずれかによつて
受取られ、クリアされたときにセツトさ
れる。 ビツト6:このビツトは、MLIから、誤つた
パリテイを持つワードが受取られたとき
はいつでもセツトされる。これは、
MLI制御レジスタ60crのNo.0のビツト
によつてリセツトれる。 ビツト4:このビツトは、DMA動作の終了の
原因を確認するために用いられる。この
DMA動作は、エラー条件を示してもよ
く、またそうでなくともよいタイムアウ
ト条件(2マイクロ秒)によつて止まつ
てもよく、または、データリンクプロセ
ツサまたはバツフアオーバフロー条件に
よる状態変化のいずれかによつて終了し
てもよい。もし、DMAが、DLP状態変
化またはDMAカウントオーバフローに
よつて終了すると、信号DMAOVERは
“ハイ”と呼ばれる。 DMA動作: DMA書込動作:“DMA書込み”動作を開始さ
せるために、ステートマシンプロセサ5
0aは、次に示すように、DMAハード
ウエアを初期化させる必要がある。但
し、必ずしもそこに示された順序でなく
ともよい: 1 たとえばラインサポートプロセサLSP300
のようなデータリンクプロセツサ(DLP)へ
書込まれるデータを含むバツフアのワードアド
レスより1だけ小さい値を、DMAアドレスカ
ウンタ160(第9A図)へロードする。この
アドレスは、それぞれのワードが送られる前に
1だけ増加される。 2 次のように計算される値Cを、DMAカウン
トレジスタ160tcへロードする: C=カウントから1を引いた補数、但し、こ
の“カウント”は、任意状態変化が期待される
前に、データリンクプロセツサへ送られるべ
き、いくつかのワードである。 3 ステートマシンは、データリンクプロセツサ
に、“接続され”なければならない。 4 MLI制御レジスタ60は、次のデータをロ
ードされなければならない: (a) 伝送ビツトの組(ビツト4) (b) DMA能動化ビツトの組(ビツト6) (c) DLP状態へと初期化された、期待された
DLP状態(ビツト8,9,10,11) (d) 正規モードの組(ビツト7) (e) 他のすべてのリセツトされたビツト 一旦、MLIハードウエアが初期化されると、
次のシーケンスが発生する: 1 ハードウエアは、FETC8/が“ロー”とな
るのを待つことによつて、ステートマシンが取
出サイクルに入るのを待つ。これが起きたと
き、MLIインターフエイスが割込みを発生す
る準備を整えていないと仮定すると、その後、
信号SDMARQBは“ハイ”となつて、DMA
制御PROM(100im)に入る。そして、
PROM出力SDMARQ(DMA要求)は、“ハイ”
となる。 2 WTCLK(WTCLKは、それぞれのメモリサ
イクルの終わりに開始する62マイクロ秒パル
ス)の次の主エツジで、DMARQフリツプフ
ロツプ60rはセツトする。DMARQがセツ
トされると、ステートマシンへのクロツク能動
化信号が“偽”状態となり、したがつて、ステ
ートマシンを“凍結”する。 3 WTCLKの主エツジで、DMAGNTフリツ
プフロツプはセツトする。このDMAGNTフ
リツプフロツプがセツトされると、次のことが
起こる: (a) ステートマシンアドレスドライバが3状態
となり、DNAアドレスドライバは能動化さ
れて、メモリアドレスを、160のDMAア
ドレスカウンタから駆動させる。 (b) ステートマシンI/Oバスドライバが3状
態となる。 (c) サイクルフリツプフロツプへの、非同期ク
リア信号が、取り除かれる。 (d) もし、DMA制御PROM出力“AINCEN”
(アドレス増加能動化)が“真”であれば、
DMAカウントレジスタ160tcおよび
DMAアドレスレジスタカウンタ160がカ
ウントを行なうことができるようになる。 4 主エツジにおける4Aまたは4B(以下を見
よ)のいずれかの条件を待つ。 4A もし、DLP、SYNCH信号がハイ(すな
わち、DLPが、メモリバツフアからのデー
タのワードを受取る準備ができている)であ
り、信号DMAOVR/がハイ(これは、
DLT状態が、期待されたDLP状態に合致し、
DMAカウントレジスタが0でないこと)で
あり、そして、ホストMLIインターフエイ
スが割込みの準備を完了していないならば、
次のWTCLKの主エツジで、次のことが起こ
る: 1 サイクルフリツプフロツプのセツト。 2 DMAカウントレジスタ160を1だけ
増加。 3 DMAアドレスレジスタカウンタ160
を1だけ増加。 次のWTCLKの主エツジを待つている間
は、次のとおりである。 (a) DMAデータラツチに、メモリバツフア
からのデータをロード。 (b) データリンクプロセツサ(DLP)への
SIOストローブを発生。 (c) 信号DLPSYNCHおよびフリツプフロツ
プで受取られたDLPストローブをリセツ
ト。 4B もし、DLP SYNCHが“ハイ”であり、
信号DMAOVR/が“ロー”であるか、もし
くはタイムアウトが“真”である、または
MLIホストインターフエイスが割込みの準
備を完了していると、次のことが起こる: 1 DMARQをリセツト。これによつてス
テートマシンは実行を再び始める。 2 DMAGNTをリセツト。これによつて、
ステートマシンは、アドレスおよびI/O
バスを駆動する。 DAM動作がここで終わる。もし、ステートマ
シンが(MLI状態レジスタの内容を問合わせる
ことにより)、DMAの終了の原因が、DMAが再
び入れられることが望まれるタイムアウトによる
ものであつたことを確認すると、DMAモードを
再び入れるために望まれるすべては、MLI制御
レジスタ60crを(どのビツトも変化させずに)
再ロードすることである。 DMA読取動作(第9A図):DMA“読取り”
動作を開始させるためには、ステートマ
シンは、MLIハードウエアの中の種々
のレジスタを、次のように初期化しなけ
ればならない: 1 DMAアドレスレジスタ160に、メモリバ
ツフアのワードアドレスをロードし、LSP30
0のような、データリンクプロセツサ(DLP)
からのデータを受取る。 2 DMAカウントレジスタ160tcに、読取ら
れるべきワードの数の補数をロードする。 3 データリンクプロセツサ(LSP300)に接
続する。 4 MLI制御レジスタ60に次のデータをロー
ドする: (a) DMA能動化ビツトの組(ビツト4)。 (b) 正規モードビツトの組(ビツト7)。 (c) DLP状態へ初期化された、期待された
DLP状態ビツト(ビツト8,9,10,11)。 (d) すべてのビツトをリセツト。 一旦、MLIハードウエアが初期化されると、
次のDMA読取シーケンスを発生させる: 1 ステートマシンが取出状態へ入る(すなわ
ち、FETCH/がローとなる)のを待つ。
FETCH/がローのとき、信号SDMARQBお
よびSDMARQがハイとなる。 2 次のWTCLKの主エツジにおいて、
DMARQのフリツプフロツプはセツトされ、
ステートマシンへのクロツク能動化の取り除き
によつて、ステートマシンが凍結する。 3 次のWTCLKの主エツジにおいて、
DMAGNTフリツプフロツプがセツトされ、
種々のことが起こる: (a) ステートマシンアドレスドライバが3状態
となり、DMAアドレスドライバが能動化さ
れて、メモリを、DMAアドレスカウンタに
よつて駆動させることを許す。 (b) ステートマシンI/Oバスドライバが3状
態となり、MLIレシーバーデータバツフア
が能動化されて、I/Oバスが、(MLI)メ
ツセージレベルインターフエイスを越えて、
DLPから受取られたデータによつて駆動さ
れることを許す。 (c) サイクルフリツプフロツプから、非同期ク
リア信号が取り除かれる;また、 (d) DMA制御PROMからのAINCEN信号が
“真”であるとき、DMAカウントレジスタ
160tcおよびDMAアドレスカウンタ16
0がカウントを行なうことが許される。 4 WTCLKの主エツジの時刻において、以下の
5または6のパラグラフの条件のいずれかが満
足されるまで待ち、それに従つて動作する。 5 もし、(i)タイムアウトが“偽”であり、かつ
(ii)MLIホストインターフエイスに割込みの準
備ができておらず、かつ(iii)DLPSYNCHが
“真”であり(すなわち、DLPが、MLIケーブ
ルの上に妥当なデータを与えている)、かつ、
(iv)DMAOVR/がハイ(すなわち、DLP状態
が、期待されたDLP状態にマツチしており、
メモリ中のバツフアが充満していない)場合に
は、“メモリ書込サイクル”を開始させるサイ
クルフリツプフロツプをセツトして、データを
メモリ中にストアする。WTCLKの次の主エツ
ジにおいて、次のサイクルの準備を行なう: (a) SIOパルスを発生し、DLPからのワードの
受取りに対して肯定応答を行なう。 (b) DMAカウントレジスタを増加させる。 (c) DMAアドレスカウンタを増加させる。 (d) DLP SYNCHおよびDLPストローブ−受
信フリツプフロツプをクリアする。 (e) CYCLEフリツプフロツプをクリアする。 (f) 上記パラグラフ4により繰り返しを行な
う。 6 もし、(a)“タイムアウト”が“真”、または
(b)MLIホストインターフエイスが、ステート
マシンアシスタンスが要求されているMLIプ
ロトコル内の位置にあり、または(c)DLP
SYNCHが“真”であり、DMAVOR/が“ロ
ー”であつて、DLPが状態を変えていること
またはバツフアが充満していることを示してい
る場合、DMARQおよびDMAGNTフリツプ
フロツプをリセツトする。これは、DMA動作
を発生させ、ステートマシンがアドレスおよび
I/Oバスを駆動し、クロツクを受取り、その
プログラム実行を再び始めることを許容する。
タイムアウト条件が発生した後に、DMA動作
を再スタートさせるために要求されるすべて
は、MLI制御レジスタ60を再ロードするこ
とである。これは、自動的にタイムアウト論理
回路をリセツトし、DMAシーケンスが、それ
が止めた場所で継続する。 DMA制御PROM(第9A図): DMA読取りおよびDMA書込動作のための制
御論理回路60sの中心部は、DMA制御60
spPROMの中に含まれ、このため、そのPROM
のプログラミングをここで議論する。この
PROMには、5つの入力があり:それらは、 SDMARQ=DMA要求をセツト:この項は、
以下の条件がすべて満たされたときにハイにな
る: (a) ステートマシンがFETCHサイクルにある。 (b) タイムアウトが“偽”である。 (c) MLI制御レジスタのDMA能動化ビツトがセ
ツトされる。 (d) MLIホストインターフエイスが、ステート
マシンの注意(attention)を要求しない。 DMAOVR/=この項は、次の状態でなければ
“偽”である: (a) MLI制御レジスタ中のDMA能動化ビツトが
リセツトされ、または、 (b) 期待されたDLP状態が、現実に受取られた
DLP状態にマツチしない、または、 (c) DMAカウントレジスタがオーバーフローと
なり、メモリバツフアの上限が到達されていな
いことを示す。 XMITDTA=この項は、データの方向がMLI
からDLPへ向かつているとき“真”、その他の場
合は“偽”である。 DLPSYNCH=この項は、DLPストローブが、
DLPから受取られた後の、クロツクの第1の主
エツジにおいて“真”となる。 CYCLE=この項は、PROMによつてセツト・
リセツトされ、DMA動作を同期化するために用
いられる。 PROM出力は: SDMARQ=DMA要求フリツプフロツプをセ
ツト−この出力は、DMAモードに入り、これに
留まるためには“真”でなければならない。 AINCEN=アドレス増加能動化−このビツト
は、それが“真”であり、また、DMAGNTフ
リツプフロツプがセツトされたとき、DMAカウ
ントレジスタおよびDMAアドレスレジスタを、
WTCLKの次の主エツジにおいて1だけ増加させ
る。 SETCYCLE=“真”のとき、次のWTCLKの
主エツジにおいてサイクルフリツプフロツプを、
セツトさせる。 SETSIO=次のSTCLKの主エツジで、SIOパ
ルスを発生させる。また、DLPSYNCHおよび
DLPストローブを受取つたフリツプフロツプを
リセツトさせ、メモリ出力バスの内容を、DMA
データラツチにロードする。 PROMプログラミングは:“+”はOR演算,
“・”はAND演算を示すとして、 SDMARQ=(SDMARQS.DMAOVR/)+
(SDMARQB.XMITDTA.
DLPSYNCH/) AINCEN=(SDMARQB・XMITDTA/.
CYCLE/)+(SDMARQB.
DMAOVR/.XMITDTA.
DLPSYNCH.CYCLE/) SETCYCLE=(XMITDTA/.DLPSYNCH.
CYCLE/)+(SDMARQB.
DMAOVR/..XMITDTA.
DLPSYNCH.CYCLE/) SETSID=(SMITDTA.CYCLE)+
(SDMARQB.XMITDTA/.
CYCLE) 背面インターフエイス デイストリビユーシヨンカードアドレシング:
8個のデータリンクプロセツサ
(DLPs)のうちの任意の1つ、または、
データ通信制御のために用いられるライ
ンサポートプロセツサ300をアドレス
するためのDLP's、デイステリビユーシ
ヨンカードによつて用いられる8個の背
面ラインがある。同様に、デイストリビ
ユーシヨンカードに対するサービス要求
を指示するための、DLP'sによつて用い
られる8個の背面ラインがある。これら
のラインはまた、唯一のものであり、1
つのデータリンクプロセツサのみが、任
意の与えられた要求ラインを使うことが
できる。これに加えて、双方の組におけ
るラインは、優先順位によつて階級化さ
れている。したがつて、データリンクプ
ロセツサの優先順位が、与えられたベー
スモジユールの中で一旦決定されると、
この優先順位要求は、インターフエイス
ボードの上のデータリンクプロセツサに
よる使用のために飛び越される。対応す
るアドレスラインもまたジヤンパされ
る。 メインテナンス論理回路:メインテナンスカー
ド20m(第1B図)は、I/Oベース
モジユールの中の32の装置をアドレスす
る、アドレス能力をもつている。メイン
テナンスカードからの高順位アドレスラ
インは、データリンクプロセツサをアド
レスするための“偽”でなければならな
い。その他の4つのアドレスラインは、
データリンクプロセツサ選択にのための
16ラインの1をエンコードする。第A−
4図は、種々の“メインテナンス”アド
レスシングモードを示す。
を用いた、データ通信ネツトワークの、ネツトワ
ークブロツク図である;第1B図は、本願中に開
示されるインターフエースカードを含む、ネツト
ワークサポートプロセツサを構成するようにな
る、ベース接続モジユール、およびスライドイン
カードの機械的配列を示す図である; 第2図は、ネツトワークサポートプロセツサを
構成するカードユニツトのブロツク図である; 第3図は、ステートマシンプロセサおよび周辺
装置への相互接続を構成する基本要素を示すブロ
ツク図である; 第4図は、ステートマシンプロセツサのメモリ
アドレス論理回路の要素を示すブロツク図であ
る; 第5図は、ステートマシンプロセツサのデータ
取扱い論理回路の要素を示すブロツク図である; 第6図は、ステートマシンのための命令実行論
理回路の要素を示すブロツク図である; 第7図は、ネツトワークサポートプロセツサの
種々の要素の間の外部バス接続を示すブロツク図
である; 第8図は、インターフエイス回路の、ステート
マシンプロセツサ,メモリコントローラ,ホスト
コンピユータおよび端末装置に対するラインサポ
ートプロセサに対する関係を示すブロツク図であ
る; 第9図は、インターフエイス回路のメツセージ
レベルインターフエイス論理回路を示すブロツク
図である;第9A図は、MLIインターフエイス
論理回路の主データ経路を示すブロツク図であ
る; 第10図は、インターフエイス回路のデータリ
ンクインターフエイス論理回路を示すブロツク図
である;第10A図は、DLIインターフエイス論
理回路の主要な詳細およびデータ経路を示すブロ
ツク図である; 第11図は、ネツトワークサポートプロセツサ
のメモリ制御回路を示すブロツク図である。各ス
テートマシンプロセサ(マスタおよびスレーブ)
はこのようなメモリコントロールユニツトに設け
られる。; 第12図は、外部共用メモリ手段への、また、
これからのポート接続を示すブロツク図である; 第13図は、相互接続バスラインと、外部ホス
トコンピユータに対するリンク(MLI)および
外部ライン通信プロセツサへのリンク(DLI)と
を示す、ネツトワークサポートプロセツサの全体
ブロツク図である; 第14図は、割込動作に関する、インターフエ
イス回路との関係におけるステートマシンプロセ
ツサを示すブロツク図である; 第15図は、ネツトワークサポートプロセツサ
の要素中の、種々のメモリソースの位置を示すブ
ロツク図である; 第16図は、ネツトワークサポートプロセツサ
において用いられている、特定のフアームウエア
パケツトに加えて、ホストコンピユータ、ネツト
ワークサポートプロセツサおよびライン通信プロ
セツサとの間の、メツセージ転送方向を示す一般
的なブロツク図である; 第17図は、その中のマスタおよび従プロセツ
サに用いられている、特定のフアームウエアパケ
ツトを示す。ネツトワークサポートプロセツサの
ブロツク図である。 一般 ネツトワークサポートプロセツサ80(第1A
図)は、フロントエンドデータ通信プロセツサと
してプログラムされた、デユアルプロセツサ汎用
ミニコンピユータであり、ここではNSPと呼ぶ
ことにする。前に援用した特許において議論され
ているように、特定の主ホストコンピユータが、
メツセージレベルインターフエイス(MLI)能
力として知られているものを与えるシステムのた
めに設計されてきた。これは、ネツトワークサポ
ートプロセツサおよびそのデータ通信能力の使用
適合するようなタイプの主ホストコンピユータシ
ステムである。したがつて、上に述べたメツセー
ジレベルインターフエイス能力を用い、一連のデ
ータ通信プロセツサを含むデータ通信サブシステ
ムがここに含まれる。これらのデータ通信プロセ
ツサは、ときにはデータ通信フレーム認識プロセ
ツサと呼ばれ、ここでは、ラインサポートプロセ
ツサ(LSP)の正式名称とともに用いる。これ
は、これらのラインサポートプロセツサのそれぞ
れが、データ通信および、通信端末装置またはモ
デムに接続する、一連のデータ通信ラインに対す
る制御能力を与えるからである。どのような、与
えられたデータ通信サブシステムも、ネツトワー
クサポートプロセツサによつて制御される。その
動作、およびメツセージレベルインターフエイス
の使用が、前に引用した特許において述べられて
いる。 この、データ通信サブシステムにおいては、ホ
ストコンピユータは、4つのネツトワークサポー
トプロセツサ(NSPs)の全部のサポートを行な
うことができる。さらに、ネツトワークサポート
プロセツサのそれぞれは、4つのラインサポート
プロセツサ(LSPs)の全部のサポートが可能で
あり、一方、それぞれのラインサポートプロセツ
サは、16個の端末装置に接続される16のラインア
ダプタまでサポートできる。このようにして、1
つの単一ホストコンピユータは、256のデータ通
信ラインのすべてを制御する能力を有することに
なることがわかる。第1A図に示されているよう
に、1つの単一ネツトワークサポートプロセツサ
は、4つの異なるホストコンピユータとの間でイ
ンターフエイスすることができることもわかる。 第1A図を参照すると、そこには、データ通信
ネツトワークの全体図が示されている。このネツ
トワークサポートプロセツサ80は、その一方の
側にデータリンクインターフエイス(DLI)と呼
ばれる接続100iを、その反対側にはメツセー
ジレベルインターフエイス(MLI)と呼ばれる
接続100mをもつている。100a,100
b,100cおよび100dとして示される、一
連のホストコンピユータは、MLIラインと呼ば
れる接続ライン15,15a,b,c,dを有し
ており、これらのそれぞれは、前に引用され、援
用して含められた特許において記載されている、
デイストリビユーシヨンカードに接続する。接続
モジユール106aは、20a,20b,20c
および20dとして示す4つのデイストリビユー
シヨンカードをサポートとしていることがわか
る。これらのデイストリビユーシヨン制御カード
(DC)は、どのホストコンピユータをも特定のネ
ツトワークサポートプロセツサに接続−解放する
機能を与えるものであり、これらのデイストリビ
ユーシヨン制御カードは、引用した特許,特に米
国特許第4313162号に記述されている。 第1A図のネツトワークの他方の側には、典型
的なデイストリビユーシヨンカードDC20が示
されるデイストリビユーシヨンカードをサポート
する接続モジユール106bもまた存在してい
る。このデイストリビユーシヨンカード20は、
300a,300b,300cおよび300dと
して示されている、少なくとも4つのラインサポ
ートプロセツサへの、制御された接続および開放
を与える。ラインサポートプロセツサのそれぞれ
は、最高16のラインアダプタからなることの可能
な“電気的インターフエイス”と呼ばれるブロツ
クへ接続する。これらの電気的インターフエイス
ユニツトは、400a,400b,400cおよ
び400dとして示されている。 第1A図に示されているように、それぞれのホ
ストコンピユータは、最高4つの、106aと同
様の接続モジユールに接続されることができる。
したがつて、ネツトワークの接続可能性をさらに
広げるものである。 好ましい実施例の説明 前に引用した特許に記載されているように、こ
の主ホストコンピユータはルーチンに作用し、そ
れによつて、I/O命令が実行のためにフロント
エンドプロセツサへ運ばれ、このフロントエンド
プロセツサは、タスクまたは任意の例外条件の完
了を示すために、1つまたは複数の“結果記述
子”ワードを主コンピユータへ戻す。このネツト
ワークサポートプロセツサは、“メツセージレベ
ル”で、ホストコンピユータと通信を行なう。こ
の転送プロセスは、ホストコンピユータを、デー
タ通信ネツトワークをサポートする際に必要とさ
れるような、多くのオーバヘツドから解放する。
このNSPは、ホストシステムからのメツセージ
を受取り、それらを要求通りに転送し、かつ、適
当なデータ通信プロトコルを用いて、このメツセ
ージが意図するデータ通信装置に渡され、その
後、それが結果記述子ワードをホストコンピユー
タに戻すことを保証する。 メツセージを引き渡すことができないという状
況が発生すると、このネツトワークサポートプロ
セツサは、そのメツセージが失われていないこと
を保証することにより、インテグリテイを維持す
る。これは、メツセージを一時的にストアし、適
当な結果記述子ワードを、その主ホストコンピユ
ータに戻すことにより行なわれる。データ通信ネ
ツトワーク端末装置から入つたメツセージは編集
され、必要なときには翻訳され、そして、編集さ
れたメツセージは、待ち行列に置かれる。その
後、ホストコンピユータがメツセージの引き渡し
を指示したときに、メツセージの引き渡しが開始
される。 第1B図を参照すると、ネツトワークサポート
プロセツサのハードウエア配列が、9ないし12の
カードからなるものとして示されている。ベース
モジユールユニツト106は、スライドイン接続
カードの容器として見ることができる。一端に
は、デイストリビユーシヨンカードDC20があ
り、他端には、前に引用した特許の中に記述され
ている機能を有するメインテナンスカード20m
がある。ネツトワークサポートプロセツサ80
は、そのデユアルプロセツサ性から、MLIステ
ートマシンと呼ばれるプロセツサ50aと、
NDL(ネツトワーク特定言語)ステートマシンと
呼ばれる第2のプロセツサ50bとからなる。こ
れらのプロセツサの各々は、66aおよび66b
としてそれぞれ示されるメモリ制御カードを持つ
ている。MLIステートマシンプロセツサ50a
は、インターフエイス回路105iに接続する
が、このインターフエイスカードは、メツセージ
レベルインターフエイスをラインサポートプロセ
ツサ300へと接続する前面ケーブル105pを
持つている。ホストシステムへの、また、それか
らの接続は、ベースモジユール106の背面およ
びデイストリビユーシヨンカード20を通してな
されている。一連のRAM回路カードは、“共用
メモリ”装置を与え、エレメント90と呼ばれ
る。 したがつて、このネツトワークサポートプロセ
ツサは、そのハードウエア配列において、それぞ
れが汎用入力/出力ステートマシン(UIOSM)
と呼ばれる、2つのプロセツトカードを含む。こ
れらのプロセツサのそれぞれは、66aおよび6
6bとして示す、独立したメモリ制御カード
(MEMCTL)を有する。したがつて、インター
フエイスカード105i(第1B図)は、外部デ
ータリンクインターフエイスおよびメツセージレ
ベルインターフエイス(DLI/MLI)を与えるも
のである。これに加えて、共用メモリを与える、
4ないし7のRAMカード90が存在する。 第2図は、ネツトワークサポートプロセツサの
ブロツク図である。ステートマシンカード50a
および50bは、同じカードであるが、MLIス
テートマシン(マスタプロセツサ)およびNDL
ステートマシン(スレーブプロセツサ)と呼ばれ
る。2つのプロセツサカードの、唯一の相違は、
含まれているPROM内のプログラムおよびジヤ
ンパである。プロセツサカードのそれぞれは、
種々の制御レジスタに加えて、32Kバイトの
PROMを有する、16−ビツトプロセツサエレメ
ントをもつている。 マスタプロセツサまたはMLIステーシマシン
50a(第2図)は、それに関連のマイクロコー
ドとともに、インターフエイスカード105iを
通して、ホストコンピユータとの間の通信を担
う。 スレーブプロセツサ50b(NDLステートマシ
ン)およびそのマイクロコードは、ホストコンピ
ユータ100との間で交換される、すべての
NSPメツセージのソースである。また、ライン
サポートプロセツト300に対してインターフエ
イスを行なうに必要な、一般的プログラムが
NDLステートマシンによつて実行される。メモ
リ−制御(NENCTL)カード66aおよび66
bのそれぞれは、“局所(ローカル)”RAMメモ
リの16Kバイトを含んでいる。しかしながら、そ
の局所メモリには、特定のメモリカードに関連の
プロセツサのみがアクセスする。このメモリ制御
カード(66aはまたは66bか)もまた論理回
路を有しており、これは、それに付随するプロセ
ツサに、第1B図のRAMカード上の共用メモリ
90へのアクセスを行なわせるものである。
MLIメモリ制御カード66aの上に与えられた
論理回路は、第11図のモジユール選択論理に見
られるように、どのようなプロセツサメモリアク
セス競合をも解くように作用する。このカードは
また、プログラム可能な速度発生器および間隔計
時機構を持つている。 第2図の共用メモリ90は、RAMカードによ
つて構成されており、それぞれのRAMカードは
32Kバイトを有する。このメモリは、ステートマ
シンカード50aおよび50b上の2つの(マス
タおよび従)プロセツサによつて共用される。
“共用メモリ”90へのアクセスは、メモリ制御
装置66aおよび66bによつて制御される。 インターフエイス回路105i(第8図との関
係で後に議論)は、ホストコンピユータ100と
ラインサポートプロセツサ(LSPs)300との
間のインターフエイスを与えるために用いられる
論理回路を有する。このインターフエイス回路1
05iは、デイストリビユーシヨンカード20と
ホストコンピユータ100との間の交換を行な
う。DLIすなわちデータリンクインターフエイス
と呼ばれる部分を持つている。インターフエイス
カード105iは、メツセージレベルインターフ
エイスと呼ばれる、前面接続をもつており、これ
を通して、20のようなデイストリビユーシヨン
カードや、ラインサポートプロセツサ300への
接続を行なう。これらの外部インターフエイスに
加えて、このインターフエイスカード105i
は、ネツトワークサポートプロセツサに対する、
ユニツトクリア、割込要求取扱い、およびマスタ
クロツク制御(8メガヘルツ)のための論理回路
を含む。 NSP80のデユアルプロセツサにおける、そ
れぞれのプロセツサは、第3図からわかるよう
に、3つのバスを通して通信を行なう。これら
は、I/Oバス10、メモリアドレス16
(MADDR)、およびメモリデータバス12
(MEMOUT)である。 このI/Oバスは、データを運ぶが、このデー
タはホストコンピユータの主メモリに書込まれ、
または、マスタおよびスレーブステートマシンプ
ロセツサ50a,50bのレジスタ、もしくはメ
モリ制御カード66a,66bの上のレジスタお
よびインターフエイスカード105iの間で転送
されるべきものである。MEMOUTバス12は、
メモリ(共用メモリ90)から読取られた情報を
転送する。この情報は、実行可能命令またはメモ
リオペランドもしくはデータであつてよい。メモ
リアドレスバスMADDR16は、書込まれまた
は読出されるべき現在のメモリワードに向けられ
ている。 第2図からわかるように、NPSのデユアルマ
スタスレーブプロセツサシステムは、2つのセク
シヨンからなつている。それは、MLIプロセシ
ングセクシヨンおよびNDLプロセシングセクシ
ヨンである。これらは前述の、米国特許第
4301505号で述べられかつ以下に第3図ないし第
6図に関連して議論されるステートマシーンプロ
セサを利用している。 MLIプロセシングセクシヨン:第2図を参照
すると、NSP80のMLIプロセシング
セクシヨンは、マスタプロセツサ50a
(MLIステートマシン)、インターフエ
イスカード105iに接続するMLIメ
モリ制御装置66aから構成されてい
る。 このプロセツサは、メモリ制御装置66aの上
に存在するRAMに加えて、PROM(66m,第
11図)からの命令および共用メモリ90(第2
図,第12図)からの命令によつて駆動される。
MLIステートマシンマスタプロセサ50aは、
行なわれるべきホストデータ転送のタイプを決定
するとともに、インターフエイスカード105i
のMLIポート105p(第1B図)を通した、ラ
インサポートプロセツサデータ転送をも制御す
る。NSPのMLIプロセシングセクシヨンは、共
用メモリ90を通して、従プロセツサ50b
(NDLステートマシン)と通信を行なう。インタ
ーフエイスカード105iは、PROMをもつて
おり、これによつて、このカードは、MLIステ
ートマシンをホストコンピユータ100に、高レ
ベルモードでインターフエイスする。このインタ
ーフエイスカード105iは、現実のデータ転送
の詳細を取扱う。 NDLプロセシングセクシヨン:第2図からわ
かるように、NDLプロセシングセクシ
ヨンは、従プロセツサ50b(NDLステ
ートマシン)から構成されている。この
従プロセツサは、NDLメモリ制御カー
ド66bの上に存在する局所メモリ(6
6n,第15図)によつて駆動され、ま
たは、共用RAMメモリ90からのデー
タによつて駆動される。ステートマシン
PROM(プログラムメモリ)は、ブート
ストラツプを持つており、これは、ネツ
トワークサポートプロセツサ80が初期
化されたとき、ホストコンピユータから
のプログラム情報を、(メモリ制御装置
66b中の)局所メモリおよび共用
RAMへとロードする。このプログラム
は、その後、NDLステートマシン50
b(従プロセツサ)を駆動する。 NDLプロセシングセクシヨンは、ラインサポ
ートプロセツサ300との通信を行なう。通信
は、共用メモリ90とインターフエイスカード1
05iを通じて行なわれ、これらはすべて、
MLIステートマシン50aの制御下に置かれて
いる。ラインサポートプロセツサ300への、ま
たこれからのデータ転送は、インターフエイスカ
ード105i上に位置する、直接メモリアクセス
(DMA)論理回路によつて制御される(第7図
およびその議論を参照)。このDMA論理回路は、
MLIステートマシン50aの制御下で動作され
る。 MLIステートマシン50aが、LSP300に
対するデータブロツクを持つているとき、このデ
ータは、共用メモリ90に置かれる。NDLスレ
ーブステートマシン50bは、LSPが利用可能で
あるという割込信号を用いて、MLIステートマ
シン50aへ通知を行なう。MLI50aマスタ
ステートマシンは、その後、インターフエイスカ
ード105iに、共用メモリ90からのデータを
メツセージレベルインターフエイスチヤネル10
5pを通じて、LSP300へと転送することを指
示する。同様に、ラインサポートプロセツサ30
0が、NDLステートマシン50bに向けたデー
タを持つているとき、このデータはやはり、
MLIステートマシン50aの制御下にある、共
用メモリ90中に置かれる。そして、MLIステ
ートマシン50aは、ラインサポートプロセツサ
データが、現時点で利用可能であるという割込信
号を用いて、NDLステートマシン50bに合図
を送る。 ネツトワークサポートプロセツサのメモリ:ネ
ツトワークサポートプロセツサ80
(NSP)は、2つの基本的なタイプのメ
モリを含んでいる。それらは:プログラ
ム可能なリードオンメモリ(PROM)、
およびランダムアクセスメモリ
(RAM)である。このネツトワークサ
ポートプロセツサの好ましい実施例にお
いて、MLIステートマシンのPROM構
成は、8Kバイトを保持するように行な
われており、一方、NDLステートマシ
ンは、2Kバイトを保持するように行な
われている。PROMは、それが位置し
ているプロセツサステートマシンのみに
アクセス可能である。 メモリ制御カード66aおよび66bのそれぞ
れは、局所RAMの16Kバイトをもつことになる
ものであり、これは、それに付随するステートマ
シンプロセツサのみにアクセス可能である。他
方、共用RAMメモリ90は、2つのプロセツサ
ステートマシン50a,50bのいずれにおいて
も利用可能である。 メモリアクセス動作の間、適当なメモリタイミ
ングを発生するために、クロツク期間(8メガヘ
ルツ)が遅延される。メモリ書込動作は、すべ
て、3クロツク時間を必要とする。すべての
PROMおよび局所メモリ読取動作は、1クロツ
ク期間を必要とし、一方、共用メモリ読取動作
は、2クロツク期間を必要とする。 汎用入力/出力ステートマシンプロセサ:第3
図からわかるように、汎用入力/出力ス
テートマシンプロセサの主機能エレメン
トおよび周辺装置への接続が示されてい
る。マスタプロセツサステートマシン5
0aおよび従プロセツサステートマシン
50bの双方は、それらのプログラムメ
モリであるPROM50内のプログラム
を除いて論理的に同一である。カードの
それぞれは、ネツトワークサポートプロ
セツサの動作シーケンスを制御する、プ
ロセシング論理回路を有する。このプロ
セシング回路は、メモリアドレシング論
理回路41、プログラムメモリPROM
50、データ取扱い論理回路32,3
3,34、命令実行論理回路23および
外部バス論理回路60Lから構成されて
いる。このプロセシング論理回路は、ス
テートマシンを、ネツトワークサポート
プロセツサの他の回路へインターフエイ
スする。これらの機能は前述の特許に述
べられているが、本願中でこれらのエレ
メントの簡単な概要が述べられる。 メモリアドレシング論理回路:第4図に、プロ
セツサステートマシンのメモリアドレシ
ング回路が示されている。このアドレシ
ング論理回路は、プログラムカウンタ
(PC)41、メモリレフアレンスレジス
タ40、スタツクメモリ45、繰返しカ
ウンタ42から構成されている。PC4
1とMRR40は、メモリアドレスポイ
ンタとして用いられている。ここで米国
特許第4301505号の第2A図,第2B図
および第16欄ならびに第17欄が参照され
る。 PC41は、現在の命令または、その命令に対
するオペランドを指示する。それぞれの命令が実
行されるとき、PC41は自動的に増加を行ない、
次の命令を指示する。この命令は、ステートマシ
ンPROM50、または第7図の局所メモリ66
m、もしくは共用メモリ90のいずれにも存在で
きる。 メモリレフアレンスレジスタ(MRR)40
は、オペランドアドレスがPC+1(増加を受けた
プログラムカウンタ41′)にストアされること
ができないときに、次のオペランドのアドレスを
ストアするために用いられる。たとえば、プログ
ラムが、データのワードの内容を検査しなければ
ならないとき、MRR40は、データワードのア
ドレスをロードされる。これによつて、任意のス
テートマシン命令は実行されるが、このデータワ
ードはオペランドとして用いられる。 繰返しカウンタ42は、最高256回までの繰り
返しが行なわれるべき動作を生じさせることので
きるレジスタである。繰返しカウンタ42は、ゼ
ロから255までの値をストアされることができ、
繰返し動作のそれぞれについて減少を受ける。繰
返しカウンタがアンダフロー(ゼロより小さい値
をもつ)を起こしたとき、繰返し動作は終わり、
次の命令が呼出される。繰返し動作の実行のそれ
ぞれに対して、(MRR40またはPC41′であ
る)メモリオペランドのアドレスソースが自動的
に増加される。スタツクメモリ45が、サブルー
チンが呼出されたとき、現在のプログラムアドレ
スを記憶するために用いられ、その後、サブルー
チンが“RETURN”命令で終わつたとき、その
アドレスを再ストアするために用いられる。スタ
ツクメモリ45は、16のアドレスを記憶でき、16
のネストされたサブルーチンを記憶することがで
きる。 PROM:PROM50は、プロセツサステート
マシン上で用いられたとき、好ましい実
施例では、8Kバイトの記憶エレメント
である。このプログラムメモリの用法は
米国特許第4301505号の第7欄ないし第
10欄に議論されている。 データ取扱い論理回路:第5図において、UIO
ステートマシンプロセツサのデータ取扱
い論理回路のブロツク図が示されてい
る。このデータ取扱い論理回路は、16の
汎用アキユムレータ(エレメント30と
して示す)、オペランドレジスタ31、
算術論理装置(ALU)32、バイトー
スワツプ回路34およびシフト論理回路
33から構成されている。アキユムレー
タ30の、アキユムレータ16ビツトレジ
スタを用いて、取扱いのための情報をス
トアし、また、種々の動作の結果を保持
する。これらの動作の詳細は米国特許第
4301505号の第8欄ないし第11欄に見ら
れる。 オペランドレジスタ31は、現在の命令のオペ
ランドを保持する。ALU32はオペランドレジ
スタ31およびアキユムレータ30からのデータ
を受取る。前に引用した、援用特許において述べ
られているように、種々の論理および算術動作
が、その後データ上で実行される。ALU32は、
バイト−スワツプ論理回路34およびシフト論理
回路33へ出力を与える。 このバイト−スワツプ論理回路の出力は、
ALU32によつて与えられたバイトシーケンス
の、シーケンス順序を取替えるために用いられ
る。バイト−スワツピングにおいて、ALU出力
の最上位バイトは、最下位バイトと取替えられ
る。同様に、シーケンス順序において、最下位ビ
ツトは、最上位ビツトと交換される。 シフト論理回路33は、ALU出力を左または
右へシフトし、または循環させるために用いられ
ることができる。また、シフト論理回路は、
ALU出力を直接に、かつ交替することもなく、
転送を行なうことができる。 命令実行論理回路:第6図において、UIOステ
ートマシンプロセツサの命令実行論理回
路のブロツク図が示されている。これ
は、また、米国特許第7欄ないし第18欄
に述べられている。この命令実行論理回
路は、命令レジスタ22、PROMSの命
令デコーダセツトおよびエレメント23
cにおけるPROMSの出力に対するラツ
チングレジスタから構成されている。命
令レジスタ22は、現在のステートマシ
ン命令を保持する。この現在の命令は、
ステートマシン中のPROM50または、
局所メモリ66mもしくは共用メモリ9
0のいずれかから受取られる。命令デコ
ードPROM23cは、命令レジスタ2
2によつてアドレスされる。PROM2
3cは、この命令をデコードして40の異
なつた制御信号とし、この信号は、ステ
ートマシンプロセツサの動作(チツプ能
動化、カウント制御、など)を制御する
ものである。デコーダPROM23cの
出力は、タイミングまたは信号安定性に
必要なときは、レジスタによつてラツチ
される。 外部バス論理回路:第7図を参照すると、ステ
ートマシンプロセツサ2の主外部バスが
インターフエイスカード105iおよび
メモリ制御カード66に接続されてい
る。外部に延びてステートマシン50a
に向かうバスは、I/Oバス10、メモ
リアドレスバス(MADDR16)、メモ
リデーター出力バス(MEMOUT)1
2およびPut/Get能動化ライン60pgで
ある。 第7図に示されているように、メモリアドレス
バス16およびI/Oバス10もまた、それ自身
の局所メモリ66mを持つた、メモリ制御カード
66に接続される。また、メモリデータ−出力バ
ス12は、メモリ制御カード66からのデータ
を、バス付属ライン12′に沿つて受取ることが
できる。メモリ制御カード66は、データバス1
2″と、さらに共用メモリ90に接続するアドレ
スバス16″とを持つている。I/Oバス10お
よび10′は、情報を局所メモリ66mおよび共
用メモリ90に転送するため用いられる。I/O
バス10はまた、命令を運んできて、ステートマ
シンプロセツサ50aへとデータを戻すために用
いられる。 MADDRバス16のメモリアドレスは、(a)ス
テートマシンプロセツサ50aまたは(b)インター
フエイスカード105i、のうちいずれかの上で
発生される。ステートマシンは、局所メモリ66
m、共用メモリ90またはPROM50(第4図)
のいずれかをアドレスする。インターフエイスカ
ードは、直接メモリアクセス(DMA)の間の
み、局所または共用メモリをアドレスする。汎用
I/Oステートマシンプロセツサが含まれ、これ
まで特許が引用され、援用して含まれてきた、前
に引用した特許において、米国特許第4301505の
号のようなこれらの特許の第2B図に、2つの制
御レジスタ37,38が説明されていたことがわ
かるであろう。これらは、アプリケーシヨン制御
レジスタと呼ばれ、ステートマシンプロセツサ5
0aの外にある論理回路に対して、情報をストア
するために用いられる。これらのアプリケーシヨ
ン制御レジスタは、次の点でユニークである。す
なわち、レジスタがステートマシンプロセツサ2
の上で発生されたデータを受取るが、この制御レ
ジスタ中のデータは、ステートマシンプロセサ5
0a以外のカードの上で発生された信号によつて
クロツクされる。 第7図において、インターフエイスカード10
5iは、ホストコンピユータ100に対するデー
タリンクインターフエイス(DLI)と、また、ラ
インサポートプロセツサ300に対するメツセー
ジレベルインターフエイス(MLI)とを持つて
いることがわかるであろう。それに加えて、この
インターフエイスカードは、それ自身とステート
マシンカード2との間に、割込ラインおよび割込
肯定応答ラインを持つている。このメモリ制御カ
ード66もまた、NDLスレーブプロセツサ50
bとマスタプロセサ50aとの間で、信号を交換
する、制御ライン66iをもつている(第2図,
第7図)。 インターフエイスカード:インターフエイスカ
ード105iの主要エレメントは、第8
図のブロツク図に示されている。デイス
トリビユーシヨンカード20aは、デー
タリンクインターフエイス(DLI)を経
由して、データリンクインターフエイス
回路100iに接続する。 デイストリビユーシヨンカード20は、バス1
05pを経由してMLI論理回路100mに接続
する。MLIメモリ制御カード66aは、バス1
6および12を用いて、メツセージレベルインタ
ーフエイス論理回路100mに接続する。メツセ
ージレベルインターフエイス(MLI)ステート
マシンプロセツサ50aは前面I/Oバス10を
経由して、DLI論理回路100i、PROMシー
ケンサ100およびMLI論理回路100mに接
続する。 インターフエイスカード105iは、ホストコ
ンピユータシステム100とネツトワークサポー
トプロセツサとの間に、データリンクインターフ
エイス(第7図)を与え;また、ネツトワークサ
ポートプロセツサとそれが制御するラインサポー
トプロセツサ(LSP)との間に、メツセージレベ
ルインターフエイス(第7図)を与える。要約す
れば、第8図,第9図,第9A図,第10図およ
び第10A図はインターフエイス回路は、MLI
論理装置100m、およびPROMシーケンサ
100psを持つているDLIセクシヨン100iを与
えることを示している。第1B図からわかつたよ
うに、インターフエイスカードは、前面コネクタ
を通して、他のNSP回路と通信を行なう。 インターフエイス回路(詳細な説明) 第8図からわかるように、インターフエイス回
路105iは、(デイストリビユーシヨン20a
を経由して)ホストコンピユータ100との間、
および(デイストリビユーシヨンカード20を経
由して)ラインサポートプロセツサ(LSP)30
0との間に、また、I/Oバス10を経由して
MLIステートマシンプロセツサ−コントローラ
50aに、メモリアドレスバス16およびメモリ
データ出力バス12を経由してメモリ制御回路6
6aに、相互連絡リンクを与える。 このインターフエイス回路は、ネツトワークサ
ポートプロセツサ80に、次の機能を与えること
ができる: (a) クロツクおよびクロツク制御論理; (b) MLIプロトコルに従い、ステートマシンプ
ロセツサ−コントローラを、プロトコルの詳細
から解放する、ホストシステム100への背面
インターフエイス; (c) メインテナンス制御論理; (d) 共用システム、オンラインシステムなどの要
求を満足するクリア機構; (e) ネツトワークサポートプロセツサ(NSP)
を、“ホスト”として作用させ、LSP300の
ような、どのような外部MLIコンパチブルデ
ータリンクプロセツサ(DLP)をも駆動でき
るステートマシンプロセツサ−コントローラに
対する非同期MLIインターフエイス。 (f) 割込要求と、ホストコンピユータDMAデー
タ転送要求を調整し、ホストインターフエイス
動作に対する、NSPインターフエイスの優先
順位を与える論理; (g) NSPインターフエイスのための、ステート
マシンプロセツサ−コントローラの応答時間を
減少させ、ソフトウエア設計要求から、ポーリ
ングについての考慮を除くための論理; ステートマシンプロセツサ−コントローラは、
“GET”および“PUT”オペレータの組を通じ
て、ラインサポートプロセツサインターフエイス
およびホストコンピユータインターフエイスと通
信を行ない、これらを制御する。これは米国特許
第4301505号に述べられている。 NSP80(第2図)は、ホストコンピユータ
100とラインサポートプロセツサ300との間
の、データの流れを制御することができ、種々の
プロトコルシーケンスを特定し、伝送およびプロ
トコルエラーを検出し、また、インターフエイス
回路上に位置したレジスタを用いて“PUT”お
よび“GET”オペレータを使用することを通し
て、他のタスクを実行する。 全般的システム概説:ベース接続モジユール1
06(第1A図)は、ネツトワークプロ
セツササブシステムの、基本的構成ブロ
ツクである。このベース接続モジユール
は、種々のカードやモジユールが適合す
る背面から構成されている。たとえば、
これらのモジユールは、選択れたホスト
システムと通信を行なう、1ないし6の
デイストリビユーシヨンカード(DC)
20、第1B図に示されているような、
ネツトワークサポートプロセツサ、メイ
ンテナンスカード20mおよび必要な他
のカードから構成することができる。典
型的なネツトワークサポートプロセツサ
80は、ステートマシンプロセツサ−コ
ントローラのデユアルセツト、デイスト
リビユーシヨンカードおよびメインテナ
ンスカードとともにネツトワークサポー
トプロセツサのインターフエイスを行な
うインターフエイス論理回路を備えるイ
ンターフエイス回路、およびデータ通信
ラインに接続するLSP(ラインサポート
プロセツサ300)と呼ばれるライン通
信プロセツサのアドレスされ選択された
ものを接続する、追加インターフエイス
回路を含む。 デイストリビユーシヨンカード(20,20
a,第1A図)は、“非同期”ホストメツセージ
レベルインターフエイス(MLI,100mx)と、
“同期”NSPインターフエイス(DLI,100ix)と
の間の接続経路(DLi,100ix)を与えるために
用いられる。MLIは、任意の(ホストコンピユ
ータのような)シニアシステムと、下位のユニツ
トとの間に用いられる、非同期的インターフエイ
スである。ホストコンピユータユユツト100
は、ネツトワーク中のプロセツサにI/O記述子
を送り出すことによつて、I/O動作を開始させ
る。そして、このプロセツサは、特定の動作を実
行し、要求されたとおりにホストコンピユータか
らのデータを要求し、このデータを送り出し、ま
た、動作が完了すると、最後にホストコンピユー
タへ結果記述子を送り出す。下位のプロセツサは
結果記述子がホストコンピユータに送られた後す
ぐに、このホストコンピユータからの、他のI/
O記述子を受入れる準備がなされていなければな
らない。I/O記述子は可変な長さをもち、下位
のプロセツサに応答して、ワードの正しい数が受
信されてI/O記述子コマンドが完了されている
ことを保証する。垂直方向と長さ方向のパリテイ
がすべてのMLIトランザクシヨンについてチエ
ツクされるが、エラーが検出されても、その回復
についての準備は(I/O動作に関するものの他
は)なされない。 一旦、デイストリビユーシヨンカードが、ホス
トコンピユータとネツトワークサポートプロセツ
サ(NSP)との間の接続を与えると、このデイ
ストリビユーシヨンカードは、このホストコンピ
ユータとネツトワークサポートプロセツサとの間
の通信に対してトランスペアレントとなる。ネツ
トワークサポートプロセツサのホストとの通信
は、状態信号の通常のシーケンスによつて完了
し、これは、ネツトワークサポートプロセツサの
アクセス要求をホストコンピユータへ指示する。
ネツトワークサポートプロセツサがホストに接続
されると、すべての情報転送はNSP状態ライン
によつて示されるようになる。ネツトワークサポ
ートプロセツサには、インターフエイス回路カー
ドを経由して、インターフエイス論理回路が与え
られ;これは、NSP状態を固定シーケンスで発
生して、ホストとNSPとの間の通信を、プロセ
ツサコントローラ50a(第2図)によつて要求
されたように制御する。ホストコンピユータへ
の、またはこれからのすべてのデータ転送は、イ
ンターフエイス論理回路の中に含まれるFIFOス
タツクレジスタバツフア(100i3,第10図;
10A図)を通じて行なわれる。 第9A図を参照すると、第8図のMLIインタ
ーフエイス論理回路100mのブロツク図が示さ
れている。 第2図および第8図において示されているよう
に、インターフエイスカード105iは、MLI
ステートマシンプロセツサ−コントローラ50a
を、ホストコンピユータ100およびLSP(ライ
ンサポーサプロセツサ)300に接続する。 第9A図において、LSP300は、MLIデー
タバス105pによつて、ドライバ60mを通し
てステートマシンの共用メモリ出力バス12に接
続されている。このMLIデータバス105pは
また、伝送−ドライバ60crおよびレシーバード
ライバ60rxにも接続する。 ステートマシン50aは、I/Oバス10を経
由して、DMA転送カウンタ160tcおよびアド
レスカウンタ160へ接続し;これに加えて、バ
ス10は、制御レジスタ60cr、データレジスタ
60およびレシーバードライバ60へ接続する。 DMA転送カウンタ160tcは、その出力をド
ライバ160dに接続するDMAアドレスカウン
タ160に与え、その出力アドレスバス16は、
メモリ制御66aおよびステートマシン50aに
接続する。 制御レジスタ60crは制御論理回路60sに接
続し、この制御論理回路60sは、制御信号を、
インターフエイス回路および状態ドライバ60t
に与える。 データレジスタ60は、その入力をI/Oバス
10を経由して受取り、その出力を、伝送装置−
ドライバ60txを介してLSP300へ送り出す。 第10A図において、データリンクインターフ
エイス論理回路100i(第8図)がブロツク形
式で示されている。 メモリ制御66aおよびステートマシン50a
からのステートマシンI/Oバス10は、レシー
バードライバ100i5およびPROMシーケンサ1
00psの開始アドレスレジスタ100i8へ接続す
る。 レシーバードライバ100iは、ホストコンピ
ユータ100に接続し、データラツチレジスタ1
00i2を介してFIFO100i3へフイードする。
FIFO出力は、ドライバ−インバータ100i4に
よつて逆転され、パリテイツリー100tによつ
てチエツクされる。FIFO出力はまた、MLIカウ
ンタ100ctを活性化して、データ共用メモリ9
0内に配置することができるようにマスタプロセ
サ50a,メモリコントローラ66aへの転送の
ためにデータをレシーバードライバ100i5へ転
送する。 DLIインターフエイス論理のPROMシーケン
サ100psはエレメント100i8,100im,1
00rおよび100brにより第10A図のように
構成される。 PROM100imからの出力によつて、制御信
号が出力レジスタ100orに与えられる。 レジスタ100orは、DLIインターフエイス論
理回路100i,エレメント100m,ユニツト
50aおよびLSP300への制御信号に加えて、
PROM100imに、正規の次のアドレスと、分
岐制御信号を与える。 ホストコンピユータから、NSPメモリへの、
そしてラインサポートプロセツサへのデータの
転送 第10A図を参照すると、ホストコンピユータ
100からのデータは、背面データラインに沿つ
て、レシーバードライバ100i1に転送され、デ
ータレジスタ100i2でラツチされて、FIFOレ
ジスタ100i3において、最高64ワードまでをロ
ードする。 ステートマシン50aは、PUTアドレス命令
を開始して、PROMシーケンサ開始アドレスレ
ジスタ100i8に与え、PROM100imのアド
レスシーケンスを開始させる。 それから、PROM100imは、後に示す第A
−6表に示されているように、PROM出力レジ
スタ100orを経由して、一連の制御ワードを出
力する。 第10A図の下側の部分は、開始アドレスレジ
スタ100i8、PROM100im、PROM出力レ
ジスタ100orおよび分岐論理回路100brを含
み、第14図のPROMシーケンサ100psを構
成する。 ステートマシン50aからのPUT命令(命令
は64回繰返されることができる)は、FIFOレジ
スタ100i3(第10図,第10A図)に、64ワ
ードをロードすることになる。MLIカウンタ1
00ctは、転送されるべきワードの数がロードさ
れる。 もし、50ワードが、ホスト100からNSPメ
モリ90へ転送されるべきであるならば、MLI
カウンタ100ctがFIFOへの50ワードの転送を
カウントしたとき、このカウンタはステートマシ
ン50aに“割込み”を送り出すことになる。ス
テートマシン50aは、ここで、GET命令(50
回繰返される)を与え、FIFOからの50ワードを
メモリ制御66aを経由して、ステートマシン5
0aの共用メモリ90へと移す。 どのようなパリテイエラーもパリテイツリー1
00tによつて検知されて、フリツプフロツプを
セツトし、このフリツプフロツプはパリテイエラ
ー信号を形成してステートマシン50aに与え
る。 ホストコンピユータ主メモリからの50ワード
は、ここで、共用メモリ90へ転送されている
(第2図)。そのとき、これらのワードが選択され
たライン通信プロセツサ(LSP300)に送ら
れ、選択された周辺端末装置に送られることが残
つている。 第9A図を参照すると、ステートマシンメモリ
出力バス12はデータドライバ60mに接続し、
また、これはバス105pに接続して、このバス
105pはデータ転送のためにLPS300に接続
する。この状況は、共用メモリ90が、バス12
となる出力バス12′を持つていることが記載さ
れている第7図からもわかるであろう。 ステートマシン50aは、PUT命令をデータ
レジスタ60に与える。ステートマシンからの
I/Oバス10は、特定のLSP300を選択する
ための制御ワードバス105pに与える。一方、
制御論理60sはストローブ信号を通してバス1
05pを制御する。 メモリ出力バス12およびDMA(直接メモリ
アクセス)ドライバ60mを用いて、データワー
ドのバーストが、共用メモリ90から直接、選択
されたLSP300へと進むことができる。 しかしながら、もし、非DMAモードが用いら
れたならば、ステートマシン50aは、ワードの
転送を、I/Oバス10からデータレジスタ6
0、データドライバ(非DMA)60tx、バス1
05p、そして選択されたLSP300へと、行な
うことになる。 第9A図において、データ転送の高速化を図る
ためのDAMモードを用いて、I/Oバス10は
ステートマシン50aからのPUT命令を運び、
これは、DMA転送カウンタ160tcに、転送さ
れるべきワードの数たとえば50ワードをロードす
る。また、DAMアドレスカウンタ160は、ア
ドレス(メモリアドレスポインタ)がロードされ
て、データ転送のための共用メモリ90の開始エ
リアを選択する。 そして、MLI制御レジスタ60crがロードされ
てDMA動作を開始する。制御レジスタ60cr
は、後に示す第A−2表に示されているように、
インターフエイス動作を制御し、制御論理回路6
0sおよびDMA PROM60spを用いてDMA動
作を行なう。制御レジスタ60cr、制御論理回路
60s、制御PROM60spおよびドライバ60
tは、“DMA論理回路”と呼ばれる。 制御論理回路60sは、メモリ出力バス12、
DAMドライバ60mおよびMLIデータバス10
5pを能動化して、共用メモリ90から、選択さ
れたLSP300へ、ワードのバーストを直接、転
送する。 制御論理回路60sは、それぞれの転送された
ワードについて、DMA転送カウンタ160tcを
減少させ、転送されるべき次のワードのそれぞれ
のアドレスを指示するためにDMAアドレスカウ
ンタ160を増加させる。 ラインサポートプロセツサからNSPメモリ
への、そしてホストコンピユータメモリへのデ
ータの転送 第9A図を参照すると、ステートマシンは種々
のラインサポートプロセツサ(LSP300)への
問合わせを行ない、どれが情報転送の準備が完了
しているかを見い出し、また、LSPがそのデータ
を、それがレシーバ60rxによつて受取られ、
メモリ制御ユニツト66aを介して共用(NSP)
メモリ90へのI/Oバス10に進められる、
MLIデータバス105P上に送り出すことを命
令する。 そして、ステートマシン50aは、繰返された
PUT命令を用いて、FIFO100i3に、メモリ9
0からのデータワードをロードする。それから、
ステートマシン50aはPROMシーケンサ10
0psを活動させ、したがつてこれは、FIFO10
0i3からホストコンピユータ100のメモリのワ
ード転送を取扱う制御信号を発生することができ
る。 (現実にはソフトウエアによる指令である)イ
ンターフエイス論理回路中の出力“レジスタ”
が、ステートマシンプロセツサ−コントローラに
よつて、“PUT”ステートメントの実行を通して
ロードされる。これらは:FIFOをクリアし、パ
リテイエラーフリツプフロツプをクリアするため
に用いられるクリア命令;MLIシーケンスのマ
イクロコード開始アドレスをロードし、また、第
9A図のデータ転送カウンタ160をロードする
ために用いられる、PUTアドレス命令;および、
ホストコンピユータへの後続する伝送のために、
FIFOにデータをロードするために用いられる、
PUT FIFO命令、である。 データリンクインターフエイス論理回路100
i(第8図)からの、ステートマシンマスタプロ
セツサ−コントローラ50aへの通信は、
“GET”命令を通じて行なわれる。ここで“レジ
スタ”と呼ばれる以下のエレメントは、実際に
は、以下に述べられるステータスレジスタ200
を除いて第10A図のデータリンクインターフエ
イスに対するソフトウエア命令である。(第8図
および第14図の、PROMシーケンサ100ps
の中にある)状態レジスタ200は、データリン
クインターフエイスの現在の状態を含み;
(PROMシーケンサ100psの中の)内部カウン
トレジスタは、転送カウンタ100ctの現在の値
を含み;GET FIFO命令が、ホストコンピユー
タ100から受取られた(FIFO100i3の中の)
データをアクセスするために用いられる。8ビツ
トレジスタがシステムの独特の識別番号SUID
(これはボード上に実装された8個のジヤンパに
よりセツト可能である)を検査するために設けら
れる。 クリアレジスタが“PUT”命令を通してアク
セスされると、FIFO100i3、垂直方向パリテ
イエラーフリツプフロツプおよびカウントレジス
タはリセツトされる。 “PUT”FIFOレジスタ:このレジスタ100
i2(第10A図)は、FIFO100i3に、
ステートマシンプロセツサ−コントロー
ラから“PUT”または“繰返しPUT”
命令のいずれかをロードするために用い
られる。ネツトワークサポートプロセツ
サからホストコンピユータへ、転送の要
求が起こると、このFIFO100i3は、
記述子リンクの3つのワード、その後の
メツセージテキスト、さらにその後のデ
ータメツセージ長さ方向パリテイワード
(LPW)がロードされなければならな
い。このFIFO100i3は、それぞれ16
ビツトの64ワード、ないしは128バイト
を保持する。 “GET”FIFOレジスタ:ホストコンピユータ
によつて送られたデータは、第10図の
データリンクインターフエイスに到着し
たとき、FIFO100i3の中にストアさ
れる。このデータは、ネツトワークサポ
ートプロセツサ(およびそのステートマ
シンプロセツサ−コントローラ)によつ
て、FIFOレジスタ100i3への“GET”
ステートメントの使用を通じてアクセス
されることができる。それぞれのタイム
データはFIFO100i3からとされ、
FIFOは次のワードへと進む。 “PUT”アドレスレジスタ:このレジスタ1
00i8(第10A図)を用いて、マイク
ロコードシーケンス開始アドレスおよび
ワードカウントをインターフエイス論理
回路にロードすることにより、データリ
ンクインターフエイス論理回路を初期化
する。低順位の8ビツトが、MLIカウ
ンタ100ctにロードされるべき値を表
現する。レジスタの高順位の8ビツトを
用いて、実行されるべきMLIシーケン
スを特定する。カウンタを用いて、メツ
セージレベルインターフエイスを越えて
転送されたワードをカウントする。 “GET”カウントレジスタ:“GET”カウン
トレジスタの、最下位の8ビツトは、補
数形式で、転送カウンタ160tcのカウ
ント値を含む。 “GET”状態レジスタ:状態レジスタ(第1
4図,200)は、MLIインターフエ
イス論理回路およびDLIインターフエイ
ス論理回路の現在の状態についての情報
を与える。状態レジスタの16ビツトは、
次のように定義される。 第A−1表 ビツト 値 0 DLP状態1 1 DLP状態2 2 DLP状態4 3 DLP状態8 4 PROM状態0 5 PROM状態1 6 PROM状態2 7 DLP接続 8 DLPサービス要求 9 DLPクリア 10 アドレス拒絶 11 DLP垂直パリテイエラー 12 常に1 13 常に1 14 常に1 15 常に1 注意: LSP300はDLP(データリンクプロセツサ)
のタイプであり、後にDLPとして引用されると
きは、LSP(ラインサポートプロセツサ)300
を含むものと理解されるべきである。 注意: DLP状態1,2,4,8は状態ビツトであり、
DLPが現在、ホストコンピユータに与えている
ものである。PROM状態0,1,2はインター
フエイスが発生したDLPサービス要求が存在す
るときに、ステートマシンへのMLIプロトコル
の条件を指示するために用いられる3つのビツト
である。アドレス拒絶は、そのアドレスおよびカ
ウントレジスタをロードする試みの失敗を指示す
るフラグとして使用される。 LSPへのステートマシンインターフエイス(第
9A図):ソフトウエアに対しては、このインタ
ーフエイスは、ステートマシンからの“GET”
および“PUT”命令を通じてアクセスされる、
レジスタおよびドライバの組として見られる。
MLIを越えたデータ転送の速度を上げるために、
直接メモリアドレス(DMA)能力が与えられる
が、ステートマシンソフトウエアが、MLIプロ
トコルの実行に重要であり、すべてのMLI動作
を制御しなければならない。 ストローブレジスタ:ストローブレジスタへの
“PUT”は、MLI SIOライン上に、62
マイクロ秒のパルスを発生し、これは、
出力データをクロツクし、入力データの
受取りに対する肯定応答を行なうために
用いられる。“ストローブ−受取フリツ
プフロツプ”と呼ばれるフリツプフロツ
プがリセツトされる。 送信データレジスタ;ステートマシンから、
“送信”データレジスタ60への
“PUT”命令は、I/Oバスからのデー
タの16ビツトと1つのパリテイビツトを
第9図および第9A図のデータレジスタ
60へロードする。このデータは、それ
から、駆動されてMLIデータラインへ
と向かう。 読取データレジスタ:このレジスタからの
“GET”は、MLIデータラインの現在の
内容をI/Oバス10上のステートマシ
ンに転送することになる。 MLI制御レジスタ(第9A図):制御レジスタ
60crに対するPUTは、インターフエ
イスの動作を制御する、種々のフリツプ
フロツプをセツトする。これらのビツト
は次のとおりである: 第A−2表 ビツト 作用 0 MLIパリテイエラーフリツプフロツ
プをセツト 1 アドレス選択 2 終了またはマスタクリア 3 アクセス許可 4 伝送 5 チヤネル選択 6 DMA能動化 7 正規モード 8 期待されたDLP状態1 9 期待されたDLP状態2 10 期待されたDLP状態4 11 期待されたDLP状態8 12 使用されず 13 使用されず 14 使用されず 15 DLPストローブフリツプフロツプを
リセツト 注意: (a) 制御レジスタ60crへのどのような“PUT”
も、MLIリセツトフリツプフロツプをリセツ
トする。 (b) MLIパリテイエラーフリツプフロツプ(6
0q,第9A図)は、誤つたパリテイを持つた
ワードが、MLIデータラインからステートマ
シンへと転送されたときはいつでも、セツトさ
れる。このリセツトビツトは、セツトされ、そ
してリセツトされる。(すなわち、このビツト
は、フリツプフロツプのリセツト入力に対する
レベルを発生し、パルスは発生しない。) (c) アドレス選択、終了またはマスタークリア、
アクセス許可およびチヤネル選択ビツトは、厳
密に、メツセージレベルインターフエイス
(MLI)上の同じ名前の信号に一致する。 (d) 伝送ビツトは、MLIインターフエイスを能
動化して、MLI双方向ラインを駆動する。こ
のビツトの制御は、MLIプロトコルと、綿密
に調整されなければならない。 (e) DMA能動化ビツトは、DMA動作を開始さ
せるためにセツトされ、そうでない場合はリセ
ツトされなければならない。ビツト8,9,
10,11(期待されたDLP状態ビツト)は、受取
られたDLP状態ビツトと比較され、一方、
MLIは、直接メモリアクセスDMAモードにあ
る。もし、DLP状態ビツトが変化すると、
MLIはDMAモードを出る。正規モードビツト
がリセツトされたとき、MLI論理回路は、メ
インテナンスモードに置かれる。メインテナン
スモードでは、MLIインターフエイスの上の、
ADDSEL.1、AGプラスSIO/1およびTRMプ
ラスMC/1信号ラインは、“ハイ”状態とさ
れる。また、受取られたDLPストローブは、
通常、MLIインターフエイス上にSIOパルスを
発生するような、どのような条件に対しもシミ
ユレートされる。したがつて、メインテナンス
は、MLIケーブルが存在しなくとも実行され
ることができる。 (f) “期待されたDLP状態”の4つのビツトは、
ラツチされ、MLIケーブルから受取られた現
実のDLP状態と比較される。期待された、お
よび現実の状態は、DMA動作に入り、そこに
留まつているためには、同じでなければならな
い。 (g) リセツトDLPストローブビツトは、信号
DLPSTsを受取ると通常セツトされ、ストロー
ブレジスタへのPUTsによつてリセツトされ
る、DLPストローブフリツプフロツプをリセ
ツトするために用いられる。 DMAアドレスレジスタ(第9A図):DMAア
ドレスレジスタカウンタ160への
PUT命令は、16ビツトアドレスカウン
タに、DMA動作の間、データを受取
り、またはデータを与えるメモリ66
a,90の中のバツフア領域のアドレス
をロードする。アドレスレジスタカウン
タ160は、それぞれのワードの転送ご
とに1だけ増加する。DMAサイクルの
間、アドレスレジスタカウンタの内容
は、ステートマシンアドレスライン16
の上に置かれる。メモリ制御カード66
aの、すべてのアドレスマツピングおよ
びすべての再配置の性質は、直接メモリ
アクセスDMAサイクルの間、能動化さ
れる。ステートマシン50a上の
PROM50は、DMA動作の間、アクセ
スされなくともよい。 セツトMLIカウント:これは、DMA転送カウ
ンタレジスタ160tcにおいて行なわれ
る。これは、PUT命令を用いて、直接
メモリアクセス(DMA)動作の間、転
送されたワードの最大数を特定する。こ
の数は、補数形式でロードされ、読取ら
れたとき、0ないし255ワードの範囲に
あつてよい。レジスタの最上位8ビツト
は使われない。 GET NLIカウント:これは、DMA転送−カ
ウンタレジスタ160tcの部分を用いる
命令である。このレジスタのより低い8
ビツトは、DMAカウンタレジスタ16
0tcの値を補数形式で含む。最上位8ビ
ツトは常に“真”にセツトされる。 MLI状態レジスタ(第9A図):このレジスタ
60stは、ドライバ160dを能動化し
て、アドレスを、ステートマシン50a
およびメモリ制御カード66aに運ぶ。
このMLI状態レジスタは、下に定義さ
れるものとしてのMLI状態を指示する
いくつかのビツトを含む。 第A−3表 ビツト 意味 0 受取つたDLP状態1 1 受取つたDLP状態2 2 受取つたDLP状態4 3 受取つたDLP状態8 4 DMA終了 5 DLPストローブを受取つたフリツプ
フロツプ 6 MLIパリテイエラー 7 MLIリセツトされず 8 − 9 − 10 − 11 − 12 − 13 − 14 − 15 − 状態レジスタには、次に示されて、説明された
意味をもつビツトフイールドが与えられる。 ビツト0−3:こらのビツトは、STC1,
STC2,STC4,STC8と呼ばれるライン
の上のデータリンクプロセツサ(DLP)
によつてMLIに与えられた状態を指示
する。 ビツト7:このビツトは、DLPが“ハードク
リアされている”ときにクリアされ、
MLIインターフエイスが初期化された
ときにセツトされる。このインターフエ
イスが初期化されるまでは、どの双方向
MLI信号ラインもMLIによつて、駆動
されない。 ビツト5:このビツトは、信号DLPSTが、
SIOパルスを発生するストローブレジス
タへのPUTまたは、SIOパルスを発生
しないMLI制御レジスタ60crのMLI
制御のNo.15のビツトのいずれかによつて
受取られ、クリアされたときにセツトさ
れる。 ビツト6:このビツトは、MLIから、誤つた
パリテイを持つワードが受取られたとき
はいつでもセツトされる。これは、
MLI制御レジスタ60crのNo.0のビツト
によつてリセツトれる。 ビツト4:このビツトは、DMA動作の終了の
原因を確認するために用いられる。この
DMA動作は、エラー条件を示してもよ
く、またそうでなくともよいタイムアウ
ト条件(2マイクロ秒)によつて止まつ
てもよく、または、データリンクプロセ
ツサまたはバツフアオーバフロー条件に
よる状態変化のいずれかによつて終了し
てもよい。もし、DMAが、DLP状態変
化またはDMAカウントオーバフローに
よつて終了すると、信号DMAOVERは
“ハイ”と呼ばれる。 DMA動作: DMA書込動作:“DMA書込み”動作を開始さ
せるために、ステートマシンプロセサ5
0aは、次に示すように、DMAハード
ウエアを初期化させる必要がある。但
し、必ずしもそこに示された順序でなく
ともよい: 1 たとえばラインサポートプロセサLSP300
のようなデータリンクプロセツサ(DLP)へ
書込まれるデータを含むバツフアのワードアド
レスより1だけ小さい値を、DMAアドレスカ
ウンタ160(第9A図)へロードする。この
アドレスは、それぞれのワードが送られる前に
1だけ増加される。 2 次のように計算される値Cを、DMAカウン
トレジスタ160tcへロードする: C=カウントから1を引いた補数、但し、こ
の“カウント”は、任意状態変化が期待される
前に、データリンクプロセツサへ送られるべ
き、いくつかのワードである。 3 ステートマシンは、データリンクプロセツサ
に、“接続され”なければならない。 4 MLI制御レジスタ60は、次のデータをロ
ードされなければならない: (a) 伝送ビツトの組(ビツト4) (b) DMA能動化ビツトの組(ビツト6) (c) DLP状態へと初期化された、期待された
DLP状態(ビツト8,9,10,11) (d) 正規モードの組(ビツト7) (e) 他のすべてのリセツトされたビツト 一旦、MLIハードウエアが初期化されると、
次のシーケンスが発生する: 1 ハードウエアは、FETC8/が“ロー”とな
るのを待つことによつて、ステートマシンが取
出サイクルに入るのを待つ。これが起きたと
き、MLIインターフエイスが割込みを発生す
る準備を整えていないと仮定すると、その後、
信号SDMARQBは“ハイ”となつて、DMA
制御PROM(100im)に入る。そして、
PROM出力SDMARQ(DMA要求)は、“ハイ”
となる。 2 WTCLK(WTCLKは、それぞれのメモリサ
イクルの終わりに開始する62マイクロ秒パル
ス)の次の主エツジで、DMARQフリツプフ
ロツプ60rはセツトする。DMARQがセツ
トされると、ステートマシンへのクロツク能動
化信号が“偽”状態となり、したがつて、ステ
ートマシンを“凍結”する。 3 WTCLKの主エツジで、DMAGNTフリツ
プフロツプはセツトする。このDMAGNTフ
リツプフロツプがセツトされると、次のことが
起こる: (a) ステートマシンアドレスドライバが3状態
となり、DNAアドレスドライバは能動化さ
れて、メモリアドレスを、160のDMAア
ドレスカウンタから駆動させる。 (b) ステートマシンI/Oバスドライバが3状
態となる。 (c) サイクルフリツプフロツプへの、非同期ク
リア信号が、取り除かれる。 (d) もし、DMA制御PROM出力“AINCEN”
(アドレス増加能動化)が“真”であれば、
DMAカウントレジスタ160tcおよび
DMAアドレスレジスタカウンタ160がカ
ウントを行なうことができるようになる。 4 主エツジにおける4Aまたは4B(以下を見
よ)のいずれかの条件を待つ。 4A もし、DLP、SYNCH信号がハイ(すな
わち、DLPが、メモリバツフアからのデー
タのワードを受取る準備ができている)であ
り、信号DMAOVR/がハイ(これは、
DLT状態が、期待されたDLP状態に合致し、
DMAカウントレジスタが0でないこと)で
あり、そして、ホストMLIインターフエイ
スが割込みの準備を完了していないならば、
次のWTCLKの主エツジで、次のことが起こ
る: 1 サイクルフリツプフロツプのセツト。 2 DMAカウントレジスタ160を1だけ
増加。 3 DMAアドレスレジスタカウンタ160
を1だけ増加。 次のWTCLKの主エツジを待つている間
は、次のとおりである。 (a) DMAデータラツチに、メモリバツフア
からのデータをロード。 (b) データリンクプロセツサ(DLP)への
SIOストローブを発生。 (c) 信号DLPSYNCHおよびフリツプフロツ
プで受取られたDLPストローブをリセツ
ト。 4B もし、DLP SYNCHが“ハイ”であり、
信号DMAOVR/が“ロー”であるか、もし
くはタイムアウトが“真”である、または
MLIホストインターフエイスが割込みの準
備を完了していると、次のことが起こる: 1 DMARQをリセツト。これによつてス
テートマシンは実行を再び始める。 2 DMAGNTをリセツト。これによつて、
ステートマシンは、アドレスおよびI/O
バスを駆動する。 DAM動作がここで終わる。もし、ステートマ
シンが(MLI状態レジスタの内容を問合わせる
ことにより)、DMAの終了の原因が、DMAが再
び入れられることが望まれるタイムアウトによる
ものであつたことを確認すると、DMAモードを
再び入れるために望まれるすべては、MLI制御
レジスタ60crを(どのビツトも変化させずに)
再ロードすることである。 DMA読取動作(第9A図):DMA“読取り”
動作を開始させるためには、ステートマ
シンは、MLIハードウエアの中の種々
のレジスタを、次のように初期化しなけ
ればならない: 1 DMAアドレスレジスタ160に、メモリバ
ツフアのワードアドレスをロードし、LSP30
0のような、データリンクプロセツサ(DLP)
からのデータを受取る。 2 DMAカウントレジスタ160tcに、読取ら
れるべきワードの数の補数をロードする。 3 データリンクプロセツサ(LSP300)に接
続する。 4 MLI制御レジスタ60に次のデータをロー
ドする: (a) DMA能動化ビツトの組(ビツト4)。 (b) 正規モードビツトの組(ビツト7)。 (c) DLP状態へ初期化された、期待された
DLP状態ビツト(ビツト8,9,10,11)。 (d) すべてのビツトをリセツト。 一旦、MLIハードウエアが初期化されると、
次のDMA読取シーケンスを発生させる: 1 ステートマシンが取出状態へ入る(すなわ
ち、FETCH/がローとなる)のを待つ。
FETCH/がローのとき、信号SDMARQBお
よびSDMARQがハイとなる。 2 次のWTCLKの主エツジにおいて、
DMARQのフリツプフロツプはセツトされ、
ステートマシンへのクロツク能動化の取り除き
によつて、ステートマシンが凍結する。 3 次のWTCLKの主エツジにおいて、
DMAGNTフリツプフロツプがセツトされ、
種々のことが起こる: (a) ステートマシンアドレスドライバが3状態
となり、DMAアドレスドライバが能動化さ
れて、メモリを、DMAアドレスカウンタに
よつて駆動させることを許す。 (b) ステートマシンI/Oバスドライバが3状
態となり、MLIレシーバーデータバツフア
が能動化されて、I/Oバスが、(MLI)メ
ツセージレベルインターフエイスを越えて、
DLPから受取られたデータによつて駆動さ
れることを許す。 (c) サイクルフリツプフロツプから、非同期ク
リア信号が取り除かれる;また、 (d) DMA制御PROMからのAINCEN信号が
“真”であるとき、DMAカウントレジスタ
160tcおよびDMAアドレスカウンタ16
0がカウントを行なうことが許される。 4 WTCLKの主エツジの時刻において、以下の
5または6のパラグラフの条件のいずれかが満
足されるまで待ち、それに従つて動作する。 5 もし、(i)タイムアウトが“偽”であり、かつ
(ii)MLIホストインターフエイスに割込みの準
備ができておらず、かつ(iii)DLPSYNCHが
“真”であり(すなわち、DLPが、MLIケーブ
ルの上に妥当なデータを与えている)、かつ、
(iv)DMAOVR/がハイ(すなわち、DLP状態
が、期待されたDLP状態にマツチしており、
メモリ中のバツフアが充満していない)場合に
は、“メモリ書込サイクル”を開始させるサイ
クルフリツプフロツプをセツトして、データを
メモリ中にストアする。WTCLKの次の主エツ
ジにおいて、次のサイクルの準備を行なう: (a) SIOパルスを発生し、DLPからのワードの
受取りに対して肯定応答を行なう。 (b) DMAカウントレジスタを増加させる。 (c) DMAアドレスカウンタを増加させる。 (d) DLP SYNCHおよびDLPストローブ−受
信フリツプフロツプをクリアする。 (e) CYCLEフリツプフロツプをクリアする。 (f) 上記パラグラフ4により繰り返しを行な
う。 6 もし、(a)“タイムアウト”が“真”、または
(b)MLIホストインターフエイスが、ステート
マシンアシスタンスが要求されているMLIプ
ロトコル内の位置にあり、または(c)DLP
SYNCHが“真”であり、DMAVOR/が“ロ
ー”であつて、DLPが状態を変えていること
またはバツフアが充満していることを示してい
る場合、DMARQおよびDMAGNTフリツプ
フロツプをリセツトする。これは、DMA動作
を発生させ、ステートマシンがアドレスおよび
I/Oバスを駆動し、クロツクを受取り、その
プログラム実行を再び始めることを許容する。
タイムアウト条件が発生した後に、DMA動作
を再スタートさせるために要求されるすべて
は、MLI制御レジスタ60を再ロードするこ
とである。これは、自動的にタイムアウト論理
回路をリセツトし、DMAシーケンスが、それ
が止めた場所で継続する。 DMA制御PROM(第9A図): DMA読取りおよびDMA書込動作のための制
御論理回路60sの中心部は、DMA制御60
spPROMの中に含まれ、このため、そのPROM
のプログラミングをここで議論する。この
PROMには、5つの入力があり:それらは、 SDMARQ=DMA要求をセツト:この項は、
以下の条件がすべて満たされたときにハイにな
る: (a) ステートマシンがFETCHサイクルにある。 (b) タイムアウトが“偽”である。 (c) MLI制御レジスタのDMA能動化ビツトがセ
ツトされる。 (d) MLIホストインターフエイスが、ステート
マシンの注意(attention)を要求しない。 DMAOVR/=この項は、次の状態でなければ
“偽”である: (a) MLI制御レジスタ中のDMA能動化ビツトが
リセツトされ、または、 (b) 期待されたDLP状態が、現実に受取られた
DLP状態にマツチしない、または、 (c) DMAカウントレジスタがオーバーフローと
なり、メモリバツフアの上限が到達されていな
いことを示す。 XMITDTA=この項は、データの方向がMLI
からDLPへ向かつているとき“真”、その他の場
合は“偽”である。 DLPSYNCH=この項は、DLPストローブが、
DLPから受取られた後の、クロツクの第1の主
エツジにおいて“真”となる。 CYCLE=この項は、PROMによつてセツト・
リセツトされ、DMA動作を同期化するために用
いられる。 PROM出力は: SDMARQ=DMA要求フリツプフロツプをセ
ツト−この出力は、DMAモードに入り、これに
留まるためには“真”でなければならない。 AINCEN=アドレス増加能動化−このビツト
は、それが“真”であり、また、DMAGNTフ
リツプフロツプがセツトされたとき、DMAカウ
ントレジスタおよびDMAアドレスレジスタを、
WTCLKの次の主エツジにおいて1だけ増加させ
る。 SETCYCLE=“真”のとき、次のWTCLKの
主エツジにおいてサイクルフリツプフロツプを、
セツトさせる。 SETSIO=次のSTCLKの主エツジで、SIOパ
ルスを発生させる。また、DLPSYNCHおよび
DLPストローブを受取つたフリツプフロツプを
リセツトさせ、メモリ出力バスの内容を、DMA
データラツチにロードする。 PROMプログラミングは:“+”はOR演算,
“・”はAND演算を示すとして、 SDMARQ=(SDMARQS.DMAOVR/)+
(SDMARQB.XMITDTA.
DLPSYNCH/) AINCEN=(SDMARQB・XMITDTA/.
CYCLE/)+(SDMARQB.
DMAOVR/.XMITDTA.
DLPSYNCH.CYCLE/) SETCYCLE=(XMITDTA/.DLPSYNCH.
CYCLE/)+(SDMARQB.
DMAOVR/..XMITDTA.
DLPSYNCH.CYCLE/) SETSID=(SMITDTA.CYCLE)+
(SDMARQB.XMITDTA/.
CYCLE) 背面インターフエイス デイストリビユーシヨンカードアドレシング:
8個のデータリンクプロセツサ
(DLPs)のうちの任意の1つ、または、
データ通信制御のために用いられるライ
ンサポートプロセツサ300をアドレス
するためのDLP's、デイステリビユーシ
ヨンカードによつて用いられる8個の背
面ラインがある。同様に、デイストリビ
ユーシヨンカードに対するサービス要求
を指示するための、DLP'sによつて用い
られる8個の背面ラインがある。これら
のラインはまた、唯一のものであり、1
つのデータリンクプロセツサのみが、任
意の与えられた要求ラインを使うことが
できる。これに加えて、双方の組におけ
るラインは、優先順位によつて階級化さ
れている。したがつて、データリンクプ
ロセツサの優先順位が、与えられたベー
スモジユールの中で一旦決定されると、
この優先順位要求は、インターフエイス
ボードの上のデータリンクプロセツサに
よる使用のために飛び越される。対応す
るアドレスラインもまたジヤンパされ
る。 メインテナンス論理回路:メインテナンスカー
ド20m(第1B図)は、I/Oベース
モジユールの中の32の装置をアドレスす
る、アドレス能力をもつている。メイン
テナンスカードからの高順位アドレスラ
インは、データリンクプロセツサをアド
レスするための“偽”でなければならな
い。その他の4つのアドレスラインは、
データリンクプロセツサ選択にのための
16ラインの1をエンコードする。第A−
4図は、種々の“メインテナンス”アド
レスシングモードを示す。
【表】
【表】
クロツク論理回路:データリンクプロセツサを
備える種々のボードの間のクロツクスキ
ユーを最小化するために、クロツクは、
同様の態様で、それぞれのボードの上に
受取られる。それぞれのボードは、シヨ
ツトキNANDゲートの1つの入力によ
つてクロツクを受取り、それから、要求
されるように、終了した反転または非反
転バツフアによつて種々の論理エレメン
トに対するクロツクを駆動する。 メインテナンス診断上の目的で、デー
タリンクプロセツサに対するクロツク
は、特定の条件が満足されたときに止め
られねばならない。クロツク能動化信号
は、インターフエイスボード105iの
上で発生され、これは、クロツクを受取
つたテータリンクプロセツサ中のすべて
の他のボードに与えられる。この信号
は、種々のボードの上の、レシーバと名
付けられたゲートにおいて、背面クロツ
クによつてゲートされる。ステートマシ
ンへのクロツクは、また、DMAサイク
ルが進行しているときに、止められねば
ならない。特別のステートマシンクロツ
ク能動化信号が、ステートマシンクロツ
ク上で発生される。 クリア論理回路:クリア論理回路(図示せず)
によつて、2つのクリア信号が発生され
る。1つの信号は、DLIインターフエイ
スをクリアさせ、また、これがホストコ
ンピユータへクリア状態を与えるように
させる;他方の信号は、DLIの中のすべ
ての論理回路をクリアさせる。このクリ
ア信号は、PROMで発生され、PROM
の入力および出力は、望まれないまたは
偽のクリア信号が発生するのを防止する
ための背面クロツクエツジトリガされた
レジスタによつて完全にバツフアされて
いる。このPROMは、次のようにプロ
グラムされる。
備える種々のボードの間のクロツクスキ
ユーを最小化するために、クロツクは、
同様の態様で、それぞれのボードの上に
受取られる。それぞれのボードは、シヨ
ツトキNANDゲートの1つの入力によ
つてクロツクを受取り、それから、要求
されるように、終了した反転または非反
転バツフアによつて種々の論理エレメン
トに対するクロツクを駆動する。 メインテナンス診断上の目的で、デー
タリンクプロセツサに対するクロツク
は、特定の条件が満足されたときに止め
られねばならない。クロツク能動化信号
は、インターフエイスボード105iの
上で発生され、これは、クロツクを受取
つたテータリンクプロセツサ中のすべて
の他のボードに与えられる。この信号
は、種々のボードの上の、レシーバと名
付けられたゲートにおいて、背面クロツ
クによつてゲートされる。ステートマシ
ンへのクロツクは、また、DMAサイク
ルが進行しているときに、止められねば
ならない。特別のステートマシンクロツ
ク能動化信号が、ステートマシンクロツ
ク上で発生される。 クリア論理回路:クリア論理回路(図示せず)
によつて、2つのクリア信号が発生され
る。1つの信号は、DLIインターフエイ
スをクリアさせ、また、これがホストコ
ンピユータへクリア状態を与えるように
させる;他方の信号は、DLIの中のすべ
ての論理回路をクリアさせる。このクリ
ア信号は、PROMで発生され、PROM
の入力および出力は、望まれないまたは
偽のクリア信号が発生するのを防止する
ための背面クロツクエツジトリガされた
レジスタによつて完全にバツフアされて
いる。このPROMは、次のようにプロ
グラムされる。
【表】
理回路をクリア
出力データ
出力データ
【表】
3 用いられず
CI=PWRCLR+SELCLR.CONNECT +LCLCLR.LOCAL CLRMLI=CL+MSTCLR+SELMCLR.
CONNECT+CLRMLI.MCLR/ MLI論理回路−データ経路: MLIインターフエイス論理回路は、第9A図
に描かれているように種々の主データバースおよ
び機能ユニツトから構成されている。 1 ステートマシンアドレス(16) ステートマシンアドレスバスは、DMAモー
ドにある間、MLI論理回路によつて駆動され
る。このアドレスは、I/Oバスから、POT
命令を経由して、DMAアドレスレジスタ16
0にロードされた16ビツトカウンタから得られ
る。DMAモードで、このカウンタは、ワード
がMLIケーブルの上に転送されるたびごとに、
自動的に1だけ増加する。 2 MLIデータバス(105p,第9A図) 情報転送の方向はMLI(読取り)に向かつて
いるが、いずれかのDMAが活性的または、読
取データレジスタに対して発行された“GET”
であるとき、データはMLIデータバスから
I/Oバスへとゲートされる。MLIがデータ
ラインを駆動しているとき、このデータは、デ
ータレジスタ60またはDMAモードのとき、
ステートマシンメモリ出力バス(12)のいずれ
かから駆動される。 3 DMA転送カウンタ160は、“PUT”が実
行されるとき、I/Oバスから、補数形式でロ
ードされる。このレジスタは、ワードがMLI
を越してDMAモードで転送されるたびごと
に、“突き当る(bumped)”ものであり、オー
バフローを起こしたときに、DMAからの出口
を与える。補数形式による、レジスタの内容
は、GET MLIカウントレジスタからの
“GET”が実行されたときI/Oバスの上へと
ゲートされる。 4 制御論理回路60sとステートマシンとの間
のインターフエイスは、それぞれI/Oバス1
0を受取りまた駆動するGETおよびPUTの組
を経由する。 DLIインターフエイスデータ経路論理回路
(第10A図): DLIインターフエイスの内部データバス10
(第10A図)は、3つのソースから駆動される
ことができる:背面データライン、I/Oバスお
よびFIFO出力。データのための5つの“シンク
(sink)”がある:背面データライン、I/Oバ
ス、FIFO入力レジスタ、MLIカウンタ、および
パリテイツリー100t。次の表は、実行される
種々の動作のためのソース/シンクの組合わせを
示す。
CI=PWRCLR+SELCLR.CONNECT +LCLCLR.LOCAL CLRMLI=CL+MSTCLR+SELMCLR.
CONNECT+CLRMLI.MCLR/ MLI論理回路−データ経路: MLIインターフエイス論理回路は、第9A図
に描かれているように種々の主データバースおよ
び機能ユニツトから構成されている。 1 ステートマシンアドレス(16) ステートマシンアドレスバスは、DMAモー
ドにある間、MLI論理回路によつて駆動され
る。このアドレスは、I/Oバスから、POT
命令を経由して、DMAアドレスレジスタ16
0にロードされた16ビツトカウンタから得られ
る。DMAモードで、このカウンタは、ワード
がMLIケーブルの上に転送されるたびごとに、
自動的に1だけ増加する。 2 MLIデータバス(105p,第9A図) 情報転送の方向はMLI(読取り)に向かつて
いるが、いずれかのDMAが活性的または、読
取データレジスタに対して発行された“GET”
であるとき、データはMLIデータバスから
I/Oバスへとゲートされる。MLIがデータ
ラインを駆動しているとき、このデータは、デ
ータレジスタ60またはDMAモードのとき、
ステートマシンメモリ出力バス(12)のいずれ
かから駆動される。 3 DMA転送カウンタ160は、“PUT”が実
行されるとき、I/Oバスから、補数形式でロ
ードされる。このレジスタは、ワードがMLI
を越してDMAモードで転送されるたびごと
に、“突き当る(bumped)”ものであり、オー
バフローを起こしたときに、DMAからの出口
を与える。補数形式による、レジスタの内容
は、GET MLIカウントレジスタからの
“GET”が実行されたときI/Oバスの上へと
ゲートされる。 4 制御論理回路60sとステートマシンとの間
のインターフエイスは、それぞれI/Oバス1
0を受取りまた駆動するGETおよびPUTの組
を経由する。 DLIインターフエイスデータ経路論理回路
(第10A図): DLIインターフエイスの内部データバス10
(第10A図)は、3つのソースから駆動される
ことができる:背面データライン、I/Oバスお
よびFIFO出力。データのための5つの“シンク
(sink)”がある:背面データライン、I/Oバ
ス、FIFO入力レジスタ、MLIカウンタ、および
パリテイツリー100t。次の表は、実行される
種々の動作のためのソース/シンクの組合わせを
示す。
【表】
DLIデータ経路論理回路についての注意:
データがFIFOへロードされたとき、それは
DLPクロツク主エツジにおいてレジスタ100i2
へラツチされ、次の半クロツクにおいてFIFO1
00i3へ転送される。 すべてのFIFOの出力が逆転される。FIFOは、
逆転された背面バスおよび逆転されないI/Oバ
スからの経路中にあり、また、戻りの経路中にあ
る。2つのバスの間のデータ転送(どちらの方向
でも)のすべては、FIFOを通つて進まねばなら
ない。 パリテイツリーは常に内部バスに接続されてい
るが、パリテイは、(1)データがFIFOからI/O
バスへと転送され、また(2)I/O記述子の第1の
ワードが読取られ、ワードの最下位バイトから、
MLIカウンタのロードを行なうか否かが決定さ
れなければならないときに、パリテイはチエツク
されるのみである。 DLIインターフエイス(第10A図): DLIインターフエイス制御論理回路100i
は、シーケンシヤルステートマシンから構成され
ており、そこでは、制御シーケンスがPROM1
00mにある。24のラツチされたPROM出力
は:(1)MLIインターフエイス制御信号を駆動し、
(2)内部タイミングおよびデータ経路を制御し、ま
た(3)PROMコード中の条件分岐を与え、MLIプ
ロトコルの後にシーケンスを続けさせる。 PROM100imは、それぞれが24ビツトの、
1024ワードを含み、10のアドレスライン(A0な
いしA9)によつてアドレスされる。動作を行な
うとき、7つのアドレスライン(A3ないしA9)
が、PROM出力からラツチされた次のアドレス
ラインから道筋を与えられる。ビツトA1および
A2は、2つの“分岐制御”ビツトによつて選択
された条件で、“条件分岐”として発生される。
最下位ビツト(ビツトA0)は、常に、ラツチさ
れたシステムストローブ(STIOL/)の後に続
く。 ステートマシンがPUT命令をPUT
ADDRESSおよびCOUNTレジスタに発行するこ
とにより、新たなシーケンスアドレスをロード
し、UIOSMにPROMアドレスを変化させる条件
が満足されたとき、ビツトA3ないしA9がI/O
バスから取出され、ビツトA1およびA2はゼロに
セツトされ、また、常に、アドレスラインA0は、
ラツチされたシステムストローブの後に続く。 PROM出力ビツト: PROM100imによつて発生された、24ビツ
トのそれぞれの機能は、次の表に示されている。
DLPクロツク主エツジにおいてレジスタ100i2
へラツチされ、次の半クロツクにおいてFIFO1
00i3へ転送される。 すべてのFIFOの出力が逆転される。FIFOは、
逆転された背面バスおよび逆転されないI/Oバ
スからの経路中にあり、また、戻りの経路中にあ
る。2つのバスの間のデータ転送(どちらの方向
でも)のすべては、FIFOを通つて進まねばなら
ない。 パリテイツリーは常に内部バスに接続されてい
るが、パリテイは、(1)データがFIFOからI/O
バスへと転送され、また(2)I/O記述子の第1の
ワードが読取られ、ワードの最下位バイトから、
MLIカウンタのロードを行なうか否かが決定さ
れなければならないときに、パリテイはチエツク
されるのみである。 DLIインターフエイス(第10A図): DLIインターフエイス制御論理回路100i
は、シーケンシヤルステートマシンから構成され
ており、そこでは、制御シーケンスがPROM1
00mにある。24のラツチされたPROM出力
は:(1)MLIインターフエイス制御信号を駆動し、
(2)内部タイミングおよびデータ経路を制御し、ま
た(3)PROMコード中の条件分岐を与え、MLIプ
ロトコルの後にシーケンスを続けさせる。 PROM100imは、それぞれが24ビツトの、
1024ワードを含み、10のアドレスライン(A0な
いしA9)によつてアドレスされる。動作を行な
うとき、7つのアドレスライン(A3ないしA9)
が、PROM出力からラツチされた次のアドレス
ラインから道筋を与えられる。ビツトA1および
A2は、2つの“分岐制御”ビツトによつて選択
された条件で、“条件分岐”として発生される。
最下位ビツト(ビツトA0)は、常に、ラツチさ
れたシステムストローブ(STIOL/)の後に続
く。 ステートマシンがPUT命令をPUT
ADDRESSおよびCOUNTレジスタに発行するこ
とにより、新たなシーケンスアドレスをロード
し、UIOSMにPROMアドレスを変化させる条件
が満足されたとき、ビツトA3ないしA9がI/O
バスから取出され、ビツトA1およびA2はゼロに
セツトされ、また、常に、アドレスラインA0は、
ラツチされたシステムストローブの後に続く。 PROM出力ビツト: PROM100imによつて発生された、24ビツ
トのそれぞれの機能は、次の表に示されている。
【表】
ることができる。
【表】
【表】
ビツトは、新たなアドレスが、ス
テートマシンによつてロードさ
れ、または、背面からのDLPクリ
ア動作によつてセツトされると
きを除き、次のPROMアドレスを
与える。
メツセージレベルインターフエイス論理回路1
00m:ネツトワークサポートプロセツ
サ(NSP)80と、任意の個々のライ
ンサポートプロセツサ(LSP)300と
の間のデータ転送は、インターフエイス
回路105iの上の、通常のMLI論理
回路によつて実行される。これは、第7
図、第8図,第9図および第9A図に示
されている。実行されたこのデータ転送
は、DMAモード、非DMAモードのい
ずれであつてもよい。 DMAモードでは、DMAアドレスカウンタ1
60は、MLIステートマシン50aによつて、
転送されるべきメモリ中の第1のワードに対する
“ポインタ”として初期化される。同時に、転送
カウンタ160tcは、マスタステートマシンプロ
セツサ50aによつて、転送されるべきワードの
数の補数とともに初期化される。そして、DMA
論理回路は、ステートマシンプロセツサ50aに
よる、なおの上の干渉なしに、データ転送を取扱
う。それぞれのワードが転送されるとき、DMA
アドレスカウンタは増加され、DMA“転送カウ
ンタ”が減少される。そして、DMA動作は、
DMA“転送カウンタ”がオーバーフローを起こ
すとき、すなわち、この値が“0”のとき、通
常、終了する。DMA論理回路はまた、DMAタ
イムアウトまたは期待されていないLASP状態信
号のような、異常条件が検出されたとき、DMA
モードを終了する。 直接メモリアクセス動作(DMA)のすべて
は、MLIステートマシンプロセツサ50aによ
つて初期化され、DMA制御PROMによつて制御
される。DMA動作の間、ステートマシンプロセ
ツサへのクロツクは止められ、ステートマシン
PUTレジスタ、GETレジスタおよびI/Oバス
が不能化される。 非−DMAモード:非DMAモードにおいては、
データは、ワードごとにラインサポート
プロセツサ(LSP)300(特に、選択
されたLSP300a,300b,300
cまたは300d)へと転送される。こ
の非DMAモードでは、データ転送は、
MLIステートマシンプロセツサ50a
の直接制御の下で実行される。データ
は、I/Oバス10から保持レジスタ6
0(第9図)へと転送され、それから送
信装置/ドライバ60txを介して接続モ
ジユール160d、アドレスされたライ
ンサポートプロセサ300へと転送され
る。 メツセージレベルインターフエイス論理回路1
00mは、第9図のブロツク図において示されて
おり、すでに第9A図に関連して述べられてい
る。 データリンクインターフエイス論理回路
(DLI):第10図は、最初に第8図にお
いて回路100iとして示したデータリ
ンクインターフエイス論理回路のブロツ
ク図である。このデータリンクインター
フエイス論理回路は、第8図のMLIス
テートマシンプロセツサ50aを伴つた
DLI回路である。第10図において、フ
アースト−イン−フアースト−アウト
(first−in−first−out,FIFO)スタツ
クレジスタ100i3が示されている。こ
れは、64−ワードレジスタであつて、こ
れのそれぞれのワードは16ビツトであ
る。このレジスタは、ホストコンピユー
タ100に転送されるデータを保持する
か、そうでなければ、ホストコンピユー
タから受取られるデータをも保持する。
3状態ドライバ−レシーバ回路100i1
は、背面を経由して、コンピユータ10
0への、またはこれからのデータを送り
出し、受取る。これはまた、内部データ
バスの上のデータを受取る。データの他
のソースは、制御カード66aであり、
これは、3状態ドライバ−レシーバ10
0i5への前面接続を持つている。3状態
ドライバ−レシーバ100i5は、内部デ
ータバスを経由して、FIFOスタツクレ
ジスタ100i3への入力を与える保持レ
ジスタ100i2に接続する。FIFOスタ
ツクレジスタ100i3の出力は、3状態
ドライバ−レシーバ100i5および10
0i1のいずれに対しても出力を供給する
インバータ100i4に供給される。 PROMシーケンサ:PROMシーケンサ100
psは、第10A図のDLIインターフエイ
ス論理の一部分である。このPROMシ
ーケンサは、ステートマシンプロセツサ
50aを、ホストコンピユータシステム
に向けられた、通常のDLI動作を実行す
るために要求されるオーバヘツド操作か
ら切り離すように設計されている。
PROMシーケンサ100psの中の論理
回路は、ホストシステムデータ転送のた
めの通常のMLIプロトコルを与え、こ
れを堅持するよう設計されている。この
PROMシーケンサは、ステートマシン
プロセツサによつて初期化された、開始
アドレスレジスタからの、開始PROM
アドレスを受取る。それから、この
PROMシーケンサは、一連の制御状態
を通つて、要求されたデータ転送動作を
実行する制御信号を与える。シーケンシ
ングは、PROMシーケンサが、与えら
れたタスクを完了するまで、または、期
待されていない条件が検出されまで続行
する。ステートマシンプロセツサは、割
込信号および状態レジスタ信号によつ
て、期待されていない条件についての通
知を受ける。状態レジスタは、割込みの
発生を特定する。 メモリ制御カード(MEMCTR) 第2図に関連して前に議論したように、ネツト
ワークサポートプロセツサ80は、メモリ制御カ
ード66aおよび66bを保持している:また、
これらの制御カードのそれぞれは、ネツトワーク
サポートプロセツサのマスタ50aおよびスレー
ブ50bステートマシンプロセツサをそれぞれ伴
つている。メモリ制御カード66の基本的エレメ
ントのブロツク図が、第11図に示されている。
エレメント66aはマスタプロセサ50aに対す
るメモリコントロール装置であり、一方、エレメ
ント66bはスレーブプロセサに対するメモリコ
ントロール装置である。 第11図からわかるように、メモリ制御カード
66は、8Kワードの局所メモリを与える。この
局所メモリは、それに伴つたステートマシンプロ
セツサによつて、独占的に使用されるもので、こ
れは、すなわち、メモリ制御カード66aは
MLIプロセツサ50aの独占的使用のためのも
のであり、一方、メモリ制御カード66bは、
NDLプロセツサ50bの独占的使用のためのも
のである、ということである。メモリ制御カード
66はメモリコントロール装置に対する一般的な
レイアウトでありまた、特定のステートマシンプ
ロセツサが共用メモリ90の最高132Kワードま
でをアドレスすることを許容する論理回路を含
む。ネツトワークサポートプロセツサ80の中で
許容された、現実の共用メモリは、NSPソフト
ウエアの束縛によつて、115Kワードまでに制限
される。ネツトワークサポートプロセツサの中の
他のカードとの通信は、第1B図に示された前面
コネクタを経由して行なわれる。 第11図に示されたメインテナンスカード信号
(PRIF,DSIM,MAINT,SEL)の使用は、こ
こに援用して含ませた引用参照特許において議論
されている。 第11図からわかるように、MLIメモリ制御
カード66aが、破線によつて囲まれて示されて
いる、付加されたモジユール選択論理回路を持つ
ていることを除き、それぞれの場合のメモリ制御
カードは同一である。 メモリ制御カード66aのみの破線の中に示さ
れているモジユール選択論理回路は、ステートマ
シンカードの1つがマスタプロセツサ50aであ
り、一方、他のステートマシン、NDLプロセツ
サ50bが従プロセツサであるために、必要なも
のである。したがつて、モジユール選択論理回路
は、マスタプロセツサカードを従プロセツサカー
ドから区別し、マスタおよびスレーブプロセサ5
0aおよび50bの両者が同時に共用メモリ90
内の同一のメモリカードにアクセスを試みた場合
に、それぞれのカードが共用メモリ90を用いる
ことができる時間を選択する。 ステートマシンプロセツサ50aからのメモリ
アドレスバス16は、算術論理ユニツト66u、
局所メモリ66mおよびアドレス選択レジスタ6
6sへもアドレスデータを運ぶ。アドレス選択レ
ジスタ66sの出力はベースアドレスレジスタ6
6rへ運ばれ、ベースアドレスレジスタ66rの
データ出力はALU66uへ与えられる。ALU6
6uは、データアクセスのために共用メモリ90
へ送られる組合わせられたメモリアドレスを与え
る。メインテナンスカード20m(第1B図)か
らのシミユレートされた信号もまた、ゲートされ
てALU66uおよび局所メモリ66mへ向かつ
てもよい。 I/Oバス10は、データを、ベースアドレス
レジスタ66r、局所メモリ66mおよびデータ
バス10dbへ運ぶことができる。 局所メモリ:メモリ制御カード66の局所メモ
リ66m(第11図)は、RAMの8,
192の17ビツトワードを、そのカード
に伴つた特定のステートマシンプロセツ
サに与える。このRAMメモリは、メモ
リアドレスバス16からのアドレス情報
を受取り、また、I/Oバス10からの
入力データも受取る。局所メモリ66m
からのデータ出力は、共通メモリデータ
出力バス、MEMOUT12を通る。 共用メモリ制御:メモリ制御カード66の共用
メモリ“制御”セクシヨン”は、ステー
トマシンプロセツサのアドレシング能力
を131Kまで広げることを可能とする回
路を持つている。論理回路は、MAP発
生器PROM(図示せず)および16のベ
ースアドレスレジスタ(BAR)66r、
および17ビツト算術論理回路(ALU)
66uから構成されている。 このMAP発生器は、32×8(32by8)PROMで
あつて、これは、バス16の上のメモリアドレス
の最上位4ビツトをデコードする。このデコーデ
イングは、共用メモリ90がアドレスされるべき
ものであるか否かを決定する。 ベースアドレスレジスタ(BAR)66rは、
8BARsの2つのグループに等分される。したが
つて、これらのベースアドレスレジスタが16存在
する。これらの1つのグループ(BAR0−
BAR7)は、共用メモリ90が、ステートマシン
プログラムカウンタ41′(第4図)によつてア
ドレスされているときに用いられる。ベースアド
レスレジスタの他のグループ(BAR8−BAR15)
は、共用メモリが、ステートマシンプロセツサの
メモリレフアレンスレジスタ(MRR)40(第
4図)によつてアドレスされているときに用いら
れる。 ベースアドレスレジスタ66rの任意の1つ
は、ソフトウエアによつてI/O前面バス10を
通り、共用メモリ90の中の4K領域を包含する
ベースアドレスへと向かう。ALU66uへのベ
ースアドレスレジスタ出力は、ステートマシンア
ドレスバス制御ライン16をデコードすることに
より選択される。このデコーデイングは、8ベー
スアドレスレジスタの1つのグループを選択す
る。3つの、高順位メモリアドレス(14:03)を
デコードすることにより、その特定のグループの
中の8ベースアドレスレジスタの1つが選択され
る。 算術論理ユニツト(ALU):第11図のメモリ
制御カード66のALU66uは、17ビ
ツト加算器である。A入力は、ベースア
ドレスレジスタから引き出され、B入力
はメモリバス16から引き出される。こ
のデータ出力は、共用メモリアドレスバ
ス(XMADR)に与えられる。16ビツ
トベースアドレスレジスタは14ビツト
(15:14)を、算術論理ユニツトのA入
力のビツト位置16:14に与える。ビツト
位置0および1が接地されている。16ビ
ツトメモリアドレスバス(MADDR)
16は、12ビツト(11:12)を、算術論
理ユニツトB入力のビツト位置11:12に
与える。ビツト位置16:05は接地されて
いる。選択されたベースアドレスレジス
タの最上位14ビツトと、メモリアドレス
バス16の最下位12ビツトとの和であ
る、ALU出力は、115Kワードの1つを
選択する、17ビツト共用メモリアドレス
XMADRである。 メモリ制御待ち論理回路:特定の状態の下で
は、メモリ制御カード66は、そのメモ
リ制御カードに接続された、随伴ステー
トマシンクロツクを停止させる、
WAIT信号を発生する。このクロツク
は、WAIT信号が“活性的”である限
り、停止させられている。WAIT条件
の1つは、メモリ制御カード66が共用
メモリ90に書込みを行ない、またはこ
れらの読出しを行なつているとき、発生
するものである。このメモリ制御カード
は適当なWAIT信号を挿入して、適当
な遅延を与える。それは、共用メモリが
遅すぎて、ステートマシンプロセツサお
よびメモリ制御カードの、より早い作用
を維持することができないためである。 メモリ制御カード66aおよび66bのいずれ
もが、同じ共用メモリカード90を同時にアクセ
スしようとするとき、他の条件が発生する。優先
順位発生器(PRIGEN)PROM、または、MLI
メモリ制御カード66aが競合を解き、適当な
WAIT状態を発生させる。 第3の条件は、ステートマシンプロセツサが、
メモリパリテイエラーを検出したときに生ずる。
メモリパリテイエラーに起因するWAIT信号は、
“ゲートされず”、これは、すなわち、通り抜けさ
れない。このWAIT信号によつて、ステートマ
シンクロツクは、ステートマシンがクリアされる
まで停止したままとなる。 RAMカード 第12図からわかるように、第1B図の90と
して示した共用メモリRAMカード回路の概要図
が示されている。 カードのそれぞれは、共用メモリ90に対する
寄与分として用いられる32KB容量をもつてい
る。RAM90の全体のメモリ容量は、2つのス
テートマシン50a(MLI)および50b(NDL)
によつて共用されている。第1B図からわかるよ
うに、この容量は、4から7のRAMカードのど
の場所によつても与えられ得るものである。 共用メモリRAMカードの1つの特定のユニツ
トは、共用メモリアドレスラインおよびメモリ−
出力(MEMOUT)バスへの終端抵抗をもつて
いるという点でユニークである。この特定のカー
ドは、RAM終端カードと呼ばれ、32KB、RAM
TERとして示される。終端RAMカードは、ネツ
トワークサポートプロセツサの中のメモリバスの
終端に位置されねばならない。 このRAMカードは、68の4096×1(4096by1)
RAMチツプを含む。それぞれのカードは、MLI
メモリ制御カード66aに接続された1つのデー
タおよび1つのアドレシングポート(第12図)
を持つ。RAMカードの上の第2のデータおよび
アドレシングポートは、NDLメモリ制御カード
66bに接続される。これによつて、共用メモリ
が、マスタプロセサ50aおよびスレーブプロセ
サ50bのどちらのステートマシンプロセツサに
よつてもアクセスされることが可能となる。メモ
リ制御カードとの通信は、前面コネクタを通して
行なわれる。 第12図に示されているように、MLIステー
トマシンおよびNDLステートマシンのメモリ制
御回路からのアドレスは、それぞれ、Bポート9
0abおよびAポート90aaに入り、そこから接
続されて901のようなRAMカードのアドレス入
力となる。入力データフエーズ上の、第1と第2
のステートマシン(マスタ50aおよびスレーブ
50b)からのデータは、ポートBd1およびAd1
に運ばれ、そこからカード901のデータ入力部
のデータ入力DIへ運ばれる。RAMカード901
のデータ出力DOは、ポートBd2およびAd2に供給
され、そこから、それぞれデータライン上を
MLIステートマシンメモリ制御装置66aおよ
びNDLステートマシンメモリ制御装置66bへ
運ばれる。 ネツトワークサポートプロセツサの機能的側面 ネツトワークサポートプロセツサの種々の機能
を統合することは、バスを用いることによつて達
成され、第13図からわかるように、3つの基本
的リンクから構成されている。3つのリンクは、
MLIリンク、NDLリンク、およびINTERリンク
によつて構成される。これらのリンクによつて、
ネツトワークサポートプロセツサの構成要素とな
つているカードの結合が、全ユニツトとして、統
合された形で機能することが可能となる。 ネツトワークサポートプロセツサ(NSP)8
0は、本質的に、マルチユニツトコンピユータで
ある。1つのプロセツサ(MLIプロセサコント
ローラと呼ばれる)は、第2図に示すように、
MLIメモリ制御装置66aおよびインターフエ
イス回路105iと協働するMLIステートマシ
ン50aから構成される。 第2の装置(NDLプロセツサコントローラ5
0bと呼ばれる)は、NDLメモリ制御66bと
協働するNDLステートマシン50bから構成さ
れる。これらのプロセツサ−コントローラの双方
は、同様の方法で構成され、ともに共用メモリ9
0をアクセス可能である。 情報を運び、種々のカード(第13図)の中で
アドレスを行なう3つの主要なバスはI/Oバス
10、メモリアドレス(MADDR)バス16お
よびメモリデータ出力バス(MEMOUT)12
である。さらに、追加の制御情報が、前面コネク
タ(第1B図に示されている)を用いて、それぞ
れのコントローラのカードの中を通る。 第13図に示されているように、MLIリンク
はMLIコントローラの3つの装置105i,6
6a,50aに接続する。これはまた、MLIプ
ロセサコントローラと共用メモリ90との間の接
続を与える。NDLリンクは、装置66bおよび
50bを接続する。INTERリンクは、共用メモ
リ90を66aおよび66bへ接続する。 入力/出力/(I/O)バス:I/Oバス10
aは共通データバスであり、これは、MLIコン
トローラの3つのカードを接続する。このバスの
上の情報は、次のものを含む: (a) MLIステートマシン50aから、インター
フエイス装置105iへの制御情報。 (b) ステートマシン50aからMLIメモリ制御
カード66aへの制御情報。 (c) インターフエイス装置から、ステートマシン
への状態情報。 (d) インターフエイスFIFOレジスタ(第10図)
においてストアされ、その後ステートマシンま
たはメモリ90のいずれかに送り出される、
DLIの上の、ホストコンピユータ100から受
取られたデータ。 (e) ステートマシンまたはメモリのいずれかか
ら、インターフエイス装置105iに送り出さ
れ、DLIを越えてホストコンピユータへの後続
の伝送のために、FIFOレジスタにストアする
ためのデータ。 (f) MLIの上のLSP300から受取られ、ステ
ートマシンまたは、非DMAモードでメモリ9
0、もしくはDMAモードでメモリ90へ送り
出されるデータ。 (g) ステートマシン50aまたはメモリ90のい
ずれかからのものであつて、非DMAモードで
インターフエイス装置105iに送られ、
MLIの上のラインサポートプロセツサ300
へ伝送されるデータ。 (h) 局所メモリ66mまたは共用メモリ90の中
に書込まれるべき、ステートマシン50aから
のデータ。 メモリアドレス(MADDR)バス:メモリア
ドレスバス16aは、共通アドレスバスであつ
て、装置50a,66aおよび105iから構成
される、MLIコントローラのための3つのコン
トローラ装置を接続する。以下の情報が、メモリ
アドレスバス16aの上を運ばれる: (a) ステートマシン50aの上のPROM回路ま
たはメモリ制御カード66aの上の局所メモリ
66mをアドレスするときの、ステートマシン
のプログラムカウンタ41′の出力(または、
メモリレフアレンスレジスタ40の出力)。 (b) メモリ制御カード(MEMCTL)66の上の
局所メモリ66mをアドレスするために用いら
れる、インターフエイス装置105iの上の
DMAアドレスレジスタ(第9図)。 (c) 共用メモリ90をアドレスするために、ベー
スアドレスレジスタ(BAR66r)をアドレ
スし、メモリ制御回路66aの上のモジユール
選択論理回路(第11図)をアドレスする、プ
ログラムカウンタ41′の出力、ステートマシ
ンMRR40の出力またはMLIインターフエイ
ス(第9図)の上のDMAアドレスレジスタ1
60。第11図のモジユール選択論理回路を用
いて、カード50aまたは50bのいずれが、
任意の与えられた期間に、メモリ90へのアク
セスを得るかを確認する。 メモリアドレスバス16bを共通アドレスバス
として用い、NDLコントローラ(ステートマシ
ン50bおよびメモリ制御66b)を接続する。
ここで、以下の情報データが、メモリアドレスバ
スの上に転送される: (a) NDL PROMをアドレスし、または、メモ
リ制御カード66bの上の局所メモリ66mを
アドレスするために用いられる、NDLステー
トマシン50bの出力−プログラムカウンタ4
1′の出力(またはMRR40の出力)。 (b) 共用メモリ90をアドレスするために、ベー
スアドレスレジスタ、BAR66r(第11図)
およびメモリ制御カード66bの上の論理回路
へと情報を転送する、NDLステートマシンの
プログラムカウンタ41′の出力(または
MRR40の出力)。 メモリ出力バス(MEMOUT):メモリ出力バ
ス12aは、MLIコントローラの3つ
の装置50a,66a,105iを接続
する共通データバスである。このバスの
上の情報は、次のものから構成されてい
る: (a) メツセージレベルインターフエイスを越えて
ラインサポートプロセツサ(LSPs)へデータ
を伝送するための、(プログラム情報またはデ
ータのための)ステートマシン50aまたはイ
ンターフエイス装置105iの上のDMAレジ
スタ60m(第9図)のいずれかへの、メモリ
制御カード66aの上の局所メモリ66mの出
力。 (b) ステートマシン50aへの、またはインター
フエイス装置105iおよびLSP300への、
共用メモリ90の出力。 (c) プログラム情報またはデータのいずれかを
MLIステートマシン50aへ転送する、メモ
リ制御装置66aの上の局所メモリ66mの出
力。 (d) 情報をNDLステートマシン50bへ転送す
る、共用メモリ90の出力。 同様に、MEMOUTバス12bは、NDLス
テートマシン50b(第13図)に対して、同
様の機能を与える。 共用メモリインターフエイス:MLIメモリ制
御カード66aは、メモリ90の中の共
用メモリワードを選択するために用いら
れる共用メモリアドレスを発生するため
に、ベースアドレスレジスタ(BAR)
の出力とともにメモリアドレス
(MADDR)を足し合わせる。この
MEMCLカード66aはまた、書込デ
ータを共用メモリ90へ転送し、共用メ
モリ90から読取データを戻す、双方向
共用メモリデータバス10aを取扱う。
書込データは、MLIリンクのI/Oバ
ス10aによつて与えられる。読取デー
タはアイソレータを通して、第13図の
MLIリンクのメモリ出力バス12aへ
と転送される。 NDLメモリ制御装置66bは、ベースアドレ
スレジスタ(BAR)の出力を、メモリアドレス
に足し合わせるが、これはロードされてメモリ9
0からのメモリワードを選択する共用メモリアド
レスを発生するものである。メモリ制御装置66
bはまた、書込データを共用メモリ90に転送
し、共用メモリ90からの読取データを戻す、双
方向共用メモリデータバスをも取扱う。書込デー
タは、NDLリンクのI/Oバス10bによつて
与えられる。読取データは、アイソレータを通し
て転送され、NDLリンクのメモリ出力バス12
bへ転送される。 NDLリンク:第13図に示されているNDLリ
ンクは、装置50bおよび66bから構
成されるNDLコントローラの2つの装
置を接続する。このリンクはまた、
NDLコントローラと共用メモリ90と
の間の接続を与える。 NSPインターリンク:MLIコントローラ(装
置50a,66a)と、NDLコントロ
ーラ(装置50bおよび66b)との間
の、唯一の“データ”通信は、共用メモ
リ90を通して行なわれる。 MLIコントローラは、MLIリンクの中の共用
メモリインターフエイスを通して、共用メモリ9
0と通信を行なう。第13図に示されたMLIリ
ンクは、MLIコントローラのマスタプロセサお
よびメモリを接続し、またMLIコントローラを
共用メモリ90およびインターフエエス装置10
5iへ接続する。同様に、NDLコントローラは、
共用メモリ90およびMLIコントローラと通信
を行なう。共用メモリ90の中のそれぞれの
RAMカード(第12図)は、2つの(MLIおよ
びNDL)共用メモリインターフエイスのそれぞ
れに対する、別個のポートと、固有のポート選択
論理回路を持つている。 第12図のポート選択論理回路は、MLIメモ
リ制御カード66aの上に発生された信号によつ
て制御される。制御フラグ(第13図)は、メモ
リ90へのアクセスを制御するために、2つのメ
モリ制御カード66aと66bとの間を通る。
MLIコントローラが共用メモリ90へのアクセ
スを要求したとき、これらのフラグによつて、
MLIリンクポートが選択される。そうでなけれ
ば、NDLリンクポートが活性化される。 同じRAMカード90は、MLIコントローラお
よびNDLコントローラの双方によつて同時にア
クセスされることはできない。MLIメモリ制御
カード66aの上の論理回路によつて、同時にア
クセスされることが妨げられる。しかしながら、
共用メモリ90の中の、2つの異なつたRAMカ
ードは、それが、同時にアクセスされようとして
いる、同じRAMカードでない限り、MLIおよび
NDLコントローラによつて、同時にアクセスさ
れることができる。 ステートマシン外部割込み 第3,4,5および6図において議論したよう
に、ステートマシンプロセツサは、“フオアグラ
ンド”または“バツクグランド”モードのいずれ
によつても動作する。フオアグランドモードは、
正規動作に関して用いられ、インターフエイス装
置105iからの信号によつて割込まれることが
できる。バツクグランドモードは、ステートマシ
ンが“外部”割込みのサービスを行なうときに使
用される。バツクグランドモードの間ステートマ
シンは、プログラムによつてフオアグランドモー
ドに初めに戻るまで、再び割込まれることはでき
ない。 2つのモードを取扱うこの論理回路は、そのう
ちの8つのアキユムレータが、それぞれのモード
に割当てられた、16のアキユムレータ:それぞれ
のモードに割当てられたフラグレジスタ:およ
び、ステートマシンがフオアグランドからバツク
グランドモードへとスイツチしたとき、MRR4
0の内容を保持する、1つのMRR−保持レジス
タ47、から構成されている。第14図からわか
るように、フオアグランドアキユムレータは30
fとして示され、一方、バツクグランドアキユム
レータは30bとして示されている。このフオア
グランドフラグレジスタは35として示され、一
方、バツクグランドフラグレジスタは36で、
MRR−保持レジスタは47として示されてい
る。 “フオアグランド”モードで動作しているステ
ートマシンが、割込みを検出すると、ステートマ
シンの状態が保持される。第1に、プログラムカ
ウンタPC41′の内容が、スタツクメモリ45の
中に保持され;第2に、プログラムカウンタ4
1′へ、割込みのソース(インターフエエス装置
105i)によつて与えられたアドレスがロード
され;第3に、フオアグランドアキユムレータ3
0fが不能化されるとともに、バツクグランドア
キユムレータ30bが能動化され;第4に、フオ
アグランドフラグレジスタ35が不能化され、バ
ツクグランドフラグレジスタ36が能動化され;
そして、第5に、MRR40のデータが、MRR
−保持レジスタ47(第14図)の中にストアさ
れる。 したがつて、ステートマシンのプレ割込状態が
変化されることなく、将来の使用のためにストア
される。そして、ステートマシンが、割込サービ
スルーチンを実行することができる。ステートマ
シン状態は、割込サービスが完了した後、状態保
持手続きを逆にすることにより、再ストアされ
る。外部割込みが検出されたときに処理中である
フアームウエアルーチンは、割込みが発生した点
で実行を再開する。 ネツトワークサポートプロセツサ(NSP)に
おいては、MLIステートマシン50aのみが割
込みを受けることができる。この割込みは、イン
ターフエイス装置105iの上で発生される。次
のステツプを決定するために、ステートマシンの
助力が要求される点に、PROMシーケンサ10
0psが到達したとき、割込みが発生する。この点
は、ホストコンピユータ100へのメツセージの
伝送の完了およびホストコンピユータからのメツ
セージの受取りの完了を含む。 インターフエイス装置105iは、MLIステ
ートマシンをアドレス0002とさせる。このアドレ
スは、割込サービスルーチンへの分岐を保持す
る。このルーチンの最初の命令の中に、インター
フエイス装置状態レジスタ200の内容を取出す
命令がある。この情報は、割込信号に対する、適
当な応答を決定するために用いられる。 2つのフラグレジスタ35,36は、ステート
マシンの上の7ビツトレジスタであつて、条件付
き分岐動作を実行するか、そして条件付き呼出し
か条件付き戻りを実行するか;または、サブルー
チンを呼出すか、サブルーチンからの戻りを行な
うかを決定する。 フラグレジスタには、ビツトの2つの組が存在
する。3つのビツトの1つの組は、“外部”フラ
グである。この組は、カードの外部にあるデータ
を受入れるために用いられる。第2の組は、4ビ
ツトから構成されている。この組は、最後の算術
動作の後の、ALU出力の状態を保持する。これ
らのビツトは、全ALU出力がゼロ(最上位ALU
出力ビツトおよび、最下位ALU出力ビツトの状
態)かどうか、およびALUの状態が出力を“持
つて”いるかどうかを記録する。 ステートマシンは、動作モードを選択する、バ
ツクグランド−フオアグランド制御フリツプフロ
ツプ23m(第14図)を持つている。このフリ
ツプフロツプは、NSPが開始されると、フオア
グランドモードへ、自動的にセツトされる。これ
は、外部割込みによつてバツクグランドモードへ
とセツトされる。フリツプフロツプがバツクグラ
ンドモードに残つている限り、さらに別の割込み
が肯定応答されることはない。このフリツプフロ
ツプは、割込サービスルーチンの終了において、
フオアグランドモードへとリセツトされる。それ
から、新たな割込みが受入れられる。 ステートマシンは2つのプログラム−割込命令
に肯定応答する。 (1) 割込不能化のための命令 (2) 割込検出能動化のための命令 この命令は、外部割込みの存在に依存しない。
割込命令は、プログラムの特定の領域を、外部割
込みから守る。第14図において、PROMシー
ケンサ100psが、PUT命令からの開始アドレ
スによつて開始される、NSP割込論理回路が示
されている。 メモリアドレシング:第15図に示されている
ように、ネツトワークサポートプロセツサのブロ
ツク図が、それぞれが共用メモリ90へ共通接続
するMLIプロセサコントローラ50a,66a
およびNDLプロセサコントローラ50b,66
bを示すNSP80の主要エレメントを示してい
る。 ネツトワークサポートプロセツサの中には、次
のような3つの区別可能なタイプのメモリがあ
る。 (a) それぞれのステートマシンプロセサは、ステ
ートマシンプログラムの一部を保持する
PROMを持つている。第15図において、
MLIステートマシン50aは、そのプログラ
ムを記憶するたの8K PROM50mを持つて
いることが示され;同様に、NDLステートマ
シン50bは、そのプログラムを2Kワードで
記憶するためのPROM50nを持つているこ
とが示されている。 (b) それぞれのメモリ制御(MEMCTL)カード
は、ステートマシンプログラムの一部を含み、
また、それぞれのステートマシンに対する局所
メモリも含んでいる。たとえば、第15図にお
いて、MLIメモリコントローラ66aは、固
有の局所メモリを持つており、これは16K
RAM66mを含んでいる;同様に、NDLメモ
リ制御66bは、16K RAMを含む固有の局所
メモリ66nを持つている;さらに、第15図
のそれぞれのメモリ制御カードもまた、ステー
トマシンプログラムの一部を含み、局所メモリ
66mの一部分であるPROMを含んでいる。 (c) 第15図(第1B図も見よ)のメモリ90
は、一連のRAMカードであつて、そのそれぞ
れは32キロバイトの容量をもつている。これら
のRAMカードは、マスタおよびスレーブステ
ートマシンの双方に対するプログラムの一部分
を保持でき、また、それらに随伴したメモリ制
御カードを用いて、双方のステートマシンによ
つてアクセスされることのできる共用メモリ9
0を与える。 このステートマシンは、PROMメモリの中に、
16Kだけのプログラムワードを持つことができ
る、好ましい実施例にあつては、MLIステート
マシン50bは8Kプログラムワードを持つてお
り、NDLステートマシン50bはプログラムの
2Kワードを持つている。それぞれのメモリ制御
カードは、随伴したステートマシンに利用でき
る、局所メモリの8Kワードを持つている。共用
メモリ90のワードの数は、第1B図に示した、
ネツトワークサポートプロセツサの中に取付けら
れたRAMカードの数とともに変化する。この共
用メモリは、ステートマシンのいずれによつても
アドレスされることができる。 第1B図に中に示した好ましい実施例の場合、
もし、4つのRAMカードがあると、共用メモリ
は65536ワードおよび131072バイトを与え;5つ
のRAMカードがあると、共用メモリは、81920
ワードと163840バイトを与え;6つのRAMカー
ドがあると、この共用メモリは、98304ワードと
196608バイトを与え;7つのRAMカードがある
と、この共用メモリは114688ワードと229376バイ
トを与える。 PROMおよび局所メモリ:PROMメモリおよ
び局所RAMは、アドレシングの目的に対して4K
ワードのブロツクに分割される。このPROMは、
4つのアドレス可能ブロツク:PROM0,
PROM1,PROM2,PROM3に分割される。
PROMアドレスブロツクのすべてが用いられる
わけではない。局所RAMは、2つのアドレス可
能ブロツク:RAM0−4KおよびRAM4−8Kに分
割される。 このPROMおよび局所RAMは、メモリアドレ
スMADDRバス16からの16ビツトによつて、
直接にアドレスされる。メモリアドレスバス
(15:4)の上の、1番先の上位ビツトを用いて、
4Kワードのブロツクを選択する。そして、その
ブロツクの中のワードが、12の、最下位ビツト
(11:12)を用いて選択される。 共用メモリアドレシング:(メモリアドレスバ
スMADDR16の上の)16ビツトは、最高64Kワ
ードをアドレスする。ネツトワークサポートプロ
セツサ80は、最高162Kワードまでのメモリを
持つており、基本アドレス領域を広げる方法が要
求される。 第11図において、メモリ制御カードが、16ビ
ツトメモリアドレスを、17ビツト“共用メモリ”
アドレスに転換するための論理回路66s,66
r,66uを持つものとして示されている。この
論理回路は、16のベースアドレスレジスタ
BAR66r)および17ビツト算術演算論理ユニ
ツトALU66uから構成されている。BAR66
rには、ALU66uのA−入力に与えられるベ
ースアドレスが、ソフトウエアによつて、予めロ
ードされている。メモリアドレスバスMADDR
16の最下位12ビツトは、B−入力へ与えられ
る。共用メモリ90へ17ビツトアドレスを与える
ために、2つの値がともにALUの中で足し合わ
される。14のベースアドレスレジスタ(BAR)
が用いられ、ベースアドレス動作の間に、ソフト
ウエアによつて予めロードされることができる。
このBARは、共用メモリのすべての領域をアド
レスすることができる。しかしながら、これは、
2つのアドレシング制限の下で行なわれる: (a) BARの中にロードされたベースアドレスは、
モジユラス4でなければならない。それは、
ALUへの2つの最下位BAR入力が、ローとさ
れるためである。 (b) ベースアドレスは、取付けられた共用メモリ
90の制約の中で、4Kメモリブロツクに向け
られねばならない。 ALU66aが17ビツトの幅をもち、BARは16
ビツトの幅であるために、ALUへのBAR入力は
1ビツトによつてオフセツトされねばならない。
換言すれば、BARビツト15は、ALUビツト1
6へ与えられる。このオフセツトの結果として、
共用メモリベースアドレスは、BARの中に保持
されている絶対値の2倍である。ALUへの余分
なビツト(ビツト−0)は接地される。BARか
らALUへのビツト−1もまた、共用メモリボー
ドの上のタイミング問題を防ぐために、接地され
る。 メモリ制御回路(第11図)のベースアドレス
レジスタ(BAR)は、PUT STROBE1命令に
よつて、ステートマシンからのI/Oバスを用い
てロードされる。この例として、次のPUT命令
を示す: PUT XVVV XXOO nnn nnn nnn nn00 但し: Xビツトは、“ドント・ケア(任意)”というビ
ツトであり; Vビツトは、16のBARのうちの1つを選択
するために用いられるビツトであり; nビツトは、BARの中にロードされるデータ
ビツトである。 特定のベースアドレスレジスタBAR66rは、
メモリアドレスバス16およびMRR出力能動化
信号の、ビツトの組合わせ(15:04)によつて、
アドレスのために選択される。メモリアドレスが
プログラムカウンタ,PC41′から引き出された
とき、MRR40(第4図)の出力能動化信号
(MRROE)は、“偽”であり、ビツト選択は、
BAR7を通した、BAR0のそれである。 メモリアドレスがMRR40(第4図)から引
き出されたとき、MRR出力能動化信号は“真”
であり、そして、ビツト選択は、BAR15を通
したBAR8である。次の第表は、プログラム
カウンタ41およびメモリアドレスビツト15:04
の機能としての、ベースアドレスレジスタ選択を
示している。
テートマシンによつてロードさ
れ、または、背面からのDLPクリ
ア動作によつてセツトされると
きを除き、次のPROMアドレスを
与える。
メツセージレベルインターフエイス論理回路1
00m:ネツトワークサポートプロセツ
サ(NSP)80と、任意の個々のライ
ンサポートプロセツサ(LSP)300と
の間のデータ転送は、インターフエイス
回路105iの上の、通常のMLI論理
回路によつて実行される。これは、第7
図、第8図,第9図および第9A図に示
されている。実行されたこのデータ転送
は、DMAモード、非DMAモードのい
ずれであつてもよい。 DMAモードでは、DMAアドレスカウンタ1
60は、MLIステートマシン50aによつて、
転送されるべきメモリ中の第1のワードに対する
“ポインタ”として初期化される。同時に、転送
カウンタ160tcは、マスタステートマシンプロ
セツサ50aによつて、転送されるべきワードの
数の補数とともに初期化される。そして、DMA
論理回路は、ステートマシンプロセツサ50aに
よる、なおの上の干渉なしに、データ転送を取扱
う。それぞれのワードが転送されるとき、DMA
アドレスカウンタは増加され、DMA“転送カウ
ンタ”が減少される。そして、DMA動作は、
DMA“転送カウンタ”がオーバーフローを起こ
すとき、すなわち、この値が“0”のとき、通
常、終了する。DMA論理回路はまた、DMAタ
イムアウトまたは期待されていないLASP状態信
号のような、異常条件が検出されたとき、DMA
モードを終了する。 直接メモリアクセス動作(DMA)のすべて
は、MLIステートマシンプロセツサ50aによ
つて初期化され、DMA制御PROMによつて制御
される。DMA動作の間、ステートマシンプロセ
ツサへのクロツクは止められ、ステートマシン
PUTレジスタ、GETレジスタおよびI/Oバス
が不能化される。 非−DMAモード:非DMAモードにおいては、
データは、ワードごとにラインサポート
プロセツサ(LSP)300(特に、選択
されたLSP300a,300b,300
cまたは300d)へと転送される。こ
の非DMAモードでは、データ転送は、
MLIステートマシンプロセツサ50a
の直接制御の下で実行される。データ
は、I/Oバス10から保持レジスタ6
0(第9図)へと転送され、それから送
信装置/ドライバ60txを介して接続モ
ジユール160d、アドレスされたライ
ンサポートプロセサ300へと転送され
る。 メツセージレベルインターフエイス論理回路1
00mは、第9図のブロツク図において示されて
おり、すでに第9A図に関連して述べられてい
る。 データリンクインターフエイス論理回路
(DLI):第10図は、最初に第8図にお
いて回路100iとして示したデータリ
ンクインターフエイス論理回路のブロツ
ク図である。このデータリンクインター
フエイス論理回路は、第8図のMLIス
テートマシンプロセツサ50aを伴つた
DLI回路である。第10図において、フ
アースト−イン−フアースト−アウト
(first−in−first−out,FIFO)スタツ
クレジスタ100i3が示されている。こ
れは、64−ワードレジスタであつて、こ
れのそれぞれのワードは16ビツトであ
る。このレジスタは、ホストコンピユー
タ100に転送されるデータを保持する
か、そうでなければ、ホストコンピユー
タから受取られるデータをも保持する。
3状態ドライバ−レシーバ回路100i1
は、背面を経由して、コンピユータ10
0への、またはこれからのデータを送り
出し、受取る。これはまた、内部データ
バスの上のデータを受取る。データの他
のソースは、制御カード66aであり、
これは、3状態ドライバ−レシーバ10
0i5への前面接続を持つている。3状態
ドライバ−レシーバ100i5は、内部デ
ータバスを経由して、FIFOスタツクレ
ジスタ100i3への入力を与える保持レ
ジスタ100i2に接続する。FIFOスタ
ツクレジスタ100i3の出力は、3状態
ドライバ−レシーバ100i5および10
0i1のいずれに対しても出力を供給する
インバータ100i4に供給される。 PROMシーケンサ:PROMシーケンサ100
psは、第10A図のDLIインターフエイ
ス論理の一部分である。このPROMシ
ーケンサは、ステートマシンプロセツサ
50aを、ホストコンピユータシステム
に向けられた、通常のDLI動作を実行す
るために要求されるオーバヘツド操作か
ら切り離すように設計されている。
PROMシーケンサ100psの中の論理
回路は、ホストシステムデータ転送のた
めの通常のMLIプロトコルを与え、こ
れを堅持するよう設計されている。この
PROMシーケンサは、ステートマシン
プロセツサによつて初期化された、開始
アドレスレジスタからの、開始PROM
アドレスを受取る。それから、この
PROMシーケンサは、一連の制御状態
を通つて、要求されたデータ転送動作を
実行する制御信号を与える。シーケンシ
ングは、PROMシーケンサが、与えら
れたタスクを完了するまで、または、期
待されていない条件が検出されまで続行
する。ステートマシンプロセツサは、割
込信号および状態レジスタ信号によつ
て、期待されていない条件についての通
知を受ける。状態レジスタは、割込みの
発生を特定する。 メモリ制御カード(MEMCTR) 第2図に関連して前に議論したように、ネツト
ワークサポートプロセツサ80は、メモリ制御カ
ード66aおよび66bを保持している:また、
これらの制御カードのそれぞれは、ネツトワーク
サポートプロセツサのマスタ50aおよびスレー
ブ50bステートマシンプロセツサをそれぞれ伴
つている。メモリ制御カード66の基本的エレメ
ントのブロツク図が、第11図に示されている。
エレメント66aはマスタプロセサ50aに対す
るメモリコントロール装置であり、一方、エレメ
ント66bはスレーブプロセサに対するメモリコ
ントロール装置である。 第11図からわかるように、メモリ制御カード
66は、8Kワードの局所メモリを与える。この
局所メモリは、それに伴つたステートマシンプロ
セツサによつて、独占的に使用されるもので、こ
れは、すなわち、メモリ制御カード66aは
MLIプロセツサ50aの独占的使用のためのも
のであり、一方、メモリ制御カード66bは、
NDLプロセツサ50bの独占的使用のためのも
のである、ということである。メモリ制御カード
66はメモリコントロール装置に対する一般的な
レイアウトでありまた、特定のステートマシンプ
ロセツサが共用メモリ90の最高132Kワードま
でをアドレスすることを許容する論理回路を含
む。ネツトワークサポートプロセツサ80の中で
許容された、現実の共用メモリは、NSPソフト
ウエアの束縛によつて、115Kワードまでに制限
される。ネツトワークサポートプロセツサの中の
他のカードとの通信は、第1B図に示された前面
コネクタを経由して行なわれる。 第11図に示されたメインテナンスカード信号
(PRIF,DSIM,MAINT,SEL)の使用は、こ
こに援用して含ませた引用参照特許において議論
されている。 第11図からわかるように、MLIメモリ制御
カード66aが、破線によつて囲まれて示されて
いる、付加されたモジユール選択論理回路を持つ
ていることを除き、それぞれの場合のメモリ制御
カードは同一である。 メモリ制御カード66aのみの破線の中に示さ
れているモジユール選択論理回路は、ステートマ
シンカードの1つがマスタプロセツサ50aであ
り、一方、他のステートマシン、NDLプロセツ
サ50bが従プロセツサであるために、必要なも
のである。したがつて、モジユール選択論理回路
は、マスタプロセツサカードを従プロセツサカー
ドから区別し、マスタおよびスレーブプロセサ5
0aおよび50bの両者が同時に共用メモリ90
内の同一のメモリカードにアクセスを試みた場合
に、それぞれのカードが共用メモリ90を用いる
ことができる時間を選択する。 ステートマシンプロセツサ50aからのメモリ
アドレスバス16は、算術論理ユニツト66u、
局所メモリ66mおよびアドレス選択レジスタ6
6sへもアドレスデータを運ぶ。アドレス選択レ
ジスタ66sの出力はベースアドレスレジスタ6
6rへ運ばれ、ベースアドレスレジスタ66rの
データ出力はALU66uへ与えられる。ALU6
6uは、データアクセスのために共用メモリ90
へ送られる組合わせられたメモリアドレスを与え
る。メインテナンスカード20m(第1B図)か
らのシミユレートされた信号もまた、ゲートされ
てALU66uおよび局所メモリ66mへ向かつ
てもよい。 I/Oバス10は、データを、ベースアドレス
レジスタ66r、局所メモリ66mおよびデータ
バス10dbへ運ぶことができる。 局所メモリ:メモリ制御カード66の局所メモ
リ66m(第11図)は、RAMの8,
192の17ビツトワードを、そのカード
に伴つた特定のステートマシンプロセツ
サに与える。このRAMメモリは、メモ
リアドレスバス16からのアドレス情報
を受取り、また、I/Oバス10からの
入力データも受取る。局所メモリ66m
からのデータ出力は、共通メモリデータ
出力バス、MEMOUT12を通る。 共用メモリ制御:メモリ制御カード66の共用
メモリ“制御”セクシヨン”は、ステー
トマシンプロセツサのアドレシング能力
を131Kまで広げることを可能とする回
路を持つている。論理回路は、MAP発
生器PROM(図示せず)および16のベ
ースアドレスレジスタ(BAR)66r、
および17ビツト算術論理回路(ALU)
66uから構成されている。 このMAP発生器は、32×8(32by8)PROMで
あつて、これは、バス16の上のメモリアドレス
の最上位4ビツトをデコードする。このデコーデ
イングは、共用メモリ90がアドレスされるべき
ものであるか否かを決定する。 ベースアドレスレジスタ(BAR)66rは、
8BARsの2つのグループに等分される。したが
つて、これらのベースアドレスレジスタが16存在
する。これらの1つのグループ(BAR0−
BAR7)は、共用メモリ90が、ステートマシン
プログラムカウンタ41′(第4図)によつてア
ドレスされているときに用いられる。ベースアド
レスレジスタの他のグループ(BAR8−BAR15)
は、共用メモリが、ステートマシンプロセツサの
メモリレフアレンスレジスタ(MRR)40(第
4図)によつてアドレスされているときに用いら
れる。 ベースアドレスレジスタ66rの任意の1つ
は、ソフトウエアによつてI/O前面バス10を
通り、共用メモリ90の中の4K領域を包含する
ベースアドレスへと向かう。ALU66uへのベ
ースアドレスレジスタ出力は、ステートマシンア
ドレスバス制御ライン16をデコードすることに
より選択される。このデコーデイングは、8ベー
スアドレスレジスタの1つのグループを選択す
る。3つの、高順位メモリアドレス(14:03)を
デコードすることにより、その特定のグループの
中の8ベースアドレスレジスタの1つが選択され
る。 算術論理ユニツト(ALU):第11図のメモリ
制御カード66のALU66uは、17ビ
ツト加算器である。A入力は、ベースア
ドレスレジスタから引き出され、B入力
はメモリバス16から引き出される。こ
のデータ出力は、共用メモリアドレスバ
ス(XMADR)に与えられる。16ビツ
トベースアドレスレジスタは14ビツト
(15:14)を、算術論理ユニツトのA入
力のビツト位置16:14に与える。ビツト
位置0および1が接地されている。16ビ
ツトメモリアドレスバス(MADDR)
16は、12ビツト(11:12)を、算術論
理ユニツトB入力のビツト位置11:12に
与える。ビツト位置16:05は接地されて
いる。選択されたベースアドレスレジス
タの最上位14ビツトと、メモリアドレス
バス16の最下位12ビツトとの和であ
る、ALU出力は、115Kワードの1つを
選択する、17ビツト共用メモリアドレス
XMADRである。 メモリ制御待ち論理回路:特定の状態の下で
は、メモリ制御カード66は、そのメモ
リ制御カードに接続された、随伴ステー
トマシンクロツクを停止させる、
WAIT信号を発生する。このクロツク
は、WAIT信号が“活性的”である限
り、停止させられている。WAIT条件
の1つは、メモリ制御カード66が共用
メモリ90に書込みを行ない、またはこ
れらの読出しを行なつているとき、発生
するものである。このメモリ制御カード
は適当なWAIT信号を挿入して、適当
な遅延を与える。それは、共用メモリが
遅すぎて、ステートマシンプロセツサお
よびメモリ制御カードの、より早い作用
を維持することができないためである。 メモリ制御カード66aおよび66bのいずれ
もが、同じ共用メモリカード90を同時にアクセ
スしようとするとき、他の条件が発生する。優先
順位発生器(PRIGEN)PROM、または、MLI
メモリ制御カード66aが競合を解き、適当な
WAIT状態を発生させる。 第3の条件は、ステートマシンプロセツサが、
メモリパリテイエラーを検出したときに生ずる。
メモリパリテイエラーに起因するWAIT信号は、
“ゲートされず”、これは、すなわち、通り抜けさ
れない。このWAIT信号によつて、ステートマ
シンクロツクは、ステートマシンがクリアされる
まで停止したままとなる。 RAMカード 第12図からわかるように、第1B図の90と
して示した共用メモリRAMカード回路の概要図
が示されている。 カードのそれぞれは、共用メモリ90に対する
寄与分として用いられる32KB容量をもつてい
る。RAM90の全体のメモリ容量は、2つのス
テートマシン50a(MLI)および50b(NDL)
によつて共用されている。第1B図からわかるよ
うに、この容量は、4から7のRAMカードのど
の場所によつても与えられ得るものである。 共用メモリRAMカードの1つの特定のユニツ
トは、共用メモリアドレスラインおよびメモリ−
出力(MEMOUT)バスへの終端抵抗をもつて
いるという点でユニークである。この特定のカー
ドは、RAM終端カードと呼ばれ、32KB、RAM
TERとして示される。終端RAMカードは、ネツ
トワークサポートプロセツサの中のメモリバスの
終端に位置されねばならない。 このRAMカードは、68の4096×1(4096by1)
RAMチツプを含む。それぞれのカードは、MLI
メモリ制御カード66aに接続された1つのデー
タおよび1つのアドレシングポート(第12図)
を持つ。RAMカードの上の第2のデータおよび
アドレシングポートは、NDLメモリ制御カード
66bに接続される。これによつて、共用メモリ
が、マスタプロセサ50aおよびスレーブプロセ
サ50bのどちらのステートマシンプロセツサに
よつてもアクセスされることが可能となる。メモ
リ制御カードとの通信は、前面コネクタを通して
行なわれる。 第12図に示されているように、MLIステー
トマシンおよびNDLステートマシンのメモリ制
御回路からのアドレスは、それぞれ、Bポート9
0abおよびAポート90aaに入り、そこから接
続されて901のようなRAMカードのアドレス入
力となる。入力データフエーズ上の、第1と第2
のステートマシン(マスタ50aおよびスレーブ
50b)からのデータは、ポートBd1およびAd1
に運ばれ、そこからカード901のデータ入力部
のデータ入力DIへ運ばれる。RAMカード901
のデータ出力DOは、ポートBd2およびAd2に供給
され、そこから、それぞれデータライン上を
MLIステートマシンメモリ制御装置66aおよ
びNDLステートマシンメモリ制御装置66bへ
運ばれる。 ネツトワークサポートプロセツサの機能的側面 ネツトワークサポートプロセツサの種々の機能
を統合することは、バスを用いることによつて達
成され、第13図からわかるように、3つの基本
的リンクから構成されている。3つのリンクは、
MLIリンク、NDLリンク、およびINTERリンク
によつて構成される。これらのリンクによつて、
ネツトワークサポートプロセツサの構成要素とな
つているカードの結合が、全ユニツトとして、統
合された形で機能することが可能となる。 ネツトワークサポートプロセツサ(NSP)8
0は、本質的に、マルチユニツトコンピユータで
ある。1つのプロセツサ(MLIプロセサコント
ローラと呼ばれる)は、第2図に示すように、
MLIメモリ制御装置66aおよびインターフエ
イス回路105iと協働するMLIステートマシ
ン50aから構成される。 第2の装置(NDLプロセツサコントローラ5
0bと呼ばれる)は、NDLメモリ制御66bと
協働するNDLステートマシン50bから構成さ
れる。これらのプロセツサ−コントローラの双方
は、同様の方法で構成され、ともに共用メモリ9
0をアクセス可能である。 情報を運び、種々のカード(第13図)の中で
アドレスを行なう3つの主要なバスはI/Oバス
10、メモリアドレス(MADDR)バス16お
よびメモリデータ出力バス(MEMOUT)12
である。さらに、追加の制御情報が、前面コネク
タ(第1B図に示されている)を用いて、それぞ
れのコントローラのカードの中を通る。 第13図に示されているように、MLIリンク
はMLIコントローラの3つの装置105i,6
6a,50aに接続する。これはまた、MLIプ
ロセサコントローラと共用メモリ90との間の接
続を与える。NDLリンクは、装置66bおよび
50bを接続する。INTERリンクは、共用メモ
リ90を66aおよび66bへ接続する。 入力/出力/(I/O)バス:I/Oバス10
aは共通データバスであり、これは、MLIコン
トローラの3つのカードを接続する。このバスの
上の情報は、次のものを含む: (a) MLIステートマシン50aから、インター
フエイス装置105iへの制御情報。 (b) ステートマシン50aからMLIメモリ制御
カード66aへの制御情報。 (c) インターフエイス装置から、ステートマシン
への状態情報。 (d) インターフエイスFIFOレジスタ(第10図)
においてストアされ、その後ステートマシンま
たはメモリ90のいずれかに送り出される、
DLIの上の、ホストコンピユータ100から受
取られたデータ。 (e) ステートマシンまたはメモリのいずれかか
ら、インターフエイス装置105iに送り出さ
れ、DLIを越えてホストコンピユータへの後続
の伝送のために、FIFOレジスタにストアする
ためのデータ。 (f) MLIの上のLSP300から受取られ、ステ
ートマシンまたは、非DMAモードでメモリ9
0、もしくはDMAモードでメモリ90へ送り
出されるデータ。 (g) ステートマシン50aまたはメモリ90のい
ずれかからのものであつて、非DMAモードで
インターフエイス装置105iに送られ、
MLIの上のラインサポートプロセツサ300
へ伝送されるデータ。 (h) 局所メモリ66mまたは共用メモリ90の中
に書込まれるべき、ステートマシン50aから
のデータ。 メモリアドレス(MADDR)バス:メモリア
ドレスバス16aは、共通アドレスバスであつ
て、装置50a,66aおよび105iから構成
される、MLIコントローラのための3つのコン
トローラ装置を接続する。以下の情報が、メモリ
アドレスバス16aの上を運ばれる: (a) ステートマシン50aの上のPROM回路ま
たはメモリ制御カード66aの上の局所メモリ
66mをアドレスするときの、ステートマシン
のプログラムカウンタ41′の出力(または、
メモリレフアレンスレジスタ40の出力)。 (b) メモリ制御カード(MEMCTL)66の上の
局所メモリ66mをアドレスするために用いら
れる、インターフエイス装置105iの上の
DMAアドレスレジスタ(第9図)。 (c) 共用メモリ90をアドレスするために、ベー
スアドレスレジスタ(BAR66r)をアドレ
スし、メモリ制御回路66aの上のモジユール
選択論理回路(第11図)をアドレスする、プ
ログラムカウンタ41′の出力、ステートマシ
ンMRR40の出力またはMLIインターフエイ
ス(第9図)の上のDMAアドレスレジスタ1
60。第11図のモジユール選択論理回路を用
いて、カード50aまたは50bのいずれが、
任意の与えられた期間に、メモリ90へのアク
セスを得るかを確認する。 メモリアドレスバス16bを共通アドレスバス
として用い、NDLコントローラ(ステートマシ
ン50bおよびメモリ制御66b)を接続する。
ここで、以下の情報データが、メモリアドレスバ
スの上に転送される: (a) NDL PROMをアドレスし、または、メモ
リ制御カード66bの上の局所メモリ66mを
アドレスするために用いられる、NDLステー
トマシン50bの出力−プログラムカウンタ4
1′の出力(またはMRR40の出力)。 (b) 共用メモリ90をアドレスするために、ベー
スアドレスレジスタ、BAR66r(第11図)
およびメモリ制御カード66bの上の論理回路
へと情報を転送する、NDLステートマシンの
プログラムカウンタ41′の出力(または
MRR40の出力)。 メモリ出力バス(MEMOUT):メモリ出力バ
ス12aは、MLIコントローラの3つ
の装置50a,66a,105iを接続
する共通データバスである。このバスの
上の情報は、次のものから構成されてい
る: (a) メツセージレベルインターフエイスを越えて
ラインサポートプロセツサ(LSPs)へデータ
を伝送するための、(プログラム情報またはデ
ータのための)ステートマシン50aまたはイ
ンターフエイス装置105iの上のDMAレジ
スタ60m(第9図)のいずれかへの、メモリ
制御カード66aの上の局所メモリ66mの出
力。 (b) ステートマシン50aへの、またはインター
フエイス装置105iおよびLSP300への、
共用メモリ90の出力。 (c) プログラム情報またはデータのいずれかを
MLIステートマシン50aへ転送する、メモ
リ制御装置66aの上の局所メモリ66mの出
力。 (d) 情報をNDLステートマシン50bへ転送す
る、共用メモリ90の出力。 同様に、MEMOUTバス12bは、NDLス
テートマシン50b(第13図)に対して、同
様の機能を与える。 共用メモリインターフエイス:MLIメモリ制
御カード66aは、メモリ90の中の共
用メモリワードを選択するために用いら
れる共用メモリアドレスを発生するため
に、ベースアドレスレジスタ(BAR)
の出力とともにメモリアドレス
(MADDR)を足し合わせる。この
MEMCLカード66aはまた、書込デ
ータを共用メモリ90へ転送し、共用メ
モリ90から読取データを戻す、双方向
共用メモリデータバス10aを取扱う。
書込データは、MLIリンクのI/Oバ
ス10aによつて与えられる。読取デー
タはアイソレータを通して、第13図の
MLIリンクのメモリ出力バス12aへ
と転送される。 NDLメモリ制御装置66bは、ベースアドレ
スレジスタ(BAR)の出力を、メモリアドレス
に足し合わせるが、これはロードされてメモリ9
0からのメモリワードを選択する共用メモリアド
レスを発生するものである。メモリ制御装置66
bはまた、書込データを共用メモリ90に転送
し、共用メモリ90からの読取データを戻す、双
方向共用メモリデータバスをも取扱う。書込デー
タは、NDLリンクのI/Oバス10bによつて
与えられる。読取データは、アイソレータを通し
て転送され、NDLリンクのメモリ出力バス12
bへ転送される。 NDLリンク:第13図に示されているNDLリ
ンクは、装置50bおよび66bから構
成されるNDLコントローラの2つの装
置を接続する。このリンクはまた、
NDLコントローラと共用メモリ90と
の間の接続を与える。 NSPインターリンク:MLIコントローラ(装
置50a,66a)と、NDLコントロ
ーラ(装置50bおよび66b)との間
の、唯一の“データ”通信は、共用メモ
リ90を通して行なわれる。 MLIコントローラは、MLIリンクの中の共用
メモリインターフエイスを通して、共用メモリ9
0と通信を行なう。第13図に示されたMLIリ
ンクは、MLIコントローラのマスタプロセサお
よびメモリを接続し、またMLIコントローラを
共用メモリ90およびインターフエエス装置10
5iへ接続する。同様に、NDLコントローラは、
共用メモリ90およびMLIコントローラと通信
を行なう。共用メモリ90の中のそれぞれの
RAMカード(第12図)は、2つの(MLIおよ
びNDL)共用メモリインターフエイスのそれぞ
れに対する、別個のポートと、固有のポート選択
論理回路を持つている。 第12図のポート選択論理回路は、MLIメモ
リ制御カード66aの上に発生された信号によつ
て制御される。制御フラグ(第13図)は、メモ
リ90へのアクセスを制御するために、2つのメ
モリ制御カード66aと66bとの間を通る。
MLIコントローラが共用メモリ90へのアクセ
スを要求したとき、これらのフラグによつて、
MLIリンクポートが選択される。そうでなけれ
ば、NDLリンクポートが活性化される。 同じRAMカード90は、MLIコントローラお
よびNDLコントローラの双方によつて同時にア
クセスされることはできない。MLIメモリ制御
カード66aの上の論理回路によつて、同時にア
クセスされることが妨げられる。しかしながら、
共用メモリ90の中の、2つの異なつたRAMカ
ードは、それが、同時にアクセスされようとして
いる、同じRAMカードでない限り、MLIおよび
NDLコントローラによつて、同時にアクセスさ
れることができる。 ステートマシン外部割込み 第3,4,5および6図において議論したよう
に、ステートマシンプロセツサは、“フオアグラ
ンド”または“バツクグランド”モードのいずれ
によつても動作する。フオアグランドモードは、
正規動作に関して用いられ、インターフエイス装
置105iからの信号によつて割込まれることが
できる。バツクグランドモードは、ステートマシ
ンが“外部”割込みのサービスを行なうときに使
用される。バツクグランドモードの間ステートマ
シンは、プログラムによつてフオアグランドモー
ドに初めに戻るまで、再び割込まれることはでき
ない。 2つのモードを取扱うこの論理回路は、そのう
ちの8つのアキユムレータが、それぞれのモード
に割当てられた、16のアキユムレータ:それぞれ
のモードに割当てられたフラグレジスタ:およ
び、ステートマシンがフオアグランドからバツク
グランドモードへとスイツチしたとき、MRR4
0の内容を保持する、1つのMRR−保持レジス
タ47、から構成されている。第14図からわか
るように、フオアグランドアキユムレータは30
fとして示され、一方、バツクグランドアキユム
レータは30bとして示されている。このフオア
グランドフラグレジスタは35として示され、一
方、バツクグランドフラグレジスタは36で、
MRR−保持レジスタは47として示されてい
る。 “フオアグランド”モードで動作しているステ
ートマシンが、割込みを検出すると、ステートマ
シンの状態が保持される。第1に、プログラムカ
ウンタPC41′の内容が、スタツクメモリ45の
中に保持され;第2に、プログラムカウンタ4
1′へ、割込みのソース(インターフエエス装置
105i)によつて与えられたアドレスがロード
され;第3に、フオアグランドアキユムレータ3
0fが不能化されるとともに、バツクグランドア
キユムレータ30bが能動化され;第4に、フオ
アグランドフラグレジスタ35が不能化され、バ
ツクグランドフラグレジスタ36が能動化され;
そして、第5に、MRR40のデータが、MRR
−保持レジスタ47(第14図)の中にストアさ
れる。 したがつて、ステートマシンのプレ割込状態が
変化されることなく、将来の使用のためにストア
される。そして、ステートマシンが、割込サービ
スルーチンを実行することができる。ステートマ
シン状態は、割込サービスが完了した後、状態保
持手続きを逆にすることにより、再ストアされ
る。外部割込みが検出されたときに処理中である
フアームウエアルーチンは、割込みが発生した点
で実行を再開する。 ネツトワークサポートプロセツサ(NSP)に
おいては、MLIステートマシン50aのみが割
込みを受けることができる。この割込みは、イン
ターフエイス装置105iの上で発生される。次
のステツプを決定するために、ステートマシンの
助力が要求される点に、PROMシーケンサ10
0psが到達したとき、割込みが発生する。この点
は、ホストコンピユータ100へのメツセージの
伝送の完了およびホストコンピユータからのメツ
セージの受取りの完了を含む。 インターフエイス装置105iは、MLIステ
ートマシンをアドレス0002とさせる。このアドレ
スは、割込サービスルーチンへの分岐を保持す
る。このルーチンの最初の命令の中に、インター
フエイス装置状態レジスタ200の内容を取出す
命令がある。この情報は、割込信号に対する、適
当な応答を決定するために用いられる。 2つのフラグレジスタ35,36は、ステート
マシンの上の7ビツトレジスタであつて、条件付
き分岐動作を実行するか、そして条件付き呼出し
か条件付き戻りを実行するか;または、サブルー
チンを呼出すか、サブルーチンからの戻りを行な
うかを決定する。 フラグレジスタには、ビツトの2つの組が存在
する。3つのビツトの1つの組は、“外部”フラ
グである。この組は、カードの外部にあるデータ
を受入れるために用いられる。第2の組は、4ビ
ツトから構成されている。この組は、最後の算術
動作の後の、ALU出力の状態を保持する。これ
らのビツトは、全ALU出力がゼロ(最上位ALU
出力ビツトおよび、最下位ALU出力ビツトの状
態)かどうか、およびALUの状態が出力を“持
つて”いるかどうかを記録する。 ステートマシンは、動作モードを選択する、バ
ツクグランド−フオアグランド制御フリツプフロ
ツプ23m(第14図)を持つている。このフリ
ツプフロツプは、NSPが開始されると、フオア
グランドモードへ、自動的にセツトされる。これ
は、外部割込みによつてバツクグランドモードへ
とセツトされる。フリツプフロツプがバツクグラ
ンドモードに残つている限り、さらに別の割込み
が肯定応答されることはない。このフリツプフロ
ツプは、割込サービスルーチンの終了において、
フオアグランドモードへとリセツトされる。それ
から、新たな割込みが受入れられる。 ステートマシンは2つのプログラム−割込命令
に肯定応答する。 (1) 割込不能化のための命令 (2) 割込検出能動化のための命令 この命令は、外部割込みの存在に依存しない。
割込命令は、プログラムの特定の領域を、外部割
込みから守る。第14図において、PROMシー
ケンサ100psが、PUT命令からの開始アドレ
スによつて開始される、NSP割込論理回路が示
されている。 メモリアドレシング:第15図に示されている
ように、ネツトワークサポートプロセツサのブロ
ツク図が、それぞれが共用メモリ90へ共通接続
するMLIプロセサコントローラ50a,66a
およびNDLプロセサコントローラ50b,66
bを示すNSP80の主要エレメントを示してい
る。 ネツトワークサポートプロセツサの中には、次
のような3つの区別可能なタイプのメモリがあ
る。 (a) それぞれのステートマシンプロセサは、ステ
ートマシンプログラムの一部を保持する
PROMを持つている。第15図において、
MLIステートマシン50aは、そのプログラ
ムを記憶するたの8K PROM50mを持つて
いることが示され;同様に、NDLステートマ
シン50bは、そのプログラムを2Kワードで
記憶するためのPROM50nを持つているこ
とが示されている。 (b) それぞれのメモリ制御(MEMCTL)カード
は、ステートマシンプログラムの一部を含み、
また、それぞれのステートマシンに対する局所
メモリも含んでいる。たとえば、第15図にお
いて、MLIメモリコントローラ66aは、固
有の局所メモリを持つており、これは16K
RAM66mを含んでいる;同様に、NDLメモ
リ制御66bは、16K RAMを含む固有の局所
メモリ66nを持つている;さらに、第15図
のそれぞれのメモリ制御カードもまた、ステー
トマシンプログラムの一部を含み、局所メモリ
66mの一部分であるPROMを含んでいる。 (c) 第15図(第1B図も見よ)のメモリ90
は、一連のRAMカードであつて、そのそれぞ
れは32キロバイトの容量をもつている。これら
のRAMカードは、マスタおよびスレーブステ
ートマシンの双方に対するプログラムの一部分
を保持でき、また、それらに随伴したメモリ制
御カードを用いて、双方のステートマシンによ
つてアクセスされることのできる共用メモリ9
0を与える。 このステートマシンは、PROMメモリの中に、
16Kだけのプログラムワードを持つことができ
る、好ましい実施例にあつては、MLIステート
マシン50bは8Kプログラムワードを持つてお
り、NDLステートマシン50bはプログラムの
2Kワードを持つている。それぞれのメモリ制御
カードは、随伴したステートマシンに利用でき
る、局所メモリの8Kワードを持つている。共用
メモリ90のワードの数は、第1B図に示した、
ネツトワークサポートプロセツサの中に取付けら
れたRAMカードの数とともに変化する。この共
用メモリは、ステートマシンのいずれによつても
アドレスされることができる。 第1B図に中に示した好ましい実施例の場合、
もし、4つのRAMカードがあると、共用メモリ
は65536ワードおよび131072バイトを与え;5つ
のRAMカードがあると、共用メモリは、81920
ワードと163840バイトを与え;6つのRAMカー
ドがあると、この共用メモリは、98304ワードと
196608バイトを与え;7つのRAMカードがある
と、この共用メモリは114688ワードと229376バイ
トを与える。 PROMおよび局所メモリ:PROMメモリおよ
び局所RAMは、アドレシングの目的に対して4K
ワードのブロツクに分割される。このPROMは、
4つのアドレス可能ブロツク:PROM0,
PROM1,PROM2,PROM3に分割される。
PROMアドレスブロツクのすべてが用いられる
わけではない。局所RAMは、2つのアドレス可
能ブロツク:RAM0−4KおよびRAM4−8Kに分
割される。 このPROMおよび局所RAMは、メモリアドレ
スMADDRバス16からの16ビツトによつて、
直接にアドレスされる。メモリアドレスバス
(15:4)の上の、1番先の上位ビツトを用いて、
4Kワードのブロツクを選択する。そして、その
ブロツクの中のワードが、12の、最下位ビツト
(11:12)を用いて選択される。 共用メモリアドレシング:(メモリアドレスバ
スMADDR16の上の)16ビツトは、最高64Kワ
ードをアドレスする。ネツトワークサポートプロ
セツサ80は、最高162Kワードまでのメモリを
持つており、基本アドレス領域を広げる方法が要
求される。 第11図において、メモリ制御カードが、16ビ
ツトメモリアドレスを、17ビツト“共用メモリ”
アドレスに転換するための論理回路66s,66
r,66uを持つものとして示されている。この
論理回路は、16のベースアドレスレジスタ
BAR66r)および17ビツト算術演算論理ユニ
ツトALU66uから構成されている。BAR66
rには、ALU66uのA−入力に与えられるベ
ースアドレスが、ソフトウエアによつて、予めロ
ードされている。メモリアドレスバスMADDR
16の最下位12ビツトは、B−入力へ与えられ
る。共用メモリ90へ17ビツトアドレスを与える
ために、2つの値がともにALUの中で足し合わ
される。14のベースアドレスレジスタ(BAR)
が用いられ、ベースアドレス動作の間に、ソフト
ウエアによつて予めロードされることができる。
このBARは、共用メモリのすべての領域をアド
レスすることができる。しかしながら、これは、
2つのアドレシング制限の下で行なわれる: (a) BARの中にロードされたベースアドレスは、
モジユラス4でなければならない。それは、
ALUへの2つの最下位BAR入力が、ローとさ
れるためである。 (b) ベースアドレスは、取付けられた共用メモリ
90の制約の中で、4Kメモリブロツクに向け
られねばならない。 ALU66aが17ビツトの幅をもち、BARは16
ビツトの幅であるために、ALUへのBAR入力は
1ビツトによつてオフセツトされねばならない。
換言すれば、BARビツト15は、ALUビツト1
6へ与えられる。このオフセツトの結果として、
共用メモリベースアドレスは、BARの中に保持
されている絶対値の2倍である。ALUへの余分
なビツト(ビツト−0)は接地される。BARか
らALUへのビツト−1もまた、共用メモリボー
ドの上のタイミング問題を防ぐために、接地され
る。 メモリ制御回路(第11図)のベースアドレス
レジスタ(BAR)は、PUT STROBE1命令に
よつて、ステートマシンからのI/Oバスを用い
てロードされる。この例として、次のPUT命令
を示す: PUT XVVV XXOO nnn nnn nnn nn00 但し: Xビツトは、“ドント・ケア(任意)”というビ
ツトであり; Vビツトは、16のBARのうちの1つを選択
するために用いられるビツトであり; nビツトは、BARの中にロードされるデータ
ビツトである。 特定のベースアドレスレジスタBAR66rは、
メモリアドレスバス16およびMRR出力能動化
信号の、ビツトの組合わせ(15:04)によつて、
アドレスのために選択される。メモリアドレスが
プログラムカウンタ,PC41′から引き出された
とき、MRR40(第4図)の出力能動化信号
(MRROE)は、“偽”であり、ビツト選択は、
BAR7を通した、BAR0のそれである。 メモリアドレスがMRR40(第4図)から引
き出されたとき、MRR出力能動化信号は“真”
であり、そして、ビツト選択は、BAR15を通
したBAR8である。次の第表は、プログラム
カウンタ41およびメモリアドレスビツト15:04
の機能としての、ベースアドレスレジスタ選択を
示している。
【表】
次の第表は、MRR40の機能としての、ベ
ースアドレス選択を示している。
ースアドレス選択を示している。
【表】
【表】
共用メモリ90へ与えられる17のアドレスビ
ツトは、3つのグループに分割される。1つのグ
ループ(16:03)は、8個の可能なRAMカード
のうちの1つを選択するために使用される。第2
のグループ(13:12)は、選択された頁の中の
4Kワードブロツクの1つを選択するために用い
られる。第3のグループ(01:02)は、選択され
たカードの上の4頁から1つを選択するために用
いられる。 プログラムアドレシング:それぞれのステート
マシンの上に置かれたプログラムPROM50は、
メモリアドレスの最初の16Kを保持する。しかし
ながら、プログラム情報を含むPROMのその一
部のみが、プログラムカウンタPC41またはメ
モリレフアレンスレジスタMRR40のいずれか
によつて直接にアドレスされる。前に注意したよ
うに、MLIステートマシンはPROM8Kワードを
持つており、一方、NDLステートマシンは、ネ
ツトワークサポートプロセツサの好ましい実施例
において、PROMの2Kワードを持つている。 機能的説明 ネツトワークサポートプロセツサ(NSP)へ、
データ通信能力を与えるのは、“フアームウエア”
である。この“フアームウエア”は、プログラム
PROM50の中にストアされた命令に関連す
る:フアームウエアは、“ハードウエア形式での
ソフトウエア”に類似したものと考えることがで
きる。ストアされた命令によつて、ハードウエア
が、フロントエンド通信プロセツサとして実行を
行なう。 ホストコンピユータ100の中では、NSP通
信は、DCCまたはデータ通信制御として知られ
ている、MCP(マスタ制御プログラム)ルーチン
によつて取扱われる。別個のホストコンピユータ
DCCルーチンが、データ通信サブシステムのそ
れぞれ、およびすべてのNSPに対して存在し、
これは、IODCまたは入力出力データ通信サブシ
ステムと呼ばれる。DCCは、メツセージをネツ
トワークサポートプロセツサ(NSP)へと開始
させ、また、NSPから戻つたメツセージを受取
る。“メツセージ”は、メツセージの内容の有効
性をチエツクする、長さ方向のパリテイワード
(LPW)が後続する、情報ブロツクである。 通信は、“要求”および“結果”と呼ばれるメ
ツセージによつて行なわれる。このメツセージ
(第表に示す)は、I/O記述子ワードのデー
タ成分として付加される。SENDメツセージI/
O記述子が開始されたとき、要求メツセージがホ
ストコンピユータ100からNSPへと送り出さ
れる。GETメツセージI/O記述子が開始され
たとき、結果メツセージがNSPからホストコン
ピユータへと送り出される。いずれのメツセージ
の場合でも、特定のI/O動作の結果を記述する
結果記述子が、NSPからホストコンピユータへ
と送り出される。結果記述子は、第表に示され
た“結果メツセージ”と同じではない。
ツトは、3つのグループに分割される。1つのグ
ループ(16:03)は、8個の可能なRAMカード
のうちの1つを選択するために使用される。第2
のグループ(13:12)は、選択された頁の中の
4Kワードブロツクの1つを選択するために用い
られる。第3のグループ(01:02)は、選択され
たカードの上の4頁から1つを選択するために用
いられる。 プログラムアドレシング:それぞれのステート
マシンの上に置かれたプログラムPROM50は、
メモリアドレスの最初の16Kを保持する。しかし
ながら、プログラム情報を含むPROMのその一
部のみが、プログラムカウンタPC41またはメ
モリレフアレンスレジスタMRR40のいずれか
によつて直接にアドレスされる。前に注意したよ
うに、MLIステートマシンはPROM8Kワードを
持つており、一方、NDLステートマシンは、ネ
ツトワークサポートプロセツサの好ましい実施例
において、PROMの2Kワードを持つている。 機能的説明 ネツトワークサポートプロセツサ(NSP)へ、
データ通信能力を与えるのは、“フアームウエア”
である。この“フアームウエア”は、プログラム
PROM50の中にストアされた命令に関連す
る:フアームウエアは、“ハードウエア形式での
ソフトウエア”に類似したものと考えることがで
きる。ストアされた命令によつて、ハードウエア
が、フロントエンド通信プロセツサとして実行を
行なう。 ホストコンピユータ100の中では、NSP通
信は、DCCまたはデータ通信制御として知られ
ている、MCP(マスタ制御プログラム)ルーチン
によつて取扱われる。別個のホストコンピユータ
DCCルーチンが、データ通信サブシステムのそ
れぞれ、およびすべてのNSPに対して存在し、
これは、IODCまたは入力出力データ通信サブシ
ステムと呼ばれる。DCCは、メツセージをネツ
トワークサポートプロセツサ(NSP)へと開始
させ、また、NSPから戻つたメツセージを受取
る。“メツセージ”は、メツセージの内容の有効
性をチエツクする、長さ方向のパリテイワード
(LPW)が後続する、情報ブロツクである。 通信は、“要求”および“結果”と呼ばれるメ
ツセージによつて行なわれる。このメツセージ
(第表に示す)は、I/O記述子ワードのデー
タ成分として付加される。SENDメツセージI/
O記述子が開始されたとき、要求メツセージがホ
ストコンピユータ100からNSPへと送り出さ
れる。GETメツセージI/O記述子が開始され
たとき、結果メツセージがNSPからホストコン
ピユータへと送り出される。いずれのメツセージ
の場合でも、特定のI/O動作の結果を記述する
結果記述子が、NSPからホストコンピユータへ
と送り出される。結果記述子は、第表に示され
た“結果メツセージ”と同じではない。
【表】
要求および結果メツセージ
ホストコンピユータおよびネツトワークサポー
トプロセツサ(NSP)は、第表に示すような、
8つのタイプの異なつたメツセージを用いる。
ホストコンピユータおよびネツトワークサポー
トプロセツサ(NSP)は、第表に示すような、
8つのタイプの異なつたメツセージを用いる。
【表】
メツセージタイプ
I/O記述子は、NSP80が特定の動作を実
行することを要求する、ホストコンピユータ10
0からのコマンドである。このコマンドの後に
は、“ジヨブ識別子”として用いられる、記述子
リンク(D/L)が続く。このジヨブ識別子は、
その間に情報がその記述子リンクが最初に伴つて
いたというI/O記述子の結果として転送される
すべての期間の開始時にホストコンピユータへと
戻される。結果記述子は、I/O記述子実行サイ
クルの結果を記述するメツセージである。結果記
述子、記述子リンクおよびI/O記述子は、援用
して含められた、前に引用した特許の中において
議論され、説明されている。 残りの5つのメツセージのタイプは、I/O記
述子の種々のタイプに応答して実行されるデータ
転送である。 次のように呼ばれる、3つの特定のメツセージ
タイプが存在する: 1 CODE FILE; 2 DUMP FILE; 3 NSP STATE。 コードフアイルメツセージは、ホストコンピユ
ータから、ネツトワークサポートプロセツサへ
と、フアームウエアデータを転送する。ダンプフ
アイルメツセージは、NSPメモリの部分を、ホ
ストコンピユータに書き戻すために用いられる。
NSP状態メツセージは、ネツトワークサポート
プロセツサの現在の状態をホストコンピユータへ
と報告する。 残りのメツセージのすべては、“要求”または
“結果”メツセージのいずれかである。妥当
(valid)メツセージは、第表および第表に掲
げて示してある。これらの表において、掲げてい
ないメツセージコードは用いられない。要求メツ
セージは、SENDメツセージ動作のデータ部分と
して送り出される。結果メツセージは、GETメ
ツセージ動作のデータ部分として、ホストコンピ
ユータへと戻される。 ADD GROUPメツセージは、サブシステムに
グループを加える。グループはステーシヨンの組
の集まりである。ステーシヨンの組は、共同で、
また物理的に受入れることのできるステーシヨン
の1組として定義される。それぞれのステーシヨ
ンは、ただ1つのステーシヨンの組に加えられて
いる。したがつて、サブシステムにグループが加
えられると、ステーシヨンの組の全体的な集まり
およびそれぞれのステーシヨンの組の中のステー
シヨンが、システムに加えられる。
I/O記述子は、NSP80が特定の動作を実
行することを要求する、ホストコンピユータ10
0からのコマンドである。このコマンドの後に
は、“ジヨブ識別子”として用いられる、記述子
リンク(D/L)が続く。このジヨブ識別子は、
その間に情報がその記述子リンクが最初に伴つて
いたというI/O記述子の結果として転送される
すべての期間の開始時にホストコンピユータへと
戻される。結果記述子は、I/O記述子実行サイ
クルの結果を記述するメツセージである。結果記
述子、記述子リンクおよびI/O記述子は、援用
して含められた、前に引用した特許の中において
議論され、説明されている。 残りの5つのメツセージのタイプは、I/O記
述子の種々のタイプに応答して実行されるデータ
転送である。 次のように呼ばれる、3つの特定のメツセージ
タイプが存在する: 1 CODE FILE; 2 DUMP FILE; 3 NSP STATE。 コードフアイルメツセージは、ホストコンピユ
ータから、ネツトワークサポートプロセツサへ
と、フアームウエアデータを転送する。ダンプフ
アイルメツセージは、NSPメモリの部分を、ホ
ストコンピユータに書き戻すために用いられる。
NSP状態メツセージは、ネツトワークサポート
プロセツサの現在の状態をホストコンピユータへ
と報告する。 残りのメツセージのすべては、“要求”または
“結果”メツセージのいずれかである。妥当
(valid)メツセージは、第表および第表に掲
げて示してある。これらの表において、掲げてい
ないメツセージコードは用いられない。要求メツ
セージは、SENDメツセージ動作のデータ部分と
して送り出される。結果メツセージは、GETメ
ツセージ動作のデータ部分として、ホストコンピ
ユータへと戻される。 ADD GROUPメツセージは、サブシステムに
グループを加える。グループはステーシヨンの組
の集まりである。ステーシヨンの組は、共同で、
また物理的に受入れることのできるステーシヨン
の1組として定義される。それぞれのステーシヨ
ンは、ただ1つのステーシヨンの組に加えられて
いる。したがつて、サブシステムにグループが加
えられると、ステーシヨンの組の全体的な集まり
およびそれぞれのステーシヨンの組の中のステー
シヨンが、システムに加えられる。
【表】
【表】
【表】
【表】
【表】
ネツトワークサポートプロセツサ(第17図の
80)の中では、種々のフアームウエア成分が共
同して、ホストコンピユータおよびラインサポー
トプロセツサ(LSPs)との通信を保証する。こ
れらのフアームウエア成分は、次のように分類で
きる。: (a) マネージヤ (b) ホスト依存ポート(HDP)制御 (c) イグゼキユテイブ (d) エデイタ (e) ライン制御プロセス 第1A図(MLI)中の、ホストコンピユータ
メツセージレベルインターフエイス15は、ホス
トコンピユータおよびネツトワークサポートプロ
セツサ(NSP)との間の通信に用いられ、一方、
ネツトワークサポートプロセツサメツセージレベ
ルインターフエイス100m(MLI)は、ネツト
ワークサポートプロセツサおよびラインサポート
プロセツサ(LSP)の間の通信に用いられる。第
16図に、別個のフアームウエア成分が、どのよ
うにして、ラインサポートプロセツサ、ネツトワ
ークサポートプロセツサおよびホストコンピユー
タの間の情報の転送に用いられるかが示されてい
る。 第17図に、異なつた成分が位置する場所およ
びその相対的なサイズを示すフアームウエアブロ
ツクが示されている。 第16図のメツセージ転送ブロツク図におい
て、ラインサポートプロセツサ300が、メツセ
ージレベルインターフエイス100mを経由し
て、ネツトワークサポートプロセツサ80に接続
される。このNSP80が、イグゼキユテイブフ
アームウエア80ex、ライン制御プロセスフア
ームウエア80lcp、およびエデイタ80edとと
もに示されている。NSP80は、ホストDLI10
0i(第16図)を通つて、ホストコンピユータ
100へ接続するが、これはフアームウエア
DCC(データ通信制御)を含んでいる。 第17図のフアームウエアブロツク図は、2つ
のコントローラすなわち、MLIコントローラお
よびNDLコントローラから構成されるものとし
てのネツトワークサポートプロセツサ80を示し
ている。これらのコントローラの双方は、メモリ
90を共用している。NDLコントローラは、ブ
ースストラツプ80bと呼ばれる、ステートマシ
ンの上の2KのPROMを持つており、また、オペ
レーテイングシステムカーネル80kと呼ばれる
32KのRAMをも持つている。 MLIコントローラは、マネージヤ80mと呼
ばれる8KのPROMを持つており、また、HDP制
御80hと呼ばれる32KのRAMをも持つている。
マネージヤ80mは、MLI15を経由して、ホ
ストコンピユータ100へ接続する。HDP制御
80hは、MLI100mを経由して、ラインサ
ポートプロセツサLSP300へ接続する。 マネージヤ:マネージヤ(第17図)は、メツ
セージレベルインターフエイスMLI1
5を横切つた、NSPとホストコンピユ
ータとの間の通信を制御する。これは、
MLIの制御を有し、I/O動作を行な
う。フアームウエアコード80mの主な
部分は、第3図において50として示さ
れるMLIステートマシンPROMメモリ
の8Kワードの中に保持される。 HDP制御:HDP制御(第17図)は、ネツト
ワークサポートプロセツサおよびメツセ
ージレベルインターフエイスを駆動し、
イグゼキユテイブ80exへのインター
フエイスを与える。HDP制御に対する
フアームウエアは、特定のステートマシ
ンを伴つたメモリ66m制御装置の
RAM部分の中に置かれている。 イグゼキユテイブ:イグゼキユテイブ(第16
図)は、NSPデータ通信機能のほとん
どを実行する、ソフトウエアモジユール
である。これは、OUTPUT要求メツセ
ージを除き、ホストコンピユータからの
要求メツセージのすべてを処理する。こ
の特定のメツセージは、ライン制御プロ
セスユニツト801cpへと通つていく。
ホストコンピユータが状態の結果を要求
したとき、このイグゼキユテイブは、
OUTPUT要求が完了した後、
OUTPUT STATUS結果メツセージを
戻す。このイグゼキユテイブは、前に受
取られた要求メツセージおよび自発的サ
ブシステムイベントの双方に応答して、
結果メツセージをホストコンピユーに送
り出す。 イグゼキユテイブ80exを作り出すコンポー
ネントは、大きく分けて、永久独立ランナ、割込
子、S−プロセスおよびオペレーテイングシステ
ムに分類される。 イグゼキユテイブ80exに対するフアームウ
エアコードは、NDLメモリ制御装置66bの
RAM66n(第15図)の中と、共用メモリ9
0の部分の中に置かれている。共用メモリの残り
の部分は、ネツトワークの要求におけるアクテイ
ビテイとして、動的に割当てられ、また、割当て
を外される。 永久独立ランナ:永久独立ランナは、NSP8
0に対するハンドラ機能を行なう。これ
らの機能は、ネツトワークの配列および
ステーシヨンのタイプに依存しない。独
立ランナに対するコードは、初期化の間
にロードされ、共用メモリ90の、固定
された場所に存在する。3つの永久独立
ランナがあり、それは: (a) HDPハンドラ (b) 要求ハンドラ (c) 状態ハンドラ である。 それぞれのハンドラの機能を要約すると次のよ
うになる: HDPハンドラ:HDPハンドラは、NSP80と
LSP300との間のI/O動作のすべて
を管理し、I/Oエラーに対するそれぞ
れの動作を解析する。それは、HDP制
御(フアームウエア)によつて、ライン
サポートプロセツサ300へのI/Oの
適当なルーチンを調整する。それは、
LSP300からのすべての結果記述子を
受取つて解析し、ホストコンピユータ1
00へ、すべてのNSP−LSP I/O動
作の状態を報告する。 要求ハンドラ:要求ハンドラは、ホストコンピ
ユータ100からの要求メツセージ待ち
行列を管理し、すべての要求メツセージ
(OUTPUT要求メツセージを除く)の
サービスを行なう。OUTPUT要求メツ
セージは、それが特定されると、適当な
エデイタコンポーネントへ送り出され
る:そして、それは適当なステーシヨン
到着先への道筋をとる。要求ハンドラ
は、マネージヤコンポーネント80mか
らの、順番に並んでいない要求メツセー
ジを受取る。 状態ハンドラ:状態ハンドラは、“HDPハンド
ラ”によつて駆動される。このハンドラ
の主な機能は、HDPハンドラに対する
I/O動作を行なうことである。特に、
状態ハンドラは、ラインサポートプロセ
ツサ(LSP)によつて拒絶されているよ
うなI/O動作の検査を行ない、含まれ
てるラインアダプタの状態を補正するた
めのLSPの問合わせを行なう。それは、
この情報を用いて、HDPハンドラが元
のI/O動作を完了するように能動化さ
せる。 S/プロセス:S−プロセスは、ユーザの定め
たコードの集まりである。この機能は、
ネツトワーク配列およびステーシヨンの
タイプに依存し、そのコードは、特定の
ネツトワークに対して、NDLプログラ
ムによつて特定される。S−プロセスに
対するコードは、個別に、イグゼキユテ
イブ80exにロードされてネツトワー
クに関係した特定のタスクを実行し、必
要とされなくなると、割当てを外され
る。それぞれのS−プロセスを実行する
には、割込子が発動されることが必要で
ある。割込子は、S−プロセスの中のコ
ードを、NDLステートマシン50bに
よつて実行されるように能動化する。編
集およびライン制御機能は、S−プロセ
スの典型的な例である。エデイタおよび
ライン制御プロセスの機能を理解するこ
とによつてS−プロセスの範囲が理解さ
れる。 割込子:割込子は“一時的(transient)”独立
ランナである。永久独立ランナと違つ
て、この一時的独立ランナは、S−プロ
セスが存在する場合に限つて活性化さ
れ、存在するそれぞれのS−プロセスに
対して発動される。この割込子は、S−
プロセスに含まれるコードを翻訳して、
オペレーテイングシステムルーチンに対
するインターフエイスを与える。 オペレーテイングシステム:ネツトワークサポ
ートプロセツサに対するオペレーテイン
グシステムサポートが、2つのルーチン
の形で与えられる:それらは: (a) カーネルルーチン (b) 2次的ルーチン である。 カーネルルーチン:カーネルルーチンは、それ
ぞれが単一のオペレーテイングシステム
タスクを実行するルーチンないしは手続
きの集まりである。たとえば、共用メモ
リ90の中にスペースを獲得するため
に、“GET−スペース”と呼ばれる手続
きが活性化され、また、これらのスペー
スを解除するために、“フオゲツト−ス
ペース”と呼ばれる手続きが活性化され
る。カーネルルーチンは、設計のモジユ
ール性を増すために、7つのレベルない
しはサブグループで組織される。カーネ
ル80kは、NDLメモリ制御カード66b
の高速RAM66n部分にある。 2次的ルーチン:2次的ルーチンは、それぞれ
が共通サブシステム機能を与えるルーチ
ンないしは手続きの集まりである。これ
らは:クリア−アダプタ;クリア−ステ
ーシヨン;および通知ラインのようなタ
スクが、このグループに属する手続きに
よつて達成されるようなものである。 エデイタ:エデイタは、NDLプログラムの中
で、ユーザが与え、ユーザが特定するル
ーチンである。これは、データ通信ネツ
トワーク中の特定のターミナルタイプの
要求に従つた、要求メツセージおよび結
果メツセージのテキスト部分を取扱うた
めに用いられる。エデイタに対するコー
ドは、S−プロセスの集まりとして、共
用メモリ90の中に存在する。したがつ
て、このコードは、ネツトワークに対し
てユーザが書いたNDLプログラムから
得られるものであり、ネツトワーク配列
に依存する。NDLコンパイラは、エデ
イタの、S−プロセスの集まりの中への
変換を保証する。 NDLによつて特定されると、エデイ
タは、“要求メツセージ”がホストコン
ピユータによつてターミナルに送り出さ
れたときに、実行コンポーネントからの
制御を受取る。これは、エデイタを能動
化して、“要求メツセージ”のテキスト
部分の編集を行なわせる。編集されたメ
ツセージは、その後に、フアームウエア
ライン制御プロセス801cpへと進み、
ターミナルへと送り出される。ホスト入
力がネツトワークから受取られたとき、
同様のプロセスが、逆方向に発生する。
このエデイタは、ライン制御プロセスか
らの制御を受取り、ホスト入力“結果メ
ツセージ”のテキストを編集することが
できる。 ライン制御プロセス:このフアームウエアコン
ポーネント801cpもまた、NDLプロ
グラム中に、ユーザによつて与えられ、
ユーザによつて特定される。ライン制御
プロセスは、ラインと、このラインを通
してサブシステムに接続したすべてのタ
ーミナルの双方を管理する。これは、ラ
インプロトコルを履行し、エラー検出を
取扱い、また他の機能を行なうなどの責
務を負つている。このコンポーネントに
対するコードは、S−プロセスの集まり
として、NSP80の共用メモリ90の
中に存在する。ライン制御プロセスを表
現するこのS−プロセスは、ネツトワー
クに対してユーザの書いたNDLプログ
ラムに源を発するものであり、ネツトワ
ーク配列に依存する。このNDLコンパ
イラは、ライン制御プロセスの、S−プ
ロセスの集まりへの変換を保証する。 第16図のライン制御プロセスは、ネツトワー
クに加えられたそれぞれのラインに向けて活性化
され、ラインがネツトワークに取付けられている
限り、NSP80の中で実行を行なう。これは、
もし特定されれば、イグゼキユテイブコンポーネ
ントまたはエデイタコンポーネントからの
OUTPUT要求メツセージを受取る。次に、これ
はINPUT“結果メツセージ”のフオーマツトを
行ない、これをイグゼキユテイブまたはエデイタ
に送り出して、ホストコンピユータ100への引
き渡しを行なう。 ライン制御プロセスは主として、NSP80と
LSP300との間の通信をつかさどる。この通信
は、NSPからLSP(第16図)への、“SIGNAL”
と呼ばれるメツセージおよび、LSP300から
NSP80への、“応答(Reply)”と呼ばれるメツ
セージを使用する。ホストコンピユータとNSP
との間の通信は、全体としてNSPフアームウエ
アによつて特定されるが、NSPとLSP300と
の間の通信は、ネツトワークに対するNDLプロ
グラムを通じて、ユーザによつて特定される。 “SIGNAL”は、ライン制御プロセスによつ
て作り出され、LSP300へと送り出されるメツ
セージである。ラインサポートプロセツサ
(LSP)300は、信号を、ネツトワーク中の適
当な到着先へと向ける。SIGNALは、2つのフ
イールドを持つている: (a) メツセージテキストフイールド (b) 制御情報フイールド メツセージフイールドは、ホストからの出力要
求メツセージのテキストから構成されている。制
御情報フイールドは、NDLプログラムによつて
特定される。LSPに対するルーチンおよびその他
の情報から構成されている。 “応答”は、NSP300によつて作り出され、
ネツトワークサポートプロセツサ80の中の、ラ
イン制御プロセサ801cpと送り出される。“応
答”は、2つのフイールドから構成されている。 (a) テキストフイールド (b) 制御情報フイールド テキストフイールドはネツトワークに入つてい
る実際のテキストから構成される。制御情報フイ
ールドはテキストフイールドに付加されており、
ライン制御プロセツサ801cpによつて用いら
れて、テキストを正しく取扱うとともに、テキス
トをホストコンピユータ100へと伝送する。 ネツトワーク通信へのホストコンピユータ ネツトワークメツセージは、ホストコンピユー
タ100に由来する。このメツセージは、“要求”
として、SENDメツセージ動作によつて、MLIを
横切つてネツトワークサポートプロセツサ80へ
送り出される。もし、NDLプログラム中でエデ
イタが特定されると、NSPは、メツセージのテ
キスト部分を編集することができる。そして、編
集されたメツセージが、LSP300への伝送のた
めに準備される。この準備は、ライン制御プロセ
スフアームウエアの制御の下で、このメツセージ
をSIGNALに、再フオーマツトすることによつ
て達成される。そして、このSIGNALは、NAP
80とLSP300の間のMLI100mを横切つ
て、ラインサポートプロセツサ300へと進む。
このラインサポートプロセツサ300は、信号を
受取り、それを、ネツトワーク中の適当な到着先
へと向ける。 ホストコンピユータ通信へのネツトワーク ラインサポートプロセツサ(LSP300)は、
ネツトワークからのテキストを受取り、これを、
ネツトワークサポートプロセツサ(NSP80)
への伝送のための応答メツセージへとフオーマツ
トする。ネツトワークサポートプロセツサが応答
メツセージを受取るとき、それは、テキスト部分
を、“入力結果メツセージ”へと再フオーマツト
する。もし、エデイタが特定されると、テキスト
部分が編集される。そして、編集された、“入力
結果メツセージ”は、ホスト100への伝送の準
備が完了している。ホストコンピユータ100
が、NSP80からMLIを横切つて、“入力結果メ
ツセージ”を受取るためには、“GETメツセージ
I/O記述子”が、ホストコンピユータ100に
よつて発行されなければならない。 翻訳表:翻訳表は、データ通信サブシステムに
よつて使用されるEBCDICキヤラクタセ
ツトを、特定のデータ通信ラインの上で
用いられるキヤラクスセツトに翻訳する
メカニズムを与える。これらの翻訳表
は、NDLプログラムによつて必要とさ
れる。 データ通信ネツトワーク I/Oデータ通信ネツトワーク(IODC)サブ
システムは、ホストコピユータあたり、最高で
256データ通信ラインをインターフエイスするこ
とができる。最高配列は、(第1A図に示されて
いるように、)ホストコンピユータあたり4つの
ネツトワークサポートプロセツサ(NSP)、それ
ぞれのネツトワークサポートプロセツサ(NSP)
あたり4つのラインサポートプロセツサ(LSP)、
およびそれぞれのラインサポートプロセツサ
(LSP)について、16の電気的インターフエイス
(ラインアダプタ)によつて与えられる。バロー
スのデータ通信プロトコルは、データ通信デバイ
スを、直列または並列に接続して、それぞれのデ
ータ通信ラインに、多数の(公称10ほどの)デバ
イスをサービスさせることができる。理論的に
は、1つのホストコンピユータへは、2560のデー
タ通信デバイスを取付けることが可能である。 デバイスのインターフエイスを行なうにあたつ
ての制限因子は、収容され、ソフトウエアによつ
て利用されることのできる処理能力比である。
IODCサブシステムの場合には、制限因子は、ラ
インサポートプロセツサ(LSP)のバンドパスで
ある。このLSP300は、1秒あたり約50Kビツ
トを処理することができる。ネツトワークサポー
トプロセツサ(NSP)は、TD830のような、
10ないし15のターミナルをサポートすることがで
き、9600ボーまたは、同等のワークロードを表現
する任意のミツクスで動作する。収容できるター
ミナルの厳密な数は、平均ターミナル処理能力比
に依存する。これは、また、平均メツセージ長、
データのタイプ、キーボードまたは(カード)受
容応答時間などの因子に依存する。 ラインサポートプロセツサ300は、ベースモ
ジユールに適合可能な、いくつかのスライドイン
カードによつて構成されるユニツトである。この
ユニツトは、UIO−ステートマシンプロセツサ、
そのカードへ組み入れられる4つのラインアダプ
タを意味する“Quad LA”と呼ばれるカードの
組、およびメツセージレベルインターフエイスバ
スへのラインアダプタインターフエイスを示す、
MLI/LAと呼ばれるインターフエイスカードに
よつて、構成されよう。 データ通信ラインアダプタは、基本的に、一方
で、データ通信ライン電気的インターフエイスへ
と、また他方で、ステートマシンプロセツサ
(UIO−SM)へとインターフエイスするデバイ
スである。このラインアダプタの主な機能は、バ
イト情報への/からのビツト情報を連続させ、タ
イミングを与え、サービス要求を発生し、RAM
メモリ記憶を与え、自動呼出インターフエイシン
グを与え、データ通信ラインに適合するレベルチ
エンジヤへの接続を与える。 バイト配向ラインアダプタは、基本的配列:4
ラインアダプタおよび単一ラインアダプタへと調
整されることができる。単一ラインアダプタは、
ラインサポートプロセツサ300の一部分であ
り、同じ回路ボードをMLIと共用し、ラインサ
ポートプロセツサによつて制御される通信ライン
の質と無関係に、常に要求される。4ラインアダ
プタカードは、1つのボードの上に4つのライン
アダプタを含む。これらのボードは、ベースモジ
ユール背面へ差し込まれる、スライドインボード
である。 ラインアダプタカードは、ともに、前面ケーブ
ルを用いて、ステートマシンプロセツサ(UIO−
SM)へ接続される。データ通信ラインへの接続
は、ラインアダプタへケーブルでつながれる電気
的インターフエイスボードを通して行なわれる。
4ラインアダプタの上の異なつた組合わせへとケ
ーブルでつながれることのできる、存在する電気
的インターフエイスボードの異なつたタイプが存
在する;したがつて、電気的インターフエイスボ
ードのみが、データ通信ラインの電気的特性に依
存する変化を要求する。 1ないし16ラインアダプタが、ラインサポート
プロセツサのステートマシンプロセツサによつて
アドレスされることができる。それぞれのライン
アダプタは、そのアドレスを特定するために、独
特のジヤンパを受ける。 ステートマシンプロセツサが、書込/読取デー
タまたは“ステータス”の形で通信を行ない、ま
たは、制御を与える、ラインアダプタの上に、同
様のアドレス可能コンポーネントが含まれる。ラ
インアダプタの中の、それらのアドレス可能コン
ポーネントは、以下のとおりである:(a)
USART;(b)タイマ;(c)自動呼出出力;(d)自動呼
出ステータス;(e)コンポーネントリクエスタ;(f)
メモリ。 USART(汎用同期/非同期のレシーバ/トラ
ンスミツタ)は、ステートマシンプロセツサから
のデータバイトを受け、それらを、伝送のため
の、直列ビツトに変換する;それは、直列ビツト
データを受け、これを並列データバイトへと変換
する。このデバイスは、それが動作するような態
様を特定する2つの制御レジスタの中に書込むこ
とによつて初期化される。制御レジスタの種々の
ビツトは、次のような事柄を特定する:(i)同期/
非同期モード;(ii)キヤラクタごとのビツト;(iii)パ
リテイ;(iv)ボー速度;(v)トランスペアレントモー
ド;(vi)エコーモード。 したがつて、ラインアダプタカード、ステート
マシンプロセツサカードおよびラインアダプタイ
ンターフエイスカードの組合わせは、ベースモジ
ユールの背面と、また、前面コネクタを通して、
ネツトワークと接続されるラインサポートプロセ
ツサを形成する。 ここで用いられているデータ通信ラインアダプ
タは、LSP300のステートマシンプロセツサに
よつて制御される、アプリケーシヨン依存デバイ
スである。利用できるものとして、ラインアダプ
タの2つの基本的タイプが存在する:(a)キヤラク
タ配向および(b)ビツト配向、である。 これらのそれぞれは、データ通信ラインへの
種々の電気的インターフエイスを持つことができ
る。 1ないし16ラインアダプタは、1つのLSPステ
ートマシンプロセツサによつてサービスを受ける
ことができる。アドレス可能であつて、PUTま
たはGET命令によつて、ステートマシンプロセ
ツサによるサービスを受けることのできるコンポ
ーネントを、それぞれのラインアダプタは含んで
いる。このラインアダプタの上のコンポーネント
は、ある場合には、コンポーネントに対してシー
ケンシヤル制御を与える、1つの命令または一連
の命令によつてサービスを受ける。
80)の中では、種々のフアームウエア成分が共
同して、ホストコンピユータおよびラインサポー
トプロセツサ(LSPs)との通信を保証する。こ
れらのフアームウエア成分は、次のように分類で
きる。: (a) マネージヤ (b) ホスト依存ポート(HDP)制御 (c) イグゼキユテイブ (d) エデイタ (e) ライン制御プロセス 第1A図(MLI)中の、ホストコンピユータ
メツセージレベルインターフエイス15は、ホス
トコンピユータおよびネツトワークサポートプロ
セツサ(NSP)との間の通信に用いられ、一方、
ネツトワークサポートプロセツサメツセージレベ
ルインターフエイス100m(MLI)は、ネツト
ワークサポートプロセツサおよびラインサポート
プロセツサ(LSP)の間の通信に用いられる。第
16図に、別個のフアームウエア成分が、どのよ
うにして、ラインサポートプロセツサ、ネツトワ
ークサポートプロセツサおよびホストコンピユー
タの間の情報の転送に用いられるかが示されてい
る。 第17図に、異なつた成分が位置する場所およ
びその相対的なサイズを示すフアームウエアブロ
ツクが示されている。 第16図のメツセージ転送ブロツク図におい
て、ラインサポートプロセツサ300が、メツセ
ージレベルインターフエイス100mを経由し
て、ネツトワークサポートプロセツサ80に接続
される。このNSP80が、イグゼキユテイブフ
アームウエア80ex、ライン制御プロセスフア
ームウエア80lcp、およびエデイタ80edとと
もに示されている。NSP80は、ホストDLI10
0i(第16図)を通つて、ホストコンピユータ
100へ接続するが、これはフアームウエア
DCC(データ通信制御)を含んでいる。 第17図のフアームウエアブロツク図は、2つ
のコントローラすなわち、MLIコントローラお
よびNDLコントローラから構成されるものとし
てのネツトワークサポートプロセツサ80を示し
ている。これらのコントローラの双方は、メモリ
90を共用している。NDLコントローラは、ブ
ースストラツプ80bと呼ばれる、ステートマシ
ンの上の2KのPROMを持つており、また、オペ
レーテイングシステムカーネル80kと呼ばれる
32KのRAMをも持つている。 MLIコントローラは、マネージヤ80mと呼
ばれる8KのPROMを持つており、また、HDP制
御80hと呼ばれる32KのRAMをも持つている。
マネージヤ80mは、MLI15を経由して、ホ
ストコンピユータ100へ接続する。HDP制御
80hは、MLI100mを経由して、ラインサ
ポートプロセツサLSP300へ接続する。 マネージヤ:マネージヤ(第17図)は、メツ
セージレベルインターフエイスMLI1
5を横切つた、NSPとホストコンピユ
ータとの間の通信を制御する。これは、
MLIの制御を有し、I/O動作を行な
う。フアームウエアコード80mの主な
部分は、第3図において50として示さ
れるMLIステートマシンPROMメモリ
の8Kワードの中に保持される。 HDP制御:HDP制御(第17図)は、ネツト
ワークサポートプロセツサおよびメツセ
ージレベルインターフエイスを駆動し、
イグゼキユテイブ80exへのインター
フエイスを与える。HDP制御に対する
フアームウエアは、特定のステートマシ
ンを伴つたメモリ66m制御装置の
RAM部分の中に置かれている。 イグゼキユテイブ:イグゼキユテイブ(第16
図)は、NSPデータ通信機能のほとん
どを実行する、ソフトウエアモジユール
である。これは、OUTPUT要求メツセ
ージを除き、ホストコンピユータからの
要求メツセージのすべてを処理する。こ
の特定のメツセージは、ライン制御プロ
セスユニツト801cpへと通つていく。
ホストコンピユータが状態の結果を要求
したとき、このイグゼキユテイブは、
OUTPUT要求が完了した後、
OUTPUT STATUS結果メツセージを
戻す。このイグゼキユテイブは、前に受
取られた要求メツセージおよび自発的サ
ブシステムイベントの双方に応答して、
結果メツセージをホストコンピユーに送
り出す。 イグゼキユテイブ80exを作り出すコンポー
ネントは、大きく分けて、永久独立ランナ、割込
子、S−プロセスおよびオペレーテイングシステ
ムに分類される。 イグゼキユテイブ80exに対するフアームウ
エアコードは、NDLメモリ制御装置66bの
RAM66n(第15図)の中と、共用メモリ9
0の部分の中に置かれている。共用メモリの残り
の部分は、ネツトワークの要求におけるアクテイ
ビテイとして、動的に割当てられ、また、割当て
を外される。 永久独立ランナ:永久独立ランナは、NSP8
0に対するハンドラ機能を行なう。これ
らの機能は、ネツトワークの配列および
ステーシヨンのタイプに依存しない。独
立ランナに対するコードは、初期化の間
にロードされ、共用メモリ90の、固定
された場所に存在する。3つの永久独立
ランナがあり、それは: (a) HDPハンドラ (b) 要求ハンドラ (c) 状態ハンドラ である。 それぞれのハンドラの機能を要約すると次のよ
うになる: HDPハンドラ:HDPハンドラは、NSP80と
LSP300との間のI/O動作のすべて
を管理し、I/Oエラーに対するそれぞ
れの動作を解析する。それは、HDP制
御(フアームウエア)によつて、ライン
サポートプロセツサ300へのI/Oの
適当なルーチンを調整する。それは、
LSP300からのすべての結果記述子を
受取つて解析し、ホストコンピユータ1
00へ、すべてのNSP−LSP I/O動
作の状態を報告する。 要求ハンドラ:要求ハンドラは、ホストコンピ
ユータ100からの要求メツセージ待ち
行列を管理し、すべての要求メツセージ
(OUTPUT要求メツセージを除く)の
サービスを行なう。OUTPUT要求メツ
セージは、それが特定されると、適当な
エデイタコンポーネントへ送り出され
る:そして、それは適当なステーシヨン
到着先への道筋をとる。要求ハンドラ
は、マネージヤコンポーネント80mか
らの、順番に並んでいない要求メツセー
ジを受取る。 状態ハンドラ:状態ハンドラは、“HDPハンド
ラ”によつて駆動される。このハンドラ
の主な機能は、HDPハンドラに対する
I/O動作を行なうことである。特に、
状態ハンドラは、ラインサポートプロセ
ツサ(LSP)によつて拒絶されているよ
うなI/O動作の検査を行ない、含まれ
てるラインアダプタの状態を補正するた
めのLSPの問合わせを行なう。それは、
この情報を用いて、HDPハンドラが元
のI/O動作を完了するように能動化さ
せる。 S/プロセス:S−プロセスは、ユーザの定め
たコードの集まりである。この機能は、
ネツトワーク配列およびステーシヨンの
タイプに依存し、そのコードは、特定の
ネツトワークに対して、NDLプログラ
ムによつて特定される。S−プロセスに
対するコードは、個別に、イグゼキユテ
イブ80exにロードされてネツトワー
クに関係した特定のタスクを実行し、必
要とされなくなると、割当てを外され
る。それぞれのS−プロセスを実行する
には、割込子が発動されることが必要で
ある。割込子は、S−プロセスの中のコ
ードを、NDLステートマシン50bに
よつて実行されるように能動化する。編
集およびライン制御機能は、S−プロセ
スの典型的な例である。エデイタおよび
ライン制御プロセスの機能を理解するこ
とによつてS−プロセスの範囲が理解さ
れる。 割込子:割込子は“一時的(transient)”独立
ランナである。永久独立ランナと違つ
て、この一時的独立ランナは、S−プロ
セスが存在する場合に限つて活性化さ
れ、存在するそれぞれのS−プロセスに
対して発動される。この割込子は、S−
プロセスに含まれるコードを翻訳して、
オペレーテイングシステムルーチンに対
するインターフエイスを与える。 オペレーテイングシステム:ネツトワークサポ
ートプロセツサに対するオペレーテイン
グシステムサポートが、2つのルーチン
の形で与えられる:それらは: (a) カーネルルーチン (b) 2次的ルーチン である。 カーネルルーチン:カーネルルーチンは、それ
ぞれが単一のオペレーテイングシステム
タスクを実行するルーチンないしは手続
きの集まりである。たとえば、共用メモ
リ90の中にスペースを獲得するため
に、“GET−スペース”と呼ばれる手続
きが活性化され、また、これらのスペー
スを解除するために、“フオゲツト−ス
ペース”と呼ばれる手続きが活性化され
る。カーネルルーチンは、設計のモジユ
ール性を増すために、7つのレベルない
しはサブグループで組織される。カーネ
ル80kは、NDLメモリ制御カード66b
の高速RAM66n部分にある。 2次的ルーチン:2次的ルーチンは、それぞれ
が共通サブシステム機能を与えるルーチ
ンないしは手続きの集まりである。これ
らは:クリア−アダプタ;クリア−ステ
ーシヨン;および通知ラインのようなタ
スクが、このグループに属する手続きに
よつて達成されるようなものである。 エデイタ:エデイタは、NDLプログラムの中
で、ユーザが与え、ユーザが特定するル
ーチンである。これは、データ通信ネツ
トワーク中の特定のターミナルタイプの
要求に従つた、要求メツセージおよび結
果メツセージのテキスト部分を取扱うた
めに用いられる。エデイタに対するコー
ドは、S−プロセスの集まりとして、共
用メモリ90の中に存在する。したがつ
て、このコードは、ネツトワークに対し
てユーザが書いたNDLプログラムから
得られるものであり、ネツトワーク配列
に依存する。NDLコンパイラは、エデ
イタの、S−プロセスの集まりの中への
変換を保証する。 NDLによつて特定されると、エデイ
タは、“要求メツセージ”がホストコン
ピユータによつてターミナルに送り出さ
れたときに、実行コンポーネントからの
制御を受取る。これは、エデイタを能動
化して、“要求メツセージ”のテキスト
部分の編集を行なわせる。編集されたメ
ツセージは、その後に、フアームウエア
ライン制御プロセス801cpへと進み、
ターミナルへと送り出される。ホスト入
力がネツトワークから受取られたとき、
同様のプロセスが、逆方向に発生する。
このエデイタは、ライン制御プロセスか
らの制御を受取り、ホスト入力“結果メ
ツセージ”のテキストを編集することが
できる。 ライン制御プロセス:このフアームウエアコン
ポーネント801cpもまた、NDLプロ
グラム中に、ユーザによつて与えられ、
ユーザによつて特定される。ライン制御
プロセスは、ラインと、このラインを通
してサブシステムに接続したすべてのタ
ーミナルの双方を管理する。これは、ラ
インプロトコルを履行し、エラー検出を
取扱い、また他の機能を行なうなどの責
務を負つている。このコンポーネントに
対するコードは、S−プロセスの集まり
として、NSP80の共用メモリ90の
中に存在する。ライン制御プロセスを表
現するこのS−プロセスは、ネツトワー
クに対してユーザの書いたNDLプログ
ラムに源を発するものであり、ネツトワ
ーク配列に依存する。このNDLコンパ
イラは、ライン制御プロセスの、S−プ
ロセスの集まりへの変換を保証する。 第16図のライン制御プロセスは、ネツトワー
クに加えられたそれぞれのラインに向けて活性化
され、ラインがネツトワークに取付けられている
限り、NSP80の中で実行を行なう。これは、
もし特定されれば、イグゼキユテイブコンポーネ
ントまたはエデイタコンポーネントからの
OUTPUT要求メツセージを受取る。次に、これ
はINPUT“結果メツセージ”のフオーマツトを
行ない、これをイグゼキユテイブまたはエデイタ
に送り出して、ホストコンピユータ100への引
き渡しを行なう。 ライン制御プロセスは主として、NSP80と
LSP300との間の通信をつかさどる。この通信
は、NSPからLSP(第16図)への、“SIGNAL”
と呼ばれるメツセージおよび、LSP300から
NSP80への、“応答(Reply)”と呼ばれるメツ
セージを使用する。ホストコンピユータとNSP
との間の通信は、全体としてNSPフアームウエ
アによつて特定されるが、NSPとLSP300と
の間の通信は、ネツトワークに対するNDLプロ
グラムを通じて、ユーザによつて特定される。 “SIGNAL”は、ライン制御プロセスによつ
て作り出され、LSP300へと送り出されるメツ
セージである。ラインサポートプロセツサ
(LSP)300は、信号を、ネツトワーク中の適
当な到着先へと向ける。SIGNALは、2つのフ
イールドを持つている: (a) メツセージテキストフイールド (b) 制御情報フイールド メツセージフイールドは、ホストからの出力要
求メツセージのテキストから構成されている。制
御情報フイールドは、NDLプログラムによつて
特定される。LSPに対するルーチンおよびその他
の情報から構成されている。 “応答”は、NSP300によつて作り出され、
ネツトワークサポートプロセツサ80の中の、ラ
イン制御プロセサ801cpと送り出される。“応
答”は、2つのフイールドから構成されている。 (a) テキストフイールド (b) 制御情報フイールド テキストフイールドはネツトワークに入つてい
る実際のテキストから構成される。制御情報フイ
ールドはテキストフイールドに付加されており、
ライン制御プロセツサ801cpによつて用いら
れて、テキストを正しく取扱うとともに、テキス
トをホストコンピユータ100へと伝送する。 ネツトワーク通信へのホストコンピユータ ネツトワークメツセージは、ホストコンピユー
タ100に由来する。このメツセージは、“要求”
として、SENDメツセージ動作によつて、MLIを
横切つてネツトワークサポートプロセツサ80へ
送り出される。もし、NDLプログラム中でエデ
イタが特定されると、NSPは、メツセージのテ
キスト部分を編集することができる。そして、編
集されたメツセージが、LSP300への伝送のた
めに準備される。この準備は、ライン制御プロセ
スフアームウエアの制御の下で、このメツセージ
をSIGNALに、再フオーマツトすることによつ
て達成される。そして、このSIGNALは、NAP
80とLSP300の間のMLI100mを横切つ
て、ラインサポートプロセツサ300へと進む。
このラインサポートプロセツサ300は、信号を
受取り、それを、ネツトワーク中の適当な到着先
へと向ける。 ホストコンピユータ通信へのネツトワーク ラインサポートプロセツサ(LSP300)は、
ネツトワークからのテキストを受取り、これを、
ネツトワークサポートプロセツサ(NSP80)
への伝送のための応答メツセージへとフオーマツ
トする。ネツトワークサポートプロセツサが応答
メツセージを受取るとき、それは、テキスト部分
を、“入力結果メツセージ”へと再フオーマツト
する。もし、エデイタが特定されると、テキスト
部分が編集される。そして、編集された、“入力
結果メツセージ”は、ホスト100への伝送の準
備が完了している。ホストコンピユータ100
が、NSP80からMLIを横切つて、“入力結果メ
ツセージ”を受取るためには、“GETメツセージ
I/O記述子”が、ホストコンピユータ100に
よつて発行されなければならない。 翻訳表:翻訳表は、データ通信サブシステムに
よつて使用されるEBCDICキヤラクタセ
ツトを、特定のデータ通信ラインの上で
用いられるキヤラクスセツトに翻訳する
メカニズムを与える。これらの翻訳表
は、NDLプログラムによつて必要とさ
れる。 データ通信ネツトワーク I/Oデータ通信ネツトワーク(IODC)サブ
システムは、ホストコピユータあたり、最高で
256データ通信ラインをインターフエイスするこ
とができる。最高配列は、(第1A図に示されて
いるように、)ホストコンピユータあたり4つの
ネツトワークサポートプロセツサ(NSP)、それ
ぞれのネツトワークサポートプロセツサ(NSP)
あたり4つのラインサポートプロセツサ(LSP)、
およびそれぞれのラインサポートプロセツサ
(LSP)について、16の電気的インターフエイス
(ラインアダプタ)によつて与えられる。バロー
スのデータ通信プロトコルは、データ通信デバイ
スを、直列または並列に接続して、それぞれのデ
ータ通信ラインに、多数の(公称10ほどの)デバ
イスをサービスさせることができる。理論的に
は、1つのホストコンピユータへは、2560のデー
タ通信デバイスを取付けることが可能である。 デバイスのインターフエイスを行なうにあたつ
ての制限因子は、収容され、ソフトウエアによつ
て利用されることのできる処理能力比である。
IODCサブシステムの場合には、制限因子は、ラ
インサポートプロセツサ(LSP)のバンドパスで
ある。このLSP300は、1秒あたり約50Kビツ
トを処理することができる。ネツトワークサポー
トプロセツサ(NSP)は、TD830のような、
10ないし15のターミナルをサポートすることがで
き、9600ボーまたは、同等のワークロードを表現
する任意のミツクスで動作する。収容できるター
ミナルの厳密な数は、平均ターミナル処理能力比
に依存する。これは、また、平均メツセージ長、
データのタイプ、キーボードまたは(カード)受
容応答時間などの因子に依存する。 ラインサポートプロセツサ300は、ベースモ
ジユールに適合可能な、いくつかのスライドイン
カードによつて構成されるユニツトである。この
ユニツトは、UIO−ステートマシンプロセツサ、
そのカードへ組み入れられる4つのラインアダプ
タを意味する“Quad LA”と呼ばれるカードの
組、およびメツセージレベルインターフエイスバ
スへのラインアダプタインターフエイスを示す、
MLI/LAと呼ばれるインターフエイスカードに
よつて、構成されよう。 データ通信ラインアダプタは、基本的に、一方
で、データ通信ライン電気的インターフエイスへ
と、また他方で、ステートマシンプロセツサ
(UIO−SM)へとインターフエイスするデバイ
スである。このラインアダプタの主な機能は、バ
イト情報への/からのビツト情報を連続させ、タ
イミングを与え、サービス要求を発生し、RAM
メモリ記憶を与え、自動呼出インターフエイシン
グを与え、データ通信ラインに適合するレベルチ
エンジヤへの接続を与える。 バイト配向ラインアダプタは、基本的配列:4
ラインアダプタおよび単一ラインアダプタへと調
整されることができる。単一ラインアダプタは、
ラインサポートプロセツサ300の一部分であ
り、同じ回路ボードをMLIと共用し、ラインサ
ポートプロセツサによつて制御される通信ライン
の質と無関係に、常に要求される。4ラインアダ
プタカードは、1つのボードの上に4つのライン
アダプタを含む。これらのボードは、ベースモジ
ユール背面へ差し込まれる、スライドインボード
である。 ラインアダプタカードは、ともに、前面ケーブ
ルを用いて、ステートマシンプロセツサ(UIO−
SM)へ接続される。データ通信ラインへの接続
は、ラインアダプタへケーブルでつながれる電気
的インターフエイスボードを通して行なわれる。
4ラインアダプタの上の異なつた組合わせへとケ
ーブルでつながれることのできる、存在する電気
的インターフエイスボードの異なつたタイプが存
在する;したがつて、電気的インターフエイスボ
ードのみが、データ通信ラインの電気的特性に依
存する変化を要求する。 1ないし16ラインアダプタが、ラインサポート
プロセツサのステートマシンプロセツサによつて
アドレスされることができる。それぞれのライン
アダプタは、そのアドレスを特定するために、独
特のジヤンパを受ける。 ステートマシンプロセツサが、書込/読取デー
タまたは“ステータス”の形で通信を行ない、ま
たは、制御を与える、ラインアダプタの上に、同
様のアドレス可能コンポーネントが含まれる。ラ
インアダプタの中の、それらのアドレス可能コン
ポーネントは、以下のとおりである:(a)
USART;(b)タイマ;(c)自動呼出出力;(d)自動呼
出ステータス;(e)コンポーネントリクエスタ;(f)
メモリ。 USART(汎用同期/非同期のレシーバ/トラ
ンスミツタ)は、ステートマシンプロセツサから
のデータバイトを受け、それらを、伝送のため
の、直列ビツトに変換する;それは、直列ビツト
データを受け、これを並列データバイトへと変換
する。このデバイスは、それが動作するような態
様を特定する2つの制御レジスタの中に書込むこ
とによつて初期化される。制御レジスタの種々の
ビツトは、次のような事柄を特定する:(i)同期/
非同期モード;(ii)キヤラクタごとのビツト;(iii)パ
リテイ;(iv)ボー速度;(v)トランスペアレントモー
ド;(vi)エコーモード。 したがつて、ラインアダプタカード、ステート
マシンプロセツサカードおよびラインアダプタイ
ンターフエイスカードの組合わせは、ベースモジ
ユールの背面と、また、前面コネクタを通して、
ネツトワークと接続されるラインサポートプロセ
ツサを形成する。 ここで用いられているデータ通信ラインアダプ
タは、LSP300のステートマシンプロセツサに
よつて制御される、アプリケーシヨン依存デバイ
スである。利用できるものとして、ラインアダプ
タの2つの基本的タイプが存在する:(a)キヤラク
タ配向および(b)ビツト配向、である。 これらのそれぞれは、データ通信ラインへの
種々の電気的インターフエイスを持つことができ
る。 1ないし16ラインアダプタは、1つのLSPステ
ートマシンプロセツサによつてサービスを受ける
ことができる。アドレス可能であつて、PUTま
たはGET命令によつて、ステートマシンプロセ
ツサによるサービスを受けることのできるコンポ
ーネントを、それぞれのラインアダプタは含んで
いる。このラインアダプタの上のコンポーネント
は、ある場合には、コンポーネントに対してシー
ケンシヤル制御を与える、1つの命令または一連
の命令によつてサービスを受ける。
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US326423 | 1981-12-01 | ||
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