JPS6327739B2 - - Google Patents

Description

請求の範囲 １ 周辺制御装置がメインホストコンピユータの
メインメモリと遠方の周辺端末装置に接続される
複数のライン通信プロセサとの間のデータ転送動
作を制御し、前記周辺制御装置が、個々独立のメ
モリ制御手段と双方に共有されるメモリバンクと
を含むマスタおよびスレーブプロセサ手段と、前
記メインホストコンピユータと前記ライン通信プ
ロセサとに接続チヤネルを与えるインターフエイ
ス回路とを含み、かつ前記マスタおよびスレーブ
プロセサ手段が配置命令PUTと検索命令GETを
用いて前記インターフエイス回路の動作を制御し
かつ前記メインホストコンピユータからの開始命
令の後に前記メインホストコンピユータと前記ラ
イン通信プロセサとのデータ転送を開始するデー
タ通信ネツトワークにおける前記周辺制御装置の
ためのインターフエイス回路であつて、 (a) 前記共有メモリバンクと前記ホストコンピユ
ータの前記メインメモリとの間の同期方式のデ
ータ転送を制御するための第１のインターフエ
イス論理手段（DLI）を備え、前記第１のイン
ターフエイス論理手段は、 （a1） 前記マスタプロセサ手段により起動
され、前記メインホストコンピユータと前記
共有メモリバンクとの間のデータのワードの
双方向転送のためのデータシフト回路を動作
させる機能を有するPROMシーケンシング
手段と、 （a2） 前記ホストコンピユータおよび前記
共有メモリバンクへの接続を有するデータシ
フト回路とを含み、 前記共有メモリバンクと選択されたライン通
信プロセサとの間の非同期方式のデータ転送を
制御するための第２のインターフエイス論理手
段（MLI）を備え、前記第２のインターフエ
イス論理手段は、 （b1） 前記マスタプロセサ手段からの命令
のもとに動作し、かつ前記共有メモリバンク
と前記選択されたライン通信プロセサとの間
のデータを転送する機能を有する制御論理手
段を含み、前記制御論理手段は、 (i) ダイレクトメモリアクセスモードおよ
び、 (ii) ノンダイレクトメモリアクセスモードの
いずれかでのデータ転送を選択するように
動作し、 （b2） 前記ノンダイレクトメモリアクセス
モードの間、前記マスタプロセサ手段から前
記制御論理手段への１個の独立の命令により
前記共有メモリバンクと前記選択されたライ
ン通信プロセサとの間の各個々独立のデータ
ワードの転送を行なうための第１のチヤネル
手段と、 （b3） 前記ダイレクトメモリアクセスモー
ドの間、前記マスタプロセサ手段から前記制
御論理手段への１個のダイレクトメモリアク
セスモード命令により、データワードのブロ
ツクを転送するための第２のチヤネル手段と
を備える、インターフエイス回路。 ２ 前記第１の論理手段（DLI）の前記データシ
フト回路は、 (a) 前記メインホストコンピユータとデータワー
ドの送受を行なうための第１の受信／駆動手段
と、 (b) 前記共有メモリとデータワードの送受を行な
うための第２の受信／駆動手段と、 (c) 転送データワードを一時的に記憶するための
レジスト手段と、 (d) 転送されたデータワード数をカウントし、か
つ前記PROMシーケンシング手段に接続され、
転送されたデータワード数に関する情報を与え
るための信号線を含むカウント手段とを含む、
請求の範囲第１項記載のインターフエイス回
路。 ３ 前記PROMシーケンシング手段は、 (i) 前記マスタプロセサ手段、 (ii) 前記メインホストコンピユータ、 (iii) 前記第１および第２のインターフエイス論理
手段、および (iv) 前記選択されたライン通信プロセサに対する
出力制御信号を発生する手段を含む、請求の範
囲第２項記載のインターフエイス回路。 ４ 前記出力制御信号を発生する手段は、 (a) その出力をPROM出力レジスタへ与えるよ
うに接続されるPROMメモリ手段と、 (b) 前記インターフエイス回路に対する出力制御
信号を与えかつ次のアドレス信号を前記
PROMメモリ手段へ与えるPROM出力レジス
タ手段と、 (c) 前記マスタプロセサ手段からスタートアドレ
スを受けかつ前記PROMメモリ手段を起動す
る機能を有するスタートアドレスレジスタ手段
とを含む、請求の範囲第３項記載のインターフ
エイス回路。 ５ 前記PROMシーケンシング手段はさらに、 (a) 前記PROMメモリ手段においてアクセスさ
れるべき次のアドレスを発生するための手段を
含む、請求の範囲第３項記載のインターフエイ
ス回路。 ６ 前記第２のインターフエイス論理手段の前記
第１のチヤネル手段は、 (a) 前記マスタプロサセ手段が前記共有メモリバ
ンクからデータレジスタへデータワードを転送
するためのＩ／Ｏバスと、 (b) 前記Ｉ／Ｏバスから送信／駆動装置への転送
のためにデータを受けるデータレジスタと、 (c) 双方向性デターバスへデータワードを転送す
るための送信／駆動装置と、 (d) 選択されたライン通信プロセサとデータワー
ドを授受するための双方向性データバスとを含
む、請求の範囲第１項記載のインターフエイス
回路。 ７ 前記第１のチヤネル手段はさらに、 (a) 前記双方向性データバスに接続され、選択さ
れたライン通信プロセサからのデータワードを
受けかつ前記共有メモリバンク内に配置するた
めに前記Ｉ／Ｏバスへ転送するための受信手段
をさらに含む、請求の範囲第６項記載のインタ
ーフエイス回路。 ８ 前記第２のインターフエイス論理手段
（MLI）は、 (a) 前記共有メモリバンクをダイレクトメモリア
クセスドライバへ接続するための共有メモリ出
力バス手段と、 (b) 前記選択されたライン通信プロセサを前記ダ
イレクトメモリアクセスドライバへ接続するた
めの双方向性データバスとを備え、前記データ
バスは前記制御論理手段の制御のもとに動作し
前記共有メモリバンクから前記選択されたライ
ン通信プロセサへデータブロツクを転送する、
請求の範囲第１項記載のインターフエイス回
路。 ９ 前記第２のチヤネル手段はさらに、 (a) 前記双方向性データバスを介して前記選択さ
れたライン通信プロセサに接続され、ダイレク
トメモリアクセス動作の間、前記共有メモリバ
ンクへの転送のために前記選択されたライン通
信プロセサから前記Ｉ／Ｏバスへデータのブロ
ツクを転送するためのレシーバ手段と、 (b) 前記マスタプロセサ手段を介して前記レシー
バ手段を前記共有メモリバンクへ接続するため
のＩ／Ｏバスとを含む、請求の範囲第８項記載
のインターフエイス回路。 １０ 前記第２のチヤネル手段はさらに、 (a) ダイレクトメモリアクセス動作の間、前記共
有メモリバンクをアドレスするためのダイレク
トメモリアドレス手段を含む、請求の範囲第８
項記載のインターフエイス回路。 発明の分野 本発明は、サブシステム−コントローラの一部
分を構成するインターフエイス回路に関するもの
で、それによつて複数のホストコンピユータがデ
ータ通信端末装置への／からのデータの転送を行
なうことができるものである。 関連出願および関連特許の相互参照 本出願は、いくつかの特許出願および先に発行
された特許に、技術的に関連する。この、関連し
た特許出願は以下のものを含む： 1981年８月24日に、Ronald Mathewsを発明
者として出願された、連続番号第295588号の、
“サブシステムコントローラのためのメモリ制御
回路”； 1981年８月24日に、Robert Catiller，Craig
HarrisおよびRobert Mathewsを発明者として
出願された、連続番号第295587号の、“データ通
信ネツトワーク”； 1981年８月24日に、Robert Catillerを発明者
として出願された、米国特許出願連続番号第
295586号の、“サブシステムコントローラ”； 1981年12月１日に、Craig Harrisを発明者と
して出願された、連続番号第326335号の、“デー
タ転送ネツトワークのための直接メモリアクセス
論理システム”。 主ホストコンピユータを遠隔端末ユニツトに接
続する入力／出力サブシステムの使用を含む、以
下の発行済み特許は本出願の開示の展開の背景を
なす。： Darwin CookおよびDonald Millers を発
明者とする、“入力／出力サブシステムのための
インテリジエント入力／出力インターフエイス制
御ユニツト”という名称の、アメリカ合衆国特許
第4162520号。これには、与えられた周辺端末装
置と主ホストシステムとの間のデータ転送を制御
し、またこれの取扱いを行なうライン制御プロセ
ツサとして知られている、周辺−コントローラが
記憶されている。 Darwin CookおよびDonald Millers を発
明者とする、“Ｉ／Ｏシステムのためのモジユラ
ブロツクユニツト”という名称の、アメリカ合衆
国特許第4074352号。これには、８個の周辺−コ
ントローラのグループを収容し、サポートを行な
うとともに、これらと主ホストコンピユータシス
テムとのインターフエイスをつかさどる、ベース
モジユールユニツトが記載されている。 Donald Millers を発明者とする、“Ｉ／Ｏ
サブシステムのためのモジユラプロセツサコント
ローラおよび中央処理装置に対するインターフエ
イスを与えるインターフエイス”という名称の、
アメリカ合衆国特許第4106092号。この特許には、
主ホストシステムと複数のベースモジユールおよ
びそれらの周辺コントローラの間のデータ転送を
制御し調整する、Ｉ／Ｏトランスレータまたは
“IOT”と呼ばれる、主ホストシステム中のユニ
ツトが記載されている。 Darwin CookおよびDonald Millers を発
明者とする、“デジタルデータプロセツサシステ
ムのための入力／出力サブシステム”という名称
の、アメリカ合衆国特許第4189769号。これには、
（ライン制御プロセツサと呼ばれる）複数の周辺
−コントローラがベースモジユール中に構成され
て主ホストシステムとのデータ通信を行なうサブ
システムが記載されている。この周辺−コントロ
ーラおよびこのベースモジユールは、入力／出力
サブシステムを形成して、主ホストコンピユータ
システムに対する多数の周辺ユニツトへの／から
のデータ転送を制御する。 Kenneth W.Baun，Jimmy G.Sanudersを発明
者とする、“磁気テープデータ転送システムのた
めのデータリンクプロセツサ”という名称の、ア
メリカ合衆国特許第4280193号。この特許には、
データリンクプロセツサと呼ばれ、主ホストコン
ピユータと遠隔磁気テープ周辺ユニツトとの間の
データ転送の取扱いを行なう、改良された周辺−
コントローラが記憶されている。 以下に掲げられる５件の特許は本願の開示中に
用いられる“汎用入出力ステートマシンプロセ
サ”と呼ばれる装置の使用および動作を述べてお
り、これらの掲げられた特許は、以下に“メツセ
ージレベルインターフエース（MLI）ステート
マシン”マスタプロセサと呼ばれる装置およびネ
ツトワーク規定言語（NDL）ステートマシン
“スレーブ”プロセサの回路および機能の詳細に
関し情報を十分に与えるので参照して援用され
る。 Robert CatillerおよびBrian Forbesを発明者
として、1981年９月15日に発行された、“ソース
アドレス選択を有するマイクロプロセツサシステ
ム”という名称の、アメリカ合衆国特許第
4290106号。 Robert CatillerおよびBrian Forbesを発明者
として、1981年９月22日に発行された、“特殊化
された命令様式を有するマイクロプロセツサシス
テム”という名称の、アメリカ合衆国特許第
4291372号。 Kenneth W.BaunおよびDonald Ａ Millers
を発明者として、1982年１月26日に発行され
た“データリンクプロセサ”という名称の米国特
許第4313162号。 Robert CatillerおよびBrian Forbesを発明者
として、1981年９月29日に発行された、“命令の
反復を容易化するマイクロプロセツサシステム”
という名称の、アメリカ合衆国特許第4292667号。 Robert CatiilerおよびBrian Forbesを発明者
として、1981年10月６日に発行された、“汎用入
出力マイクロプロセツサを用いたデータ転送のた
めのデジタルシステム”という名称の、アメリカ
合衆国特許第4293909号。 Robert CatillerおよびBrian Forberを発明者
として、1981年11月17日に発行された、“ワード
およびバイトハンドリングを有するマイクロプロ
セツサ”という名称の、アメリカ合衆国特許第
4301505号。 上に述べた、発行された特許は、本特許出願の
基礎や背景を形成するもので、特に米国特許第
4301505号の第２Ａ図，第２Ｂ図および第３図な
らびに第２欄および第７欄ないし第10欄は、以下
に議論されるステートマシンプロセサの構造およ
び動作を与える、これらの特許は、データ通信ネ
ツトワークの多くの要素および機能的動作を記述
し議論しており、これによつて、主ホストコンピ
ユータがＩ／Ｏ記述子コマンドを与え、データリ
ンクワードタスク識別子を与え、また戻された結
果記述子ワードを受信して、任意のジヨブタスク
の完了または未完了を指示する。これらの特許は
また、ベース接続モジユールユニツトの使用につ
いても記載している。これは、プロセツサ−コン
トローラ、デイストリビユーシヨン制御カード、
メインテナンスカードおよび他のスライドイン
（slide−in）ユニツトを形成するスライドインカ
ードの収容を行なうものである。それぞれのベー
スモジユールユニツトは、１またはそれ以上のプ
ロセツサ−コントローラの収容を行ない、主ホス
トコンピユータへの接続および接続解除を行なう
ためのデイストリビユーシヨン制御（DC）カー
ドを与え、また、ベースモジユール中の回路の診
断テストのためのメインテナンスカードを与え
る。これらのカードユニツトは、ここに援用して
含められた、前に引用した特許の中に記載されて
いる。 発明の背景 “通信の規律（communication discipline）”
という用語を用いると、通信ラインを経由して、
その主ホストコンピユータを有する中央ステーシ
ヨンへ向かうそのデータ転送動作において、特定
の遠隔周辺装置によつて用いられるメツセージ様
式を支配する規則または基準の組を意味する。含
まれる種々の通信規律を区別する因子のいくつか
は：同期動作、同期、非同期動作、メツセージシ
ーケンスの開始および終了、メツセージセグメン
ト長、などである。 周辺のデータ通信端末装置のすべてに共通な、
標準的な通信規律は存在しないため、システムが
独立の通信コントローラを個別に含み、これによ
りこのシステムによつて処理される、異なつた規
律のそれぞれを受容することが、一般に要求され
てきた。さらに、異なつた規律を有する、新たな
タイプの周辺装置がしばしば開発されているため
に、これは、次には、このタイプのユニツトを受
容する新たな通信コントローラがシステム上に設
計されることを要求することになろう。 単位時間あたり、および装置の単位量あたり
の、データ処理高を上げること；また、含まれて
いる要素を簡単化し、その数を節約するととも
に、最も能率的な態様で、遠隔ステーシヨンとの
間の確実なデータ通信を行なうということは、デ
ータ通信ネツトワークやサブシステムの製造者お
よび使用者の長年の目的とするところであつた。 多くのデータ通信サブシステムはコントローラ
を用いてきており、データ通信の周辺端末装置に
おける種々のタイプの個々の特徴を扱うのみなら
ず、主ホストコンピユータが引き続いて遠隔端末
装置との間のデータ転送を含むプロセスのすべて
のステツプを積極的に含まねばならないような、
不十分な制御能力をもつたコントローラを用いて
きた。 前に援用した特許において示されているよう
に、データ通信ネツトワークの制御能力をより高
めるとともに、複雑性とコストとを減少させる１
つの方法は、主ホストプロセツサから、その監視
および制御機能のほとんどを取り去つて、これら
を、遠隔端末装置との通信能力を維持し、また、
選択された時刻に主ホストシステムにデータを送
り戻したり、それからのデータを受取る通信を行
なう周辺−コントローラへと移すことである。 遠隔端末装置と中央主ホストコンピユータとの
間、または複数のこのような主ホストコンピユー
タの間でのデータ転送のためには、ネツトワーク
のどのようなアーキテクチヤまたは機能的構造の
配列を行なえば要素を最も有効に使えるか、とい
うことに関する問題がしばしば生ずる。 １またはそれ以上の主ホストコンピユータシス
テムが、データ通信の目的で、多数の遠隔端末装
置が動作させることを可能とする、ここに述べた
データ通信ネツトワークは、データ転送を制御す
るモジユール回路を与える。これは、それによつ
て、遠隔端末装置からの最高16個のデータ通信ラ
インが、種々の異なつたライン通信規律が満足さ
れたことを検出し、それから、ネツトワークサポ
ートプロセツサによる動作の共通ライン規律を与
える、ラインサポートプロセツサの一部である16
個のラインアダプタに接続されるものである。こ
のネツトワークサポートプロセツサ（第１Ａ図，
第１Ｂ図，８０）は、単一の主ホストプロセツサ
または最高４つの、複数の主ホストプロセサのい
ずれかからのデータ転送開始指令を受信し、遠隔
データ端末装置とデータ転送指令を開始した特定
の主ホストコンピユータとの間の、要求されたデ
ータ転送の実行を監視する。選択されたラインサ
ポートプロセツサ３００と、ネツトワークサポー
トプロセツサとの間の通信は標準化されており、
遠隔データ通信に要求される種々の規律のばらつ
きに従属していない。ネツトワークサポートプロ
セツサおよびその衛星ラインサポートプロセツサ
は、フロントエンドコントローラを構成し、これ
は、通信ネツトワークのアーキテクチヤ中におけ
る分散処理機能を可能とする。 上述したデータ通信ネツトワークの基本的な構
成ブロツクはネツトワークサポートプロセツサと
呼ばれるサブシステムコントローラであり、これ
は、主ホストコンピユータからデータ転送機能と
の関係を取り去るものである。 発明の概要 本発明のインターフエイス回路（第８図，１０
５ｉ）は、サブシステム−コントローラ（ネツト
ワークサポートプロセツサ（第１Ａ図，８０））
を与えるもので、これは、主ホストコンピユータ
への、また、それぞれが最高16のデータ端末装置
へ接続することができる複数のラインサポートプ
ロセツサ（LSP's）への、制御された通信ライン
を持つものである。 このインターフエイス回路は、(i)MLIインタ
ーフエイス論理回路および(ii)DLIインターフエイ
ス論理回路と呼ばれる、２つの機能的論理回路
（第８図）を与える。このMLIインターフエイス
論理回路１００ｍは、マスタコントローラステー
トマシンからの命令を受取り、ネツトワークサポ
ートプロセツサの共用メモリのアドレスを行な
い、共用メモリと選択されたラインサポートプロ
セツサ（LSP）との間の直接メモリアクセスを与
える手段を含む。これらの動作のために、マスタ
ステートマシーンプロセサ５０ａはスレーブプロ
セサ５０ｂからの特別の命令を用いる。 DLIインターフエイス論理回路は、ホストコン
ピユータとネツトワークサポートプロセツサの共
用メモリ手段との間の制御された通信を与える。
このDLFインターフエイス論理回路は、ホスト
コンピユータとネツトワークサポートプロセツサ
の共用メモリ９０との間のデータ転送のための、
制御信号のシーケンスを与えるPROMシーケン
サを含むものである。

【図面の簡単な説明】

第１Ａ図は、ネツトワークサポートプロセツサ
を用いた、データ通信ネツトワークの、ネツトワ
ークブロツク図である；第１Ｂ図は、本願中に開
示されるインターフエースカードを含む、ネツト
ワークサポートプロセツサを構成するようにな
る、ベース接続モジユール、およびスライドイン
カードの機械的配列を示す図である； 第２図は、ネツトワークサポートプロセツサを
構成するカードユニツトのブロツク図である； 第３図は、ステートマシンプロセサおよび周辺
装置への相互接続を構成する基本要素を示すブロ
ツク図である； 第４図は、ステートマシンプロセツサのメモリ
アドレス論理回路の要素を示すブロツク図であ
る； 第５図は、ステートマシンプロセツサのデータ
取扱い論理回路の要素を示すブロツク図である； 第６図は、ステートマシンのための命令実行論
理回路の要素を示すブロツク図である； 第７図は、ネツトワークサポートプロセツサの
種々の要素の間の外部バス接続を示すブロツク図
である； 第８図は、インターフエイス回路の、ステート
マシンプロセツサ，メモリコントローラ，ホスト
コンピユータおよび端末装置に対するラインサポ
ートプロセサに対する関係を示すブロツク図であ
る； 第９図は、インターフエイス回路のメツセージ
レベルインターフエイス論理回路を示すブロツク
図である；第９Ａ図は、MLIインターフエイス
論理回路の主データ経路を示すブロツク図であ
る； 第１０図は、インターフエイス回路のデータリ
ンクインターフエイス論理回路を示すブロツク図
である；第１０Ａ図は、DLIインターフエイス論
理回路の主要な詳細およびデータ経路を示すブロ
ツク図である； 第１１図は、ネツトワークサポートプロセツサ
のメモリ制御回路を示すブロツク図である。各ス
テートマシンプロセサ（マスタおよびスレーブ）
はこのようなメモリコントロールユニツトに設け
られる。； 第１２図は、外部共用メモリ手段への、また、
これからのポート接続を示すブロツク図である； 第１３図は、相互接続バスラインと、外部ホス
トコンピユータに対するリンク（MLI）および
外部ライン通信プロセツサへのリンク（DLI）と
を示す、ネツトワークサポートプロセツサの全体
ブロツク図である； 第１４図は、割込動作に関する、インターフエ
イス回路との関係におけるステートマシンプロセ
ツサを示すブロツク図である； 第１５図は、ネツトワークサポートプロセツサ
の要素中の、種々のメモリソースの位置を示すブ
ロツク図である； 第１６図は、ネツトワークサポートプロセツサ
において用いられている、特定のフアームウエア
パケツトに加えて、ホストコンピユータ、ネツト
ワークサポートプロセツサおよびライン通信プロ
セツサとの間の、メツセージ転送方向を示す一般
的なブロツク図である； 第１７図は、その中のマスタおよび従プロセツ
サに用いられている、特定のフアームウエアパケ
ツトを示す。ネツトワークサポートプロセツサの
ブロツク図である。 一般 ネツトワークサポートプロセツサ８０（第１Ａ
図）は、フロントエンドデータ通信プロセツサと
してプログラムされた、デユアルプロセツサ汎用
ミニコンピユータであり、ここではNSPと呼ぶ
ことにする。前に援用した特許において議論され
ているように、特定の主ホストコンピユータが、
メツセージレベルインターフエイス（MLI）能
力として知られているものを与えるシステムのた
めに設計されてきた。これは、ネツトワークサポ
ートプロセツサおよびそのデータ通信能力の使用
適合するようなタイプの主ホストコンピユータシ
ステムである。したがつて、上に述べたメツセー
ジレベルインターフエイス能力を用い、一連のデ
ータ通信プロセツサを含むデータ通信サブシステ
ムがここに含まれる。これらのデータ通信プロセ
ツサは、ときにはデータ通信フレーム認識プロセ
ツサと呼ばれ、ここでは、ラインサポートプロセ
ツサ（LSP）の正式名称とともに用いる。これ
は、これらのラインサポートプロセツサのそれぞ
れが、データ通信および、通信端末装置またはモ
デムに接続する、一連のデータ通信ラインに対す
る制御能力を与えるからである。どのような、与
えられたデータ通信サブシステムも、ネツトワー
クサポートプロセツサによつて制御される。その
動作、およびメツセージレベルインターフエイス
の使用が、前に引用した特許において述べられて
いる。 この、データ通信サブシステムにおいては、ホ
ストコンピユータは、４つのネツトワークサポー
トプロセツサ（NSPs）の全部のサポートを行な
うことができる。さらに、ネツトワークサポート
プロセツサのそれぞれは、４つのラインサポート
プロセツサ（LSPs）の全部のサポートが可能で
あり、一方、それぞれのラインサポートプロセツ
サは、16個の端末装置に接続される16のラインア
ダプタまでサポートできる。このようにして、１
つの単一ホストコンピユータは、256のデータ通
信ラインのすべてを制御する能力を有することに
なることがわかる。第１Ａ図に示されているよう
に、１つの単一ネツトワークサポートプロセツサ
は、４つの異なるホストコンピユータとの間でイ
ンターフエイスすることができることもわかる。 第１Ａ図を参照すると、そこには、データ通信
ネツトワークの全体図が示されている。このネツ
トワークサポートプロセツサ８０は、その一方の
側にデータリンクインターフエイス（DLI）と呼
ばれる接続１００ｉを、その反対側にはメツセー
ジレベルインターフエイス（MLI）と呼ばれる
接続１００ｍをもつている。１００ａ，１００
ｂ，１００ｃおよび１００ｄとして示される、一
連のホストコンピユータは、MLIラインと呼ば
れる接続ライン１５，１５ａ，ｂ，ｃ，ｄを有し
ており、これらのそれぞれは、前に引用され、援
用して含められた特許において記載されている、
デイストリビユーシヨンカードに接続する。接続
モジユール１０６ａは、２０ａ，２０ｂ，２０ｃ
および２０ｄとして示す４つのデイストリビユー
シヨンカードをサポートとしていることがわか
る。これらのデイストリビユーシヨン制御カード
（DC）は、どのホストコンピユータをも特定のネ
ツトワークサポートプロセツサに接続−解放する
機能を与えるものであり、これらのデイストリビ
ユーシヨン制御カードは、引用した特許，特に米
国特許第4313162号に記述されている。 第１Ａ図のネツトワークの他方の側には、典型
的なデイストリビユーシヨンカードDC２０が示
されるデイストリビユーシヨンカードをサポート
する接続モジユール１０６ｂもまた存在してい
る。このデイストリビユーシヨンカード２０は、
３００ａ，３００ｂ，３００ｃおよび３００ｄと
して示されている、少なくとも４つのラインサポ
ートプロセツサへの、制御された接続および開放
を与える。ラインサポートプロセツサのそれぞれ
は、最高16のラインアダプタからなることの可能
な“電気的インターフエイス”と呼ばれるブロツ
クへ接続する。これらの電気的インターフエイス
ユニツトは、４００ａ，４００ｂ，４００ｃおよ
び４００ｄとして示されている。 第１Ａ図に示されているように、それぞれのホ
ストコンピユータは、最高４つの、１０６ａと同
様の接続モジユールに接続されることができる。
したがつて、ネツトワークの接続可能性をさらに
広げるものである。 好ましい実施例の説明 前に引用した特許に記載されているように、こ
の主ホストコンピユータはルーチンに作用し、そ
れによつて、Ｉ／Ｏ命令が実行のためにフロント
エンドプロセツサへ運ばれ、このフロントエンド
プロセツサは、タスクまたは任意の例外条件の完
了を示すために、１つまたは複数の“結果記述
子”ワードを主コンピユータへ戻す。このネツト
ワークサポートプロセツサは、“メツセージレベ
ル”で、ホストコンピユータと通信を行なう。こ
の転送プロセスは、ホストコンピユータを、デー
タ通信ネツトワークをサポートする際に必要とさ
れるような、多くのオーバヘツドから解放する。
このNSPは、ホストシステムからのメツセージ
を受取り、それらを要求通りに転送し、かつ、適
当なデータ通信プロトコルを用いて、このメツセ
ージが意図するデータ通信装置に渡され、その
後、それが結果記述子ワードをホストコンピユー
タに戻すことを保証する。 メツセージを引き渡すことができないという状
況が発生すると、このネツトワークサポートプロ
セツサは、そのメツセージが失われていないこと
を保証することにより、インテグリテイを維持す
る。これは、メツセージを一時的にストアし、適
当な結果記述子ワードを、その主ホストコンピユ
ータに戻すことにより行なわれる。データ通信ネ
ツトワーク端末装置から入つたメツセージは編集
され、必要なときには翻訳され、そして、編集さ
れたメツセージは、待ち行列に置かれる。その
後、ホストコンピユータがメツセージの引き渡し
を指示したときに、メツセージの引き渡しが開始
される。 第１Ｂ図を参照すると、ネツトワークサポート
プロセツサのハードウエア配列が、９ないし12の
カードからなるものとして示されている。ベース
モジユールユニツト１０６は、スライドイン接続
カードの容器として見ることができる。一端に
は、デイストリビユーシヨンカードDC２０があ
り、他端には、前に引用した特許の中に記述され
ている機能を有するメインテナンスカード２０ｍ
がある。ネツトワークサポートプロセツサ８０
は、そのデユアルプロセツサ性から、MLIステ
ートマシンと呼ばれるプロセツサ５０ａと、
NDL（ネツトワーク特定言語）ステートマシンと
呼ばれる第２のプロセツサ５０ｂとからなる。こ
れらのプロセツサの各々は、６６ａおよび６６ｂ
としてそれぞれ示されるメモリ制御カードを持つ
ている。MLIステートマシンプロセツサ５０ａ
は、インターフエイス回路１０５ｉに接続する
が、このインターフエイスカードは、メツセージ
レベルインターフエイスをラインサポートプロセ
ツサ３００へと接続する前面ケーブル１０５ｐを
持つている。ホストシステムへの、また、それか
らの接続は、ベースモジユール１０６の背面およ
びデイストリビユーシヨンカード２０を通してな
されている。一連のRAM回路カードは、“共用
メモリ”装置を与え、エレメント９０と呼ばれ
る。 したがつて、このネツトワークサポートプロセ
ツサは、そのハードウエア配列において、それぞ
れが汎用入力／出力ステートマシン（UIOSM）
と呼ばれる、２つのプロセツトカードを含む。こ
れらのプロセツサのそれぞれは、６６ａおよび６
６ｂとして示す、独立したメモリ制御カード
（MEMCTL）を有する。したがつて、インター
フエイスカード１０５ｉ（第１Ｂ図）は、外部デ
ータリンクインターフエイスおよびメツセージレ
ベルインターフエイス（DLI／MLI）を与えるも
のである。これに加えて、共用メモリを与える、
４ないし７のRAMカード９０が存在する。 第２図は、ネツトワークサポートプロセツサの
ブロツク図である。ステートマシンカード５０ａ
および５０ｂは、同じカードであるが、MLIス
テートマシン（マスタプロセツサ）およびNDL
ステートマシン（スレーブプロセツサ）と呼ばれ
る。２つのプロセツサカードの、唯一の相違は、
含まれているPROM内のプログラムおよびジヤ
ンパである。プロセツサカードのそれぞれは、
種々の制御レジスタに加えて、32Kバイトの
PROMを有する、16−ビツトプロセツサエレメ
ントをもつている。 マスタプロセツサまたはMLIステーシマシン
５０ａ（第２図）は、それに関連のマイクロコー
ドとともに、インターフエイスカード１０５ｉを
通して、ホストコンピユータとの間の通信を担
う。 スレーブプロセツサ５０ｂ（NDLステートマシ
ン）およびそのマイクロコードは、ホストコンピ
ユータ１００との間で交換される、すべての
NSPメツセージのソースである。また、ライン
サポートプロセツト３００に対してインターフエ
イスを行なうに必要な、一般的プログラムが
NDLステートマシンによつて実行される。メモ
リ−制御（NENCTL）カード６６ａおよび６６
ｂのそれぞれは、“局所（ローカル）”RAMメモ
リの16Kバイトを含んでいる。しかしながら、そ
の局所メモリには、特定のメモリカードに関連の
プロセツサのみがアクセスする。このメモリ制御
カード（６６ａはまたは６６ｂか）もまた論理回
路を有しており、これは、それに付随するプロセ
ツサに、第１Ｂ図のRAMカード上の共用メモリ
９０へのアクセスを行なわせるものである。
MLIメモリ制御カード６６ａの上に与えられた
論理回路は、第１１図のモジユール選択論理に見
られるように、どのようなプロセツサメモリアク
セス競合をも解くように作用する。このカードは
また、プログラム可能な速度発生器および間隔計
時機構を持つている。 第２図の共用メモリ９０は、RAMカードによ
つて構成されており、それぞれのRAMカードは
32Kバイトを有する。このメモリは、ステートマ
シンカード５０ａおよび５０ｂ上の２つの（マス
タおよび従）プロセツサによつて共用される。
“共用メモリ”９０へのアクセスは、メモリ制御
装置６６ａおよび６６ｂによつて制御される。 インターフエイス回路１０５ｉ（第８図との関
係で後に議論）は、ホストコンピユータ１００と
ラインサポートプロセツサ（LSPs）３００との
間のインターフエイスを与えるために用いられる
論理回路を有する。このインターフエイス回路１
０５ｉは、デイストリビユーシヨンカード２０と
ホストコンピユータ１００との間の交換を行な
う。DLIすなわちデータリンクインターフエイス
と呼ばれる部分を持つている。インターフエイス
カード１０５ｉは、メツセージレベルインターフ
エイスと呼ばれる、前面接続をもつており、これ
を通して、２０のようなデイストリビユーシヨン
カードや、ラインサポートプロセツサ３００への
接続を行なう。これらの外部インターフエイスに
加えて、このインターフエイスカード１０５ｉ
は、ネツトワークサポートプロセツサに対する、
ユニツトクリア、割込要求取扱い、およびマスタ
クロツク制御（８メガヘルツ）のための論理回路
を含む。 NSP８０のデユアルプロセツサにおける、そ
れぞれのプロセツサは、第３図からわかるよう
に、３つのバスを通して通信を行なう。これら
は、Ｉ／Ｏバス１０、メモリアドレス１６
（MADDR）、およびメモリデータバス１２
（MEMOUT）である。 このＩ／Ｏバスは、データを運ぶが、このデー
タはホストコンピユータの主メモリに書込まれ、
または、マスタおよびスレーブステートマシンプ
ロセツサ５０ａ，５０ｂのレジスタ、もしくはメ
モリ制御カード６６ａ，６６ｂの上のレジスタお
よびインターフエイスカード１０５ｉの間で転送
されるべきものである。MEMOUTバス１２は、
メモリ（共用メモリ９０）から読取られた情報を
転送する。この情報は、実行可能命令またはメモ
リオペランドもしくはデータであつてよい。メモ
リアドレスバスMADDR１６は、書込まれまた
は読出されるべき現在のメモリワードに向けられ
ている。 第２図からわかるように、NPSのデユアルマ
スタスレーブプロセツサシステムは、２つのセク
シヨンからなつている。それは、MLIプロセシ
ングセクシヨンおよびNDLプロセシングセクシ
ヨンである。これらは前述の、米国特許第
4301505号で述べられかつ以下に第３図ないし第
６図に関連して議論されるステートマシーンプロ
セサを利用している。 MLIプロセシングセクシヨン：第２図を参照
すると、NSP８０のMLIプロセシング
セクシヨンは、マスタプロセツサ５０ａ
（MLIステートマシン）、インターフエ
イスカード１０５ｉに接続するMLIメ
モリ制御装置６６ａから構成されてい
る。 このプロセツサは、メモリ制御装置６６ａの上
に存在するRAMに加えて、PROM（６６ｍ，第
１１図）からの命令および共用メモリ９０（第２
図，第１２図）からの命令によつて駆動される。
MLIステートマシンマスタプロセサ５０ａは、
行なわれるべきホストデータ転送のタイプを決定
するとともに、インターフエイスカード１０５ｉ
のMLIポート１０５ｐ（第１Ｂ図）を通した、ラ
インサポートプロセツサデータ転送をも制御す
る。NSPのMLIプロセシングセクシヨンは、共
用メモリ９０を通して、従プロセツサ５０ｂ
（NDLステートマシン）と通信を行なう。インタ
ーフエイスカード１０５ｉは、PROMをもつて
おり、これによつて、このカードは、MLIステ
ートマシンをホストコンピユータ１００に、高レ
ベルモードでインターフエイスする。このインタ
ーフエイスカード１０５ｉは、現実のデータ転送
の詳細を取扱う。 NDLプロセシングセクシヨン：第２図からわ
かるように、NDLプロセシングセクシ
ヨンは、従プロセツサ５０ｂ（NDLステ
ートマシン）から構成されている。この
従プロセツサは、NDLメモリ制御カー
ド６６ｂの上に存在する局所メモリ（６
６ｎ，第１５図）によつて駆動され、ま
たは、共用RAMメモリ９０からのデー
タによつて駆動される。ステートマシン
PROM（プログラムメモリ）は、ブート
ストラツプを持つており、これは、ネツ
トワークサポートプロセツサ８０が初期
化されたとき、ホストコンピユータから
のプログラム情報を、（メモリ制御装置
６６ｂ中の）局所メモリおよび共用
RAMへとロードする。このプログラム
は、その後、NDLステートマシン５０
ｂ（従プロセツサ）を駆動する。 NDLプロセシングセクシヨンは、ラインサポ
ートプロセツサ３００との通信を行なう。通信
は、共用メモリ９０とインターフエイスカード１
０５ｉを通じて行なわれ、これらはすべて、
MLIステートマシン５０ａの制御下に置かれて
いる。ラインサポートプロセツサ３００への、ま
たこれからのデータ転送は、インターフエイスカ
ード１０５ｉ上に位置する、直接メモリアクセス
（DMA）論理回路によつて制御される（第７図
およびその議論を参照）。このDMA論理回路は、
MLIステートマシン５０ａの制御下で動作され
る。 MLIステートマシン５０ａが、LSP３００に
対するデータブロツクを持つているとき、このデ
ータは、共用メモリ９０に置かれる。NDLスレ
ーブステートマシン５０ｂは、LSPが利用可能で
あるという割込信号を用いて、MLIステートマ
シン５０ａへ通知を行なう。MLI５０ａマスタ
ステートマシンは、その後、インターフエイスカ
ード１０５ｉに、共用メモリ９０からのデータを
メツセージレベルインターフエイスチヤネル１０
５ｐを通じて、LSP３００へと転送することを指
示する。同様に、ラインサポートプロセツサ３０
０が、NDLステートマシン５０ｂに向けたデー
タを持つているとき、このデータはやはり、
MLIステートマシン５０ａの制御下にある、共
用メモリ９０中に置かれる。そして、MLIステ
ートマシン５０ａは、ラインサポートプロセツサ
データが、現時点で利用可能であるという割込信
号を用いて、NDLステートマシン５０ｂに合図
を送る。 ネツトワークサポートプロセツサのメモリ：ネ
ツトワークサポートプロセツサ８０
（NSP）は、２つの基本的なタイプのメ
モリを含んでいる。それらは：プログラ
ム可能なリードオンメモリ（PROM）、
およびランダムアクセスメモリ
（RAM）である。このネツトワークサ
ポートプロセツサの好ましい実施例にお
いて、MLIステートマシンのPROM構
成は、8Kバイトを保持するように行な
われており、一方、NDLステートマシ
ンは、2Kバイトを保持するように行な
われている。PROMは、それが位置し
ているプロセツサステートマシンのみに
アクセス可能である。 メモリ制御カード６６ａおよび６６ｂのそれぞ
れは、局所RAMの16Kバイトをもつことになる
ものであり、これは、それに付随するステートマ
シンプロセツサのみにアクセス可能である。他
方、共用RAMメモリ９０は、２つのプロセツサ
ステートマシン５０ａ，５０ｂのいずれにおいて
も利用可能である。 メモリアクセス動作の間、適当なメモリタイミ
ングを発生するために、クロツク期間（８メガヘ
ルツ）が遅延される。メモリ書込動作は、すべ
て、３クロツク時間を必要とする。すべての
PROMおよび局所メモリ読取動作は、１クロツ
ク期間を必要とし、一方、共用メモリ読取動作
は、２クロツク期間を必要とする。 汎用入力／出力ステートマシンプロセサ：第３
図からわかるように、汎用入力／出力ス
テートマシンプロセサの主機能エレメン
トおよび周辺装置への接続が示されてい
る。マスタプロセツサステートマシン５
０ａおよび従プロセツサステートマシン
５０ｂの双方は、それらのプログラムメ
モリであるPROM５０内のプログラム
を除いて論理的に同一である。カードの
それぞれは、ネツトワークサポートプロ
セツサの動作シーケンスを制御する、プ
ロセシング論理回路を有する。このプロ
セシング回路は、メモリアドレシング論
理回路４１、プログラムメモリPROM
５０、データ取扱い論理回路３２，３
３，３４、命令実行論理回路２３および
外部バス論理回路６０_Lから構成されて
いる。このプロセシング論理回路は、ス
テートマシンを、ネツトワークサポート
プロセツサの他の回路へインターフエイ
スする。これらの機能は前述の特許に述
べられているが、本願中でこれらのエレ
メントの簡単な概要が述べられる。 メモリアドレシング論理回路：第４図に、プロ
セツサステートマシンのメモリアドレシ
ング回路が示されている。このアドレシ
ング論理回路は、プログラムカウンタ
（PC）４１、メモリレフアレンスレジス
タ４０、スタツクメモリ４５、繰返しカ
ウンタ４２から構成されている。PC４
１とMRR４０は、メモリアドレスポイ
ンタとして用いられている。ここで米国
特許第4301505号の第２Ａ図，第２Ｂ図
および第16欄ならびに第17欄が参照され
る。 PC４１は、現在の命令または、その命令に対
するオペランドを指示する。それぞれの命令が実
行されるとき、PC４１は自動的に増加を行ない、
次の命令を指示する。この命令は、ステートマシ
ンPROM５０、または第７図の局所メモリ６６
ｍ、もしくは共用メモリ９０のいずれにも存在で
きる。 メモリレフアレンスレジスタ（MRR）４０
は、オペランドアドレスがPC＋１（増加を受けた
プログラムカウンタ４１′）にストアされること
ができないときに、次のオペランドのアドレスを
ストアするために用いられる。たとえば、プログ
ラムが、データのワードの内容を検査しなければ
ならないとき、MRR４０は、データワードのア
ドレスをロードされる。これによつて、任意のス
テートマシン命令は実行されるが、このデータワ
ードはオペランドとして用いられる。 繰返しカウンタ４２は、最高256回までの繰り
返しが行なわれるべき動作を生じさせることので
きるレジスタである。繰返しカウンタ４２は、ゼ
ロから255までの値をストアされることができ、
繰返し動作のそれぞれについて減少を受ける。繰
返しカウンタがアンダフロー（ゼロより小さい値
をもつ）を起こしたとき、繰返し動作は終わり、
次の命令が呼出される。繰返し動作の実行のそれ
ぞれに対して、（MRR４０またはPC４１′であ
る）メモリオペランドのアドレスソースが自動的
に増加される。スタツクメモリ４５が、サブルー
チンが呼出されたとき、現在のプログラムアドレ
スを記憶するために用いられ、その後、サブルー
チンが“RETURN”命令で終わつたとき、その
アドレスを再ストアするために用いられる。スタ
ツクメモリ４５は、16のアドレスを記憶でき、16
のネストされたサブルーチンを記憶することがで
きる。 PROM：PROM５０は、プロセツサステート
マシン上で用いられたとき、好ましい実
施例では、8Kバイトの記憶エレメント
である。このプログラムメモリの用法は
米国特許第4301505号の第７欄ないし第
10欄に議論されている。 データ取扱い論理回路：第５図において、UIO
ステートマシンプロセツサのデータ取扱
い論理回路のブロツク図が示されてい
る。このデータ取扱い論理回路は、16の
汎用アキユムレータ（エレメント３０と
して示す）、オペランドレジスタ３１、
算術論理装置（ALU）３２、バイトー
スワツプ回路３４およびシフト論理回路
３３から構成されている。アキユムレー
タ３０の、アキユムレータ16ビツトレジ
スタを用いて、取扱いのための情報をス
トアし、また、種々の動作の結果を保持
する。これらの動作の詳細は米国特許第
4301505号の第８欄ないし第11欄に見ら
れる。 オペランドレジスタ３１は、現在の命令のオペ
ランドを保持する。ALU３２はオペランドレジ
スタ３１およびアキユムレータ３０からのデータ
を受取る。前に引用した、援用特許において述べ
られているように、種々の論理および算術動作
が、その後データ上で実行される。ALU３２は、
バイト−スワツプ論理回路３４およびシフト論理
回路３３へ出力を与える。 このバイト−スワツプ論理回路の出力は、
ALU３２によつて与えられたバイトシーケンス
の、シーケンス順序を取替えるために用いられ
る。バイト−スワツピングにおいて、ALU出力
の最上位バイトは、最下位バイトと取替えられ
る。同様に、シーケンス順序において、最下位ビ
ツトは、最上位ビツトと交換される。 シフト論理回路３３は、ALU出力を左または
右へシフトし、または循環させるために用いられ
ることができる。また、シフト論理回路は、
ALU出力を直接に、かつ交替することもなく、
転送を行なうことができる。 命令実行論理回路：第６図において、UIOステ
ートマシンプロセツサの命令実行論理回
路のブロツク図が示されている。これ
は、また、米国特許第７欄ないし第18欄
に述べられている。この命令実行論理回
路は、命令レジスタ２２、PROMSの命
令デコーダセツトおよびエレメント２３
ｃにおけるPROMSの出力に対するラツ
チングレジスタから構成されている。命
令レジスタ２２は、現在のステートマシ
ン命令を保持する。この現在の命令は、
ステートマシン中のPROM５０または、
局所メモリ６６ｍもしくは共用メモリ９
０のいずれかから受取られる。命令デコ
ードPROM２３ｃは、命令レジスタ２
２によつてアドレスされる。PROM２
３ｃは、この命令をデコードして40の異
なつた制御信号とし、この信号は、ステ
ートマシンプロセツサの動作（チツプ能
動化、カウント制御、など）を制御する
ものである。デコーダPROM２３ｃの
出力は、タイミングまたは信号安定性に
必要なときは、レジスタによつてラツチ
される。 外部バス論理回路：第７図を参照すると、ステ
ートマシンプロセツサ２の主外部バスが
インターフエイスカード１０５ｉおよび
メモリ制御カード６６に接続されてい
る。外部に延びてステートマシン５０ａ
に向かうバスは、Ｉ／Ｏバス１０、メモ
リアドレスバス（MADDR１６）、メモ
リデーター出力バス（MEMOUT）１
２およびPut／Get能動化ライン60pgで
ある。 第７図に示されているように、メモリアドレス
バス１６およびＩ／Ｏバス１０もまた、それ自身
の局所メモリ６６ｍを持つた、メモリ制御カード
６６に接続される。また、メモリデータ−出力バ
ス１２は、メモリ制御カード６６からのデータ
を、バス付属ライン１２′に沿つて受取ることが
できる。メモリ制御カード６６は、データバス１
２″と、さらに共用メモリ９０に接続するアドレ
スバス１６″とを持つている。Ｉ／Ｏバス１０お
よび１０′は、情報を局所メモリ６６ｍおよび共
用メモリ９０に転送するため用いられる。Ｉ／Ｏ
バス１０はまた、命令を運んできて、ステートマ
シンプロセツサ５０ａへとデータを戻すために用
いられる。 MADDRバス１６のメモリアドレスは、(a)ス
テートマシンプロセツサ５０ａまたは(b)インター
フエイスカード１０５ｉ、のうちいずれかの上で
発生される。ステートマシンは、局所メモリ６６
ｍ、共用メモリ９０またはPROM５０（第４図）
のいずれかをアドレスする。インターフエイスカ
ードは、直接メモリアクセス（DMA）の間の
み、局所または共用メモリをアドレスする。汎用
Ｉ／Ｏステートマシンプロセツサが含まれ、これ
まで特許が引用され、援用して含まれてきた、前
に引用した特許において、米国特許第4301505の
号のようなこれらの特許の第２Ｂ図に、２つの制
御レジスタ３７，３８が説明されていたことがわ
かるであろう。これらは、アプリケーシヨン制御
レジスタと呼ばれ、ステートマシンプロセツサ５
０ａの外にある論理回路に対して、情報をストア
するために用いられる。これらのアプリケーシヨ
ン制御レジスタは、次の点でユニークである。す
なわち、レジスタがステートマシンプロセツサ２
の上で発生されたデータを受取るが、この制御レ
ジスタ中のデータは、ステートマシンプロセサ５
０ａ以外のカードの上で発生された信号によつて
クロツクされる。 第７図において、インターフエイスカード１０
５ｉは、ホストコンピユータ１００に対するデー
タリンクインターフエイス（DLI）と、また、ラ
インサポートプロセツサ３００に対するメツセー
ジレベルインターフエイス（MLI）とを持つて
いることがわかるであろう。それに加えて、この
インターフエイスカードは、それ自身とステート
マシンカード２との間に、割込ラインおよび割込
肯定応答ラインを持つている。このメモリ制御カ
ード６６もまた、NDLスレーブプロセツサ５０
ｂとマスタプロセサ５０ａとの間で、信号を交換
する、制御ライン６６ｉをもつている（第２図，
第７図）。 インターフエイスカード：インターフエイスカ
ード１０５ｉの主要エレメントは、第８
図のブロツク図に示されている。デイス
トリビユーシヨンカード２０ａは、デー
タリンクインターフエイス（DLI）を経
由して、データリンクインターフエイス
回路１００ｉに接続する。 デイストリビユーシヨンカード２０は、バス１
０５ｐを経由してMLI論理回路１００ｍに接続
する。MLIメモリ制御カード６６ａは、バス１
６および１２を用いて、メツセージレベルインタ
ーフエイス論理回路１００ｍに接続する。メツセ
ージレベルインターフエイス（MLI）ステート
マシンプロセツサ５０ａは前面Ｉ／Ｏバス１０を
経由して、DLI論理回路１００ｉ、PROMシー
ケンサ１００およびMLI論理回路１００ｍに接
続する。 インターフエイスカード１０５ｉは、ホストコ
ンピユータシステム１００とネツトワークサポー
トプロセツサとの間に、データリンクインターフ
エイス（第７図）を与え；また、ネツトワークサ
ポートプロセツサとそれが制御するラインサポー
トプロセツサ（LSP）との間に、メツセージレベ
ルインターフエイス（第７図）を与える。要約す
れば、第８図，第９図，第９Ａ図，第１０図およ
び第１０Ａ図はインターフエイス回路は、MLI
論理装置１００ｍ、およびPROMシーケンサ
100psを持つているDLIセクシヨン１００ｉを与
えることを示している。第１Ｂ図からわかつたよ
うに、インターフエイスカードは、前面コネクタ
を通して、他のNSP回路と通信を行なう。 インターフエイス回路（詳細な説明） 第８図からわかるように、インターフエイス回
路１０５ｉは、（デイストリビユーシヨン２０ａ
を経由して）ホストコンピユータ１００との間、
および（デイストリビユーシヨンカード２０を経
由して）ラインサポートプロセツサ（LSP）３０
０との間に、また、Ｉ／Ｏバス１０を経由して
MLIステートマシンプロセツサ−コントローラ
５０ａに、メモリアドレスバス１６およびメモリ
データ出力バス１２を経由してメモリ制御回路６
６ａに、相互連絡リンクを与える。 このインターフエイス回路は、ネツトワークサ
ポートプロセツサ８０に、次の機能を与えること
ができる： (a) クロツクおよびクロツク制御論理； (b) MLIプロトコルに従い、ステートマシンプ
ロセツサ−コントローラを、プロトコルの詳細
から解放する、ホストシステム１００への背面
インターフエイス； (c) メインテナンス制御論理； (d) 共用システム、オンラインシステムなどの要
求を満足するクリア機構； (e) ネツトワークサポートプロセツサ（NSP）
を、“ホスト”として作用させ、LSP３００の
ような、どのような外部MLIコンパチブルデ
ータリンクプロセツサ（DLP）をも駆動でき
るステートマシンプロセツサ−コントローラに
対する非同期MLIインターフエイス。 (f) 割込要求と、ホストコンピユータDMAデー
タ転送要求を調整し、ホストインターフエイス
動作に対する、NSPインターフエイスの優先
順位を与える論理； (g) NSPインターフエイスのための、ステート
マシンプロセツサ−コントローラの応答時間を
減少させ、ソフトウエア設計要求から、ポーリ
ングについての考慮を除くための論理； ステートマシンプロセツサ−コントローラは、
“GET”および“PUT”オペレータの組を通じ
て、ラインサポートプロセツサインターフエイス
およびホストコンピユータインターフエイスと通
信を行ない、これらを制御する。これは米国特許
第4301505号に述べられている。 NSP８０（第２図）は、ホストコンピユータ
１００とラインサポートプロセツサ３００との間
の、データの流れを制御することができ、種々の
プロトコルシーケンスを特定し、伝送およびプロ
トコルエラーを検出し、また、インターフエイス
回路上に位置したレジスタを用いて“PUT”お
よび“GET”オペレータを使用することを通し
て、他のタスクを実行する。 全般的システム概説：ベース接続モジユール１
０６（第１Ａ図）は、ネツトワークプロ
セツササブシステムの、基本的構成ブロ
ツクである。このベース接続モジユール
は、種々のカードやモジユールが適合す
る背面から構成されている。たとえば、
これらのモジユールは、選択れたホスト
システムと通信を行なう、１ないし６の
デイストリビユーシヨンカード（DC）
２０、第１Ｂ図に示されているような、
ネツトワークサポートプロセツサ、メイ
ンテナンスカード２０ｍおよび必要な他
のカードから構成することができる。典
型的なネツトワークサポートプロセツサ
８０は、ステートマシンプロセツサ−コ
ントローラのデユアルセツト、デイスト
リビユーシヨンカードおよびメインテナ
ンスカードとともにネツトワークサポー
トプロセツサのインターフエイスを行な
うインターフエイス論理回路を備えるイ
ンターフエイス回路、およびデータ通信
ラインに接続するLSP（ラインサポート
プロセツサ３００）と呼ばれるライン通
信プロセツサのアドレスされ選択された
ものを接続する、追加インターフエイス
回路を含む。 デイストリビユーシヨンカード（２０，２０
ａ，第１Ａ図）は、“非同期”ホストメツセージ
レベルインターフエイス（MLI，100mx）と、
“同期”NSPインターフエイス（DLI，100ix）と
の間の接続経路（DLi，100ix）を与えるために
用いられる。MLIは、任意の（ホストコンピユ
ータのような）シニアシステムと、下位のユニツ
トとの間に用いられる、非同期的インターフエイ
スである。ホストコンピユータユユツト１００
は、ネツトワーク中のプロセツサにＩ／Ｏ記述子
を送り出すことによつて、Ｉ／Ｏ動作を開始させ
る。そして、このプロセツサは、特定の動作を実
行し、要求されたとおりにホストコンピユータか
らのデータを要求し、このデータを送り出し、ま
た、動作が完了すると、最後にホストコンピユー
タへ結果記述子を送り出す。下位のプロセツサは
結果記述子がホストコンピユータに送られた後す
ぐに、このホストコンピユータからの、他のＩ／
Ｏ記述子を受入れる準備がなされていなければな
らない。Ｉ／Ｏ記述子は可変な長さをもち、下位
のプロセツサに応答して、ワードの正しい数が受
信されてＩ／Ｏ記述子コマンドが完了されている
ことを保証する。垂直方向と長さ方向のパリテイ
がすべてのMLIトランザクシヨンについてチエ
ツクされるが、エラーが検出されても、その回復
についての準備は（Ｉ／Ｏ動作に関するものの他
は）なされない。 一旦、デイストリビユーシヨンカードが、ホス
トコンピユータとネツトワークサポートプロセツ
サ（NSP）との間の接続を与えると、このデイ
ストリビユーシヨンカードは、このホストコンピ
ユータとネツトワークサポートプロセツサとの間
の通信に対してトランスペアレントとなる。ネツ
トワークサポートプロセツサのホストとの通信
は、状態信号の通常のシーケンスによつて完了
し、これは、ネツトワークサポートプロセツサの
アクセス要求をホストコンピユータへ指示する。
ネツトワークサポートプロセツサがホストに接続
されると、すべての情報転送はNSP状態ライン
によつて示されるようになる。ネツトワークサポ
ートプロセツサには、インターフエイス回路カー
ドを経由して、インターフエイス論理回路が与え
られ；これは、NSP状態を固定シーケンスで発
生して、ホストとNSPとの間の通信を、プロセ
ツサコントローラ５０ａ（第２図）によつて要求
されたように制御する。ホストコンピユータへ
の、またはこれからのすべてのデータ転送は、イ
ンターフエイス論理回路の中に含まれるFIFOス
タツクレジスタバツフア（１００i₃，第１０図；
１０Ａ図）を通じて行なわれる。 第９Ａ図を参照すると、第８図のMLIインタ
ーフエイス論理回路１００ｍのブロツク図が示さ
れている。 第２図および第８図において示されているよう
に、インターフエイスカード１０５ｉは、MLI
ステートマシンプロセツサ−コントローラ５０ａ
を、ホストコンピユータ１００およびLSP（ライ
ンサポーサプロセツサ）３００に接続する。 第９Ａ図において、LSP３００は、MLIデー
タバス１０５ｐによつて、ドライバ６０ｍを通し
てステートマシンの共用メモリ出力バス１２に接
続されている。このMLIデータバス１０５ｐは
また、伝送−ドライバ６０crおよびレシーバード
ライバ６０rxにも接続する。 ステートマシン５０ａは、Ｉ／Ｏバス１０を経
由して、DMA転送カウンタ１６０tcおよびアド
レスカウンタ１６０へ接続し；これに加えて、バ
ス１０は、制御レジスタ６０cr、データレジスタ
６０およびレシーバードライバ６０へ接続する。 DMA転送カウンタ１６０tcは、その出力をド
ライバ１６０ｄに接続するDMAアドレスカウン
タ１６０に与え、その出力アドレスバス１６は、
メモリ制御６６ａおよびステートマシン５０ａに
接続する。 制御レジスタ６０crは制御論理回路６０ｓに接
続し、この制御論理回路６０ｓは、制御信号を、
インターフエイス回路および状態ドライバ６０ｔ
に与える。 データレジスタ６０は、その入力をＩ／Ｏバス
１０を経由して受取り、その出力を、伝送装置−
ドライバ６０txを介してLSP３００へ送り出す。 第１０Ａ図において、データリンクインターフ
エイス論理回路１００ｉ（第８図）がブロツク形
式で示されている。 メモリ制御６６ａおよびステートマシン５０ａ
からのステートマシンＩ／Ｏバス１０は、レシー
バードライバ１００i₅およびPROMシーケンサ１
００psの開始アドレスレジスタ１００i₈へ接続す
る。 レシーバードライバ１００ｉは、ホストコンピ
ユータ１００に接続し、データラツチレジスタ１
００i₂を介してFIFO１００i₃へフイードする。
FIFO出力は、ドライバ−インバータ１００i₄に
よつて逆転され、パリテイツリー１００ｔによつ
てチエツクされる。FIFO出力はまた、MLIカウ
ンタ１００ctを活性化して、データ共用メモリ９
０内に配置することができるようにマスタプロセ
サ５０ａ，メモリコントローラ６６ａへの転送の
ためにデータをレシーバードライバ１００i₅へ転
送する。 DLIインターフエイス論理のPROMシーケン
サ１００psはエレメント１００i₈，１００im，１
００ｒおよび１００brにより第１０Ａ図のように
構成される。 PROM１００imからの出力によつて、制御信
号が出力レジスタ１００orに与えられる。 レジスタ１００orは、DLIインターフエイス論
理回路１００ｉ，エレメント１００ｍ，ユニツト
５０ａおよびLSP３００への制御信号に加えて、
PROM１００imに、正規の次のアドレスと、分
岐制御信号を与える。 ホストコンピユータから、NSPメモリへの、
そしてラインサポートプロセツサへのデータの
転送 第１０Ａ図を参照すると、ホストコンピユータ
１００からのデータは、背面データラインに沿つ
て、レシーバードライバ１００i₁に転送され、デ
ータレジスタ１００i₂でラツチされて、FIFOレ
ジスタ１００i₃において、最高64ワードまでをロ
ードする。 ステートマシン５０ａは、PUTアドレス命令
を開始して、PROMシーケンサ開始アドレスレ
ジスタ１００i₈に与え、PROM１００imのアド
レスシーケンスを開始させる。 それから、PROM１００imは、後に示す第Ａ
−６表に示されているように、PROM出力レジ
スタ１００orを経由して、一連の制御ワードを出
力する。 第１０Ａ図の下側の部分は、開始アドレスレジ
スタ１００i₈、PROM１００im、PROM出力レ
ジスタ１００orおよび分岐論理回路１００brを含
み、第１４図のPROMシーケンサ１００psを構
成する。 ステートマシン５０ａからのPUT命令（命令
は64回繰返されることができる）は、FIFOレジ
スタ１００i₃（第１０図，第１０Ａ図）に、64ワ
ードをロードすることになる。MLIカウンタ１
００ctは、転送されるべきワードの数がロードさ
れる。 もし、50ワードが、ホスト１００からNSPメ
モリ９０へ転送されるべきであるならば、MLI
カウンタ１００ctがFIFOへの50ワードの転送を
カウントしたとき、このカウンタはステートマシ
ン５０ａに“割込み”を送り出すことになる。ス
テートマシン５０ａは、ここで、GET命令（50
回繰返される）を与え、FIFOからの50ワードを
メモリ制御６６ａを経由して、ステートマシン５
０ａの共用メモリ９０へと移す。 どのようなパリテイエラーもパリテイツリー１
００ｔによつて検知されて、フリツプフロツプを
セツトし、このフリツプフロツプはパリテイエラ
ー信号を形成してステートマシン５０ａに与え
る。 ホストコンピユータ主メモリからの50ワード
は、ここで、共用メモリ９０へ転送されている
（第２図）。そのとき、これらのワードが選択され
たライン通信プロセツサ（LSP３００）に送ら
れ、選択された周辺端末装置に送られることが残
つている。 第９Ａ図を参照すると、ステートマシンメモリ
出力バス１２はデータドライバ６０ｍに接続し、
また、これはバス１０５ｐに接続して、このバス
１０５ｐはデータ転送のためにLPS３００に接続
する。この状況は、共用メモリ９０が、バス１２
となる出力バス１２′を持つていることが記載さ
れている第７図からもわかるであろう。 ステートマシン５０ａは、PUT命令をデータ
レジスタ６０に与える。ステートマシンからの
Ｉ／Ｏバス１０は、特定のLSP３００を選択する
ための制御ワードバス１０５ｐに与える。一方、
制御論理６０ｓはストローブ信号を通してバス１
０５ｐを制御する。 メモリ出力バス１２およびDMA（直接メモリ
アクセス）ドライバ６０ｍを用いて、データワー
ドのバーストが、共用メモリ９０から直接、選択
されたLSP３００へと進むことができる。 しかしながら、もし、非DMAモードが用いら
れたならば、ステートマシン５０ａは、ワードの
転送を、Ｉ／Ｏバス１０からデータレジスタ６
０、データドライバ（非DMA）６０tx、バス１
０５ｐ、そして選択されたLSP３００へと、行な
うことになる。 第９Ａ図において、データ転送の高速化を図る
ためのDAMモードを用いて、Ｉ／Ｏバス１０は
ステートマシン５０ａからのPUT命令を運び、
これは、DMA転送カウンタ１６０tcに、転送さ
れるべきワードの数たとえば50ワードをロードす
る。また、DAMアドレスカウンタ１６０は、ア
ドレス（メモリアドレスポインタ）がロードされ
て、データ転送のための共用メモリ９０の開始エ
リアを選択する。 そして、MLI制御レジスタ６０crがロードされ
てDMA動作を開始する。制御レジスタ６０cr
は、後に示す第Ａ−２表に示されているように、
インターフエイス動作を制御し、制御論理回路６
０ｓおよびDMA PROM６０spを用いてDMA動
作を行なう。制御レジスタ６０cr、制御論理回路
６０ｓ、制御PROM６０spおよびドライバ６０
ｔは、“DMA論理回路”と呼ばれる。 制御論理回路６０ｓは、メモリ出力バス１２、
DAMドライバ６０ｍおよびMLIデータバス１０
５ｐを能動化して、共用メモリ９０から、選択さ
れたLSP３００へ、ワードのバーストを直接、転
送する。 制御論理回路６０ｓは、それぞれの転送された
ワードについて、DMA転送カウンタ１６０tcを
減少させ、転送されるべき次のワードのそれぞれ
のアドレスを指示するためにDMAアドレスカウ
ンタ１６０を増加させる。 ラインサポートプロセツサからNSPメモリ
への、そしてホストコンピユータメモリへのデ
ータの転送 第９Ａ図を参照すると、ステートマシンは種々
のラインサポートプロセツサ（LSP３００）への
問合わせを行ない、どれが情報転送の準備が完了
しているかを見い出し、また、LSPがそのデータ
を、それがレシーバ６０rxによつて受取られ、
メモリ制御ユニツト６６ａを介して共用（NSP）
メモリ９０へのＩ／Ｏバス１０に進められる、
MLIデータバス１０５Ｐ上に送り出すことを命
令する。 そして、ステートマシン５０ａは、繰返された
PUT命令を用いて、FIFO１００i₃に、メモリ９
０からのデータワードをロードする。それから、
ステートマシン５０ａはPROMシーケンサ１０
０psを活動させ、したがつてこれは、FIFO１０
０i₃からホストコンピユータ１００のメモリのワ
ード転送を取扱う制御信号を発生することができ
る。 （現実にはソフトウエアによる指令である）イ
ンターフエイス論理回路中の出力“レジスタ”
が、ステートマシンプロセツサ−コントローラに
よつて、“PUT”ステートメントの実行を通して
ロードされる。これらは：FIFOをクリアし、パ
リテイエラーフリツプフロツプをクリアするため
に用いられるクリア命令；MLIシーケンスのマ
イクロコード開始アドレスをロードし、また、第
９Ａ図のデータ転送カウンタ１６０をロードする
ために用いられる、PUTアドレス命令；および、
ホストコンピユータへの後続する伝送のために、
FIFOにデータをロードするために用いられる、
PUT FIFO命令、である。 データリンクインターフエイス論理回路１００
ｉ（第８図）からの、ステートマシンマスタプロ
セツサ−コントローラ５０ａへの通信は、
“GET”命令を通じて行なわれる。ここで“レジ
スタ”と呼ばれる以下のエレメントは、実際に
は、以下に述べられるステータスレジスタ２００
を除いて第１０Ａ図のデータリンクインターフエ
イスに対するソフトウエア命令である。（第８図
および第１４図の、PROMシーケンサ１００ps
の中にある）状態レジスタ２００は、データリン
クインターフエイスの現在の状態を含み；
（PROMシーケンサ１００psの中の）内部カウン
トレジスタは、転送カウンタ１００ctの現在の値
を含み；GET FIFO命令が、ホストコンピユー
タ１００から受取られた（FIFO１００i₃の中の）
データをアクセスするために用いられる。８ビツ
トレジスタがシステムの独特の識別番号SUID
（これはボード上に実装された８個のジヤンパに
よりセツト可能である）を検査するために設けら
れる。 クリアレジスタが“PUT”命令を通してアク
セスされると、FIFO１００i₃、垂直方向パリテ
イエラーフリツプフロツプおよびカウントレジス
タはリセツトされる。 “PUT”FIFOレジスタ：このレジスタ１００
i₂（第１０Ａ図）は、FIFO１００i₃に、
ステートマシンプロセツサ−コントロー
ラから“PUT”または“繰返しPUT”
命令のいずれかをロードするために用い
られる。ネツトワークサポートプロセツ
サからホストコンピユータへ、転送の要
求が起こると、このFIFO１００i₃は、
記述子リンクの３つのワード、その後の
メツセージテキスト、さらにその後のデ
ータメツセージ長さ方向パリテイワード
（LPW）がロードされなければならな
い。このFIFO１００i₃は、それぞれ16
ビツトの64ワード、ないしは128バイト
を保持する。 “GET”FIFOレジスタ：ホストコンピユータ
によつて送られたデータは、第１０図の
データリンクインターフエイスに到着し
たとき、FIFO１００i₃の中にストアさ
れる。このデータは、ネツトワークサポ
ートプロセツサ（およびそのステートマ
シンプロセツサ−コントローラ）によつ
て、FIFOレジスタ１００i₃への“GET”
ステートメントの使用を通じてアクセス
されることができる。それぞれのタイム
データはFIFO１００i₃からとされ、
FIFOは次のワードへと進む。 “PUT”アドレスレジスタ：このレジスタ１
００i₈（第１０Ａ図）を用いて、マイク
ロコードシーケンス開始アドレスおよび
ワードカウントをインターフエイス論理
回路にロードすることにより、データリ
ンクインターフエイス論理回路を初期化
する。低順位の８ビツトが、MLIカウ
ンタ１００ctにロードされるべき値を表
現する。レジスタの高順位の８ビツトを
用いて、実行されるべきMLIシーケン
スを特定する。カウンタを用いて、メツ
セージレベルインターフエイスを越えて
転送されたワードをカウントする。 “GET”カウントレジスタ：“GET”カウン
トレジスタの、最下位の８ビツトは、補
数形式で、転送カウンタ１６０tcのカウ
ント値を含む。 “GET”状態レジスタ：状態レジスタ（第１
４図，２００）は、MLIインターフエ
イス論理回路およびDLIインターフエイ
ス論理回路の現在の状態についての情報
を与える。状態レジスタの16ビツトは、
次のように定義される。 第Ａ−１表 ビツト 値 0 DLP状態１ 1 DLP状態２ 2 DLP状態４ 3 DLP状態８ 4 PROM状態０ 5 PROM状態１ 6 PROM状態２ 7 DLP接続 8 DLPサービス要求 9 DLPクリア 10 アドレス拒絶 11 DLP垂直パリテイエラー 12 常に１ 13 常に１ 14 常に１ 15 常に１ 注意： LSP３００はDLP（データリンクプロセツサ）
のタイプであり、後にDLPとして引用されると
きは、LSP（ラインサポートプロセツサ）３００
を含むものと理解されるべきである。 注意： DLP状態１，２，４，８は状態ビツトであり、
DLPが現在、ホストコンピユータに与えている
ものである。PROM状態０，１，２はインター
フエイスが発生したDLPサービス要求が存在す
るときに、ステートマシンへのMLIプロトコル
の条件を指示するために用いられる３つのビツト
である。アドレス拒絶は、そのアドレスおよびカ
ウントレジスタをロードする試みの失敗を指示す
るフラグとして使用される。 LSPへのステートマシンインターフエイス（第
９Ａ図）：ソフトウエアに対しては、このインタ
ーフエイスは、ステートマシンからの“GET”
および“PUT”命令を通じてアクセスされる、
レジスタおよびドライバの組として見られる。
MLIを越えたデータ転送の速度を上げるために、
直接メモリアドレス（DMA）能力が与えられる
が、ステートマシンソフトウエアが、MLIプロ
トコルの実行に重要であり、すべてのMLI動作
を制御しなければならない。 ストローブレジスタ：ストローブレジスタへの
“PUT”は、MLI SIOライン上に、62
マイクロ秒のパルスを発生し、これは、
出力データをクロツクし、入力データの
受取りに対する肯定応答を行なうために
用いられる。“ストローブ−受取フリツ
プフロツプ”と呼ばれるフリツプフロツ
プがリセツトされる。 送信データレジスタ；ステートマシンから、
“送信”データレジスタ６０への
“PUT”命令は、Ｉ／Ｏバスからのデー
タの16ビツトと１つのパリテイビツトを
第９図および第９Ａ図のデータレジスタ
６０へロードする。このデータは、それ
から、駆動されてMLIデータラインへ
と向かう。 読取データレジスタ：このレジスタからの
“GET”は、MLIデータラインの現在の
内容をＩ／Ｏバス１０上のステートマシ
ンに転送することになる。 MLI制御レジスタ（第９Ａ図）：制御レジスタ
６０crに対するPUTは、インターフエ
イスの動作を制御する、種々のフリツプ
フロツプをセツトする。これらのビツト
は次のとおりである： 第Ａ−２表 ビツト 作用 0 MLIパリテイエラーフリツプフロツ
プをセツト 1 アドレス選択 2 終了またはマスタクリア 3 アクセス許可 4 伝送 5 チヤネル選択 6 DMA能動化 7 正規モード 8 期待されたDLP状態１ 9 期待されたDLP状態２ 10 期待されたDLP状態４ 11 期待されたDLP状態８ 12 使用されず 13 使用されず 14 使用されず 15 DLPストローブフリツプフロツプを
リセツト 注意： (a) 制御レジスタ６０crへのどのような“PUT”
も、MLIリセツトフリツプフロツプをリセツ
トする。 (b) MLIパリテイエラーフリツプフロツプ（６
０ｑ，第９Ａ図）は、誤つたパリテイを持つた
ワードが、MLIデータラインからステートマ
シンへと転送されたときはいつでも、セツトさ
れる。このリセツトビツトは、セツトされ、そ
してリセツトされる。（すなわち、このビツト
は、フリツプフロツプのリセツト入力に対する
レベルを発生し、パルスは発生しない。） (c) アドレス選択、終了またはマスタークリア、
アクセス許可およびチヤネル選択ビツトは、厳
密に、メツセージレベルインターフエイス
（MLI）上の同じ名前の信号に一致する。 (d) 伝送ビツトは、MLIインターフエイスを能
動化して、MLI双方向ラインを駆動する。こ
のビツトの制御は、MLIプロトコルと、綿密
に調整されなければならない。 (e) DMA能動化ビツトは、DMA動作を開始さ
せるためにセツトされ、そうでない場合はリセ
ツトされなければならない。ビツト８，９，
10，11（期待されたDLP状態ビツト）は、受取
られたDLP状態ビツトと比較され、一方、
MLIは、直接メモリアクセスDMAモードにあ
る。もし、DLP状態ビツトが変化すると、
MLIはDMAモードを出る。正規モードビツト
がリセツトされたとき、MLI論理回路は、メ
インテナンスモードに置かれる。メインテナン
スモードでは、MLIインターフエイスの上の、
ADDSEL.1、AGプラスSIO／１およびTRMプ
ラスMC／１信号ラインは、“ハイ”状態とさ
れる。また、受取られたDLPストローブは、
通常、MLIインターフエイス上にSIOパルスを
発生するような、どのような条件に対しもシミ
ユレートされる。したがつて、メインテナンス
は、MLIケーブルが存在しなくとも実行され
ることができる。 (f) “期待されたDLP状態”の４つのビツトは、
ラツチされ、MLIケーブルから受取られた現
実のDLP状態と比較される。期待された、お
よび現実の状態は、DMA動作に入り、そこに
留まつているためには、同じでなければならな
い。 (g) リセツトDLPストローブビツトは、信号
DLPSTsを受取ると通常セツトされ、ストロー
ブレジスタへのPUTsによつてリセツトされ
る、DLPストローブフリツプフロツプをリセ
ツトするために用いられる。 DMAアドレスレジスタ（第９Ａ図）：DMAア
ドレスレジスタカウンタ１６０への
PUT命令は、16ビツトアドレスカウン
タに、DMA動作の間、データを受取
り、またはデータを与えるメモリ６６
ａ，９０の中のバツフア領域のアドレス
をロードする。アドレスレジスタカウン
タ１６０は、それぞれのワードの転送ご
とに１だけ増加する。DMAサイクルの
間、アドレスレジスタカウンタの内容
は、ステートマシンアドレスライン１６
の上に置かれる。メモリ制御カード６６
ａの、すべてのアドレスマツピングおよ
びすべての再配置の性質は、直接メモリ
アクセスDMAサイクルの間、能動化さ
れる。ステートマシン５０ａ上の
PROM５０は、DMA動作の間、アクセ
スされなくともよい。 セツトMLIカウント：これは、DMA転送カウ
ンタレジスタ１６０tcにおいて行なわれ
る。これは、PUT命令を用いて、直接
メモリアクセス（DMA）動作の間、転
送されたワードの最大数を特定する。こ
の数は、補数形式でロードされ、読取ら
れたとき、０ないし255ワードの範囲に
あつてよい。レジスタの最上位８ビツト
は使われない。 GET NLIカウント：これは、DMA転送−カ
ウンタレジスタ１６０tcの部分を用いる
命令である。このレジスタのより低い８
ビツトは、DMAカウンタレジスタ１６
０tcの値を補数形式で含む。最上位８ビ
ツトは常に“真”にセツトされる。 MLI状態レジスタ（第９Ａ図）：このレジスタ
６０stは、ドライバ１６０ｄを能動化し
て、アドレスを、ステートマシン５０ａ
およびメモリ制御カード６６ａに運ぶ。
このMLI状態レジスタは、下に定義さ
れるものとしてのMLI状態を指示する
いくつかのビツトを含む。 第Ａ−３表 ビツト 意味 0 受取つたDLP状態１ 1 受取つたDLP状態２ 2 受取つたDLP状態４ 3 受取つたDLP状態８ 4 DMA終了 5 DLPストローブを受取つたフリツプ
フロツプ 6 MLIパリテイエラー 7 MLIリセツトされず 8 − 9 − 10 − 11 − 12 − 13 − 14 − 15 − 状態レジスタには、次に示されて、説明された
意味をもつビツトフイールドが与えられる。 ビツト０−３：こらのビツトは、STC1，
STC2，STC4，STC8と呼ばれるライン
の上のデータリンクプロセツサ（DLP）
によつてMLIに与えられた状態を指示
する。 ビツト７：このビツトは、DLPが“ハードク
リアされている”ときにクリアされ、
MLIインターフエイスが初期化された
ときにセツトされる。このインターフエ
イスが初期化されるまでは、どの双方向
MLI信号ラインもMLIによつて、駆動
されない。 ビツト５：このビツトは、信号DLPSTが、
SIOパルスを発生するストローブレジス
タへのPUTまたは、SIOパルスを発生
しないMLI制御レジスタ６０crのMLI
制御のNo.15のビツトのいずれかによつて
受取られ、クリアされたときにセツトさ
れる。 ビツト６：このビツトは、MLIから、誤つた
パリテイを持つワードが受取られたとき
はいつでもセツトされる。これは、
MLI制御レジスタ６０crのNo.０のビツト
によつてリセツトれる。 ビツト４：このビツトは、DMA動作の終了の
原因を確認するために用いられる。この
DMA動作は、エラー条件を示してもよ
く、またそうでなくともよいタイムアウ
ト条件（２マイクロ秒）によつて止まつ
てもよく、または、データリンクプロセ
ツサまたはバツフアオーバフロー条件に
よる状態変化のいずれかによつて終了し
てもよい。もし、DMAが、DLP状態変
化またはDMAカウントオーバフローに
よつて終了すると、信号DMAOVERは
“ハイ”と呼ばれる。 DMA動作： DMA書込動作：“DMA書込み”動作を開始さ
せるために、ステートマシンプロセサ５
０ａは、次に示すように、DMAハード
ウエアを初期化させる必要がある。但
し、必ずしもそこに示された順序でなく
ともよい： １ たとえばラインサポートプロセサLSP３００
のようなデータリンクプロセツサ（DLP）へ
書込まれるデータを含むバツフアのワードアド
レスより１だけ小さい値を、DMAアドレスカ
ウンタ１６０（第９Ａ図）へロードする。この
アドレスは、それぞれのワードが送られる前に
１だけ増加される。 ２ 次のように計算される値Ｃを、DMAカウン
トレジスタ１６０tcへロードする： Ｃ＝カウントから１を引いた補数、但し、こ
の“カウント”は、任意状態変化が期待される
前に、データリンクプロセツサへ送られるべ
き、いくつかのワードである。 ３ ステートマシンは、データリンクプロセツサ
に、“接続され”なければならない。 ４ MLI制御レジスタ６０は、次のデータをロ
ードされなければならない： (a) 伝送ビツトの組（ビツト４） (b) DMA能動化ビツトの組（ビツト６） (c) DLP状態へと初期化された、期待された
DLP状態（ビツト８，９，10，11） (d) 正規モードの組（ビツト７） (e) 他のすべてのリセツトされたビツト 一旦、MLIハードウエアが初期化されると、
次のシーケンスが発生する： １ ハードウエアは、FETC8／が“ロー”とな
るのを待つことによつて、ステートマシンが取
出サイクルに入るのを待つ。これが起きたと
き、MLIインターフエイスが割込みを発生す
る準備を整えていないと仮定すると、その後、
信号SDMARQBは“ハイ”となつて、DMA
制御PROM（１００im）に入る。そして、
PROM出力SDMARQ（DMA要求）は、“ハイ”
となる。 ２ WTCLK（WTCLKは、それぞれのメモリサ
イクルの終わりに開始する62マイクロ秒パル
ス）の次の主エツジで、DMARQフリツプフ
ロツプ６０ｒはセツトする。DMARQがセツ
トされると、ステートマシンへのクロツク能動
化信号が“偽”状態となり、したがつて、ステ
ートマシンを“凍結”する。 ３ WTCLKの主エツジで、DMAGNTフリツ
プフロツプはセツトする。このDMAGNTフ
リツプフロツプがセツトされると、次のことが
起こる： (a) ステートマシンアドレスドライバが３状態
となり、DNAアドレスドライバは能動化さ
れて、メモリアドレスを、１６０のDMAア
ドレスカウンタから駆動させる。 (b) ステートマシンＩ／Ｏバスドライバが３状
態となる。 (c) サイクルフリツプフロツプへの、非同期ク
リア信号が、取り除かれる。 (d) もし、DMA制御PROM出力“AINCEN”
（アドレス増加能動化）が“真”であれば、
DMAカウントレジスタ１６０tcおよび
DMAアドレスレジスタカウンタ１６０がカ
ウントを行なうことができるようになる。 ４ 主エツジにおける４Ａまたは４Ｂ（以下を見
よ）のいずれかの条件を待つ。 4A もし、DLP、SYNCH信号がハイ（すな
わち、DLPが、メモリバツフアからのデー
タのワードを受取る準備ができている）であ
り、信号DMAOVR／がハイ（これは、
DLT状態が、期待されたDLP状態に合致し、
DMAカウントレジスタが０でないこと）で
あり、そして、ホストMLIインターフエイ
スが割込みの準備を完了していないならば、
次のWTCLKの主エツジで、次のことが起こ
る： １ サイクルフリツプフロツプのセツト。 ２ DMAカウントレジスタ１６０を１だけ
増加。 ３ DMAアドレスレジスタカウンタ１６０
を１だけ増加。 次のWTCLKの主エツジを待つている間
は、次のとおりである。 (a) DMAデータラツチに、メモリバツフア
からのデータをロード。 (b) データリンクプロセツサ（DLP）への
SIOストローブを発生。 (c) 信号DLPSYNCHおよびフリツプフロツ
プで受取られたDLPストローブをリセツ
ト。 4B もし、DLP SYNCHが“ハイ”であり、
信号DMAOVR／が“ロー”であるか、もし
くはタイムアウトが“真”である、または
MLIホストインターフエイスが割込みの準
備を完了していると、次のことが起こる： １ DMARQをリセツト。これによつてス
テートマシンは実行を再び始める。 ２ DMAGNTをリセツト。これによつて、
ステートマシンは、アドレスおよびＩ／Ｏ
バスを駆動する。 DAM動作がここで終わる。もし、ステートマ
シンが（MLI状態レジスタの内容を問合わせる
ことにより）、DMAの終了の原因が、DMAが再
び入れられることが望まれるタイムアウトによる
ものであつたことを確認すると、DMAモードを
再び入れるために望まれるすべては、MLI制御
レジスタ６０crを（どのビツトも変化させずに）
再ロードすることである。 DMA読取動作（第９Ａ図）：DMA“読取り”
動作を開始させるためには、ステートマ
シンは、MLIハードウエアの中の種々
のレジスタを、次のように初期化しなけ
ればならない： １ DMAアドレスレジスタ１６０に、メモリバ
ツフアのワードアドレスをロードし、LSP３０
０のような、データリンクプロセツサ（DLP）
からのデータを受取る。 ２ DMAカウントレジスタ１６０tcに、読取ら
れるべきワードの数の補数をロードする。 ３ データリンクプロセツサ（LSP３００）に接
続する。 ４ MLI制御レジスタ６０に次のデータをロー
ドする： (a) DMA能動化ビツトの組（ビツト４）。 (b) 正規モードビツトの組（ビツト７）。 (c) DLP状態へ初期化された、期待された
DLP状態ビツト（ビツト８，９，10，11）。 (d) すべてのビツトをリセツト。 一旦、MLIハードウエアが初期化されると、
次のDMA読取シーケンスを発生させる： １ ステートマシンが取出状態へ入る（すなわ
ち、FETCH／がローとなる）のを待つ。
FETCH／がローのとき、信号SDMARQBお
よびSDMARQがハイとなる。 ２ 次のWTCLKの主エツジにおいて、
DMARQのフリツプフロツプはセツトされ、
ステートマシンへのクロツク能動化の取り除き
によつて、ステートマシンが凍結する。 ３ 次のWTCLKの主エツジにおいて、
DMAGNTフリツプフロツプがセツトされ、
種々のことが起こる： (a) ステートマシンアドレスドライバが３状態
となり、DMAアドレスドライバが能動化さ
れて、メモリを、DMAアドレスカウンタに
よつて駆動させることを許す。 (b) ステートマシンＩ／Ｏバスドライバが３状
態となり、MLIレシーバーデータバツフア
が能動化されて、Ｉ／Ｏバスが、（MLI）メ
ツセージレベルインターフエイスを越えて、
DLPから受取られたデータによつて駆動さ
れることを許す。 (c) サイクルフリツプフロツプから、非同期ク
リア信号が取り除かれる；また、 (d) DMA制御PROMからのAINCEN信号が
“真”であるとき、DMAカウントレジスタ
１６０tcおよびDMAアドレスカウンタ１６
０がカウントを行なうことが許される。 ４ WTCLKの主エツジの時刻において、以下の
５または６のパラグラフの条件のいずれかが満
足されるまで待ち、それに従つて動作する。 ５ もし、(i)タイムアウトが“偽”であり、かつ
(ii)MLIホストインターフエイスに割込みの準
備ができておらず、かつ(iii)DLPSYNCHが
“真”であり（すなわち、DLPが、MLIケーブ
ルの上に妥当なデータを与えている）、かつ、
(iv)DMAOVR／がハイ（すなわち、DLP状態
が、期待されたDLP状態にマツチしており、
メモリ中のバツフアが充満していない）場合に
は、“メモリ書込サイクル”を開始させるサイ
クルフリツプフロツプをセツトして、データを
メモリ中にストアする。WTCLKの次の主エツ
ジにおいて、次のサイクルの準備を行なう： (a) SIOパルスを発生し、DLPからのワードの
受取りに対して肯定応答を行なう。 (b) DMAカウントレジスタを増加させる。 (c) DMAアドレスカウンタを増加させる。 (d) DLP SYNCHおよびDLPストローブ−受
信フリツプフロツプをクリアする。 (e) CYCLEフリツプフロツプをクリアする。 (f) 上記パラグラフ４により繰り返しを行な
う。 ６ もし、(a)“タイムアウト”が“真”、または
(b)MLIホストインターフエイスが、ステート
マシンアシスタンスが要求されているMLIプ
ロトコル内の位置にあり、または(c)DLP
SYNCHが“真”であり、DMAVOR／が“ロ
ー”であつて、DLPが状態を変えていること
またはバツフアが充満していることを示してい
る場合、DMARQおよびDMAGNTフリツプ
フロツプをリセツトする。これは、DMA動作
を発生させ、ステートマシンがアドレスおよび
Ｉ／Ｏバスを駆動し、クロツクを受取り、その
プログラム実行を再び始めることを許容する。
タイムアウト条件が発生した後に、DMA動作
を再スタートさせるために要求されるすべて
は、MLI制御レジスタ６０を再ロードするこ
とである。これは、自動的にタイムアウト論理
回路をリセツトし、DMAシーケンスが、それ
が止めた場所で継続する。 DMA制御PROM（第９Ａ図）： DMA読取りおよびDMA書込動作のための制
御論理回路６０ｓの中心部は、DMA制御６０
spPROMの中に含まれ、このため、そのPROM
のプログラミングをここで議論する。この
PROMには、５つの入力があり：それらは、 SDMARQ＝DMA要求をセツト：この項は、
以下の条件がすべて満たされたときにハイにな
る： (a) ステートマシンがFETCHサイクルにある。 (b) タイムアウトが“偽”である。 (c) MLI制御レジスタのDMA能動化ビツトがセ
ツトされる。 (d) MLIホストインターフエイスが、ステート
マシンの注意（attention）を要求しない。 DMAOVR／＝この項は、次の状態でなければ
“偽”である： (a) MLI制御レジスタ中のDMA能動化ビツトが
リセツトされ、または、 (b) 期待されたDLP状態が、現実に受取られた
DLP状態にマツチしない、または、 (c) DMAカウントレジスタがオーバーフローと
なり、メモリバツフアの上限が到達されていな
いことを示す。 XMITDTA＝この項は、データの方向がMLI
からDLPへ向かつているとき“真”、その他の場
合は“偽”である。 DLPSYNCH＝この項は、DLPストローブが、
DLPから受取られた後の、クロツクの第１の主
エツジにおいて“真”となる。 CYCLE＝この項は、PROMによつてセツト・
リセツトされ、DMA動作を同期化するために用
いられる。 PROM出力は： SDMARQ＝DMA要求フリツプフロツプをセ
ツト−この出力は、DMAモードに入り、これに
留まるためには“真”でなければならない。 AINCEN＝アドレス増加能動化−このビツト
は、それが“真”であり、また、DMAGNTフ
リツプフロツプがセツトされたとき、DMAカウ
ントレジスタおよびDMAアドレスレジスタを、
WTCLKの次の主エツジにおいて１だけ増加させ
る。 SETCYCLE＝“真”のとき、次のWTCLKの
主エツジにおいてサイクルフリツプフロツプを、
セツトさせる。 SETSIO＝次のSTCLKの主エツジで、SIOパ
ルスを発生させる。また、DLPSYNCHおよび
DLPストローブを受取つたフリツプフロツプを
リセツトさせ、メモリ出力バスの内容を、DMA
データラツチにロードする。 PROMプログラミングは：“＋”はOR演算，
“・”はAND演算を示すとして、 SDMARQ＝（SDMARQS.DMAOVR／）＋
（SDMARQB.XMITDTA.
DLPSYNCH／） AINCEN＝（SDMARQB・XMITDTA／．
CYCLE／）＋（SDMARQB.
DMAOVR／．XMITDTA.
DLPSYNCH.CYCLE／） SETCYCLE＝（XMITDTA／．DLPSYNCH.
CYCLE／）＋（SDMARQB.
DMAOVR／．．XMITDTA.
DLPSYNCH.CYCLE／） SETSID＝（SMITDTA.CYCLE）＋
（SDMARQB.XMITDTA／．
CYCLE） 背面インターフエイス デイストリビユーシヨンカードアドレシング：
８個のデータリンクプロセツサ
（DLPs）のうちの任意の１つ、または、
データ通信制御のために用いられるライ
ンサポートプロセツサ３００をアドレス
するためのDLP's、デイステリビユーシ
ヨンカードによつて用いられる８個の背
面ラインがある。同様に、デイストリビ
ユーシヨンカードに対するサービス要求
を指示するための、DLP'sによつて用い
られる８個の背面ラインがある。これら
のラインはまた、唯一のものであり、１
つのデータリンクプロセツサのみが、任
意の与えられた要求ラインを使うことが
できる。これに加えて、双方の組におけ
るラインは、優先順位によつて階級化さ
れている。したがつて、データリンクプ
ロセツサの優先順位が、与えられたベー
スモジユールの中で一旦決定されると、
この優先順位要求は、インターフエイス
ボードの上のデータリンクプロセツサに
よる使用のために飛び越される。対応す
るアドレスラインもまたジヤンパされ
る。 メインテナンス論理回路：メインテナンスカー
ド２０ｍ（第１Ｂ図）は、Ｉ／Ｏベース
モジユールの中の32の装置をアドレスす
る、アドレス能力をもつている。メイン
テナンスカードからの高順位アドレスラ
インは、データリンクプロセツサをアド
レスするための“偽”でなければならな
い。その他の４つのアドレスラインは、
データリンクプロセツサ選択にのための
16ラインの１をエンコードする。第Ａ−
４図は、種々の“メインテナンス”アド
レスシングモードを示す。

【表】

【表】 クロツク論理回路：データリンクプロセツサを
備える種々のボードの間のクロツクスキ
ユーを最小化するために、クロツクは、
同様の態様で、それぞれのボードの上に
受取られる。それぞれのボードは、シヨ
ツトキNANDゲートの１つの入力によ
つてクロツクを受取り、それから、要求
されるように、終了した反転または非反
転バツフアによつて種々の論理エレメン
トに対するクロツクを駆動する。 メインテナンス診断上の目的で、デー
タリンクプロセツサに対するクロツク
は、特定の条件が満足されたときに止め
られねばならない。クロツク能動化信号
は、インターフエイスボード１０５ｉの
上で発生され、これは、クロツクを受取
つたテータリンクプロセツサ中のすべて
の他のボードに与えられる。この信号
は、種々のボードの上の、レシーバと名
付けられたゲートにおいて、背面クロツ
クによつてゲートされる。ステートマシ
ンへのクロツクは、また、DMAサイク
ルが進行しているときに、止められねば
ならない。特別のステートマシンクロツ
ク能動化信号が、ステートマシンクロツ
ク上で発生される。 クリア論理回路：クリア論理回路（図示せず）
によつて、２つのクリア信号が発生され
る。１つの信号は、DLIインターフエイ
スをクリアさせ、また、これがホストコ
ンピユータへクリア状態を与えるように
させる；他方の信号は、DLIの中のすべ
ての論理回路をクリアさせる。このクリ
ア信号は、PROMで発生され、PROM
の入力および出力は、望まれないまたは
偽のクリア信号が発生するのを防止する
ための背面クロツクエツジトリガされた
レジスタによつて完全にバツフアされて
いる。このPROMは、次のようにプロ
グラムされる。

【表】 理回路をクリア
出力データ

【表】 ３ 用いられず
CI＝PWRCLR＋SELCLR.CONNECT ＋LCLCLR.LOCAL CLRMLI＝CL＋MSTCLR＋SELMCLR.
CONNECT＋CLRMLI.MCLR／ MLI論理回路−データ経路： MLIインターフエイス論理回路は、第９Ａ図
に描かれているように種々の主データバースおよ
び機能ユニツトから構成されている。 １ ステートマシンアドレス（16） ステートマシンアドレスバスは、DMAモー
ドにある間、MLI論理回路によつて駆動され
る。このアドレスは、Ｉ／Ｏバスから、POT
命令を経由して、DMAアドレスレジスタ１６
０にロードされた16ビツトカウンタから得られ
る。DMAモードで、このカウンタは、ワード
がMLIケーブルの上に転送されるたびごとに、
自動的に１だけ増加する。 ２ MLIデータバス（１０５ｐ，第９Ａ図） 情報転送の方向はMLI（読取り）に向かつて
いるが、いずれかのDMAが活性的または、読
取データレジスタに対して発行された“GET”
であるとき、データはMLIデータバスから
Ｉ／Ｏバスへとゲートされる。MLIがデータ
ラインを駆動しているとき、このデータは、デ
ータレジスタ６０またはDMAモードのとき、
ステートマシンメモリ出力バス（12）のいずれ
かから駆動される。 ３ DMA転送カウンタ１６０は、“PUT”が実
行されるとき、Ｉ／Ｏバスから、補数形式でロ
ードされる。このレジスタは、ワードがMLI
を越してDMAモードで転送されるたびごと
に、“突き当る（bumped）”ものであり、オー
バフローを起こしたときに、DMAからの出口
を与える。補数形式による、レジスタの内容
は、GET MLIカウントレジスタからの
“GET”が実行されたときＩ／Ｏバスの上へと
ゲートされる。 ４ 制御論理回路６０ｓとステートマシンとの間
のインターフエイスは、それぞれＩ／Ｏバス１
０を受取りまた駆動するGETおよびPUTの組
を経由する。 DLIインターフエイスデータ経路論理回路
（第１０Ａ図）： DLIインターフエイスの内部データバス１０
（第１０Ａ図）は、３つのソースから駆動される
ことができる：背面データライン、Ｉ／Ｏバスお
よびFIFO出力。データのための５つの“シンク
（sink）”がある：背面データライン、Ｉ／Ｏバ
ス、FIFO入力レジスタ、MLIカウンタ、および
パリテイツリー１００ｔ。次の表は、実行される
種々の動作のためのソース／シンクの組合わせを
示す。

【表】 DLIデータ経路論理回路についての注意： データがFIFOへロードされたとき、それは
DLPクロツク主エツジにおいてレジスタ１００i₂
へラツチされ、次の半クロツクにおいてFIFO１
００i₃へ転送される。 すべてのFIFOの出力が逆転される。FIFOは、
逆転された背面バスおよび逆転されないＩ／Ｏバ
スからの経路中にあり、また、戻りの経路中にあ
る。２つのバスの間のデータ転送（どちらの方向
でも）のすべては、FIFOを通つて進まねばなら
ない。 パリテイツリーは常に内部バスに接続されてい
るが、パリテイは、(1)データがFIFOからＩ／Ｏ
バスへと転送され、また(2)Ｉ／Ｏ記述子の第１の
ワードが読取られ、ワードの最下位バイトから、
MLIカウンタのロードを行なうか否かが決定さ
れなければならないときに、パリテイはチエツク
されるのみである。 DLIインターフエイス（第１０Ａ図）： DLIインターフエイス制御論理回路１００ｉ
は、シーケンシヤルステートマシンから構成され
ており、そこでは、制御シーケンスがPROM１
００ｍにある。24のラツチされたPROM出力
は：(1)MLIインターフエイス制御信号を駆動し、
(2)内部タイミングおよびデータ経路を制御し、ま
た(3)PROMコード中の条件分岐を与え、MLIプ
ロトコルの後にシーケンスを続けさせる。 PROM１００imは、それぞれが24ビツトの、
1024ワードを含み、10のアドレスライン（A0な
いしA9）によつてアドレスされる。動作を行な
うとき、７つのアドレスライン（A3ないしA9）
が、PROM出力からラツチされた次のアドレス
ラインから道筋を与えられる。ビツトA1および
A2は、２つの“分岐制御”ビツトによつて選択
された条件で、“条件分岐”として発生される。
最下位ビツト（ビツトA0）は、常に、ラツチさ
れたシステムストローブ（STIOL／）の後に続
く。 ステートマシンがPUT命令をPUT
ADDRESSおよびCOUNTレジスタに発行するこ
とにより、新たなシーケンスアドレスをロード
し、UIOSMにPROMアドレスを変化させる条件
が満足されたとき、ビツトA3ないしA9がＩ／Ｏ
バスから取出され、ビツトA1およびA2はゼロに
セツトされ、また、常に、アドレスラインA0は、
ラツチされたシステムストローブの後に続く。 PROM出力ビツト： PROM１００imによつて発生された、24ビツ
トのそれぞれの機能は、次の表に示されている。

【表】 ることができる。

【表】

【表】 ビツトは、新たなアドレスが、ス
テートマシンによつてロードさ
れ、または、背面からのDLPクリ
ア動作によつてセツトされると
きを除き、次のPROMアドレスを
与える。
メツセージレベルインターフエイス論理回路１
００ｍ：ネツトワークサポートプロセツ
サ（NSP）８０と、任意の個々のライ
ンサポートプロセツサ（LSP）３００と
の間のデータ転送は、インターフエイス
回路１０５ｉの上の、通常のMLI論理
回路によつて実行される。これは、第７
図、第８図，第９図および第９Ａ図に示
されている。実行されたこのデータ転送
は、DMAモード、非DMAモードのい
ずれであつてもよい。 DMAモードでは、DMAアドレスカウンタ１
６０は、MLIステートマシン５０ａによつて、
転送されるべきメモリ中の第１のワードに対する
“ポインタ”として初期化される。同時に、転送
カウンタ１６０tcは、マスタステートマシンプロ
セツサ５０ａによつて、転送されるべきワードの
数の補数とともに初期化される。そして、DMA
論理回路は、ステートマシンプロセツサ５０ａに
よる、なおの上の干渉なしに、データ転送を取扱
う。それぞれのワードが転送されるとき、DMA
アドレスカウンタは増加され、DMA“転送カウ
ンタ”が減少される。そして、DMA動作は、
DMA“転送カウンタ”がオーバーフローを起こ
すとき、すなわち、この値が“０”のとき、通
常、終了する。DMA論理回路はまた、DMAタ
イムアウトまたは期待されていないLASP状態信
号のような、異常条件が検出されたとき、DMA
モードを終了する。 直接メモリアクセス動作（DMA）のすべて
は、MLIステートマシンプロセツサ５０ａによ
つて初期化され、DMA制御PROMによつて制御
される。DMA動作の間、ステートマシンプロセ
ツサへのクロツクは止められ、ステートマシン
PUTレジスタ、GETレジスタおよびＩ／Ｏバス
が不能化される。 非−DMAモード：非DMAモードにおいては、
データは、ワードごとにラインサポート
プロセツサ（LSP）３００（特に、選択
されたLSP３００ａ，３００ｂ，３００
ｃまたは３００ｄ）へと転送される。こ
の非DMAモードでは、データ転送は、
MLIステートマシンプロセツサ５０ａ
の直接制御の下で実行される。データ
は、Ｉ／Ｏバス１０から保持レジスタ６
０（第９図）へと転送され、それから送
信装置／ドライバ６０txを介して接続モ
ジユール１６０ｄ、アドレスされたライ
ンサポートプロセサ３００へと転送され
る。 メツセージレベルインターフエイス論理回路１
００ｍは、第９図のブロツク図において示されて
おり、すでに第９Ａ図に関連して述べられてい
る。 データリンクインターフエイス論理回路
（DLI）：第１０図は、最初に第８図にお
いて回路１００ｉとして示したデータリ
ンクインターフエイス論理回路のブロツ
ク図である。このデータリンクインター
フエイス論理回路は、第８図のMLIス
テートマシンプロセツサ５０ａを伴つた
DLI回路である。第１０図において、フ
アースト−イン−フアースト−アウト
（first−in−first−out，FIFO）スタツ
クレジスタ１００i₃が示されている。こ
れは、64−ワードレジスタであつて、こ
れのそれぞれのワードは16ビツトであ
る。このレジスタは、ホストコンピユー
タ１００に転送されるデータを保持する
か、そうでなければ、ホストコンピユー
タから受取られるデータをも保持する。
３状態ドライバ−レシーバ回路１００i₁
は、背面を経由して、コンピユータ１０
０への、またはこれからのデータを送り
出し、受取る。これはまた、内部データ
バスの上のデータを受取る。データの他
のソースは、制御カード６６ａであり、
これは、３状態ドライバ−レシーバ１０
０i₅への前面接続を持つている。３状態
ドライバ−レシーバ１００i₅は、内部デ
ータバスを経由して、FIFOスタツクレ
ジスタ１００i₃への入力を与える保持レ
ジスタ１００i₂に接続する。FIFOスタ
ツクレジスタ１００i₃の出力は、３状態
ドライバ−レシーバ１００i₅および１０
０i₁のいずれに対しても出力を供給する
インバータ１００i₄に供給される。 PROMシーケンサ：PROMシーケンサ１００
psは、第１０Ａ図のDLIインターフエイ
ス論理の一部分である。このPROMシ
ーケンサは、ステートマシンプロセツサ
５０ａを、ホストコンピユータシステム
に向けられた、通常のDLI動作を実行す
るために要求されるオーバヘツド操作か
ら切り離すように設計されている。
PROMシーケンサ１００psの中の論理
回路は、ホストシステムデータ転送のた
めの通常のMLIプロトコルを与え、こ
れを堅持するよう設計されている。この
PROMシーケンサは、ステートマシン
プロセツサによつて初期化された、開始
アドレスレジスタからの、開始PROM
アドレスを受取る。それから、この
PROMシーケンサは、一連の制御状態
を通つて、要求されたデータ転送動作を
実行する制御信号を与える。シーケンシ
ングは、PROMシーケンサが、与えら
れたタスクを完了するまで、または、期
待されていない条件が検出されまで続行
する。ステートマシンプロセツサは、割
込信号および状態レジスタ信号によつ
て、期待されていない条件についての通
知を受ける。状態レジスタは、割込みの
発生を特定する。 メモリ制御カード（ＭＥＭＣＴＲ） 第２図に関連して前に議論したように、ネツト
ワークサポートプロセツサ８０は、メモリ制御カ
ード６６ａおよび６６ｂを保持している：また、
これらの制御カードのそれぞれは、ネツトワーク
サポートプロセツサのマスタ５０ａおよびスレー
ブ５０ｂステートマシンプロセツサをそれぞれ伴
つている。メモリ制御カード６６の基本的エレメ
ントのブロツク図が、第１１図に示されている。
エレメント６６ａはマスタプロセサ５０ａに対す
るメモリコントロール装置であり、一方、エレメ
ント６６ｂはスレーブプロセサに対するメモリコ
ントロール装置である。 第１１図からわかるように、メモリ制御カード
６６は、8Kワードの局所メモリを与える。この
局所メモリは、それに伴つたステートマシンプロ
セツサによつて、独占的に使用されるもので、こ
れは、すなわち、メモリ制御カード６６ａは
MLIプロセツサ５０ａの独占的使用のためのも
のであり、一方、メモリ制御カード６６ｂは、
NDLプロセツサ５０ｂの独占的使用のためのも
のである、ということである。メモリ制御カード
６６はメモリコントロール装置に対する一般的な
レイアウトでありまた、特定のステートマシンプ
ロセツサが共用メモリ９０の最高132Kワードま
でをアドレスすることを許容する論理回路を含
む。ネツトワークサポートプロセツサ８０の中で
許容された、現実の共用メモリは、NSPソフト
ウエアの束縛によつて、115Kワードまでに制限
される。ネツトワークサポートプロセツサの中の
他のカードとの通信は、第１Ｂ図に示された前面
コネクタを経由して行なわれる。 第１１図に示されたメインテナンスカード信号
（PRIF，DSIM，MAINT，SEL）の使用は、こ
こに援用して含ませた引用参照特許において議論
されている。 第１１図からわかるように、MLIメモリ制御
カード６６ａが、破線によつて囲まれて示されて
いる、付加されたモジユール選択論理回路を持つ
ていることを除き、それぞれの場合のメモリ制御
カードは同一である。 メモリ制御カード６６ａのみの破線の中に示さ
れているモジユール選択論理回路は、ステートマ
シンカードの１つがマスタプロセツサ５０ａであ
り、一方、他のステートマシン、NDLプロセツ
サ５０ｂが従プロセツサであるために、必要なも
のである。したがつて、モジユール選択論理回路
は、マスタプロセツサカードを従プロセツサカー
ドから区別し、マスタおよびスレーブプロセサ５
０ａおよび５０ｂの両者が同時に共用メモリ９０
内の同一のメモリカードにアクセスを試みた場合
に、それぞれのカードが共用メモリ９０を用いる
ことができる時間を選択する。 ステートマシンプロセツサ５０ａからのメモリ
アドレスバス１６は、算術論理ユニツト６６ｕ、
局所メモリ６６ｍおよびアドレス選択レジスタ６
６ｓへもアドレスデータを運ぶ。アドレス選択レ
ジスタ６６ｓの出力はベースアドレスレジスタ６
６ｒへ運ばれ、ベースアドレスレジスタ６６ｒの
データ出力はALU６６ｕへ与えられる。ALU６
６ｕは、データアクセスのために共用メモリ９０
へ送られる組合わせられたメモリアドレスを与え
る。メインテナンスカード２０ｍ（第１Ｂ図）か
らのシミユレートされた信号もまた、ゲートされ
てALU６６ｕおよび局所メモリ６６ｍへ向かつ
てもよい。 Ｉ／Ｏバス１０は、データを、ベースアドレス
レジスタ６６ｒ、局所メモリ６６ｍおよびデータ
バス１０dbへ運ぶことができる。 局所メモリ：メモリ制御カード６６の局所メモ
リ６６ｍ（第１１図）は、RAMの８，
１９２の17ビツトワードを、そのカード
に伴つた特定のステートマシンプロセツ
サに与える。このRAMメモリは、メモ
リアドレスバス１６からのアドレス情報
を受取り、また、Ｉ／Ｏバス１０からの
入力データも受取る。局所メモリ６６ｍ
からのデータ出力は、共通メモリデータ
出力バス、MEMOUT１２を通る。 共用メモリ制御：メモリ制御カード６６の共用
メモリ“制御”セクシヨン”は、ステー
トマシンプロセツサのアドレシング能力
を131Kまで広げることを可能とする回
路を持つている。論理回路は、MAP発
生器PROM（図示せず）および１６のベ
ースアドレスレジスタ（BAR）６６ｒ、
および17ビツト算術論理回路（ALU）
６６ｕから構成されている。 このMAP発生器は、32×８（32by8）PROMで
あつて、これは、バス１６の上のメモリアドレス
の最上位４ビツトをデコードする。このデコーデ
イングは、共用メモリ９０がアドレスされるべき
ものであるか否かを決定する。 ベースアドレスレジスタ（BAR）６６ｒは、
8BARsの２つのグループに等分される。したが
つて、これらのベースアドレスレジスタが16存在
する。これらの１つのグループ（BAR0−
BAR7）は、共用メモリ９０が、ステートマシン
プログラムカウンタ４１′（第４図）によつてア
ドレスされているときに用いられる。ベースアド
レスレジスタの他のグループ（BAR8−BAR15）
は、共用メモリが、ステートマシンプロセツサの
メモリレフアレンスレジスタ（MRR）４０（第
４図）によつてアドレスされているときに用いら
れる。 ベースアドレスレジスタ６６ｒの任意の１つ
は、ソフトウエアによつてＩ／Ｏ前面バス１０を
通り、共用メモリ９０の中の4K領域を包含する
ベースアドレスへと向かう。ALU６６ｕへのベ
ースアドレスレジスタ出力は、ステートマシンア
ドレスバス制御ライン１６をデコードすることに
より選択される。このデコーデイングは、８ベー
スアドレスレジスタの１つのグループを選択す
る。３つの、高順位メモリアドレス（14：03）を
デコードすることにより、その特定のグループの
中の８ベースアドレスレジスタの１つが選択され
る。 算術論理ユニツト（ALU）：第１１図のメモリ
制御カード６６のALU６６ｕは、17ビ
ツト加算器である。Ａ入力は、ベースア
ドレスレジスタから引き出され、Ｂ入力
はメモリバス１６から引き出される。こ
のデータ出力は、共用メモリアドレスバ
ス（XMADR）に与えられる。16ビツ
トベースアドレスレジスタは14ビツト
（15：14）を、算術論理ユニツトのＡ入
力のビツト位置16：14に与える。ビツト
位置０および１が接地されている。16ビ
ツトメモリアドレスバス（MADDR）
１６は、12ビツト（11：12）を、算術論
理ユニツトＢ入力のビツト位置11：12に
与える。ビツト位置16：05は接地されて
いる。選択されたベースアドレスレジス
タの最上位14ビツトと、メモリアドレス
バス１６の最下位12ビツトとの和であ
る、ALU出力は、115Kワードの１つを
選択する、17ビツト共用メモリアドレス
XMADRである。 メモリ制御待ち論理回路：特定の状態の下で
は、メモリ制御カード６６は、そのメモ
リ制御カードに接続された、随伴ステー
トマシンクロツクを停止させる、
WAIT信号を発生する。このクロツク
は、WAIT信号が“活性的”である限
り、停止させられている。WAIT条件
の１つは、メモリ制御カード６６が共用
メモリ９０に書込みを行ない、またはこ
れらの読出しを行なつているとき、発生
するものである。このメモリ制御カード
は適当なWAIT信号を挿入して、適当
な遅延を与える。それは、共用メモリが
遅すぎて、ステートマシンプロセツサお
よびメモリ制御カードの、より早い作用
を維持することができないためである。 メモリ制御カード６６ａおよび６６ｂのいずれ
もが、同じ共用メモリカード９０を同時にアクセ
スしようとするとき、他の条件が発生する。優先
順位発生器（PRIGEN）PROM、または、MLI
メモリ制御カード６６ａが競合を解き、適当な
WAIT状態を発生させる。 第３の条件は、ステートマシンプロセツサが、
メモリパリテイエラーを検出したときに生ずる。
メモリパリテイエラーに起因するWAIT信号は、
“ゲートされず”、これは、すなわち、通り抜けさ
れない。このWAIT信号によつて、ステートマ
シンクロツクは、ステートマシンがクリアされる
まで停止したままとなる。 ＲＡＭカード 第１２図からわかるように、第１Ｂ図の９０と
して示した共用メモリRAMカード回路の概要図
が示されている。 カードのそれぞれは、共用メモリ９０に対する
寄与分として用いられる32KB容量をもつてい
る。RAM９０の全体のメモリ容量は、２つのス
テートマシン５０ａ（MLI）および５０ｂ（NDL）
によつて共用されている。第１Ｂ図からわかるよ
うに、この容量は、４から７のRAMカードのど
の場所によつても与えられ得るものである。 共用メモリRAMカードの１つの特定のユニツ
トは、共用メモリアドレスラインおよびメモリ−
出力（MEMOUT）バスへの終端抵抗をもつて
いるという点でユニークである。この特定のカー
ドは、RAM終端カードと呼ばれ、32KB、RAM
TERとして示される。終端RAMカードは、ネツ
トワークサポートプロセツサの中のメモリバスの
終端に位置されねばならない。 このRAMカードは、68の4096×１（4096by1）
RAMチツプを含む。それぞれのカードは、MLI
メモリ制御カード６６ａに接続された１つのデー
タおよび１つのアドレシングポート（第１２図）
を持つ。RAMカードの上の第２のデータおよび
アドレシングポートは、NDLメモリ制御カード
６６ｂに接続される。これによつて、共用メモリ
が、マスタプロセサ５０ａおよびスレーブプロセ
サ５０ｂのどちらのステートマシンプロセツサに
よつてもアクセスされることが可能となる。メモ
リ制御カードとの通信は、前面コネクタを通して
行なわれる。 第１２図に示されているように、MLIステー
トマシンおよびNDLステートマシンのメモリ制
御回路からのアドレスは、それぞれ、Ｂポート９
０abおよびＡポート９０aaに入り、そこから接
続されて９０₁のようなRAMカードのアドレス入
力となる。入力データフエーズ上の、第１と第２
のステートマシン（マスタ５０ａおよびスレーブ
５０ｂ）からのデータは、ポートBd₁およびAd₁
に運ばれ、そこからカード９０₁のデータ入力部
のデータ入力DIへ運ばれる。RAMカード９０₁
のデータ出力DOは、ポートBd₂およびAd₂に供給
され、そこから、それぞれデータライン上を
MLIステートマシンメモリ制御装置６６ａおよ
びNDLステートマシンメモリ制御装置６６ｂへ
運ばれる。 ネツトワークサポートプロセツサの機能的側面 ネツトワークサポートプロセツサの種々の機能
を統合することは、バスを用いることによつて達
成され、第１３図からわかるように、３つの基本
的リンクから構成されている。３つのリンクは、
MLIリンク、NDLリンク、およびINTERリンク
によつて構成される。これらのリンクによつて、
ネツトワークサポートプロセツサの構成要素とな
つているカードの結合が、全ユニツトとして、統
合された形で機能することが可能となる。 ネツトワークサポートプロセツサ（NSP）８
０は、本質的に、マルチユニツトコンピユータで
ある。１つのプロセツサ（MLIプロセサコント
ローラと呼ばれる）は、第２図に示すように、
MLIメモリ制御装置６６ａおよびインターフエ
イス回路１０５ｉと協働するMLIステートマシ
ン５０ａから構成される。 第２の装置（NDLプロセツサコントローラ５
０ｂと呼ばれる）は、NDLメモリ制御６６ｂと
協働するNDLステートマシン５０ｂから構成さ
れる。これらのプロセツサ−コントローラの双方
は、同様の方法で構成され、ともに共用メモリ９
０をアクセス可能である。 情報を運び、種々のカード（第１３図）の中で
アドレスを行なう３つの主要なバスはＩ／Ｏバス
１０、メモリアドレス（MADDR）バス１６お
よびメモリデータ出力バス（MEMOUT）１２
である。さらに、追加の制御情報が、前面コネク
タ（第１Ｂ図に示されている）を用いて、それぞ
れのコントローラのカードの中を通る。 第１３図に示されているように、MLIリンク
はMLIコントローラの３つの装置１０５ｉ，６
６ａ，５０ａに接続する。これはまた、MLIプ
ロセサコントローラと共用メモリ９０との間の接
続を与える。NDLリンクは、装置６６ｂおよび
５０ｂを接続する。INTERリンクは、共用メモ
リ９０を６６ａおよび６６ｂへ接続する。 入力／出力／（Ｉ／Ｏ）バス：Ｉ／Ｏバス１０
ａは共通データバスであり、これは、MLIコン
トローラの３つのカードを接続する。このバスの
上の情報は、次のものを含む： (a) MLIステートマシン５０ａから、インター
フエイス装置１０５ｉへの制御情報。 (b) ステートマシン５０ａからMLIメモリ制御
カード６６ａへの制御情報。 (c) インターフエイス装置から、ステートマシン
への状態情報。 (d) インターフエイスFIFOレジスタ（第１０図）
においてストアされ、その後ステートマシンま
たはメモリ９０のいずれかに送り出される、
DLIの上の、ホストコンピユータ１００から受
取られたデータ。 (e) ステートマシンまたはメモリのいずれかか
ら、インターフエイス装置１０５ｉに送り出さ
れ、DLIを越えてホストコンピユータへの後続
の伝送のために、FIFOレジスタにストアする
ためのデータ。 (f) MLIの上のLSP３００から受取られ、ステ
ートマシンまたは、非DMAモードでメモリ９
０、もしくはDMAモードでメモリ９０へ送り
出されるデータ。 (g) ステートマシン５０ａまたはメモリ９０のい
ずれかからのものであつて、非DMAモードで
インターフエイス装置１０５ｉに送られ、
MLIの上のラインサポートプロセツサ３００
へ伝送されるデータ。 (h) 局所メモリ６６ｍまたは共用メモリ９０の中
に書込まれるべき、ステートマシン５０ａから
のデータ。 メモリアドレス（MADDR）バス：メモリア
ドレスバス１６ａは、共通アドレスバスであつ
て、装置５０ａ，６６ａおよび１０５ｉから構成
される、MLIコントローラのための３つのコン
トローラ装置を接続する。以下の情報が、メモリ
アドレスバス１６ａの上を運ばれる： (a) ステートマシン５０ａの上のPROM回路ま
たはメモリ制御カード６６ａの上の局所メモリ
６６ｍをアドレスするときの、ステートマシン
のプログラムカウンタ４１′の出力（または、
メモリレフアレンスレジスタ４０の出力）。 (b) メモリ制御カード（MEMCTL）６６の上の
局所メモリ６６ｍをアドレスするために用いら
れる、インターフエイス装置１０５ｉの上の
DMAアドレスレジスタ（第９図）。 (c) 共用メモリ９０をアドレスするために、ベー
スアドレスレジスタ（BAR６６ｒ）をアドレ
スし、メモリ制御回路６６ａの上のモジユール
選択論理回路（第１１図）をアドレスする、プ
ログラムカウンタ４１′の出力、ステートマシ
ンMRR４０の出力またはMLIインターフエイ
ス（第９図）の上のDMAアドレスレジスタ１
６０。第１１図のモジユール選択論理回路を用
いて、カード５０ａまたは５０ｂのいずれが、
任意の与えられた期間に、メモリ９０へのアク
セスを得るかを確認する。 メモリアドレスバス１６ｂを共通アドレスバス
として用い、NDLコントローラ（ステートマシ
ン５０ｂおよびメモリ制御６６ｂ）を接続する。
ここで、以下の情報データが、メモリアドレスバ
スの上に転送される： (a) NDL PROMをアドレスし、または、メモ
リ制御カード６６ｂの上の局所メモリ６６ｍを
アドレスするために用いられる、NDLステー
トマシン５０ｂの出力−プログラムカウンタ４
１′の出力（またはMRR４０の出力）。 (b) 共用メモリ９０をアドレスするために、ベー
スアドレスレジスタ、BAR６６ｒ（第１１図）
およびメモリ制御カード６６ｂの上の論理回路
へと情報を転送する、NDLステートマシンの
プログラムカウンタ４１′の出力（または
MRR４０の出力）。 メモリ出力バス（MEMOUT）：メモリ出力バ
ス１２ａは、MLIコントローラの３つ
の装置５０ａ，６６ａ，１０５ｉを接続
する共通データバスである。このバスの
上の情報は、次のものから構成されてい
る： (a) メツセージレベルインターフエイスを越えて
ラインサポートプロセツサ（LSPs）へデータ
を伝送するための、（プログラム情報またはデ
ータのための）ステートマシン５０ａまたはイ
ンターフエイス装置１０５ｉの上のDMAレジ
スタ６０ｍ（第９図）のいずれかへの、メモリ
制御カード６６ａの上の局所メモリ６６ｍの出
力。 (b) ステートマシン５０ａへの、またはインター
フエイス装置１０５ｉおよびLSP３００への、
共用メモリ９０の出力。 (c) プログラム情報またはデータのいずれかを
MLIステートマシン５０ａへ転送する、メモ
リ制御装置６６ａの上の局所メモリ６６ｍの出
力。 (d) 情報をNDLステートマシン５０ｂへ転送す
る、共用メモリ９０の出力。 同様に、MEMOUTバス１２ｂは、NDLス
テートマシン５０ｂ（第１３図）に対して、同
様の機能を与える。 共用メモリインターフエイス：MLIメモリ制
御カード６６ａは、メモリ９０の中の共
用メモリワードを選択するために用いら
れる共用メモリアドレスを発生するため
に、ベースアドレスレジスタ（BAR）
の出力とともにメモリアドレス
（MADDR）を足し合わせる。この
MEMCLカード６６ａはまた、書込デ
ータを共用メモリ９０へ転送し、共用メ
モリ９０から読取データを戻す、双方向
共用メモリデータバス１０ａを取扱う。
書込データは、MLIリンクのＩ／Ｏバ
ス１０ａによつて与えられる。読取デー
タはアイソレータを通して、第１３図の
MLIリンクのメモリ出力バス１２ａへ
と転送される。 NDLメモリ制御装置６６ｂは、ベースアドレ
スレジスタ（BAR）の出力を、メモリアドレス
に足し合わせるが、これはロードされてメモリ９
０からのメモリワードを選択する共用メモリアド
レスを発生するものである。メモリ制御装置６６
ｂはまた、書込データを共用メモリ９０に転送
し、共用メモリ９０からの読取データを戻す、双
方向共用メモリデータバスをも取扱う。書込デー
タは、NDLリンクのＩ／Ｏバス１０ｂによつて
与えられる。読取データは、アイソレータを通し
て転送され、NDLリンクのメモリ出力バス１２
ｂへ転送される。 NDLリンク：第１３図に示されているNDLリ
ンクは、装置５０ｂおよび６６ｂから構
成されるNDLコントローラの２つの装
置を接続する。このリンクはまた、
NDLコントローラと共用メモリ９０と
の間の接続を与える。 NSPインターリンク：MLIコントローラ（装
置５０ａ，６６ａ）と、NDLコントロ
ーラ（装置５０ｂおよび６６ｂ）との間
の、唯一の“データ”通信は、共用メモ
リ９０を通して行なわれる。 MLIコントローラは、MLIリンクの中の共用
メモリインターフエイスを通して、共用メモリ９
０と通信を行なう。第１３図に示されたMLIリ
ンクは、MLIコントローラのマスタプロセサお
よびメモリを接続し、またMLIコントローラを
共用メモリ９０およびインターフエエス装置１０
５ｉへ接続する。同様に、NDLコントローラは、
共用メモリ９０およびMLIコントローラと通信
を行なう。共用メモリ９０の中のそれぞれの
RAMカード（第１２図）は、２つの（MLIおよ
びNDL）共用メモリインターフエイスのそれぞ
れに対する、別個のポートと、固有のポート選択
論理回路を持つている。 第１２図のポート選択論理回路は、MLIメモ
リ制御カード６６ａの上に発生された信号によつ
て制御される。制御フラグ（第１３図）は、メモ
リ９０へのアクセスを制御するために、２つのメ
モリ制御カード６６ａと６６ｂとの間を通る。
MLIコントローラが共用メモリ９０へのアクセ
スを要求したとき、これらのフラグによつて、
MLIリンクポートが選択される。そうでなけれ
ば、NDLリンクポートが活性化される。 同じRAMカード９０は、MLIコントローラお
よびNDLコントローラの双方によつて同時にア
クセスされることはできない。MLIメモリ制御
カード６６ａの上の論理回路によつて、同時にア
クセスされることが妨げられる。しかしながら、
共用メモリ９０の中の、２つの異なつたRAMカ
ードは、それが、同時にアクセスされようとして
いる、同じRAMカードでない限り、MLIおよび
NDLコントローラによつて、同時にアクセスさ
れることができる。 ステートマシン外部割込み 第３，４，５および６図において議論したよう
に、ステートマシンプロセツサは、“フオアグラ
ンド”または“バツクグランド”モードのいずれ
によつても動作する。フオアグランドモードは、
正規動作に関して用いられ、インターフエイス装
置１０５ｉからの信号によつて割込まれることが
できる。バツクグランドモードは、ステートマシ
ンが“外部”割込みのサービスを行なうときに使
用される。バツクグランドモードの間ステートマ
シンは、プログラムによつてフオアグランドモー
ドに初めに戻るまで、再び割込まれることはでき
ない。 ２つのモードを取扱うこの論理回路は、そのう
ちの８つのアキユムレータが、それぞれのモード
に割当てられた、16のアキユムレータ：それぞれ
のモードに割当てられたフラグレジスタ：およ
び、ステートマシンがフオアグランドからバツク
グランドモードへとスイツチしたとき、MRR４
０の内容を保持する、１つのMRR−保持レジス
タ４７、から構成されている。第１４図からわか
るように、フオアグランドアキユムレータは３０
ｆとして示され、一方、バツクグランドアキユム
レータは３０ｂとして示されている。このフオア
グランドフラグレジスタは３５として示され、一
方、バツクグランドフラグレジスタは３６で、
MRR−保持レジスタは４７として示されてい
る。 “フオアグランド”モードで動作しているステ
ートマシンが、割込みを検出すると、ステートマ
シンの状態が保持される。第１に、プログラムカ
ウンタPC４１′の内容が、スタツクメモリ４５の
中に保持され；第２に、プログラムカウンタ４
１′へ、割込みのソース（インターフエエス装置
１０５ｉ）によつて与えられたアドレスがロード
され；第３に、フオアグランドアキユムレータ３
０ｆが不能化されるとともに、バツクグランドア
キユムレータ３０ｂが能動化され；第４に、フオ
アグランドフラグレジスタ３５が不能化され、バ
ツクグランドフラグレジスタ３６が能動化され；
そして、第５に、MRR４０のデータが、MRR
−保持レジスタ４７（第１４図）の中にストアさ
れる。 したがつて、ステートマシンのプレ割込状態が
変化されることなく、将来の使用のためにストア
される。そして、ステートマシンが、割込サービ
スルーチンを実行することができる。ステートマ
シン状態は、割込サービスが完了した後、状態保
持手続きを逆にすることにより、再ストアされ
る。外部割込みが検出されたときに処理中である
フアームウエアルーチンは、割込みが発生した点
で実行を再開する。 ネツトワークサポートプロセツサ（NSP）に
おいては、MLIステートマシン５０ａのみが割
込みを受けることができる。この割込みは、イン
ターフエイス装置１０５ｉの上で発生される。次
のステツプを決定するために、ステートマシンの
助力が要求される点に、PROMシーケンサ１０
０psが到達したとき、割込みが発生する。この点
は、ホストコンピユータ１００へのメツセージの
伝送の完了およびホストコンピユータからのメツ
セージの受取りの完了を含む。 インターフエイス装置１０５ｉは、MLIステ
ートマシンをアドレス0002とさせる。このアドレ
スは、割込サービスルーチンへの分岐を保持す
る。このルーチンの最初の命令の中に、インター
フエイス装置状態レジスタ２００の内容を取出す
命令がある。この情報は、割込信号に対する、適
当な応答を決定するために用いられる。 ２つのフラグレジスタ３５，３６は、ステート
マシンの上の７ビツトレジスタであつて、条件付
き分岐動作を実行するか、そして条件付き呼出し
か条件付き戻りを実行するか；または、サブルー
チンを呼出すか、サブルーチンからの戻りを行な
うかを決定する。 フラグレジスタには、ビツトの２つの組が存在
する。３つのビツトの１つの組は、“外部”フラ
グである。この組は、カードの外部にあるデータ
を受入れるために用いられる。第２の組は、４ビ
ツトから構成されている。この組は、最後の算術
動作の後の、ALU出力の状態を保持する。これ
らのビツトは、全ALU出力がゼロ（最上位ALU
出力ビツトおよび、最下位ALU出力ビツトの状
態）かどうか、およびALUの状態が出力を“持
つて”いるかどうかを記録する。 ステートマシンは、動作モードを選択する、バ
ツクグランド−フオアグランド制御フリツプフロ
ツプ２３ｍ（第１４図）を持つている。このフリ
ツプフロツプは、NSPが開始されると、フオア
グランドモードへ、自動的にセツトされる。これ
は、外部割込みによつてバツクグランドモードへ
とセツトされる。フリツプフロツプがバツクグラ
ンドモードに残つている限り、さらに別の割込み
が肯定応答されることはない。このフリツプフロ
ツプは、割込サービスルーチンの終了において、
フオアグランドモードへとリセツトされる。それ
から、新たな割込みが受入れられる。 ステートマシンは２つのプログラム−割込命令
に肯定応答する。 (1) 割込不能化のための命令 (2) 割込検出能動化のための命令 この命令は、外部割込みの存在に依存しない。
割込命令は、プログラムの特定の領域を、外部割
込みから守る。第１４図において、PROMシー
ケンサ１００psが、PUT命令からの開始アドレ
スによつて開始される、NSP割込論理回路が示
されている。 メモリアドレシング：第１５図に示されている
ように、ネツトワークサポートプロセツサのブロ
ツク図が、それぞれが共用メモリ９０へ共通接続
するMLIプロセサコントローラ５０ａ，６６ａ
およびNDLプロセサコントローラ５０ｂ，６６
ｂを示すNSP８０の主要エレメントを示してい
る。 ネツトワークサポートプロセツサの中には、次
のような３つの区別可能なタイプのメモリがあ
る。 (a) それぞれのステートマシンプロセサは、ステ
ートマシンプログラムの一部を保持する
PROMを持つている。第１５図において、
MLIステートマシン５０ａは、そのプログラ
ムを記憶するたの8K PROM５０ｍを持つて
いることが示され；同様に、NDLステートマ
シン５０ｂは、そのプログラムを2Kワードで
記憶するためのPROM５０ｎを持つているこ
とが示されている。 (b) それぞれのメモリ制御（MEMCTL）カード
は、ステートマシンプログラムの一部を含み、
また、それぞれのステートマシンに対する局所
メモリも含んでいる。たとえば、第１５図にお
いて、MLIメモリコントローラ６６ａは、固
有の局所メモリを持つており、これは16K
RAM６６ｍを含んでいる；同様に、NDLメモ
リ制御６６ｂは、16K RAMを含む固有の局所
メモリ６６ｎを持つている；さらに、第１５図
のそれぞれのメモリ制御カードもまた、ステー
トマシンプログラムの一部を含み、局所メモリ
６６ｍの一部分であるPROMを含んでいる。 (c) 第１５図（第１Ｂ図も見よ）のメモリ９０
は、一連のRAMカードであつて、そのそれぞ
れは32キロバイトの容量をもつている。これら
のRAMカードは、マスタおよびスレーブステ
ートマシンの双方に対するプログラムの一部分
を保持でき、また、それらに随伴したメモリ制
御カードを用いて、双方のステートマシンによ
つてアクセスされることのできる共用メモリ９
０を与える。 このステートマシンは、PROMメモリの中に、
16Kだけのプログラムワードを持つことができ
る、好ましい実施例にあつては、MLIステート
マシン５０ｂは8Kプログラムワードを持つてお
り、NDLステートマシン５０ｂはプログラムの
2Kワードを持つている。それぞれのメモリ制御
カードは、随伴したステートマシンに利用でき
る、局所メモリの8Kワードを持つている。共用
メモリ９０のワードの数は、第１Ｂ図に示した、
ネツトワークサポートプロセツサの中に取付けら
れたRAMカードの数とともに変化する。この共
用メモリは、ステートマシンのいずれによつても
アドレスされることができる。 第１Ｂ図に中に示した好ましい実施例の場合、
もし、４つのRAMカードがあると、共用メモリ
は65536ワードおよび131072バイトを与え；５つ
のRAMカードがあると、共用メモリは、81920
ワードと163840バイトを与え；６つのRAMカー
ドがあると、この共用メモリは、98304ワードと
196608バイトを与え；７つのRAMカードがある
と、この共用メモリは114688ワードと229376バイ
トを与える。 PROMおよび局所メモリ：PROMメモリおよ
び局所RAMは、アドレシングの目的に対して4K
ワードのブロツクに分割される。このPROMは、
４つのアドレス可能ブロツク：PROM0，
PROM1，PROM2，PROM3に分割される。
PROMアドレスブロツクのすべてが用いられる
わけではない。局所RAMは、２つのアドレス可
能ブロツク：RAM0−4KおよびRAM4−8Kに分
割される。 このPROMおよび局所RAMは、メモリアドレ
スMADDRバス１６からの16ビツトによつて、
直接にアドレスされる。メモリアドレスバス
（15：４）の上の、１番先の上位ビツトを用いて、
4Kワードのブロツクを選択する。そして、その
ブロツクの中のワードが、１２の、最下位ビツト
（11：12）を用いて選択される。 共用メモリアドレシング：（メモリアドレスバ
スMADDR１６の上の）16ビツトは、最高64Kワ
ードをアドレスする。ネツトワークサポートプロ
セツサ８０は、最高162Kワードまでのメモリを
持つており、基本アドレス領域を広げる方法が要
求される。 第１１図において、メモリ制御カードが、16ビ
ツトメモリアドレスを、17ビツト“共用メモリ”
アドレスに転換するための論理回路６６ｓ，６６
ｒ，６６ｕを持つものとして示されている。この
論理回路は、１６のベースアドレスレジスタ
BAR６６ｒ）および17ビツト算術演算論理ユニ
ツトALU６６ｕから構成されている。BAR６６
ｒには、ALU６６ｕのＡ−入力に与えられるベ
ースアドレスが、ソフトウエアによつて、予めロ
ードされている。メモリアドレスバスMADDR
１６の最下位12ビツトは、Ｂ−入力へ与えられ
る。共用メモリ９０へ17ビツトアドレスを与える
ために、２つの値がともにALUの中で足し合わ
される。１４のベースアドレスレジスタ（BAR）
が用いられ、ベースアドレス動作の間に、ソフト
ウエアによつて予めロードされることができる。
このBARは、共用メモリのすべての領域をアド
レスすることができる。しかしながら、これは、
２つのアドレシング制限の下で行なわれる： (a) BARの中にロードされたベースアドレスは、
モジユラス４でなければならない。それは、
ALUへの２つの最下位BAR入力が、ローとさ
れるためである。 (b) ベースアドレスは、取付けられた共用メモリ
９０の制約の中で、4Kメモリブロツクに向け
られねばならない。 ALU６６ａが17ビツトの幅をもち、BARは16
ビツトの幅であるために、ALUへのBAR入力は
１ビツトによつてオフセツトされねばならない。
換言すれば、BARビツト１５は、ALUビツト１
６へ与えられる。このオフセツトの結果として、
共用メモリベースアドレスは、BARの中に保持
されている絶対値の２倍である。ALUへの余分
なビツト（ビツト−０）は接地される。BARか
らALUへのビツト−１もまた、共用メモリボー
ドの上のタイミング問題を防ぐために、接地され
る。 メモリ制御回路（第１１図）のベースアドレス
レジスタ（BAR）は、PUT STROBE1命令に
よつて、ステートマシンからのＩ／Ｏバスを用い
てロードされる。この例として、次のPUT命令
を示す： PUT XVVV XXOO nnn nnn nnn nn00 但し： Ｘビツトは、“ドント・ケア（任意）”というビ
ツトであり； Ｖビツトは、１６のBARのうちの１つを選択
するために用いられるビツトであり； ｎビツトは、BARの中にロードされるデータ
ビツトである。 特定のベースアドレスレジスタBAR６６ｒは、
メモリアドレスバス１６およびMRR出力能動化
信号の、ビツトの組合わせ（15：04）によつて、
アドレスのために選択される。メモリアドレスが
プログラムカウンタ，PC４１′から引き出された
とき、MRR４０（第４図）の出力能動化信号
（MRROE）は、“偽”であり、ビツト選択は、
BAR７を通した、BAR0のそれである。 メモリアドレスがMRR４０（第４図）から引
き出されたとき、MRR出力能動化信号は“真”
であり、そして、ビツト選択は、BAR１５を通
したBAR８である。次の第表は、プログラム
カウンタ４１およびメモリアドレスビツト15：04
の機能としての、ベースアドレスレジスタ選択を
示している。

【表】 次の第表は、MRR４０の機能としての、ベ
ースアドレス選択を示している。

【表】

【表】 共用メモリ９０へ与えられる１７のアドレスビ
ツトは、３つのグループに分割される。１つのグ
ループ（16：03）は、８個の可能なRAMカード
のうちの１つを選択するために使用される。第２
のグループ（13：12）は、選択された頁の中の
4Kワードブロツクの１つを選択するために用い
られる。第３のグループ（01：02）は、選択され
たカードの上の４頁から１つを選択するために用
いられる。 プログラムアドレシング：それぞれのステート
マシンの上に置かれたプログラムPROM５０は、
メモリアドレスの最初の16Kを保持する。しかし
ながら、プログラム情報を含むPROMのその一
部のみが、プログラムカウンタPC４１またはメ
モリレフアレンスレジスタMRR４０のいずれか
によつて直接にアドレスされる。前に注意したよ
うに、MLIステートマシンはPROM8Kワードを
持つており、一方、NDLステートマシンは、ネ
ツトワークサポートプロセツサの好ましい実施例
において、PROMの2Kワードを持つている。 機能的説明 ネツトワークサポートプロセツサ（NSP）へ、
データ通信能力を与えるのは、“フアームウエア”
である。この“フアームウエア”は、プログラム
PROM５０の中にストアされた命令に関連す
る：フアームウエアは、“ハードウエア形式での
ソフトウエア”に類似したものと考えることがで
きる。ストアされた命令によつて、ハードウエア
が、フロントエンド通信プロセツサとして実行を
行なう。 ホストコンピユータ１００の中では、NSP通
信は、DCCまたはデータ通信制御として知られ
ている、MCP（マスタ制御プログラム）ルーチン
によつて取扱われる。別個のホストコンピユータ
DCCルーチンが、データ通信サブシステムのそ
れぞれ、およびすべてのNSPに対して存在し、
これは、IODCまたは入力出力データ通信サブシ
ステムと呼ばれる。DCCは、メツセージをネツ
トワークサポートプロセツサ（NSP）へと開始
させ、また、NSPから戻つたメツセージを受取
る。“メツセージ”は、メツセージの内容の有効
性をチエツクする、長さ方向のパリテイワード
（LPW）が後続する、情報ブロツクである。 通信は、“要求”および“結果”と呼ばれるメ
ツセージによつて行なわれる。このメツセージ
（第表に示す）は、Ｉ／Ｏ記述子ワードのデー
タ成分として付加される。SENDメツセージＩ／
Ｏ記述子が開始されたとき、要求メツセージがホ
ストコンピユータ１００からNSPへと送り出さ
れる。GETメツセージＩ／Ｏ記述子が開始され
たとき、結果メツセージがNSPからホストコン
ピユータへと送り出される。いずれのメツセージ
の場合でも、特定のＩ／Ｏ動作の結果を記述する
結果記述子が、NSPからホストコンピユータへ
と送り出される。結果記述子は、第表に示され
た“結果メツセージ”と同じではない。

【表】 要求および結果メツセージ
ホストコンピユータおよびネツトワークサポー
トプロセツサ（NSP）は、第表に示すような、
８つのタイプの異なつたメツセージを用いる。

【表】 メツセージタイプ
Ｉ／Ｏ記述子は、NSP８０が特定の動作を実
行することを要求する、ホストコンピユータ１０
０からのコマンドである。このコマンドの後に
は、“ジヨブ識別子”として用いられる、記述子
リンク（Ｄ／Ｌ）が続く。このジヨブ識別子は、
その間に情報がその記述子リンクが最初に伴つて
いたというＩ／Ｏ記述子の結果として転送される
すべての期間の開始時にホストコンピユータへと
戻される。結果記述子は、Ｉ／Ｏ記述子実行サイ
クルの結果を記述するメツセージである。結果記
述子、記述子リンクおよびＩ／Ｏ記述子は、援用
して含められた、前に引用した特許の中において
議論され、説明されている。 残りの５つのメツセージのタイプは、Ｉ／Ｏ記
述子の種々のタイプに応答して実行されるデータ
転送である。 次のように呼ばれる、３つの特定のメツセージ
タイプが存在する： １ CODE FILE； ２ DUMP FILE； ３ NSP STATE。 コードフアイルメツセージは、ホストコンピユ
ータから、ネツトワークサポートプロセツサへ
と、フアームウエアデータを転送する。ダンプフ
アイルメツセージは、NSPメモリの部分を、ホ
ストコンピユータに書き戻すために用いられる。
NSP状態メツセージは、ネツトワークサポート
プロセツサの現在の状態をホストコンピユータへ
と報告する。 残りのメツセージのすべては、“要求”または
“結果”メツセージのいずれかである。妥当
（valid）メツセージは、第表および第表に掲
げて示してある。これらの表において、掲げてい
ないメツセージコードは用いられない。要求メツ
セージは、SENDメツセージ動作のデータ部分と
して送り出される。結果メツセージは、GETメ
ツセージ動作のデータ部分として、ホストコンピ
ユータへと戻される。 ADD GROUPメツセージは、サブシステムに
グループを加える。グループはステーシヨンの組
の集まりである。ステーシヨンの組は、共同で、
また物理的に受入れることのできるステーシヨン
の１組として定義される。それぞれのステーシヨ
ンは、ただ１つのステーシヨンの組に加えられて
いる。したがつて、サブシステムにグループが加
えられると、ステーシヨンの組の全体的な集まり
およびそれぞれのステーシヨンの組の中のステー
シヨンが、システムに加えられる。

【表】

【表】

【表】

【表】

【表】 ネツトワークサポートプロセツサ（第１７図の
８０）の中では、種々のフアームウエア成分が共
同して、ホストコンピユータおよびラインサポー
トプロセツサ（LSPs）との通信を保証する。こ
れらのフアームウエア成分は、次のように分類で
きる。： (a) マネージヤ (b) ホスト依存ポート（HDP）制御 (c) イグゼキユテイブ (d) エデイタ (e) ライン制御プロセス 第１Ａ図（MLI）中の、ホストコンピユータ
メツセージレベルインターフエイス１５は、ホス
トコンピユータおよびネツトワークサポートプロ
セツサ（NSP）との間の通信に用いられ、一方、
ネツトワークサポートプロセツサメツセージレベ
ルインターフエイス１００ｍ（MLI）は、ネツト
ワークサポートプロセツサおよびラインサポート
プロセツサ（LSP）の間の通信に用いられる。第
１６図に、別個のフアームウエア成分が、どのよ
うにして、ラインサポートプロセツサ、ネツトワ
ークサポートプロセツサおよびホストコンピユー
タの間の情報の転送に用いられるかが示されてい
る。 第１７図に、異なつた成分が位置する場所およ
びその相対的なサイズを示すフアームウエアブロ
ツクが示されている。 第１６図のメツセージ転送ブロツク図におい
て、ラインサポートプロセツサ３００が、メツセ
ージレベルインターフエイス１００ｍを経由し
て、ネツトワークサポートプロセツサ８０に接続
される。このNSP８０が、イグゼキユテイブフ
アームウエア８０ex、ライン制御プロセスフア
ームウエア８０lcp、およびエデイタ８０edとと
もに示されている。NSP８０は、ホストDLI１０
０ｉ（第１６図）を通つて、ホストコンピユータ
１００へ接続するが、これはフアームウエア
DCC（データ通信制御）を含んでいる。 第１７図のフアームウエアブロツク図は、２つ
のコントローラすなわち、MLIコントローラお
よびNDLコントローラから構成されるものとし
てのネツトワークサポートプロセツサ８０を示し
ている。これらのコントローラの双方は、メモリ
９０を共用している。NDLコントローラは、ブ
ースストラツプ８０ｂと呼ばれる、ステートマシ
ンの上の2KのPROMを持つており、また、オペ
レーテイングシステムカーネル８０ｋと呼ばれる
32KのRAMをも持つている。 MLIコントローラは、マネージヤ８０ｍと呼
ばれる8KのPROMを持つており、また、HDP制
御８０ｈと呼ばれる32KのRAMをも持つている。
マネージヤ８０ｍは、MLI１５を経由して、ホ
ストコンピユータ１００へ接続する。HDP制御
８０ｈは、MLI１００ｍを経由して、ラインサ
ポートプロセツサLSP３００へ接続する。 マネージヤ：マネージヤ（第１７図）は、メツ
セージレベルインターフエイスMLI１
５を横切つた、NSPとホストコンピユ
ータとの間の通信を制御する。これは、
MLIの制御を有し、Ｉ／Ｏ動作を行な
う。フアームウエアコード８０ｍの主な
部分は、第３図において５０として示さ
れるMLIステートマシンPROMメモリ
の8Kワードの中に保持される。 HDP制御：HDP制御（第１７図）は、ネツト
ワークサポートプロセツサおよびメツセ
ージレベルインターフエイスを駆動し、
イグゼキユテイブ８０exへのインター
フエイスを与える。HDP制御に対する
フアームウエアは、特定のステートマシ
ンを伴つたメモリ６６ｍ制御装置の
RAM部分の中に置かれている。 イグゼキユテイブ：イグゼキユテイブ（第１６
図）は、NSPデータ通信機能のほとん
どを実行する、ソフトウエアモジユール
である。これは、OUTPUT要求メツセ
ージを除き、ホストコンピユータからの
要求メツセージのすべてを処理する。こ
の特定のメツセージは、ライン制御プロ
セスユニツト８０１cpへと通つていく。
ホストコンピユータが状態の結果を要求
したとき、このイグゼキユテイブは、
OUTPUT要求が完了した後、
OUTPUT STATUS結果メツセージを
戻す。このイグゼキユテイブは、前に受
取られた要求メツセージおよび自発的サ
ブシステムイベントの双方に応答して、
結果メツセージをホストコンピユーに送
り出す。 イグゼキユテイブ８０exを作り出すコンポー
ネントは、大きく分けて、永久独立ランナ、割込
子、Ｓ−プロセスおよびオペレーテイングシステ
ムに分類される。 イグゼキユテイブ８０exに対するフアームウ
エアコードは、NDLメモリ制御装置６６ｂの
RAM６６ｎ（第１５図）の中と、共用メモリ９
０の部分の中に置かれている。共用メモリの残り
の部分は、ネツトワークの要求におけるアクテイ
ビテイとして、動的に割当てられ、また、割当て
を外される。 永久独立ランナ：永久独立ランナは、NSP８
０に対するハンドラ機能を行なう。これ
らの機能は、ネツトワークの配列および
ステーシヨンのタイプに依存しない。独
立ランナに対するコードは、初期化の間
にロードされ、共用メモリ９０の、固定
された場所に存在する。３つの永久独立
ランナがあり、それは： (a) HDPハンドラ (b) 要求ハンドラ (c) 状態ハンドラ である。 それぞれのハンドラの機能を要約すると次のよ
うになる： HDPハンドラ：HDPハンドラは、NSP８０と
LSP３００との間のＩ／Ｏ動作のすべて
を管理し、Ｉ／Ｏエラーに対するそれぞ
れの動作を解析する。それは、HDP制
御（フアームウエア）によつて、ライン
サポートプロセツサ３００へのＩ／Ｏの
適当なルーチンを調整する。それは、
LSP３００からのすべての結果記述子を
受取つて解析し、ホストコンピユータ１
００へ、すべてのNSP−LSP Ｉ／Ｏ動
作の状態を報告する。 要求ハンドラ：要求ハンドラは、ホストコンピ
ユータ１００からの要求メツセージ待ち
行列を管理し、すべての要求メツセージ
（OUTPUT要求メツセージを除く）の
サービスを行なう。OUTPUT要求メツ
セージは、それが特定されると、適当な
エデイタコンポーネントへ送り出され
る：そして、それは適当なステーシヨン
到着先への道筋をとる。要求ハンドラ
は、マネージヤコンポーネント８０ｍか
らの、順番に並んでいない要求メツセー
ジを受取る。 状態ハンドラ：状態ハンドラは、“HDPハンド
ラ”によつて駆動される。このハンドラ
の主な機能は、HDPハンドラに対する
Ｉ／Ｏ動作を行なうことである。特に、
状態ハンドラは、ラインサポートプロセ
ツサ（LSP）によつて拒絶されているよ
うなＩ／Ｏ動作の検査を行ない、含まれ
てるラインアダプタの状態を補正するた
めのLSPの問合わせを行なう。それは、
この情報を用いて、HDPハンドラが元
のＩ／Ｏ動作を完了するように能動化さ
せる。 Ｓ／プロセス：Ｓ−プロセスは、ユーザの定め
たコードの集まりである。この機能は、
ネツトワーク配列およびステーシヨンの
タイプに依存し、そのコードは、特定の
ネツトワークに対して、NDLプログラ
ムによつて特定される。Ｓ−プロセスに
対するコードは、個別に、イグゼキユテ
イブ８０exにロードされてネツトワー
クに関係した特定のタスクを実行し、必
要とされなくなると、割当てを外され
る。それぞれのＳ−プロセスを実行する
には、割込子が発動されることが必要で
ある。割込子は、Ｓ−プロセスの中のコ
ードを、NDLステートマシン５０ｂに
よつて実行されるように能動化する。編
集およびライン制御機能は、Ｓ−プロセ
スの典型的な例である。エデイタおよび
ライン制御プロセスの機能を理解するこ
とによつてＳ−プロセスの範囲が理解さ
れる。 割込子：割込子は“一時的（transient）”独立
ランナである。永久独立ランナと違つ
て、この一時的独立ランナは、Ｓ−プロ
セスが存在する場合に限つて活性化さ
れ、存在するそれぞれのＳ−プロセスに
対して発動される。この割込子は、Ｓ−
プロセスに含まれるコードを翻訳して、
オペレーテイングシステムルーチンに対
するインターフエイスを与える。 オペレーテイングシステム：ネツトワークサポ
ートプロセツサに対するオペレーテイン
グシステムサポートが、２つのルーチン
の形で与えられる：それらは： (a) カーネルルーチン (b) ２次的ルーチン である。 カーネルルーチン：カーネルルーチンは、それ
ぞれが単一のオペレーテイングシステム
タスクを実行するルーチンないしは手続
きの集まりである。たとえば、共用メモ
リ９０の中にスペースを獲得するため
に、“GET−スペース”と呼ばれる手続
きが活性化され、また、これらのスペー
スを解除するために、“フオゲツト−ス
ペース”と呼ばれる手続きが活性化され
る。カーネルルーチンは、設計のモジユ
ール性を増すために、７つのレベルない
しはサブグループで組織される。カーネ
ル80kは、NDLメモリ制御カード６６ｂ
の高速RAM６６ｎ部分にある。 ２次的ルーチン：２次的ルーチンは、それぞれ
が共通サブシステム機能を与えるルーチ
ンないしは手続きの集まりである。これ
らは：クリア−アダプタ；クリア−ステ
ーシヨン；および通知ラインのようなタ
スクが、このグループに属する手続きに
よつて達成されるようなものである。 エデイタ：エデイタは、NDLプログラムの中
で、ユーザが与え、ユーザが特定するル
ーチンである。これは、データ通信ネツ
トワーク中の特定のターミナルタイプの
要求に従つた、要求メツセージおよび結
果メツセージのテキスト部分を取扱うた
めに用いられる。エデイタに対するコー
ドは、Ｓ−プロセスの集まりとして、共
用メモリ９０の中に存在する。したがつ
て、このコードは、ネツトワークに対し
てユーザが書いたNDLプログラムから
得られるものであり、ネツトワーク配列
に依存する。NDLコンパイラは、エデ
イタの、Ｓ−プロセスの集まりの中への
変換を保証する。 NDLによつて特定されると、エデイ
タは、“要求メツセージ”がホストコン
ピユータによつてターミナルに送り出さ
れたときに、実行コンポーネントからの
制御を受取る。これは、エデイタを能動
化して、“要求メツセージ”のテキスト
部分の編集を行なわせる。編集されたメ
ツセージは、その後に、フアームウエア
ライン制御プロセス８０１cpへと進み、
ターミナルへと送り出される。ホスト入
力がネツトワークから受取られたとき、
同様のプロセスが、逆方向に発生する。
このエデイタは、ライン制御プロセスか
らの制御を受取り、ホスト入力“結果メ
ツセージ”のテキストを編集することが
できる。 ライン制御プロセス：このフアームウエアコン
ポーネント８０１cpもまた、NDLプロ
グラム中に、ユーザによつて与えられ、
ユーザによつて特定される。ライン制御
プロセスは、ラインと、このラインを通
してサブシステムに接続したすべてのタ
ーミナルの双方を管理する。これは、ラ
インプロトコルを履行し、エラー検出を
取扱い、また他の機能を行なうなどの責
務を負つている。このコンポーネントに
対するコードは、Ｓ−プロセスの集まり
として、NSP８０の共用メモリ９０の
中に存在する。ライン制御プロセスを表
現するこのＳ−プロセスは、ネツトワー
クに対してユーザの書いたNDLプログ
ラムに源を発するものであり、ネツトワ
ーク配列に依存する。このNDLコンパ
イラは、ライン制御プロセスの、Ｓ−プ
ロセスの集まりへの変換を保証する。 第１６図のライン制御プロセスは、ネツトワー
クに加えられたそれぞれのラインに向けて活性化
され、ラインがネツトワークに取付けられている
限り、NSP８０の中で実行を行なう。これは、
もし特定されれば、イグゼキユテイブコンポーネ
ントまたはエデイタコンポーネントからの
OUTPUT要求メツセージを受取る。次に、これ
はINPUT“結果メツセージ”のフオーマツトを
行ない、これをイグゼキユテイブまたはエデイタ
に送り出して、ホストコンピユータ１００への引
き渡しを行なう。 ライン制御プロセスは主として、NSP８０と
LSP３００との間の通信をつかさどる。この通信
は、NSPからLSP（第１６図）への、“SIGNAL”
と呼ばれるメツセージおよび、LSP３００から
NSP８０への、“応答（Reply）”と呼ばれるメツ
セージを使用する。ホストコンピユータとNSP
との間の通信は、全体としてNSPフアームウエ
アによつて特定されるが、NSPとLSP３００と
の間の通信は、ネツトワークに対するNDLプロ
グラムを通じて、ユーザによつて特定される。 “SIGNAL”は、ライン制御プロセスによつ
て作り出され、LSP３００へと送り出されるメツ
セージである。ラインサポートプロセツサ
（LSP）３００は、信号を、ネツトワーク中の適
当な到着先へと向ける。SIGNALは、２つのフ
イールドを持つている： (a) メツセージテキストフイールド (b) 制御情報フイールド メツセージフイールドは、ホストからの出力要
求メツセージのテキストから構成されている。制
御情報フイールドは、NDLプログラムによつて
特定される。LSPに対するルーチンおよびその他
の情報から構成されている。 “応答”は、NSP３００によつて作り出され、
ネツトワークサポートプロセツサ８０の中の、ラ
イン制御プロセサ８０１cpと送り出される。“応
答”は、２つのフイールドから構成されている。 (a) テキストフイールド (b) 制御情報フイールド テキストフイールドはネツトワークに入つてい
る実際のテキストから構成される。制御情報フイ
ールドはテキストフイールドに付加されており、
ライン制御プロセツサ８０１cpによつて用いら
れて、テキストを正しく取扱うとともに、テキス
トをホストコンピユータ１００へと伝送する。 ネツトワーク通信へのホストコンピユータ ネツトワークメツセージは、ホストコンピユー
タ１００に由来する。このメツセージは、“要求”
として、SENDメツセージ動作によつて、MLIを
横切つてネツトワークサポートプロセツサ８０へ
送り出される。もし、NDLプログラム中でエデ
イタが特定されると、NSPは、メツセージのテ
キスト部分を編集することができる。そして、編
集されたメツセージが、LSP３００への伝送のた
めに準備される。この準備は、ライン制御プロセ
スフアームウエアの制御の下で、このメツセージ
をSIGNALに、再フオーマツトすることによつ
て達成される。そして、このSIGNALは、NAP
８０とLSP３００の間のMLI１００ｍを横切つ
て、ラインサポートプロセツサ３００へと進む。
このラインサポートプロセツサ３００は、信号を
受取り、それを、ネツトワーク中の適当な到着先
へと向ける。 ホストコンピユータ通信へのネツトワーク ラインサポートプロセツサ（LSP３００）は、
ネツトワークからのテキストを受取り、これを、
ネツトワークサポートプロセツサ（NSP８０）
への伝送のための応答メツセージへとフオーマツ
トする。ネツトワークサポートプロセツサが応答
メツセージを受取るとき、それは、テキスト部分
を、“入力結果メツセージ”へと再フオーマツト
する。もし、エデイタが特定されると、テキスト
部分が編集される。そして、編集された、“入力
結果メツセージ”は、ホスト１００への伝送の準
備が完了している。ホストコンピユータ１００
が、NSP８０からMLIを横切つて、“入力結果メ
ツセージ”を受取るためには、“GETメツセージ
Ｉ／Ｏ記述子”が、ホストコンピユータ１００に
よつて発行されなければならない。 翻訳表：翻訳表は、データ通信サブシステムに
よつて使用されるEBCDICキヤラクタセ
ツトを、特定のデータ通信ラインの上で
用いられるキヤラクスセツトに翻訳する
メカニズムを与える。これらの翻訳表
は、NDLプログラムによつて必要とさ
れる。 データ通信ネツトワーク Ｉ／Ｏデータ通信ネツトワーク（IODC）サブ
システムは、ホストコピユータあたり、最高で
256データ通信ラインをインターフエイスするこ
とができる。最高配列は、（第１Ａ図に示されて
いるように、）ホストコンピユータあたり４つの
ネツトワークサポートプロセツサ（NSP）、それ
ぞれのネツトワークサポートプロセツサ（NSP）
あたり４つのラインサポートプロセツサ（LSP）、
およびそれぞれのラインサポートプロセツサ
（LSP）について、16の電気的インターフエイス
（ラインアダプタ）によつて与えられる。バロー
スのデータ通信プロトコルは、データ通信デバイ
スを、直列または並列に接続して、それぞれのデ
ータ通信ラインに、多数の（公称10ほどの）デバ
イスをサービスさせることができる。理論的に
は、１つのホストコンピユータへは、2560のデー
タ通信デバイスを取付けることが可能である。 デバイスのインターフエイスを行なうにあたつ
ての制限因子は、収容され、ソフトウエアによつ
て利用されることのできる処理能力比である。
IODCサブシステムの場合には、制限因子は、ラ
インサポートプロセツサ（LSP）のバンドパスで
ある。このLSP３００は、１秒あたり約50Kビツ
トを処理することができる。ネツトワークサポー
トプロセツサ（NSP）は、TD８３０のような、
10ないし15のターミナルをサポートすることがで
き、9600ボーまたは、同等のワークロードを表現
する任意のミツクスで動作する。収容できるター
ミナルの厳密な数は、平均ターミナル処理能力比
に依存する。これは、また、平均メツセージ長、
データのタイプ、キーボードまたは（カード）受
容応答時間などの因子に依存する。 ラインサポートプロセツサ３００は、ベースモ
ジユールに適合可能な、いくつかのスライドイン
カードによつて構成されるユニツトである。この
ユニツトは、UIO−ステートマシンプロセツサ、
そのカードへ組み入れられる４つのラインアダプ
タを意味する“Quad LA”と呼ばれるカードの
組、およびメツセージレベルインターフエイスバ
スへのラインアダプタインターフエイスを示す、
MLI／LAと呼ばれるインターフエイスカードに
よつて、構成されよう。 データ通信ラインアダプタは、基本的に、一方
で、データ通信ライン電気的インターフエイスへ
と、また他方で、ステートマシンプロセツサ
（UIO−SM）へとインターフエイスするデバイ
スである。このラインアダプタの主な機能は、バ
イト情報への／からのビツト情報を連続させ、タ
イミングを与え、サービス要求を発生し、RAM
メモリ記憶を与え、自動呼出インターフエイシン
グを与え、データ通信ラインに適合するレベルチ
エンジヤへの接続を与える。 バイト配向ラインアダプタは、基本的配列：４
ラインアダプタおよび単一ラインアダプタへと調
整されることができる。単一ラインアダプタは、
ラインサポートプロセツサ３００の一部分であ
り、同じ回路ボードをMLIと共用し、ラインサ
ポートプロセツサによつて制御される通信ライン
の質と無関係に、常に要求される。４ラインアダ
プタカードは、１つのボードの上に４つのライン
アダプタを含む。これらのボードは、ベースモジ
ユール背面へ差し込まれる、スライドインボード
である。 ラインアダプタカードは、ともに、前面ケーブ
ルを用いて、ステートマシンプロセツサ（UIO−
SM）へ接続される。データ通信ラインへの接続
は、ラインアダプタへケーブルでつながれる電気
的インターフエイスボードを通して行なわれる。
４ラインアダプタの上の異なつた組合わせへとケ
ーブルでつながれることのできる、存在する電気
的インターフエイスボードの異なつたタイプが存
在する；したがつて、電気的インターフエイスボ
ードのみが、データ通信ラインの電気的特性に依
存する変化を要求する。 １ないし16ラインアダプタが、ラインサポート
プロセツサのステートマシンプロセツサによつて
アドレスされることができる。それぞれのライン
アダプタは、そのアドレスを特定するために、独
特のジヤンパを受ける。 ステートマシンプロセツサが、書込／読取デー
タまたは“ステータス”の形で通信を行ない、ま
たは、制御を与える、ラインアダプタの上に、同
様のアドレス可能コンポーネントが含まれる。ラ
インアダプタの中の、それらのアドレス可能コン
ポーネントは、以下のとおりである：(a)
USART；(b)タイマ；(c)自動呼出出力；(d)自動呼
出ステータス；(e)コンポーネントリクエスタ；(f)
メモリ。 USART（汎用同期／非同期のレシーバ／トラ
ンスミツタ）は、ステートマシンプロセツサから
のデータバイトを受け、それらを、伝送のため
の、直列ビツトに変換する；それは、直列ビツト
データを受け、これを並列データバイトへと変換
する。このデバイスは、それが動作するような態
様を特定する２つの制御レジスタの中に書込むこ
とによつて初期化される。制御レジスタの種々の
ビツトは、次のような事柄を特定する：(i)同期／
非同期モード；(ii)キヤラクタごとのビツト；(iii)パ
リテイ；(iv)ボー速度；(v)トランスペアレントモー
ド；(vi)エコーモード。 したがつて、ラインアダプタカード、ステート
マシンプロセツサカードおよびラインアダプタイ
ンターフエイスカードの組合わせは、ベースモジ
ユールの背面と、また、前面コネクタを通して、
ネツトワークと接続されるラインサポートプロセ
ツサを形成する。 ここで用いられているデータ通信ラインアダプ
タは、LSP３００のステートマシンプロセツサに
よつて制御される、アプリケーシヨン依存デバイ
スである。利用できるものとして、ラインアダプ
タの２つの基本的タイプが存在する：(a)キヤラク
タ配向および(b)ビツト配向、である。 これらのそれぞれは、データ通信ラインへの
種々の電気的インターフエイスを持つことができ
る。 １ないし16ラインアダプタは、１つのLSPステ
ートマシンプロセツサによつてサービスを受ける
ことができる。アドレス可能であつて、PUTま
たはGET命令によつて、ステートマシンプロセ
ツサによるサービスを受けることのできるコンポ
ーネントを、それぞれのラインアダプタは含んで
いる。このラインアダプタの上のコンポーネント
は、ある場合には、コンポーネントに対してシー
ケンシヤル制御を与える、１つの命令または一連
の命令によつてサービスを受ける。