JPS63254544A - アドレス変換制御方法 - Google Patents
アドレス変換制御方法Info
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- JPS63254544A JPS63254544A JP62088455A JP8845587A JPS63254544A JP S63254544 A JPS63254544 A JP S63254544A JP 62088455 A JP62088455 A JP 62088455A JP 8845587 A JP8845587 A JP 8845587A JP S63254544 A JPS63254544 A JP S63254544A
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- 238000006243 chemical reaction Methods 0.000 title abstract description 11
- 239000000872 buffer Substances 0.000 claims abstract description 50
- 238000000034 method Methods 0.000 claims description 12
- 230000015654 memory Effects 0.000 claims description 11
- 230000002411 adverse Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は仮想記憶方式をとる電子計算機のアドレス変換
制御方式に係り、特に以前にアドレス変換処理した内容
を蓄えておく高速メモリ(アドレス変換バッファ)の割
付は制御方式に関する。
制御方式に係り、特に以前にアドレス変換処理した内容
を蓄えておく高速メモリ(アドレス変換バッファ)の割
付は制御方式に関する。
仮想記憶方式の電子計算機では、一般にプロセッサ内に
高速メモリを用意し、以前にアドレス変換処理して得ら
れた論理アドレス−実アドレスの対を該高速メモリに登
録しておき、以後、同−論理アドレスについては当該高
速メモリより実アドレスを読み出すことにより、仮想ア
ドレスから実アドレスへのアドレス変換の高速化を図っ
ている。
高速メモリを用意し、以前にアドレス変換処理して得ら
れた論理アドレス−実アドレスの対を該高速メモリに登
録しておき、以後、同−論理アドレスについては当該高
速メモリより実アドレスを読み出すことにより、仮想ア
ドレスから実アドレスへのアドレス変換の高速化を図っ
ている。
この高速メモリをアドレス変換バッファと称している。
電子計算機に高集積LSIが使用されるに伴い、該アド
レス変換バッファに使用される高速メモリも、高集積メ
モリ素子が使用され、開発を重ねる毎に、アドレス変換
バッファは大容量化してきている。しかし、ある−室以
上にアドレス変換バッファの容量を増しても、タスク等
の切替えが行われることによりアドレス変換バッファに
登録されている情報が新タスク用の情報に置換えられる
現象により、アドレス変換バッファの容量増加による性
能改善効果は飽和してきていると言える。
レス変換バッファに使用される高速メモリも、高集積メ
モリ素子が使用され、開発を重ねる毎に、アドレス変換
バッファは大容量化してきている。しかし、ある−室以
上にアドレス変換バッファの容量を増しても、タスク等
の切替えが行われることによりアドレス変換バッファに
登録されている情報が新タスク用の情報に置換えられる
現象により、アドレス変換バッファの容量増加による性
能改善効果は飽和してきていると言える。
一方、1つのマシン上に複数のOS(オペレーティング
システム)を搭載してサービスを行う等。
システム)を搭載してサービスを行う等。
電子計算機の使い方は益々高度になってきている。
このようなサービスも高性能化が要求されてきており、
アドレス変換バッファにも種々の改良が実施されてきて
いる。
アドレス変換バッファにも種々の改良が実施されてきて
いる。
1マシン上に複数OSが搭載されている場合、マシンは
マシンリソースを単位時間に区切って各々のOSに順次
割付けて行く、すなわち、1マシンから見ると各種OS
が入れかわり、たちかわり切り替えられて走行すること
になる。この時、アドレス変換バッファは、該状況化で
の高速化の処置がほどこされていない場合、IOSでは
論理アドレスaは実アドレスbにマツピングされ、他O
Sでは論理アドレスaは実アドレスCにマツピングされ
ていることになるため、論理矛盾を除去するために、O
Sが切替わる毎にアドレス変換バッファの全クリアを行
う必要がある。従来、この状況を回避するため、アドレ
ス変換バッファの各エン1へりに各OSの識別子(ID
)を登録し、論理アドレスが同じであっても、IDが異
なれば、該エントリは使用できないようにする制御を行
っている。
マシンリソースを単位時間に区切って各々のOSに順次
割付けて行く、すなわち、1マシンから見ると各種OS
が入れかわり、たちかわり切り替えられて走行すること
になる。この時、アドレス変換バッファは、該状況化で
の高速化の処置がほどこされていない場合、IOSでは
論理アドレスaは実アドレスbにマツピングされ、他O
Sでは論理アドレスaは実アドレスCにマツピングされ
ていることになるため、論理矛盾を除去するために、O
Sが切替わる毎にアドレス変換バッファの全クリアを行
う必要がある。従来、この状況を回避するため、アドレ
ス変換バッファの各エン1へりに各OSの識別子(ID
)を登録し、論理アドレスが同じであっても、IDが異
なれば、該エントリは使用できないようにする制御を行
っている。
上記制御方法をとった場合も、例えば081走行時、ア
ドレス変換バッファに登録された論理アドレス−実アド
レスの対は(現在の中大型機の分野では同一の″アドレ
ス変換バッファ索引アドレス”は2工ントリ分登録可能
な構成をとっている)OSが切替ってOS2走行時、同
一の″アドレス変換バッファ索引アドレス″が2個以上
検出されてアドレス変換バッファに登録されると、前走
行OSであるOSIのアドレス変換情報はアドレス変換
バッファ上で新しいOSの情報と置き換えられ、該情報
は該バッファ上から消去される。
ドレス変換バッファに登録された論理アドレス−実アド
レスの対は(現在の中大型機の分野では同一の″アドレ
ス変換バッファ索引アドレス”は2工ントリ分登録可能
な構成をとっている)OSが切替ってOS2走行時、同
一の″アドレス変換バッファ索引アドレス″が2個以上
検出されてアドレス変換バッファに登録されると、前走
行OSであるOSIのアドレス変換情報はアドレス変換
バッファ上で新しいOSの情報と置き換えられ、該情報
は該バッファ上から消去される。
また、複数OSを用いてサービスを行う場合、例えば1
08のみ高性能で処理する、又は複数OS各々に性能上
の優先制御を行うことの要求がある。この場合、上記従
来の制御方法では、例えばOSIが優先OSであった場
合、OS2に切替えると、081のアドレス変換情報は
アドレス変換バッファから追い出され、次に081に再
度ディスパッチされた時には有効なアドレス変換情報は
該バッファ上に無く、再度、新たな登録の手続き(セグ
メントテーブル、ページテーブルの索引)を行う必要が
あり、性能オーバーヘッドが大となる。すなわち、優先
OSのアドレス変換情報は他OSに切替えても、再度優
先OSにディスパッチされた時、該バッファ上に以前の
情報が残っていることが望ましい。
08のみ高性能で処理する、又は複数OS各々に性能上
の優先制御を行うことの要求がある。この場合、上記従
来の制御方法では、例えばOSIが優先OSであった場
合、OS2に切替えると、081のアドレス変換情報は
アドレス変換バッファから追い出され、次に081に再
度ディスパッチされた時には有効なアドレス変換情報は
該バッファ上に無く、再度、新たな登録の手続き(セグ
メントテーブル、ページテーブルの索引)を行う必要が
あり、性能オーバーヘッドが大となる。すなわち、優先
OSのアドレス変換情報は他OSに切替えても、再度優
先OSにディスパッチされた時、該バッファ上に以前の
情報が残っていることが望ましい。
本発明の目的は、上記の状況に鑑み、複数のプログラム
モジュール又はOS等が走行する場合、アドレス変換バ
ッファへの割付けに優先度を持たせ、特定のOS等のア
ドレス変換情報は、マシンが他OS等に切替えられ、再
度該特定のos等にディスパッチされた時、アドレス変
換バッファ上に残るようにして、柔軟性のあるアドレス
変換制御方式を提供することにある。
モジュール又はOS等が走行する場合、アドレス変換バ
ッファへの割付けに優先度を持たせ、特定のOS等のア
ドレス変換情報は、マシンが他OS等に切替えられ、再
度該特定のos等にディスパッチされた時、アドレス変
換バッファ上に残るようにして、柔軟性のあるアドレス
変換制御方式を提供することにある。
〔問題点を解決するための手段及び作用〕本発明は、ア
ドレス変換バッファを複数の領域(セクション)に分割
し、複数のプログラムモジュール又はOSが走行する場
合、少なくとも一つの領域は、特定のプログラムモジュ
ール又はOSのアドレス変換情報を格納するのに優先的
に割付ける。
ドレス変換バッファを複数の領域(セクション)に分割
し、複数のプログラムモジュール又はOSが走行する場
合、少なくとも一つの領域は、特定のプログラムモジュ
ール又はOSのアドレス変換情報を格納するのに優先的
に割付ける。
アドレス変換バッファへの書込み、読出しは、現在走行
中のプログラムモジュール又はOSのセクション番号を
保持しておいて、当該セクションにのみアクセスし、他
のセクションへの擾乱を与えないようにする。これによ
り、他のプログラムモジュール又はOSに切替わり、再
度、特定のプログラムモジュール又はOSにディスパッ
チされた時、そのアドレス変換情報はアドレス変換バッ
ファ上に残っていること−なる。
中のプログラムモジュール又はOSのセクション番号を
保持しておいて、当該セクションにのみアクセスし、他
のセクションへの擾乱を与えないようにする。これによ
り、他のプログラムモジュール又はOSに切替わり、再
度、特定のプログラムモジュール又はOSにディスパッ
チされた時、そのアドレス変換情報はアドレス変換バッ
ファ上に残っていること−なる。
以下、本発明の一実施例について図面により説明する。
第1図は本発明の一実施例の構成図を示したものである
。第1図において、アドレス変換バッファ3は物理的に
複数のセクション#0〜#nに分割され、各セクション
は複数のエントリからなり、各々アドレス変換情報を格
納している。このアドレス変換バッファ3の各セクショ
ン#0〜#nの割付けに優先度を持たせ、あるプログラ
ムモジュール又はOSは一つのセクションにのみ登録し
て、処理が他のプログラムモジュール又はOSに切替っ
ても、該セクションは他のプログラムモジュール又はO
Sによる悪影響を受けないか、又はその影響を最小限に
と望めるようにする。該アドレス変換バッファ3の各セ
クション#0〜#nとプログラムモジュール又はOSと
の対応関係は、セクション割当テーブル5が保持してい
る。
。第1図において、アドレス変換バッファ3は物理的に
複数のセクション#0〜#nに分割され、各セクション
は複数のエントリからなり、各々アドレス変換情報を格
納している。このアドレス変換バッファ3の各セクショ
ン#0〜#nの割付けに優先度を持たせ、あるプログラ
ムモジュール又はOSは一つのセクションにのみ登録し
て、処理が他のプログラムモジュール又はOSに切替っ
ても、該セクションは他のプログラムモジュール又はO
Sによる悪影響を受けないか、又はその影響を最小限に
と望めるようにする。該アドレス変換バッファ3の各セ
クション#0〜#nとプログラムモジュール又はOSと
の対応関係は、セクション割当テーブル5が保持してい
る。
まず、プロセッサを動作させる前に、プロセッサの外部
から(例えばサービスプロセッサ等から)セクション割
当テーブル5が初期化される。この初期化では初期値を
決めるだけであり、必要な時に、セクション割当テーブ
ル5の内容を、・例えばサービスプロセッサ又は特定命
令で線401.更新回路4を介して書き換える。このセ
クション割当テーブル5は第2図(a)に示す構成であ
り、また、セクション割当テーブル5の内容は例えば第
2図(b)で示したように設定される。第2図(b)で
は、セクション0をID番号1のプログラムモジュール
又はOSに最優先に割付け、セクション1はID番号2
と5で共有し、セクション2はID番号3,6.8で共
有し、さらにセクション3はID番号4,7.9〜Fで
共有することを示している。
から(例えばサービスプロセッサ等から)セクション割
当テーブル5が初期化される。この初期化では初期値を
決めるだけであり、必要な時に、セクション割当テーブ
ル5の内容を、・例えばサービスプロセッサ又は特定命
令で線401.更新回路4を介して書き換える。このセ
クション割当テーブル5は第2図(a)に示す構成であ
り、また、セクション割当テーブル5の内容は例えば第
2図(b)で示したように設定される。第2図(b)で
は、セクション0をID番号1のプログラムモジュール
又はOSに最優先に割付け、セクション1はID番号2
と5で共有し、セクション2はID番号3,6.8で共
有し、さらにセクション3はID番号4,7.9〜Fで
共有することを示している。
あるプログラムモジュール走行時、走行前に当該プログ
ラムモジュール、又はあるOS走行時はOSの識別子(
ID)が、命令でIDレジスタ2にロードされる。ID
レジスタ2の内容はデコーダ51(第2図)でデコード
され、セクション割当テーブル5の当該IDに該当する
エントリから、あらかじめ格納されていたセクション番
号が読み出され、その結果(カーレントセクション番号
)がセクション番号保持レジスタ6に保持される。
ラムモジュール、又はあるOS走行時はOSの識別子(
ID)が、命令でIDレジスタ2にロードされる。ID
レジスタ2の内容はデコーダ51(第2図)でデコード
され、セクション割当テーブル5の当該IDに該当する
エントリから、あらかじめ格納されていたセクション番
号が読み出され、その結果(カーレントセクション番号
)がセクション番号保持レジスタ6に保持される。
次命令からは、当該IDに相当する命命のみが走行する
。次命令の示す論理アドレスは論理アドレスレジスタ1
に設定される。セクション番号保持レジスタ6の内容と
論理アドレスレジスタ1の内容からセクション索引回路
7によりアドレス変換バッファ3上の決められたセクシ
ョン番号内のエントリが索引される。
。次命令の示す論理アドレスは論理アドレスレジスタ1
に設定される。セクション番号保持レジスタ6の内容と
論理アドレスレジスタ1の内容からセクション索引回路
7によりアドレス変換バッファ3上の決められたセクシ
ョン番号内のエントリが索引される。
第3図にセクション索引回路7の詳細を示す。
第3図では、アドレス変換バッファ3を複数セクション
に区切って使用するモード(モードA)と区切らずに使
用するモード(A)との切替えが容易に行えることを目
積した回路例を示している。
に区切って使用するモード(モードA)と区切らずに使
用するモード(A)との切替えが容易に行えることを目
積した回路例を示している。
モードAの場合は、AND回路711,712゜713
等とOR回路721,722,723等とを介して、第
1図のセクション番号保持レジスタ6の内容が線601
.デコーダ61を介してデコードされた当該セクション
番号のみが有効になる。
等とOR回路721,722,723等とを介して、第
1図のセクション番号保持レジスタ6の内容が線601
.デコーダ61を介してデコードされた当該セクション
番号のみが有効になる。
例えばレジスタ6でセクション番号#0が指定された場
合、OR回路721の出力のみが“1′;(722,7
23の出力は“0”)となり、AND回路731,74
1,751を介して、論理アドレスレジスタ1のページ
番号の下位14のデコーダ17でのデコード結果により
、セクション内0内の当該エントリ番号が指定されて、
読み出される。一方、モードAの場合は、レジスタ6の
内容のかわりに、論理アドレスレジスタ1のセグメント
番号の下位12がデコーダ16でデコードされ、AND
回路701,702,703.OR回路721,722
,723を介して、アドレス変換バッファ2のセクショ
ン指定が行われる。論理アドレスレジスタ1のページ番
号の下位でセクション内のエントリ番号が指定されるこ
とは、モードAの場合と同様である。このモードAは、
全セクションを同−IDで使用した方が効果が大きいケ
ースに使われる。
合、OR回路721の出力のみが“1′;(722,7
23の出力は“0”)となり、AND回路731,74
1,751を介して、論理アドレスレジスタ1のページ
番号の下位14のデコーダ17でのデコード結果により
、セクション内0内の当該エントリ番号が指定されて、
読み出される。一方、モードAの場合は、レジスタ6の
内容のかわりに、論理アドレスレジスタ1のセグメント
番号の下位12がデコーダ16でデコードされ、AND
回路701,702,703.OR回路721,722
,723を介して、アドレス変換バッファ2のセクショ
ン指定が行われる。論理アドレスレジスタ1のページ番
号の下位でセクション内のエントリ番号が指定されるこ
とは、モードAの場合と同様である。このモードAは、
全セクションを同−IDで使用した方が効果が大きいケ
ースに使われる。
アドレス変換バッファ3から読み出されたデータは、ア
ドレス変換データレジスタ30に保持され、そのID3
1、論理アドレスのKEY部32はキー比較回路8によ
り、該当する論理アドレスか否かの比較が行われる。キ
ー比較回路8で一致が検出されると、一致信号がセレク
タ9に送られて、アドレス変換データレジスタ30の実
ページ番号33が選択され、実ページレジスタ10に設
定される。レジスタ30の保護ビット等34についても
同様である。
ドレス変換データレジスタ30に保持され、そのID3
1、論理アドレスのKEY部32はキー比較回路8によ
り、該当する論理アドレスか否かの比較が行われる。キ
ー比較回路8で一致が検出されると、一致信号がセレク
タ9に送られて、アドレス変換データレジスタ30の実
ページ番号33が選択され、実ページレジスタ10に設
定される。レジスタ30の保護ビット等34についても
同様である。
第4図はキー比較回路8の詳細である。第4図でも、モ
ードA、モードAどちらでも動作するための回路構成を
示している。アドレス変換データレジスタ3oのID3
1はIDレジスタ2のカレントIDの内容と比較器80
1で比較され、一致していれば、ゲート回路811の出
力はII I 11となる。また、レジスタ30の論理
アドレスのKEY部32の内の323は論理アドレスレ
ジスタ1のページ番号の上位13と比較器804で比較
され、一致していればゲート回路814の出力は“1”
となる。レジスタ3oの論理アドレスのKEY部32の
内の321,322は論理アドレスレジスタ1のセグメ
ント番号11.12と各々比較器802,803で比較
され、ゲート回路812.813に結果が出力される。
ードA、モードAどちらでも動作するための回路構成を
示している。アドレス変換データレジスタ3oのID3
1はIDレジスタ2のカレントIDの内容と比較器80
1で比較され、一致していれば、ゲート回路811の出
力はII I 11となる。また、レジスタ30の論理
アドレスのKEY部32の内の323は論理アドレスレ
ジスタ1のページ番号の上位13と比較器804で比較
され、一致していればゲート回路814の出力は“1”
となる。レジスタ3oの論理アドレスのKEY部32の
内の321,322は論理アドレスレジスタ1のセグメ
ント番号11.12と各々比較器802,803で比較
され、ゲート回路812.813に結果が出力される。
モードAの場合はアドレス変換バッファ3にセグメント
番号全ビットが格納され、有効である。そのため、比較
器803の出力は有効として処理される。モードAの場
合はセグメント番号下位部はセクション指定に振り分け
られるので、アドレス変換バッファ3内の322の内容
は無効となる。回路82、AND回路813.OR回路
823は、これらの制御を行うものである。AND回路
811,812゜814及びOR回路823の出力は全
て回路85でANDされ、ID及び論理アドレスのKE
Y部が一致していれば、該当する論理アドレスとして、
一致信号がAND回路85から第1図のセレクタ9に送
られ、実ページ番号33が出力される。
番号全ビットが格納され、有効である。そのため、比較
器803の出力は有効として処理される。モードAの場
合はセグメント番号下位部はセクション指定に振り分け
られるので、アドレス変換バッファ3内の322の内容
は無効となる。回路82、AND回路813.OR回路
823は、これらの制御を行うものである。AND回路
811,812゜814及びOR回路823の出力は全
て回路85でANDされ、ID及び論理アドレスのKE
Y部が一致していれば、該当する論理アドレスとして、
一致信号がAND回路85から第1図のセレクタ9に送
られ、実ページ番号33が出力される。
以上の実施例で示した方式は、モードA、モードAとし
て現在考えられる使い方としては、モードAとは1マシ
ン上で複数OSを走行させる仮想計算機(VM)モード
、モードAとは1マシン10Sで走行するBarθマシ
ンモードがあり、 アドレス変換バッファを複数セクシ
ョンに分割する方法はVMモードで効果がある。但し、
こ\で示した方式はVMモモ一時のみに効果があるわけ
でなく、IOS走行時でも特定プログラムモジュール(
タスク)を優先させる場合に有効である。
て現在考えられる使い方としては、モードAとは1マシ
ン上で複数OSを走行させる仮想計算機(VM)モード
、モードAとは1マシン10Sで走行するBarθマシ
ンモードがあり、 アドレス変換バッファを複数セクシ
ョンに分割する方法はVMモードで効果がある。但し、
こ\で示した方式はVMモモ一時のみに効果があるわけ
でなく、IOS走行時でも特定プログラムモジュール(
タスク)を優先させる場合に有効である。
第5図及び第6図はアドレス変換バッファのセクション
割付けの例を示したもので、第5図はセクション数が2
の場合、第6図はセクション数が4の場合である。1セ
クシヨンにLID(1つのプログラムモジュール又はO
S)のみ割当てられた場合が一番優先度が高く、複数I
Dが割付けられた場合、優先度が低い。また、IDの数
が固定の場合は、例えば第6図(3)が有利で、可変の
場合は第6図(2)が有利であり、この優先順を変更で
きることは意味がある。
割付けの例を示したもので、第5図はセクション数が2
の場合、第6図はセクション数が4の場合である。1セ
クシヨンにLID(1つのプログラムモジュール又はO
S)のみ割当てられた場合が一番優先度が高く、複数I
Dが割付けられた場合、優先度が低い。また、IDの数
が固定の場合は、例えば第6図(3)が有利で、可変の
場合は第6図(2)が有利であり、この優先順を変更で
きることは意味がある。
第7図は、アドレス変換バッファのエントリ数の増加に
対する命命実行時間への寄与率に関する例を示したもの
である。ある−室以上多くても寄与率が低いことを第7
図(2)が示している。第3図(3)は次のことを示し
ている。混在して使う場合は、例えばosa、os、で
同様な論理アドレスを使うことが多いことから、osa
からOS゜にディスパッチされ再びosaにもどった時
には。
対する命命実行時間への寄与率に関する例を示したもの
である。ある−室以上多くても寄与率が低いことを第7
図(2)が示している。第3図(3)は次のことを示し
ている。混在して使う場合は、例えばosa、os、で
同様な論理アドレスを使うことが多いことから、osa
からOS゜にディスパッチされ再びosaにもどった時
には。
はとんどアドレス変換バッファ上には有効な情報は残っ
ていす、性能低下をまねく。分割して使用すれば、他O
Sに切替っても自OS用情報は残るので、擾乱がなく、
性能改善効果は大きい。
ていす、性能低下をまねく。分割して使用すれば、他O
Sに切替っても自OS用情報は残るので、擾乱がなく、
性能改善効果は大きい。
以上説明したように、本発明によれば、アドレス変換バ
ッファを複数のセクションに分割して、その割付けに優
先度を持たせることにより、複数プログラムモジュール
又は複数OSを走行させる場合、プログラムモジュール
又はOSが切替ってもその悪影響を最少限にと望めるこ
とができ、柔軟性のあるアドレス変換バッファ制御が可
能になる。
ッファを複数のセクションに分割して、その割付けに優
先度を持たせることにより、複数プログラムモジュール
又は複数OSを走行させる場合、プログラムモジュール
又はOSが切替ってもその悪影響を最少限にと望めるこ
とができ、柔軟性のあるアドレス変換バッファ制御が可
能になる。
第1図は本発明の一実施例の構成図、第2図は第1図の
tクション割当テーブルの詳細図、第3図は第1図のセ
クション索引回路の詳細図、第4図は第1図のキー比較
回路の詳細図、第5図及び第6図はアドレス変換バッフ
ァのセクション割付けの一例を示す図、第7図は本発明
の詳細な説明する図である。 1・・・論理アドレスレジスタ、 2・・・IDレジス
タ、 3・・・アドレス変換バッファ。 30・・・アドレス変換データレジスタ、4・・・更新
回路、 5・・・セクション割当テーブル、6・・・セ
クション番号保持レジスタ、7・・・セクション索引回
路、 8・・・キー比較回路、9・・・セレクタ、
10・・・実アドレスレジスタ。 第3図 第1図 第2図 (CL) (b) 第5図 第6図
tクション割当テーブルの詳細図、第3図は第1図のセ
クション索引回路の詳細図、第4図は第1図のキー比較
回路の詳細図、第5図及び第6図はアドレス変換バッフ
ァのセクション割付けの一例を示す図、第7図は本発明
の詳細な説明する図である。 1・・・論理アドレスレジスタ、 2・・・IDレジス
タ、 3・・・アドレス変換バッファ。 30・・・アドレス変換データレジスタ、4・・・更新
回路、 5・・・セクション割当テーブル、6・・・セ
クション番号保持レジスタ、7・・・セクション索引回
路、 8・・・キー比較回路、9・・・セレクタ、
10・・・実アドレスレジスタ。 第3図 第1図 第2図 (CL) (b) 第5図 第6図
Claims (1)
- (1)仮想記憶方式をとり、以前にアドレス変換処理し
て得られたアドレス変換情報を蓄えておく高速メモリ(
以下、アドレス変換バッファと称す)を具備してなる電
子計算機において、 前記アドレス変換バッファを複数の領域に分割し、複数
のタスク(プログラムモジュール)又はOS(オペレー
ティングシステム)が走行する場合、前記アドレス変換
バッファ中の少なくとも一つの領域を、特定のタスク又
は特定のOSのアドレス変換情報を格納するのに優先的
に割付けることを特徴とするアドレス変換制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62088455A JPH06100987B2 (ja) | 1987-04-10 | 1987-04-10 | アドレス変換制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62088455A JPH06100987B2 (ja) | 1987-04-10 | 1987-04-10 | アドレス変換制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63254544A true JPS63254544A (ja) | 1988-10-21 |
JPH06100987B2 JPH06100987B2 (ja) | 1994-12-12 |
Family
ID=13943271
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62088455A Expired - Fee Related JPH06100987B2 (ja) | 1987-04-10 | 1987-04-10 | アドレス変換制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06100987B2 (ja) |
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-
1987
- 1987-04-10 JP JP62088455A patent/JPH06100987B2/ja not_active Expired - Fee Related
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CN110895447B (zh) * | 2018-09-13 | 2023-11-10 | 爱思开海力士有限公司 | 控制器及其操作方法 |
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Publication number | Publication date |
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JPH06100987B2 (ja) | 1994-12-12 |
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