JPS63254544A - アドレス変換制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は仮想記憶方式をとる電子計算機のアドレス変換
制御方式に係り、特に以前にアドレス変換処理した内容
を蓄えておく高速メモリ（アドレス変換バッファ）の割
付は制御方式に関する。

〔従来の技術〕

仮想記憶方式の電子計算機では、一般にプロセッサ内に
高速メモリを用意し、以前にアドレス変換処理して得ら
れた論理アドレス−実アドレスの対を該高速メモリに登
録しておき、以後、同−論理アドレスについては当該高
速メモリより実アドレスを読み出すことにより、仮想ア
ドレスから実アドレスへのアドレス変換の高速化を図っ
ている。

この高速メモリをアドレス変換バッファと称している。

電子計算機に高集積ＬＳＩが使用されるに伴い、該アド
レス変換バッファに使用される高速メモリも、高集積メ
モリ素子が使用され、開発を重ねる毎に、アドレス変換
バッファは大容量化してきている。しかし、ある−室以
上にアドレス変換バッファの容量を増しても、タスク等
の切替えが行われることによりアドレス変換バッファに
登録されている情報が新タスク用の情報に置換えられる
現象により、アドレス変換バッファの容量増加による性
能改善効果は飽和してきていると言える。

一方、１つのマシン上に複数のＯＳ（オペレーティング
システム）を搭載してサービスを行う等。

電子計算機の使い方は益々高度になってきている。

このようなサービスも高性能化が要求されてきており、
アドレス変換バッファにも種々の改良が実施されてきて
いる。

１マシン上に複数ＯＳが搭載されている場合、マシンは
マシンリソースを単位時間に区切って各々のＯＳに順次
割付けて行く、すなわち、１マシンから見ると各種ＯＳ
が入れかわり、たちかわり切り替えられて走行すること
になる。この時、アドレス変換バッファは、該状況化で
の高速化の処置がほどこされていない場合、ＩＯＳでは
論理アドレスａは実アドレスｂにマツピングされ、他Ｏ
Ｓでは論理アドレスａは実アドレスＣにマツピングされ
ていることになるため、論理矛盾を除去するために、Ｏ
Ｓが切替わる毎にアドレス変換バッファの全クリアを行
う必要がある。従来、この状況を回避するため、アドレ
ス変換バッファの各エン１へりに各ＯＳの識別子（ＩＤ
）を登録し、論理アドレスが同じであっても、ＩＤが異
なれば、該エントリは使用できないようにする制御を行
っている。

〔発明が解決しようとする問題点〕

上記制御方法をとった場合も、例えば０８１走行時、ア
ドレス変換バッファに登録された論理アドレス−実アド
レスの対は（現在の中大型機の分野では同一の″アドレ
ス変換バッファ索引アドレス”は２工ントリ分登録可能
な構成をとっている）ＯＳが切替ってＯＳ２走行時、同
一の″アドレス変換バッファ索引アドレス″が２個以上
検出されてアドレス変換バッファに登録されると、前走
行ＯＳであるＯＳＩのアドレス変換情報はアドレス変換
バッファ上で新しいＯＳの情報と置き換えられ、該情報
は該バッファ上から消去される。

また、複数ＯＳを用いてサービスを行う場合、例えば１
０８のみ高性能で処理する、又は複数ＯＳ各々に性能上
の優先制御を行うことの要求がある。この場合、上記従
来の制御方法では、例えばＯＳＩが優先ＯＳであった場
合、ＯＳ２に切替えると、０８１のアドレス変換情報は
アドレス変換バッファから追い出され、次に０８１に再
度ディスパッチされた時には有効なアドレス変換情報は
該バッファ上に無く、再度、新たな登録の手続き（セグ
メントテーブル、ページテーブルの索引）を行う必要が
あり、性能オーバーヘッドが大となる。すなわち、優先
ＯＳのアドレス変換情報は他ＯＳに切替えても、再度優
先ＯＳにディスパッチされた時、該バッファ上に以前の
情報が残っていることが望ましい。

本発明の目的は、上記の状況に鑑み、複数のプログラム
モジュール又はＯＳ等が走行する場合、アドレス変換バ
ッファへの割付けに優先度を持たせ、特定のＯＳ等のア
ドレス変換情報は、マシンが他ＯＳ等に切替えられ、再
度該特定のｏｓ等にディスパッチされた時、アドレス変
換バッファ上に残るようにして、柔軟性のあるアドレス
変換制御方式を提供することにある。

〔問題点を解決するための手段及び作用〕本発明は、ア
ドレス変換バッファを複数の領域（セクション）に分割
し、複数のプログラムモジュール又はＯＳが走行する場
合、少なくとも一つの領域は、特定のプログラムモジュ
ール又はＯＳのアドレス変換情報を格納するのに優先的
に割付ける。

アドレス変換バッファへの書込み、読出しは、現在走行
中のプログラムモジュール又はＯＳのセクション番号を
保持しておいて、当該セクションにのみアクセスし、他
のセクションへの擾乱を与えないようにする。これによ
り、他のプログラムモジュール又はＯＳに切替わり、再
度、特定のプログラムモジュール又はＯＳにディスパッ
チされた時、そのアドレス変換情報はアドレス変換バッ
ファ上に残っていること−なる。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

第１図は本発明の一実施例の構成図を示したものである
。第１図において、アドレス変換バッファ３は物理的に
複数のセクション＃０〜＃ｎに分割され、各セクション
は複数のエントリからなり、各々アドレス変換情報を格
納している。このアドレス変換バッファ３の各セクショ
ン＃０〜＃ｎの割付けに優先度を持たせ、あるプログラ
ムモジュール又はＯＳは一つのセクションにのみ登録し
て、処理が他のプログラムモジュール又はＯＳに切替っ
ても、該セクションは他のプログラムモジュール又はＯ
Ｓによる悪影響を受けないか、又はその影響を最小限に
と望めるようにする。該アドレス変換バッファ３の各セ
クション＃０〜＃ｎとプログラムモジュール又はＯＳと
の対応関係は、セクション割当テーブル５が保持してい
る。

まず、プロセッサを動作させる前に、プロセッサの外部
から（例えばサービスプロセッサ等から）セクション割
当テーブル５が初期化される。この初期化では初期値を
決めるだけであり、必要な時に、セクション割当テーブ
ル５の内容を、・例えばサービスプロセッサ又は特定命
令で線４０１．更新回路４を介して書き換える。このセ
クション割当テーブル５は第２図（ａ）に示す構成であ
り、また、セクション割当テーブル５の内容は例えば第
２図（ｂ）で示したように設定される。第２図（ｂ）で
は、セクション０をＩＤ番号１のプログラムモジュール
又はＯＳに最優先に割付け、セクション１はＩＤ番号２
と５で共有し、セクション２はＩＤ番号３，６．８で共
有し、さらにセクション３はＩＤ番号４，７．９〜Ｆで
共有することを示している。

あるプログラムモジュール走行時、走行前に当該プログ
ラムモジュール、又はあるＯＳ走行時はＯＳの識別子（
ＩＤ）が、命令でＩＤレジスタ２にロードされる。ＩＤ
レジスタ２の内容はデコーダ５１（第２図）でデコード
され、セクション割当テーブル５の当該ＩＤに該当する
エントリから、あらかじめ格納されていたセクション番
号が読み出され、その結果（カーレントセクション番号
）がセクション番号保持レジスタ６に保持される。

次命令からは、当該ＩＤに相当する命命のみが走行する
。次命令の示す論理アドレスは論理アドレスレジスタ１
に設定される。セクション番号保持レジスタ６の内容と
論理アドレスレジスタ１の内容からセクション索引回路
７によりアドレス変換バッファ３上の決められたセクシ
ョン番号内のエントリが索引される。

第３図にセクション索引回路７の詳細を示す。

第３図では、アドレス変換バッファ３を複数セクション
に区切って使用するモード（モードＡ）と区切らずに使
用するモード（Ａ）との切替えが容易に行えることを目
積した回路例を示している。

モードＡの場合は、ＡＮＤ回路７１１，７１２゜７１３
等とＯＲ回路７２１，７２２，７２３等とを介して、第
１図のセクション番号保持レジスタ６の内容が線６０１
．デコーダ６１を介してデコードされた当該セクション
番号のみが有効になる。

例えばレジスタ６でセクション番号＃０が指定された場
合、ＯＲ回路７２１の出力のみが“１′；（７２２，７
２３の出力は“０”）となり、ＡＮＤ回路７３１，７４
１，７５１を介して、論理アドレスレジスタ１のページ
番号の下位１４のデコーダ１７でのデコード結果により
、セクション内０内の当該エントリ番号が指定されて、
読み出される。一方、モードＡの場合は、レジスタ６の
内容のかわりに、論理アドレスレジスタ１のセグメント
番号の下位１２がデコーダ１６でデコードされ、ＡＮＤ
回路７０１，７０２，７０３．ＯＲ回路７２１，７２２
，７２３を介して、アドレス変換バッファ２のセクショ
ン指定が行われる。論理アドレスレジスタ１のページ番
号の下位でセクション内のエントリ番号が指定されるこ
とは、モードＡの場合と同様である。このモードＡは、
全セクションを同−ＩＤで使用した方が効果が大きいケ
ースに使われる。

アドレス変換バッファ３から読み出されたデータは、ア
ドレス変換データレジスタ３０に保持され、そのＩＤ３
１、論理アドレスのＫＥＹ部３２はキー比較回路８によ
り、該当する論理アドレスか否かの比較が行われる。キ
ー比較回路８で一致が検出されると、一致信号がセレク
タ９に送られて、アドレス変換データレジスタ３０の実
ページ番号３３が選択され、実ページレジスタ１０に設
定される。レジスタ３０の保護ビット等３４についても
同様である。

第４図はキー比較回路８の詳細である。第４図でも、モ
ードＡ、モードＡどちらでも動作するための回路構成を
示している。アドレス変換データレジスタ３ｏのＩＤ３
１はＩＤレジスタ２のカレントＩＤの内容と比較器８０
１で比較され、一致していれば、ゲート回路８１１の出
力はＩＩ　Ｉ　１１となる。また、レジスタ３０の論理
アドレスのＫＥＹ部３２の内の３２３は論理アドレスレ
ジスタ１のページ番号の上位１３と比較器８０４で比較
され、一致していればゲート回路８１４の出力は“１”
となる。レジスタ３ｏの論理アドレスのＫＥＹ部３２の
内の３２１，３２２は論理アドレスレジスタ１のセグメ
ント番号１１．１２と各々比較器８０２，８０３で比較
され、ゲート回路８１２．８１３に結果が出力される。

モードＡの場合はアドレス変換バッファ３にセグメント
番号全ビットが格納され、有効である。そのため、比較
器８０３の出力は有効として処理される。モードＡの場
合はセグメント番号下位部はセクション指定に振り分け
られるので、アドレス変換バッファ３内の３２２の内容
は無効となる。回路８２、ＡＮＤ回路８１３．ＯＲ回路
８２３は、これらの制御を行うものである。ＡＮＤ回路
８１１，８１２゜８１４及びＯＲ回路８２３の出力は全
て回路８５でＡＮＤされ、ＩＤ及び論理アドレスのＫＥ
Ｙ部が一致していれば、該当する論理アドレスとして、
一致信号がＡＮＤ回路８５から第１図のセレクタ９に送
られ、実ページ番号３３が出力される。

以上の実施例で示した方式は、モードＡ、モードＡとし
て現在考えられる使い方としては、モードＡとは１マシ
ン上で複数ＯＳを走行させる仮想計算機（ＶＭ）モード
、モードＡとは１マシン１０Ｓで走行するＢａｒθマシ
ンモードがあり、　アドレス変換バッファを複数セクシ
ョンに分割する方法はＶＭモードで効果がある。但し、
こ＼で示した方式はＶＭモモ一時のみに効果があるわけ
でなく、ＩＯＳ走行時でも特定プログラムモジュール（
タスク）を優先させる場合に有効である。

第５図及び第６図はアドレス変換バッファのセクション
割付けの例を示したもので、第５図はセクション数が２
の場合、第６図はセクション数が４の場合である。１セ
クシヨンにＬＩＤ（１つのプログラムモジュール又はＯ
Ｓ）のみ割当てられた場合が一番優先度が高く、複数Ｉ
Ｄが割付けられた場合、優先度が低い。また、ＩＤの数
が固定の場合は、例えば第６図（３）が有利で、可変の
場合は第６図（２）が有利であり、この優先順を変更で
きることは意味がある。

第７図は、アドレス変換バッファのエントリ数の増加に
対する命命実行時間への寄与率に関する例を示したもの
である。ある−室以上多くても寄与率が低いことを第７
図（２）が示している。第３図（３）は次のことを示し
ている。混在して使う場合は、例えばｏｓａ、ｏｓ、で
同様な論理アドレスを使うことが多いことから、ｏｓａ
からＯＳ゜にディスパッチされ再びｏｓａにもどった時
には。

はとんどアドレス変換バッファ上には有効な情報は残っ
ていす、性能低下をまねく。分割して使用すれば、他Ｏ
Ｓに切替っても自ＯＳ用情報は残るので、擾乱がなく、
性能改善効果は大きい。

〔発明の効果〕

以上説明したように、本発明によれば、アドレス変換バ
ッファを複数のセクションに分割して、その割付けに優
先度を持たせることにより、複数プログラムモジュール
又は複数ＯＳを走行させる場合、プログラムモジュール
又はＯＳが切替ってもその悪影響を最少限にと望めるこ
とができ、柔軟性のあるアドレス変換バッファ制御が可
能になる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は第１図の
ｔクション割当テーブルの詳細図、第３図は第１図のセ
クション索引回路の詳細図、第４図は第１図のキー比較
回路の詳細図、第５図及び第６図はアドレス変換バッフ
ァのセクション割付けの一例を示す図、第７図は本発明
の詳細な説明する図である。 １・・・論理アドレスレジスタ、　２・・・ＩＤレジス
タ、　　３・・・アドレス変換バッファ。 ３０・・・アドレス変換データレジスタ、４・・・更新
回路、　５・・・セクション割当テーブル、６・・・セ
クション番号保持レジスタ、７・・・セクション索引回
路、　８・・・キー比較回路、９・・・セレクタ、　　
１０・・・実アドレスレジスタ。 第３図 第１図 第２図 （ＣＬ）　　　　　　　　（ｂ） 第５図 第６図

Claims (1)

【特許請求の範囲】
1. （１）仮想記憶方式をとり、以前にアドレス変換処理し
   て得られたアドレス変換情報を蓄えておく高速メモリ（
   以下、アドレス変換バッファと称す）を具備してなる電
   子計算機において、 前記アドレス変換バッファを複数の領域に分割し、複数
   のタスク（プログラムモジュール）又はＯＳ（オペレー
   ティングシステム）が走行する場合、前記アドレス変換
   バッファ中の少なくとも一つの領域を、特定のタスク又
   は特定のＯＳのアドレス変換情報を格納するのに優先的
   に割付けることを特徴とするアドレス変換制御方式。