JPS63223937A - 記憶装置への書込み方法 - Google Patents
記憶装置への書込み方法Info
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- JPS63223937A JPS63223937A JP62058284A JP5828487A JPS63223937A JP S63223937 A JPS63223937 A JP S63223937A JP 62058284 A JP62058284 A JP 62058284A JP 5828487 A JP5828487 A JP 5828487A JP S63223937 A JPS63223937 A JP S63223937A
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- 238000000034 method Methods 0.000 title claims description 5
- 238000013500 data storage Methods 0.000 claims description 55
- 230000005856 abnormality Effects 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 3
- 102100039398 C-X-C motif chemokine 2 Human genes 0.000 description 2
- 101000889128 Homo sapiens C-X-C motif chemokine 2 Proteins 0.000 description 2
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、記憶装置への書込み方法に関し、とくにマ
イクロコンピュータの記憶装置へのデータ書込みに際し
、CPUの異常によってデータ自体またはこれに対応す
るアドレス符号の少なくともいずれかが間違っても、こ
の間違いによる障害が所定範囲のデータ格納領域だけに
限定されうるようにしたものである。
イクロコンピュータの記憶装置へのデータ書込みに際し
、CPUの異常によってデータ自体またはこれに対応す
るアドレス符号の少なくともいずれかが間違っても、こ
の間違いによる障害が所定範囲のデータ格納領域だけに
限定されうるようにしたものである。
従来技術について、第4図の従来技術を適用した装置要
部の構成を示すブロック図を参照しながら説明する。 ■はマイクロプロセッサ、12はROMとRAMとを含
むメモリ、10はアドレスバス、20はデータバスであ
る。いま、あるデータをメモリ12のRAMに書き込む
ときを考える。コード化のままのアドレス符号は、マイ
クロプロセッサ1に内蔵される図示してないアドレスデ
コーダによって、ROMの番地を選択するアドレス指定
信号に変換される。このアドレス指定信号と、書き込む
べきデータとが、それぞれアドレスバス10.データバ
ス20を介してメモリ2に送られ、さらに書込み要求信
号MWがマイクロプロセッサ1から出力されて、はじめ
て書込み動作がおこなわれる。なお、VWは書込み要求
信号と同時に、この信号の出入りする端子を表すものと
する。 なお、MRは読出し要求信号と、その出入りする端子で
、データ読出しに関係する。
部の構成を示すブロック図を参照しながら説明する。 ■はマイクロプロセッサ、12はROMとRAMとを含
むメモリ、10はアドレスバス、20はデータバスであ
る。いま、あるデータをメモリ12のRAMに書き込む
ときを考える。コード化のままのアドレス符号は、マイ
クロプロセッサ1に内蔵される図示してないアドレスデ
コーダによって、ROMの番地を選択するアドレス指定
信号に変換される。このアドレス指定信号と、書き込む
べきデータとが、それぞれアドレスバス10.データバ
ス20を介してメモリ2に送られ、さらに書込み要求信
号MWがマイクロプロセッサ1から出力されて、はじめ
て書込み動作がおこなわれる。なお、VWは書込み要求
信号と同時に、この信号の出入りする端子を表すものと
する。 なお、MRは読出し要求信号と、その出入りする端子で
、データ読出しに関係する。
以上説明したように、従来の技術では、もしマイクロコ
ンピュータの記憶装置へのデータ書込みに際し、CPU
が暴走などの異常を生じ、データ自体またはこれに対応
するアドレス符号の少なくともいずれかが間違うと、■
誤ったデータの書込みや既格納データの消去といった障
害が起こる、■この障害の範囲が記憶装置の全格納領域
のいずれかに及ぶ、■障害の発見とその修復とに多大の
時間と手間とがかかる、■とくにマイクロコンピュータ
が制御装置として構成されるときの、制御対象に及ぼす
影響は重大である−などの問題点がある。 この発明の目的は、従来の技術がもつ以上の問題点を解
消し、マイクロコンピュータの記憶装置へのデータ書込
みに際し、CPUの異常によってデータ自体またはこれ
に対応するアドレス符号の少なくともいずれかが間違っ
ても、この間違いによる障害が所定範囲のデータ格納領
域だけに限定されうるようにした記憶装置への書込み方
法を提供することにある。
ンピュータの記憶装置へのデータ書込みに際し、CPU
が暴走などの異常を生じ、データ自体またはこれに対応
するアドレス符号の少なくともいずれかが間違うと、■
誤ったデータの書込みや既格納データの消去といった障
害が起こる、■この障害の範囲が記憶装置の全格納領域
のいずれかに及ぶ、■障害の発見とその修復とに多大の
時間と手間とがかかる、■とくにマイクロコンピュータ
が制御装置として構成されるときの、制御対象に及ぼす
影響は重大である−などの問題点がある。 この発明の目的は、従来の技術がもつ以上の問題点を解
消し、マイクロコンピュータの記憶装置へのデータ書込
みに際し、CPUの異常によってデータ自体またはこれ
に対応するアドレス符号の少なくともいずれかが間違っ
ても、この間違いによる障害が所定範囲のデータ格納領
域だけに限定されうるようにした記憶装置への書込み方
法を提供することにある。
前記の目的を達成するために、この発明においては、
1個または2個以上の単位データ格納領域からデータ格
納ブロックが構成され、かつこのデータ格納ブロックの
複数個から記憶装置、例えばEEROMが構成され、 書き込むべきデータに対応するアドレス符号をアドレス
デコーダによってデコードして格納すべき単位データ格
納領域のアドレス指定信号を求め、かつ、前記アドレス
符号をブロックデコーダによってデコードして前記格納
すべき単位のデータ格納領域の属するデータ格納ブロッ
クのブロック指定信号を求め、 このブロック指定信号と、前記アドレス指定信号と、書
込み要求信号とのAND条件に基づいて、前記データを
書き込むようにする。
納ブロックが構成され、かつこのデータ格納ブロックの
複数個から記憶装置、例えばEEROMが構成され、 書き込むべきデータに対応するアドレス符号をアドレス
デコーダによってデコードして格納すべき単位データ格
納領域のアドレス指定信号を求め、かつ、前記アドレス
符号をブロックデコーダによってデコードして前記格納
すべき単位のデータ格納領域の属するデータ格納ブロッ
クのブロック指定信号を求め、 このブロック指定信号と、前記アドレス指定信号と、書
込み要求信号とのAND条件に基づいて、前記データを
書き込むようにする。
書込みは、ブロック指定信号と、アドレス指定信号と、
書込み要求信号とのAND条件に基づいておこなわれる
から、データ自体、ブロック指定信号、またはアドレス
指定信号の少なくともいずれかに間違いが生じたとして
も、この間違いによる障害の及ぶデータ格納領域の範囲
は、最悪、該当するデータ格納ブロックだけに限定され
る。言いかえれば、その他のデータ格納ブロックには、
間違いの影響は及ばない。
書込み要求信号とのAND条件に基づいておこなわれる
から、データ自体、ブロック指定信号、またはアドレス
指定信号の少なくともいずれかに間違いが生じたとして
も、この間違いによる障害の及ぶデータ格納領域の範囲
は、最悪、該当するデータ格納ブロックだけに限定され
る。言いかえれば、その他のデータ格納ブロックには、
間違いの影響は及ばない。
、この発明の一実施例について、第1図のこの発明に係
る一実施例を適用した装置の構成を示すブロック図、第
2図の前記装置におけるEEROMのデータ格納部の構
成を示す説明図、第3図の書込みデータの格納領域指定
動作を説明するメモリモデル図を参照しながら説明する
。 第1図に示されるのはマイクロコンピユータラ主要部と
する温度調節装置である。■はマイクロプロセッサ、2
はメモリである。このメモリ2は、プログラム用の読出
し専用メモリ (ROM)と、データ用の書込み、読出
し可能なメモリとからなる。とくにこの場合、このデー
タ用の書込み、読出し可能なメモリはEEROMである
が、バッテリ・バックアップされたRAMであってもよ
い。 要するに、電源オフによって、格納データが消去されな
いようになっている。このEEROMは、詳しくは後述
するが、複数個のデータ格納ブロックからなっている。 さらに、このデータ格納ブロックは、1個または2個以
上の単位データ格納領域からなっている。 3八はテンキーで、温度調節装置の各種定数を設定し、
3BはLED表示器で、前記定数を表示する。 5はブロックデコーダで、マイクロプロセッサ1から出
力される、コード化のままのアドレス符号を、書込みデ
ータの番地を選択するためのアドレス指定信号Bo、
B 1. B2. B3に変換する。このアドレス指定
信号用の信号線は4本あり、それぞれに手動スイッチS
o、S1.S2.53が挿され、かつ、それぞれ抵抗1
4を介して接地され、併せて各手動スイッチSo、S1
.S2.S3と各抵抗14との中間点から分岐してOR
回路11に接続される。NAND回路12はAND機能
をもち、OR回路11からの出力と、マイクロプロセッ
サ1から、反転器13を介して出力される書込み要求信
号■とを入力し、出力をメモリ2に送出する。なお、マ
イクロプロセッサ1とメモリ2とのMWは、書込み指定
信号端子を表す。また、3丁はチップ選択端子である。 さて、入力ポートロは、A/Dコンバータ8゜増幅器1
8を介して熱電対28と接続し、出力ポードアは、D/
Aコンバータ9.電圧・電流変換農工9を介して負荷抵
抗29と接続している。また、入力ポートロ、出力ポー
ドアは、それぞれアドレスバス10.データバス20と
接続するとともに、入力ポートロには読出し要求信号I
Rが、出力ポードアには書込み要求信号子Wが、それぞ
れマイクロプロセッサ1から入力される。 この温度調節装置の作用を、書込みデータが調節装置定
数である場合を例にして説明する。調節装置定数は、■
温度目標値、上・下限警報値など、■制御パラメータと
しての比例帯、積分時間、微分時間など、■ゼロ点補正
データ、スパン補正データなど、である。 さて、従来一般の書込みでは、マイクロプロセッサ1は
、テンキー3Aによって設定される各種温度調節装置定
数に対して、アドレスバス10に定数データの書込み先
の番地を、データバス20に書込みデータとしての各種
定数データをそれぞれ出力する。次に、マイクロプロセ
ッサ1は、その端子πWに一定時間だけアクティブロウ
(以下、Lと表記する)を出力して、メモリ2に対して
書込みを要求する。また、メモリ2はMWがLになった
ことにより、書込み要求が与えられたことを知り、その
ときアドレスバス10を介して示される番地に、データ
バス20を介して与えられる定数データを書き込む。 しかし、この装置においては、やや事情を異にする。マ
イクロプロセッサ1から出力されるコード化のままのア
ドレス符号が、ブロックデコーダ5によって4種類のブ
ロック指定信号Bo、 Bt。 B2.B3のいずれか一つに変換され、OR回路11に
入力される。NAND回路12は、H能動信号を受けて
AND条件が成立したときに、L能動信号を出すという
AND機能をもっているから、このNAND回路12に
よって、前記のブロック指定信号は、書込み要求信号M
Wの到来があってはじめてメモリ2のMW端子に送出さ
れる。そして、そのブロック指定信号によって、メモリ
2のEEROMのデータ格納ブロックが指定され、同時
にアドレスバス10を介してメモリ2に与えられるアド
レス指定信号によって、単位データ格納領域が指定され
、そのデータ格納領域にデータバス20を介して与えら
れる定数データが書き込まれる。 なお、手動スイッチSO,S1.S2.S3が操作者に
よってオン状態にされてはじめて、ブロック指定信号は
出力される。この意味で、これら手動スイッチは、取扱
う信号が重要な各種定数であるから、不注意により定数
が書き込まれないようにするための安全装置機能をもつ
と言える。 したがって、書込みは、ブロック指定信号と、アドレス
指定信号と、書込み要求信号とに基づいておこなわれる
から、データ自体、ブロック指定信号、またはアドレス
指定信号の少なくともいずれかに間違いが生じたとして
も、この間違いの及ぶデータ格納領域の範囲は、最悪、
該当するデータ格納ブロックだけに限定される。言いか
えれば、その他のデータ格納ブロックには、間違いの影
響は及ばない。 第2図のEEROMのデータ格納部の構成説明図におい
て、このデータ格納部は大別すると、4個のブロックか
らなり、この各データ格納ブロックDo、Di、D2.
D3は、さらに複数個の単位データ格納領域Uからなっ
ていて、この単位データ格納領域Uに一つのデータが書
き込まれる。この場合、例えばデータ格納ブロックDo
には、調節装置定数としての温度目標値、上・下限警報
値が、データ格納ブロックD1には、比例帯、積分時間
。 微分時間などの制御パラメータが、データ格納ブロック
D2には、ゼロ点補正データ、スパン補正データが、デ
ータ格納ブロックD3には、その他のデータが格納され
る。なお、Aはアドレスで、単位データ格納領域Uの番
地を表す。 次に第3図を参照しながら、書込みデータの格納領域指
定動作の原理を説明する。二点鎖線で囲んだ部分は、デ
ータ格納ブロックDo、 Dl、 D2゜D3に相当
し、各データ格納ブロック内に複数個の単位データ格納
領域UOO,UOI、 002.・・・・・・がある
。データ格納ブロックDoについて言えば、この単位デ
ータ格納領域UOO,UOl、 UO2,・旧・・の
左右両側には、書込み用ゲー)GWOO,GWOI。 GWO2,・・・・・・と、読出し用ゲー)GROO,
GROI。 GRO2,・・・・・・とがある。書込み用ゲートGR
OO。 GROI、 GRO2,・・・・・・の左側端子は共通
に、別のゲートGOに接続される。さらに、このゲート
GOおよび他のデータ格納ブロックに属するゲートGl
、G2.G3は共通に書込みデータ線Wと接続されてい
る。また、読出し用ゲートGROO,GRol、 GR
O2,・・・・・・の右側端子は共通に、読出しデータ
線Rと接続されている。 アドレス指定信号と、ブロック指定信号と、書込み要求
信号との間にAND条件が成り立つと、そのブロック指
定信号に該当するデータ格納ブロックに属するゲート、
例えばG1がオンし、かつそのアドレス指定信号に該当
する単位のデータ格納領域UIOの左側のゲート、GI
Oがオンする。したがって、書き込むべきデータは書込
みデータ線Wから該当する単位データ格納領域UIOに
到達することができる。 CPTJ異常によって、アドレス指定信号とブロック指
定信号との関連がでたらめになり、アドレス指定信号に
該当する単位のデータ格納領域が、ブロック指定信号に
該当するデータ格納ブロックに属してないときには、前
記のゲートのオン・オフの状態によって書込みは実行さ
れない、またもし、アドレス指定信号に該当する単位の
データ格納領域がブロック指定信号に該当するデータ格
納ブロックに属するようなことが発生しても、最悪、障
害はそのデータ格納ブロックだけに止まる。したがって
、探索も容易であり、その修復も迅速にできる。 なお、データ読出しの場合には、CPUIからの読出し
要求信号MRと、アドレス信号とに基づいて、該当する
読出し用ゲートが開かれ、その箇所のデータが読出しデ
ータ線Rを介して出力される。
る一実施例を適用した装置の構成を示すブロック図、第
2図の前記装置におけるEEROMのデータ格納部の構
成を示す説明図、第3図の書込みデータの格納領域指定
動作を説明するメモリモデル図を参照しながら説明する
。 第1図に示されるのはマイクロコンピユータラ主要部と
する温度調節装置である。■はマイクロプロセッサ、2
はメモリである。このメモリ2は、プログラム用の読出
し専用メモリ (ROM)と、データ用の書込み、読出
し可能なメモリとからなる。とくにこの場合、このデー
タ用の書込み、読出し可能なメモリはEEROMである
が、バッテリ・バックアップされたRAMであってもよ
い。 要するに、電源オフによって、格納データが消去されな
いようになっている。このEEROMは、詳しくは後述
するが、複数個のデータ格納ブロックからなっている。 さらに、このデータ格納ブロックは、1個または2個以
上の単位データ格納領域からなっている。 3八はテンキーで、温度調節装置の各種定数を設定し、
3BはLED表示器で、前記定数を表示する。 5はブロックデコーダで、マイクロプロセッサ1から出
力される、コード化のままのアドレス符号を、書込みデ
ータの番地を選択するためのアドレス指定信号Bo、
B 1. B2. B3に変換する。このアドレス指定
信号用の信号線は4本あり、それぞれに手動スイッチS
o、S1.S2.53が挿され、かつ、それぞれ抵抗1
4を介して接地され、併せて各手動スイッチSo、S1
.S2.S3と各抵抗14との中間点から分岐してOR
回路11に接続される。NAND回路12はAND機能
をもち、OR回路11からの出力と、マイクロプロセッ
サ1から、反転器13を介して出力される書込み要求信
号■とを入力し、出力をメモリ2に送出する。なお、マ
イクロプロセッサ1とメモリ2とのMWは、書込み指定
信号端子を表す。また、3丁はチップ選択端子である。 さて、入力ポートロは、A/Dコンバータ8゜増幅器1
8を介して熱電対28と接続し、出力ポードアは、D/
Aコンバータ9.電圧・電流変換農工9を介して負荷抵
抗29と接続している。また、入力ポートロ、出力ポー
ドアは、それぞれアドレスバス10.データバス20と
接続するとともに、入力ポートロには読出し要求信号I
Rが、出力ポードアには書込み要求信号子Wが、それぞ
れマイクロプロセッサ1から入力される。 この温度調節装置の作用を、書込みデータが調節装置定
数である場合を例にして説明する。調節装置定数は、■
温度目標値、上・下限警報値など、■制御パラメータと
しての比例帯、積分時間、微分時間など、■ゼロ点補正
データ、スパン補正データなど、である。 さて、従来一般の書込みでは、マイクロプロセッサ1は
、テンキー3Aによって設定される各種温度調節装置定
数に対して、アドレスバス10に定数データの書込み先
の番地を、データバス20に書込みデータとしての各種
定数データをそれぞれ出力する。次に、マイクロプロセ
ッサ1は、その端子πWに一定時間だけアクティブロウ
(以下、Lと表記する)を出力して、メモリ2に対して
書込みを要求する。また、メモリ2はMWがLになった
ことにより、書込み要求が与えられたことを知り、その
ときアドレスバス10を介して示される番地に、データ
バス20を介して与えられる定数データを書き込む。 しかし、この装置においては、やや事情を異にする。マ
イクロプロセッサ1から出力されるコード化のままのア
ドレス符号が、ブロックデコーダ5によって4種類のブ
ロック指定信号Bo、 Bt。 B2.B3のいずれか一つに変換され、OR回路11に
入力される。NAND回路12は、H能動信号を受けて
AND条件が成立したときに、L能動信号を出すという
AND機能をもっているから、このNAND回路12に
よって、前記のブロック指定信号は、書込み要求信号M
Wの到来があってはじめてメモリ2のMW端子に送出さ
れる。そして、そのブロック指定信号によって、メモリ
2のEEROMのデータ格納ブロックが指定され、同時
にアドレスバス10を介してメモリ2に与えられるアド
レス指定信号によって、単位データ格納領域が指定され
、そのデータ格納領域にデータバス20を介して与えら
れる定数データが書き込まれる。 なお、手動スイッチSO,S1.S2.S3が操作者に
よってオン状態にされてはじめて、ブロック指定信号は
出力される。この意味で、これら手動スイッチは、取扱
う信号が重要な各種定数であるから、不注意により定数
が書き込まれないようにするための安全装置機能をもつ
と言える。 したがって、書込みは、ブロック指定信号と、アドレス
指定信号と、書込み要求信号とに基づいておこなわれる
から、データ自体、ブロック指定信号、またはアドレス
指定信号の少なくともいずれかに間違いが生じたとして
も、この間違いの及ぶデータ格納領域の範囲は、最悪、
該当するデータ格納ブロックだけに限定される。言いか
えれば、その他のデータ格納ブロックには、間違いの影
響は及ばない。 第2図のEEROMのデータ格納部の構成説明図におい
て、このデータ格納部は大別すると、4個のブロックか
らなり、この各データ格納ブロックDo、Di、D2.
D3は、さらに複数個の単位データ格納領域Uからなっ
ていて、この単位データ格納領域Uに一つのデータが書
き込まれる。この場合、例えばデータ格納ブロックDo
には、調節装置定数としての温度目標値、上・下限警報
値が、データ格納ブロックD1には、比例帯、積分時間
。 微分時間などの制御パラメータが、データ格納ブロック
D2には、ゼロ点補正データ、スパン補正データが、デ
ータ格納ブロックD3には、その他のデータが格納され
る。なお、Aはアドレスで、単位データ格納領域Uの番
地を表す。 次に第3図を参照しながら、書込みデータの格納領域指
定動作の原理を説明する。二点鎖線で囲んだ部分は、デ
ータ格納ブロックDo、 Dl、 D2゜D3に相当
し、各データ格納ブロック内に複数個の単位データ格納
領域UOO,UOI、 002.・・・・・・がある
。データ格納ブロックDoについて言えば、この単位デ
ータ格納領域UOO,UOl、 UO2,・旧・・の
左右両側には、書込み用ゲー)GWOO,GWOI。 GWO2,・・・・・・と、読出し用ゲー)GROO,
GROI。 GRO2,・・・・・・とがある。書込み用ゲートGR
OO。 GROI、 GRO2,・・・・・・の左側端子は共通
に、別のゲートGOに接続される。さらに、このゲート
GOおよび他のデータ格納ブロックに属するゲートGl
、G2.G3は共通に書込みデータ線Wと接続されてい
る。また、読出し用ゲートGROO,GRol、 GR
O2,・・・・・・の右側端子は共通に、読出しデータ
線Rと接続されている。 アドレス指定信号と、ブロック指定信号と、書込み要求
信号との間にAND条件が成り立つと、そのブロック指
定信号に該当するデータ格納ブロックに属するゲート、
例えばG1がオンし、かつそのアドレス指定信号に該当
する単位のデータ格納領域UIOの左側のゲート、GI
Oがオンする。したがって、書き込むべきデータは書込
みデータ線Wから該当する単位データ格納領域UIOに
到達することができる。 CPTJ異常によって、アドレス指定信号とブロック指
定信号との関連がでたらめになり、アドレス指定信号に
該当する単位のデータ格納領域が、ブロック指定信号に
該当するデータ格納ブロックに属してないときには、前
記のゲートのオン・オフの状態によって書込みは実行さ
れない、またもし、アドレス指定信号に該当する単位の
データ格納領域がブロック指定信号に該当するデータ格
納ブロックに属するようなことが発生しても、最悪、障
害はそのデータ格納ブロックだけに止まる。したがって
、探索も容易であり、その修復も迅速にできる。 なお、データ読出しの場合には、CPUIからの読出し
要求信号MRと、アドレス信号とに基づいて、該当する
読出し用ゲートが開かれ、その箇所のデータが読出しデ
ータ線Rを介して出力される。
以上説明したように、この発明においては、書込みは、
ブロック指定信号と、アドレス指定信号と、書込み要求
信号とに基づいておこなわれるから、データ自体、ブロ
ック指定信号、またはアドレス指定信号の少なくともい
ずれかに間違いが生じたとしても、この間違いの及ぶデ
ータ格納領域の範囲は、最悪、該当するデータ格納ブロ
ックだけに限定され、その他のデータ格納ブロックには
、間違いの影響は及ばない。 したがって、この発明によれば、従来の技術に比べ次の
ようなすぐれた効果がある。 (1)CPU異常が発生したとしても、これに起因する
データ障害は、その探索が容易であり、その修復も迅速
にできる。 (2) とくに制御装置に適用した場合には、その制
御対象に及ぼす影響を最小限に抑えることができる。 (3) また、制御装置に適用した場合、データ格納
ブロックを、■製造者側で設定する定数二人出力回路の
ゼロ点補正データやスパン補正データ、■使用者側で初
期設定する定数:温度単位の℃、下の別;操作部の正、
逆動作の別、■使用中に設定変更する定数:目標値、上
・下限警報値、制御パラメータ□などにそれぞれ対応さ
せれば、さらに使用上有効である。 (4)実施態様によれば、電源オフ時でも、格納データ
は消去されないから保存性に優れ、信頼性も高い。
ブロック指定信号と、アドレス指定信号と、書込み要求
信号とに基づいておこなわれるから、データ自体、ブロ
ック指定信号、またはアドレス指定信号の少なくともい
ずれかに間違いが生じたとしても、この間違いの及ぶデ
ータ格納領域の範囲は、最悪、該当するデータ格納ブロ
ックだけに限定され、その他のデータ格納ブロックには
、間違いの影響は及ばない。 したがって、この発明によれば、従来の技術に比べ次の
ようなすぐれた効果がある。 (1)CPU異常が発生したとしても、これに起因する
データ障害は、その探索が容易であり、その修復も迅速
にできる。 (2) とくに制御装置に適用した場合には、その制
御対象に及ぼす影響を最小限に抑えることができる。 (3) また、制御装置に適用した場合、データ格納
ブロックを、■製造者側で設定する定数二人出力回路の
ゼロ点補正データやスパン補正データ、■使用者側で初
期設定する定数:温度単位の℃、下の別;操作部の正、
逆動作の別、■使用中に設定変更する定数:目標値、上
・下限警報値、制御パラメータ□などにそれぞれ対応さ
せれば、さらに使用上有効である。 (4)実施態様によれば、電源オフ時でも、格納データ
は消去されないから保存性に優れ、信頼性も高い。
第1図はこの発明に係る一実施例を適用した装置の構成
を示すブロック図、 第2図は前記装置におけるEEROMのデータ村納部の
構成を示す説明図、 第3図は書込みデータの格納領域指定動作を説すするメ
モリモデル図、 第4図は従来技術を適用した装置要部の構成をガすブロ
ック図である。 符号説明 Bo、 B1. B2. B3 ニブロック指定信号
、Do、 Di、 D2. D3 :データ格納ブロ
ック、SO,Sl、S2.S3 :手動スイッチ、U
:単位データ格納領域、 ■W:書込、み要求信号(またはその端子)1:マイク
ロプロセソサ、2:メモリ、4ニアドレスデコーダ、5
ニブロツクデコーダ、10:7ドL/スバス、11:O
R回路、127NAND回路、20:データパス。
を示すブロック図、 第2図は前記装置におけるEEROMのデータ村納部の
構成を示す説明図、 第3図は書込みデータの格納領域指定動作を説すするメ
モリモデル図、 第4図は従来技術を適用した装置要部の構成をガすブロ
ック図である。 符号説明 Bo、 B1. B2. B3 ニブロック指定信号
、Do、 Di、 D2. D3 :データ格納ブロ
ック、SO,Sl、S2.S3 :手動スイッチ、U
:単位データ格納領域、 ■W:書込、み要求信号(またはその端子)1:マイク
ロプロセソサ、2:メモリ、4ニアドレスデコーダ、5
ニブロツクデコーダ、10:7ドL/スバス、11:O
R回路、127NAND回路、20:データパス。
Claims (1)
- 【特許請求の範囲】 1)1個または2個以上の単位データ格納領域からデー
タ格納ブロックが構成され、かつこのデータ格納ブロッ
クの複数個から記憶装置が構成され、書き込むべきデー
タに対応するアドレス符号をアドレスデコーダによって
デコードして格納すべき単位データ格納領域のアドレス
指定信号を求め、かつ前記アドレス符号をブロックデコ
ーダによってデコードして前記格納すべき単位データ格
納領域の属するデータ格納ブロックのブロック指定信号
を求め、このブロック指定信号と、前記アドレス指定信
号と、書込み要求信号とのAND条件に基づいて、前記
データを書き込むようにしたことを特徴とする記憶装置
への書込み方法。 2)特許請求の範囲第1項記載の方法において、記憶装
置が、EEROMであることを特徴とする記憶装置への
格納方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62058284A JPS63223937A (ja) | 1987-03-13 | 1987-03-13 | 記憶装置への書込み方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62058284A JPS63223937A (ja) | 1987-03-13 | 1987-03-13 | 記憶装置への書込み方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63223937A true JPS63223937A (ja) | 1988-09-19 |
Family
ID=13079892
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62058284A Pending JPS63223937A (ja) | 1987-03-13 | 1987-03-13 | 記憶装置への書込み方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63223937A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5437432A (en) * | 1977-08-29 | 1979-03-19 | Hitachi Ltd | Error detector of memory device |
JPS60231245A (ja) * | 1984-05-02 | 1985-11-16 | Omron Tateisi Electronics Co | メモリ装置 |
-
1987
- 1987-03-13 JP JP62058284A patent/JPS63223937A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5437432A (en) * | 1977-08-29 | 1979-03-19 | Hitachi Ltd | Error detector of memory device |
JPS60231245A (ja) * | 1984-05-02 | 1985-11-16 | Omron Tateisi Electronics Co | メモリ装置 |
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