JPS63201725A - 信号処理回路 - Google Patents
信号処理回路Info
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- JPS63201725A JPS63201725A JP3365087A JP3365087A JPS63201725A JP S63201725 A JPS63201725 A JP S63201725A JP 3365087 A JP3365087 A JP 3365087A JP 3365087 A JP3365087 A JP 3365087A JP S63201725 A JPS63201725 A JP S63201725A
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- Japan
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- processing
- clock
- signal processing
- processing circuit
- instruction
- Prior art date
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- Pending
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- 230000000875 corresponding effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000005856 abnormality Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
パイプライン処理構成の信号処理回路を逐次処理も可能
にして利用効率を向上する為に、パイプライン処理用ク
ロックを分周し、1命令処理終了迄が1周期の処理段数
に応じた多相のクロックを発生させ、この多相のクロッ
クの1相目のクロックより順次、初段の処理のレジスタ
より次々の段の処理のレジスタに、パイプライン処理用
のクロックの代わりに切り替えて加えるようにしたもの
である。
にして利用効率を向上する為に、パイプライン処理用ク
ロックを分周し、1命令処理終了迄が1周期の処理段数
に応じた多相のクロックを発生させ、この多相のクロッ
クの1相目のクロックより順次、初段の処理のレジスタ
より次々の段の処理のレジスタに、パイプライン処理用
のクロックの代わりに切り替えて加えるようにしたもの
である。
本発明は、電子計算機で命令の実行を高速に行う為の、
パイプライン処理構成の信号処理回路の改良に関する。
パイプライン処理構成の信号処理回路の改良に関する。
例えば、誤りがあると考えられるプログラムのデバッグ
を行う場合、パイプライン処理構成の信号処理回路で行
うと、プログラムに誤りがあり、例えば0による除算が
行われたことを示すステータスフラグが立ち、処理を停
めても、パイプライン処理では既に次々の処理を行って
いるので、停める時期が適切でなく遅い。
を行う場合、パイプライン処理構成の信号処理回路で行
うと、プログラムに誤りがあり、例えば0による除算が
行われたことを示すステータスフラグが立ち、処理を停
めても、パイプライン処理では既に次々の処理を行って
いるので、停める時期が適切でなく遅い。
このような場合、別の逐次処理の信号処理回路を使用す
るのでなく、この信号処理回路を逐次処理が出来るよう
に簡単に切り替えが可能であると、利用が出来るので、
利用効率が向上する。
るのでなく、この信号処理回路を逐次処理が出来るよう
に簡単に切り替えが可能であると、利用が出来るので、
利用効率が向上する。
従って、パイプライン処理構成の信号処理回路が、簡単
に逐次処理が出来るよう切り替えられ利用効率が向上出
来ることが望まれている。
に逐次処理が出来るよう切り替えられ利用効率が向上出
来ることが望まれている。
以下従来例を図を用いて説明する。
第4図は従来例のブロンク図、第5図は第4図の場合の
タイムチャートである。
タイムチャートである。
、 第5図(A) lこはパイプライン処理用のクロ
ックΦを示している。
ックΦを示している。
動作を説明すると、第5図(B)に示すタイミングで出
力するプログラムカウンタ(1種のレジスタ)1よりの
アドレスにて、第5図(C)に示すタイミングで命令R
OMIIがアクセスされ命令が読み出され、第5図(D
)に示す(B)のタイミングより1クロック遅れのタイ
ミングで、命令レジスタ2に記憶される。
力するプログラムカウンタ(1種のレジスタ)1よりの
アドレスにて、第5図(C)に示すタイミングで命令R
OMIIがアクセスされ命令が読み出され、第5図(D
)に示す(B)のタイミングより1クロック遅れのタイ
ミングで、命令レジスタ2に記憶される。
この命令の内の、RAMのアドレス演算命令にて、RA
Mアドレス演算部12は、第5図(E)に示すタイミン
グでアドレス演算を行い、第5図(F)に示す(D)の
タイミングより1クロック遅れのタイミングで、アドレ
スレジスタ3−1に記憶し、このアドレスによりRAM
13よりデータを読み出し、演算データ入力レジスタ1
6にデータを記憶させる。
Mアドレス演算部12は、第5図(E)に示すタイミン
グでアドレス演算を行い、第5図(F)に示す(D)の
タイミングより1クロック遅れのタイミングで、アドレ
スレジスタ3−1に記憶し、このアドレスによりRAM
13よりデータを読み出し、演算データ入力レジスタ1
6にデータを記憶させる。
一方、命令レジスタ3には、第5図(G)に示す(F)
のタイミングと同じタイミングで、命令レジスタ2経出
で転送命令が記憶され、演算データ入力レジスタ16の
データを、第5図(1■)に示す(G)のタイミングよ
り1クロック遅れのタイミングで転送制御部14を介し
て演算器17に転送させる。
のタイミングと同じタイミングで、命令レジスタ2経出
で転送命令が記憶され、演算データ入力レジスタ16の
データを、第5図(1■)に示す(G)のタイミングよ
り1クロック遅れのタイミングで転送制御部14を介し
て演算器17に転送させる。
又一方、命令レジスタ4には、第5図(1)にしめず(
H)のタイミングと同じタイミングで、命令レジスタ2
,3経出で、演算命令が記憶され、演算制御部15を介
して演算器17にて演算を行わせ、第5図(J)に示す
(1)のタイミングより1クロック遅れのタイミングで
、演算結果を演算結果レジスタ18に記憶させ、又ステ
ータスフラグレジスタ5にその時の演算が正常であった
が、オーバフロー、アンダーフロー、0による除算等の
異常があったかのフラグを立て、制御部に送り異常であ
ればアラームを出す。
H)のタイミングと同じタイミングで、命令レジスタ2
,3経出で、演算命令が記憶され、演算制御部15を介
して演算器17にて演算を行わせ、第5図(J)に示す
(1)のタイミングより1クロック遅れのタイミングで
、演算結果を演算結果レジスタ18に記憶させ、又ステ
ータスフラグレジスタ5にその時の演算が正常であった
が、オーバフロー、アンダーフロー、0による除算等の
異常があったかのフラグを立て、制御部に送り異常であ
ればアラームを出す。
このようにして、演算をパイプライン処理で行っている
。
。
しかしながら、パイプライン処理では当然ながら、ステ
ータスフラグレジスタ5にてのフラグにてアラームを出
す時点は、第5図のプログラムカウンタ1の動作タイミ
ングと比較すると、4クロック分の差があり、この分に
相当する次々の処理が行われているので、異常があった
場合は遅きに失する。
ータスフラグレジスタ5にてのフラグにてアラームを出
す時点は、第5図のプログラムカウンタ1の動作タイミ
ングと比較すると、4クロック分の差があり、この分に
相当する次々の処理が行われているので、異常があった
場合は遅きに失する。
そこで、例えば誤りがあると考えられるプログラムは、
別の逐次処理の信号処理回路にかければ、誤りが適切に
判るので、従来はこのようにしているが、これでは、パ
イプライン処理構成の信号処理回路の利用効率が悪い問
題点がある。
別の逐次処理の信号処理回路にかければ、誤りが適切に
判るので、従来はこのようにしているが、これでは、パ
イプライン処理構成の信号処理回路の利用効率が悪い問
題点がある。
第1図は本発明の原理図である。
パイプライン処理構成の信号処理回路において、パイプ
ライン処理用のクロックΦを分周器10にて分周し、1
命令処理終了迄が1周期の処理段数に応じた多相のクロ
ックΦ。1φ1.φ2.・・・を発生させる。
ライン処理用のクロックΦを分周器10にて分周し、1
命令処理終了迄が1周期の処理段数に応じた多相のクロ
ックΦ。1φ1.φ2.・・・を発生させる。
この多相のクロックのl絹目のクロックΦ。より順次、
初段の処理のレジスタ1より次々の段の処理のレジスタ
2.3.・・・に、 パイプライン処理用のクロックφの代わりに切り替えて
加える。
初段の処理のレジスタ1より次々の段の処理のレジスタ
2.3.・・・に、 パイプライン処理用のクロックφの代わりに切り替えて
加える。
このことにより逐次処理を可能にする。
〔作用〕
本発明によれば、パイプライン処理構成の信号処理回路
の初段の処理のレジスタ1より次々の段の処理のレジス
タ2,3.・・・に、■命令処理終了迄が1周期の処理
段数に応じた多相のクロックΦ。1Φ1.Φ2.・・・
を、1相目のクロックφ。
の初段の処理のレジスタ1より次々の段の処理のレジス
タ2,3.・・・に、■命令処理終了迄が1周期の処理
段数に応じた多相のクロックΦ。1Φ1.Φ2.・・・
を、1相目のクロックφ。
より順次加えるので、クロックの1周期で1命令が終了
することになり、逐次処理の信号処理回路となる。
することになり、逐次処理の信号処理回路となる。
従って、このようにすれば、パイプライン処理構成の信
号処理回路が簡単に逐次処理の信号処理回路となり、例
えば、誤りがあると考えられるプログラムのデバッグ等
の場合には、この信号処理回路を逐次処理の信号処理回
路に切り替えればよく、信号処理回路の利用効率を向上
することが出来る。
号処理回路が簡単に逐次処理の信号処理回路となり、例
えば、誤りがあると考えられるプログラムのデバッグ等
の場合には、この信号処理回路を逐次処理の信号処理回
路に切り替えればよく、信号処理回路の利用効率を向上
することが出来る。
以下本発明の1実施例に付き図に従って説明す、る。
第2図は本発明の実施例のブロック図、第3図は第2図
の信号処理回路を逐次処理に切り替えた場合のタイムチ
ャートである。
の信号処理回路を逐次処理に切り替えた場合のタイムチ
ャートである。
第2図で第4図の場合と異なる点は、パイプライン処理
用のクロックΦを分周し、1命令処理終了迄が1周期の
、処理段数に応じた多相クロック(第2図では処理段数
が4段であるので、4相を発生させる分周器10を設は
又パイプライン処理各段のレジスタ1.2.3.’ 3
−1.4.5 (初段口)には、セレクタ20〜25に
て切り替えることにより、処理段に応じて1相目のクロ
ックΦ。、2相目のクロフタ中1,3相目のクロックφ
2.4相目のクロックΦ3に切り替えて、逐次処理を可
能にする点である。
用のクロックΦを分周し、1命令処理終了迄が1周期の
、処理段数に応じた多相クロック(第2図では処理段数
が4段であるので、4相を発生させる分周器10を設は
又パイプライン処理各段のレジスタ1.2.3.’ 3
−1.4.5 (初段口)には、セレクタ20〜25に
て切り替えることにより、処理段に応じて1相目のクロ
ックΦ。、2相目のクロフタ中1,3相目のクロックφ
2.4相目のクロックΦ3に切り替えて、逐次処理を可
能にする点である。
従って、パイプライン処理を行うのは従来例の場合と同
様であるので、以下は、セレクタ20〜25にて逐次処
理のクロックに切り替えた場合につき動作を説明する。
様であるので、以下は、セレクタ20〜25にて逐次処
理のクロックに切り替えた場合につき動作を説明する。
分周器10では、第3図(A)に示すパイプライン処理
のクロックΦを分周し、■命令処理終了迄が1周期の(
AI)(A2) (A3) (A4)に示す4相のクロ
ックΦ。、Φ1.Φ2.Φ3を発生させ、1相目のクロ
ックΦ。は1段目の処理のプログラムカウンタ1に、2
相目のクロックΦ1は2段目の処理の命令レジスタ2に
、3相目のクロックΦ2は3段目の処理の命令レジスタ
3及びアドレスレジスタ3−1に、4相目のクロックΦ
3は4段目の処理の命令レジスタ4に加える。
のクロックΦを分周し、■命令処理終了迄が1周期の(
AI)(A2) (A3) (A4)に示す4相のクロ
ックΦ。、Φ1.Φ2.Φ3を発生させ、1相目のクロ
ックΦ。は1段目の処理のプログラムカウンタ1に、2
相目のクロックΦ1は2段目の処理の命令レジスタ2に
、3相目のクロックΦ2は3段目の処理の命令レジスタ
3及びアドレスレジスタ3−1に、4相目のクロックΦ
3は4段目の処理の命令レジスタ4に加える。
ステータスフラグレジスタ5は初段の処理でよいので、
1相目のクロックΦ。を加える。
1相目のクロックΦ。を加える。
このようにすると、各段の処理のタイミングは第3図に
示す如く、パイプライン処理の各段のレジスタには、周
期は等しいが相単位の遅れのクロックが供給され、タイ
ムチャートは第3図に示す如くなる。
示す如く、パイプライン処理の各段のレジスタには、周
期は等しいが相単位の遅れのクロックが供給され、タイ
ムチャートは第3図に示す如くなる。
即ち、第3図(B)のタイミングで出力するプログラム
カウンタ1よりのアドレスにて、第3図(C)の斜線で
示すタイミングで命令ROM11がアクセスされ、命令
が読み出され、第3図(D)に示す(B)のタイミング
より1相遅れタイミングにて記憶される。
カウンタ1よりのアドレスにて、第3図(C)の斜線で
示すタイミングで命令ROM11がアクセスされ、命令
が読み出され、第3図(D)に示す(B)のタイミング
より1相遅れタイミングにて記憶される。
この命令の内のRAMのアドレス演算命令にてRAMア
ドレス演算部12は、第3図(E)の斜線で示すタイミ
ングでアドレス演算を行い、第3図(F)の斜線で示す
(D)のタイミングより1相遅れのタイミングで、アド
レスレジスタ3−1に記憶し、このアドレスによりRA
M13よりデータを読み出し、演算データ入力レジスタ
16にデータを記憶させる。
ドレス演算部12は、第3図(E)の斜線で示すタイミ
ングでアドレス演算を行い、第3図(F)の斜線で示す
(D)のタイミングより1相遅れのタイミングで、アド
レスレジスタ3−1に記憶し、このアドレスによりRA
M13よりデータを読み出し、演算データ入力レジスタ
16にデータを記憶させる。
一方、命令レジスタ3には、第3図(G)の斜線で示す
(F)の斜線のタイミングと同じタイミングで、命令レ
ジスタ2経出で転送命令が記憶され、演算データ入力レ
ジスタ16のデータを、第3図(H)の斜線で示す(G
)のタイミングより1相遅れのタイミングで転送制御部
14を介して演算器17に転送させる。
(F)の斜線のタイミングと同じタイミングで、命令レ
ジスタ2経出で転送命令が記憶され、演算データ入力レ
ジスタ16のデータを、第3図(H)の斜線で示す(G
)のタイミングより1相遅れのタイミングで転送制御部
14を介して演算器17に転送させる。
又一方、命令レジスタ4には、第3図(1)の斜線で示
す(H)のタイミングと同じタイミングで、命令レジス
フ2,3経出で、演算命令が記憶され、演算制御部15
を介して演算器17にて演算を行わせ、第3図(J)の
斜線で示す(1)のタイミングより1相遅れのタイミン
グで、演算結果を演算結果レジスタ18に記憶させ、又
ステータスフラグレジスタ5にその時の演算が正常であ
ったか、オーバフロー、アンダーフロー、0による除算
等の異常があったかのフラグを立て、制御部に送り異常
であればアラームを出す。
す(H)のタイミングと同じタイミングで、命令レジス
フ2,3経出で、演算命令が記憶され、演算制御部15
を介して演算器17にて演算を行わせ、第3図(J)の
斜線で示す(1)のタイミングより1相遅れのタイミン
グで、演算結果を演算結果レジスタ18に記憶させ、又
ステータスフラグレジスタ5にその時の演算が正常であ
ったか、オーバフロー、アンダーフロー、0による除算
等の異常があったかのフラグを立て、制御部に送り異常
であればアラームを出す。
ここでアラームが出れば、プログラムカウンタ1よりの
次のアドレス出力を停めることが出来るので、異常の場
合の適切な対応がとれる。
次のアドレス出力を停めることが出来るので、異常の場
合の適切な対応がとれる。
以上詳細に説明せる如く本発明によれば、パイプライン
処理構成の信号処理回路を簡単に逐次処理の信号処理回
路に変更出来るので、逐次処理の信号処理にも使用出来
、利用効率を向上出来る効果がある。
処理構成の信号処理回路を簡単に逐次処理の信号処理回
路に変更出来るので、逐次処理の信号処理にも使用出来
、利用効率を向上出来る効果がある。
第1図は本発明の原理図、
第2図は本発明の実施例のブロック図、第3図は第2図
の信号処理回路を逐次処理に切り替えた場合のタイムチ
ャート、 第4図は従来例のブロック図、 第5図は第4図の場合のタイムチャートである。 図において、 lはプログラムカウンタ、レジスタ、 2〜4は命令レジスタ、レジスタ、 5はステータスフラグレジスタ、 10は分周器、 11は命令ROM。 12はRAMのアドレス演算部、 13はRAM。 14は転送制御部、 15は演算制御部、 16は演算データ入力レジスタ、 17は演算器、 18は演算結果レジスタ、 20〜25はセレクタを示す。 −e−< ぐ 豪 ζ ゝ ″″ ″ −1く 5 又 X \ 】、−
の信号処理回路を逐次処理に切り替えた場合のタイムチ
ャート、 第4図は従来例のブロック図、 第5図は第4図の場合のタイムチャートである。 図において、 lはプログラムカウンタ、レジスタ、 2〜4は命令レジスタ、レジスタ、 5はステータスフラグレジスタ、 10は分周器、 11は命令ROM。 12はRAMのアドレス演算部、 13はRAM。 14は転送制御部、 15は演算制御部、 16は演算データ入力レジスタ、 17は演算器、 18は演算結果レジスタ、 20〜25はセレクタを示す。 −e−< ぐ 豪 ζ ゝ ″″ ″ −1く 5 又 X \ 】、−
Claims (1)
- 【特許請求の範囲】 パイプライン処理構成の信号処理回路において、パイプ
ライン処理用のクロック(Φ)を分周器(10)にて分
周し、1命令処理終了迄が1周期の処理段数に応じた多
相のクロック(Φ_0、Φ_1、Φ_2、・・・)を発
生させ、 この多相のクロックの1相目のクロック(Φ_0)より
順次、初段の処理のレジスタ(1)より次々の段の処理
のレジスタ(2、3、・・・)に、パイプライン処理用
のクロック(Φ)の代わりに切り替えて加えることによ
り逐次処理を可能にしたことを特徴とする信号処理回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3365087A JPS63201725A (ja) | 1987-02-17 | 1987-02-17 | 信号処理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3365087A JPS63201725A (ja) | 1987-02-17 | 1987-02-17 | 信号処理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63201725A true JPS63201725A (ja) | 1988-08-19 |
Family
ID=12392322
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3365087A Pending JPS63201725A (ja) | 1987-02-17 | 1987-02-17 | 信号処理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63201725A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03129433A (ja) * | 1989-07-07 | 1991-06-03 | Hitachi Ltd | 並列処理装置および並列処理方法 |
JPH03132822A (ja) * | 1989-10-19 | 1991-06-06 | Agency Of Ind Science & Technol | マイクロプログラム制御方式 |
WO2011004532A1 (ja) * | 2009-07-08 | 2011-01-13 | 日本電気株式会社 | パイプライン回路、半導体装置およびパイプライン制御方法 |
-
1987
- 1987-02-17 JP JP3365087A patent/JPS63201725A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03129433A (ja) * | 1989-07-07 | 1991-06-03 | Hitachi Ltd | 並列処理装置および並列処理方法 |
JPH03132822A (ja) * | 1989-10-19 | 1991-06-06 | Agency Of Ind Science & Technol | マイクロプログラム制御方式 |
JPH0544048B2 (ja) * | 1989-10-19 | 1993-07-05 | Kogyo Gijutsuin | |
WO2011004532A1 (ja) * | 2009-07-08 | 2011-01-13 | 日本電気株式会社 | パイプライン回路、半導体装置およびパイプライン制御方法 |
US8525567B2 (en) | 2009-07-08 | 2013-09-03 | Nec Corporation | Pipeline circuit, semiconductor device, and pipeline control method |
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