JPS63201725A - 信号処理回路 - Google Patents
信号処理回路Info
- Publication number
- JPS63201725A JPS63201725A JP3365087A JP3365087A JPS63201725A JP S63201725 A JPS63201725 A JP S63201725A JP 3365087 A JP3365087 A JP 3365087A JP 3365087 A JP3365087 A JP 3365087A JP S63201725 A JPS63201725 A JP S63201725A
- Authority
- JP
- Japan
- Prior art keywords
- processing
- clock
- signal processing
- processing circuit
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000875 corresponding effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000005856 abnormality Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
パイプライン処理構成の信号処理回路を逐次処理も可能
にして利用効率を向上する為に、パイプライン処理用ク
ロックを分周し、１命令処理終了迄が１周期の処理段数
に応じた多相のクロックを発生させ、この多相のクロッ
クの１相目のクロックより順次、初段の処理のレジスタ
より次々の段の処理のレジスタに、パイプライン処理用
のクロックの代わりに切り替えて加えるようにしたもの
である。
にして利用効率を向上する為に、パイプライン処理用ク
ロックを分周し、１命令処理終了迄が１周期の処理段数
に応じた多相のクロックを発生させ、この多相のクロッ
クの１相目のクロックより順次、初段の処理のレジスタ
より次々の段の処理のレジスタに、パイプライン処理用
のクロックの代わりに切り替えて加えるようにしたもの
である。
本発明は、電子計算機で命令の実行を高速に行う為の、
パイプライン処理構成の信号処理回路の改良に関する。
パイプライン処理構成の信号処理回路の改良に関する。
例えば、誤りがあると考えられるプログラムのデバッグ
を行う場合、パイプライン処理構成の信号処理回路で行
うと、プログラムに誤りがあり、例えば０による除算が
行われたことを示すステータスフラグが立ち、処理を停
めても、パイプライン処理では既に次々の処理を行って
いるので、停める時期が適切でなく遅い。
を行う場合、パイプライン処理構成の信号処理回路で行
うと、プログラムに誤りがあり、例えば０による除算が
行われたことを示すステータスフラグが立ち、処理を停
めても、パイプライン処理では既に次々の処理を行って
いるので、停める時期が適切でなく遅い。
このような場合、別の逐次処理の信号処理回路を使用す
るのでなく、この信号処理回路を逐次処理が出来るよう
に簡単に切り替えが可能であると、利用が出来るので、
利用効率が向上する。
るのでなく、この信号処理回路を逐次処理が出来るよう
に簡単に切り替えが可能であると、利用が出来るので、
利用効率が向上する。
従って、パイプライン処理構成の信号処理回路が、簡単
に逐次処理が出来るよう切り替えられ利用効率が向上出
来ることが望まれている。
に逐次処理が出来るよう切り替えられ利用効率が向上出
来ることが望まれている。
以下従来例を図を用いて説明する。
第４図は従来例のブロンク図、第５図は第４図の場合の
タイムチャートである。
タイムチャートである。
、 第５図（Ａ） ｌこはパイプライン処理用のクロ
ックΦを示している。
ックΦを示している。
動作を説明すると、第５図（Ｂ）に示すタイミングで出
力するプログラムカウンタ（１種のレジスタ）１よりの
アドレスにて、第５図（Ｃ）に示すタイミングで命令Ｒ
ＯＭＩＩがアクセスされ命令が読み出され、第５図（Ｄ
）に示す（Ｂ）のタイミングより１クロック遅れのタイ
ミングで、命令レジスタ２に記憶される。
力するプログラムカウンタ（１種のレジスタ）１よりの
アドレスにて、第５図（Ｃ）に示すタイミングで命令Ｒ
ＯＭＩＩがアクセスされ命令が読み出され、第５図（Ｄ
）に示す（Ｂ）のタイミングより１クロック遅れのタイ
ミングで、命令レジスタ２に記憶される。
この命令の内の、ＲＡＭのアドレス演算命令にて、ＲＡ
Ｍアドレス演算部１２は、第５図（Ｅ）に示すタイミン
グでアドレス演算を行い、第５図（Ｆ）に示す（Ｄ）の
タイミングより１クロック遅れのタイミングで、アドレ
スレジスタ３−１に記憶し、このアドレスによりＲＡＭ
１３よりデータを読み出し、演算データ入力レジスタ１
６にデータを記憶させる。
Ｍアドレス演算部１２は、第５図（Ｅ）に示すタイミン
グでアドレス演算を行い、第５図（Ｆ）に示す（Ｄ）の
タイミングより１クロック遅れのタイミングで、アドレ
スレジスタ３−１に記憶し、このアドレスによりＲＡＭ
１３よりデータを読み出し、演算データ入力レジスタ１
６にデータを記憶させる。
一方、命令レジスタ３には、第５図（Ｇ）に示す（Ｆ）
のタイミングと同じタイミングで、命令レジスタ２経出
で転送命令が記憶され、演算データ入力レジスタ１６の
データを、第５図（１■）に示す（Ｇ）のタイミングよ
り１クロック遅れのタイミングで転送制御部１４を介し
て演算器１７に転送させる。
のタイミングと同じタイミングで、命令レジスタ２経出
で転送命令が記憶され、演算データ入力レジスタ１６の
データを、第５図（１■）に示す（Ｇ）のタイミングよ
り１クロック遅れのタイミングで転送制御部１４を介し
て演算器１７に転送させる。
又一方、命令レジスタ４には、第５図（１）にしめず（
Ｈ）のタイミングと同じタイミングで、命令レジスタ２
，３経出で、演算命令が記憶され、演算制御部１５を介
して演算器１７にて演算を行わせ、第５図（Ｊ）に示す
（１）のタイミングより１クロック遅れのタイミングで
、演算結果を演算結果レジスタ１８に記憶させ、又ステ
ータスフラグレジスタ５にその時の演算が正常であった
が、オーバフロー、アンダーフロー、０による除算等の
異常があったかのフラグを立て、制御部に送り異常であ
ればアラームを出す。
Ｈ）のタイミングと同じタイミングで、命令レジスタ２
，３経出で、演算命令が記憶され、演算制御部１５を介
して演算器１７にて演算を行わせ、第５図（Ｊ）に示す
（１）のタイミングより１クロック遅れのタイミングで
、演算結果を演算結果レジスタ１８に記憶させ、又ステ
ータスフラグレジスタ５にその時の演算が正常であった
が、オーバフロー、アンダーフロー、０による除算等の
異常があったかのフラグを立て、制御部に送り異常であ
ればアラームを出す。
このようにして、演算をパイプライン処理で行っている
。
。
しかしながら、パイプライン処理では当然ながら、ステ
ータスフラグレジスタ５にてのフラグにてアラームを出
す時点は、第５図のプログラムカウンタ１の動作タイミ
ングと比較すると、４クロック分の差があり、この分に
相当する次々の処理が行われているので、異常があった
場合は遅きに失する。
ータスフラグレジスタ５にてのフラグにてアラームを出
す時点は、第５図のプログラムカウンタ１の動作タイミ
ングと比較すると、４クロック分の差があり、この分に
相当する次々の処理が行われているので、異常があった
場合は遅きに失する。
そこで、例えば誤りがあると考えられるプログラムは、
別の逐次処理の信号処理回路にかければ、誤りが適切に
判るので、従来はこのようにしているが、これでは、パ
イプライン処理構成の信号処理回路の利用効率が悪い問
題点がある。
別の逐次処理の信号処理回路にかければ、誤りが適切に
判るので、従来はこのようにしているが、これでは、パ
イプライン処理構成の信号処理回路の利用効率が悪い問
題点がある。
第１図は本発明の原理図である。
パイプライン処理構成の信号処理回路において、パイプ
ライン処理用のクロックΦを分周器１０にて分周し、１
命令処理終了迄が１周期の処理段数に応じた多相のクロ
ックΦ。１φ１．φ２．・・・を発生させる。
ライン処理用のクロックΦを分周器１０にて分周し、１
命令処理終了迄が１周期の処理段数に応じた多相のクロ
ックΦ。１φ１．φ２．・・・を発生させる。
この多相のクロックのｌ絹目のクロックΦ。より順次、
初段の処理のレジスタ１より次々の段の処理のレジスタ
２．３．・・・に、 パイプライン処理用のクロックφの代わりに切り替えて
加える。
初段の処理のレジスタ１より次々の段の処理のレジスタ
２．３．・・・に、 パイプライン処理用のクロックφの代わりに切り替えて
加える。
このことにより逐次処理を可能にする。
〔作用〕
本発明によれば、パイプライン処理構成の信号処理回路
の初段の処理のレジスタ１より次々の段の処理のレジス
タ２，３．・・・に、■命令処理終了迄が１周期の処理
段数に応じた多相のクロックΦ。１Φ１．Φ２．・・・
を、１相目のクロックφ。
の初段の処理のレジスタ１より次々の段の処理のレジス
タ２，３．・・・に、■命令処理終了迄が１周期の処理
段数に応じた多相のクロックΦ。１Φ１．Φ２．・・・
を、１相目のクロックφ。
より順次加えるので、クロックの１周期で１命令が終了
することになり、逐次処理の信号処理回路となる。
することになり、逐次処理の信号処理回路となる。
従って、このようにすれば、パイプライン処理構成の信
号処理回路が簡単に逐次処理の信号処理回路となり、例
えば、誤りがあると考えられるプログラムのデバッグ等
の場合には、この信号処理回路を逐次処理の信号処理回
路に切り替えればよく、信号処理回路の利用効率を向上
することが出来る。
号処理回路が簡単に逐次処理の信号処理回路となり、例
えば、誤りがあると考えられるプログラムのデバッグ等
の場合には、この信号処理回路を逐次処理の信号処理回
路に切り替えればよく、信号処理回路の利用効率を向上
することが出来る。
以下本発明の１実施例に付き図に従って説明す、る。
第２図は本発明の実施例のブロック図、第３図は第２図
の信号処理回路を逐次処理に切り替えた場合のタイムチ
ャートである。
の信号処理回路を逐次処理に切り替えた場合のタイムチ
ャートである。
第２図で第４図の場合と異なる点は、パイプライン処理
用のクロックΦを分周し、１命令処理終了迄が１周期の
、処理段数に応じた多相クロック（第２図では処理段数
が４段であるので、４相を発生させる分周器１０を設は
又パイプライン処理各段のレジスタ１．２．３．’ ３
−１．４．５ （初段口）には、セレクタ２０〜２５に
て切り替えることにより、処理段に応じて１相目のクロ
ックΦ。、２相目のクロフタ中１，３相目のクロックφ
２．４相目のクロックΦ３に切り替えて、逐次処理を可
能にする点である。
用のクロックΦを分周し、１命令処理終了迄が１周期の
、処理段数に応じた多相クロック（第２図では処理段数
が４段であるので、４相を発生させる分周器１０を設は
又パイプライン処理各段のレジスタ１．２．３．’ ３
−１．４．５ （初段口）には、セレクタ２０〜２５に
て切り替えることにより、処理段に応じて１相目のクロ
ックΦ。、２相目のクロフタ中１，３相目のクロックφ
２．４相目のクロックΦ３に切り替えて、逐次処理を可
能にする点である。
従って、パイプライン処理を行うのは従来例の場合と同
様であるので、以下は、セレクタ２０〜２５にて逐次処
理のクロックに切り替えた場合につき動作を説明する。
様であるので、以下は、セレクタ２０〜２５にて逐次処
理のクロックに切り替えた場合につき動作を説明する。
分周器１０では、第３図（Ａ）に示すパイプライン処理
のクロックΦを分周し、■命令処理終了迄が１周期の（
ＡＩ）（Ａ２） （Ａ３） （Ａ４）に示す４相のクロ
ックΦ。、Φ１．Φ２．Φ３を発生させ、１相目のクロ
ックΦ。は１段目の処理のプログラムカウンタ１に、２
相目のクロックΦ１は２段目の処理の命令レジスタ２に
、３相目のクロックΦ２は３段目の処理の命令レジスタ
３及びアドレスレジスタ３−１に、４相目のクロックΦ
３は４段目の処理の命令レジスタ４に加える。
のクロックΦを分周し、■命令処理終了迄が１周期の（
ＡＩ）（Ａ２） （Ａ３） （Ａ４）に示す４相のクロ
ックΦ。、Φ１．Φ２．Φ３を発生させ、１相目のクロ
ックΦ。は１段目の処理のプログラムカウンタ１に、２
相目のクロックΦ１は２段目の処理の命令レジスタ２に
、３相目のクロックΦ２は３段目の処理の命令レジスタ
３及びアドレスレジスタ３−１に、４相目のクロックΦ
３は４段目の処理の命令レジスタ４に加える。
ステータスフラグレジスタ５は初段の処理でよいので、
１相目のクロックΦ。を加える。
１相目のクロックΦ。を加える。
このようにすると、各段の処理のタイミングは第３図に
示す如く、パイプライン処理の各段のレジスタには、周
期は等しいが相単位の遅れのクロックが供給され、タイ
ムチャートは第３図に示す如くなる。
示す如く、パイプライン処理の各段のレジスタには、周
期は等しいが相単位の遅れのクロックが供給され、タイ
ムチャートは第３図に示す如くなる。
即ち、第３図（Ｂ）のタイミングで出力するプログラム
カウンタ１よりのアドレスにて、第３図（Ｃ）の斜線で
示すタイミングで命令ＲＯＭ１１がアクセスされ、命令
が読み出され、第３図（Ｄ）に示す（Ｂ）のタイミング
より１相遅れタイミングにて記憶される。
カウンタ１よりのアドレスにて、第３図（Ｃ）の斜線で
示すタイミングで命令ＲＯＭ１１がアクセスされ、命令
が読み出され、第３図（Ｄ）に示す（Ｂ）のタイミング
より１相遅れタイミングにて記憶される。
この命令の内のＲＡＭのアドレス演算命令にてＲＡＭア
ドレス演算部１２は、第３図（Ｅ）の斜線で示すタイミ
ングでアドレス演算を行い、第３図（Ｆ）の斜線で示す
（Ｄ）のタイミングより１相遅れのタイミングで、アド
レスレジスタ３−１に記憶し、このアドレスによりＲＡ
Ｍ１３よりデータを読み出し、演算データ入力レジスタ
１６にデータを記憶させる。
ドレス演算部１２は、第３図（Ｅ）の斜線で示すタイミ
ングでアドレス演算を行い、第３図（Ｆ）の斜線で示す
（Ｄ）のタイミングより１相遅れのタイミングで、アド
レスレジスタ３−１に記憶し、このアドレスによりＲＡ
Ｍ１３よりデータを読み出し、演算データ入力レジスタ
１６にデータを記憶させる。
一方、命令レジスタ３には、第３図（Ｇ）の斜線で示す
（Ｆ）の斜線のタイミングと同じタイミングで、命令レ
ジスタ２経出で転送命令が記憶され、演算データ入力レ
ジスタ１６のデータを、第３図（Ｈ）の斜線で示す（Ｇ
）のタイミングより１相遅れのタイミングで転送制御部
１４を介して演算器１７に転送させる。
（Ｆ）の斜線のタイミングと同じタイミングで、命令レ
ジスタ２経出で転送命令が記憶され、演算データ入力レ
ジスタ１６のデータを、第３図（Ｈ）の斜線で示す（Ｇ
）のタイミングより１相遅れのタイミングで転送制御部
１４を介して演算器１７に転送させる。
又一方、命令レジスタ４には、第３図（１）の斜線で示
す（Ｈ）のタイミングと同じタイミングで、命令レジス
フ２，３経出で、演算命令が記憶され、演算制御部１５
を介して演算器１７にて演算を行わせ、第３図（Ｊ）の
斜線で示す（１）のタイミングより１相遅れのタイミン
グで、演算結果を演算結果レジスタ１８に記憶させ、又
ステータスフラグレジスタ５にその時の演算が正常であ
ったか、オーバフロー、アンダーフロー、０による除算
等の異常があったかのフラグを立て、制御部に送り異常
であればアラームを出す。
す（Ｈ）のタイミングと同じタイミングで、命令レジス
フ２，３経出で、演算命令が記憶され、演算制御部１５
を介して演算器１７にて演算を行わせ、第３図（Ｊ）の
斜線で示す（１）のタイミングより１相遅れのタイミン
グで、演算結果を演算結果レジスタ１８に記憶させ、又
ステータスフラグレジスタ５にその時の演算が正常であ
ったか、オーバフロー、アンダーフロー、０による除算
等の異常があったかのフラグを立て、制御部に送り異常
であればアラームを出す。
ここでアラームが出れば、プログラムカウンタ１よりの
次のアドレス出力を停めることが出来るので、異常の場
合の適切な対応がとれる。
次のアドレス出力を停めることが出来るので、異常の場
合の適切な対応がとれる。
以上詳細に説明せる如く本発明によれば、パイプライン
処理構成の信号処理回路を簡単に逐次処理の信号処理回
路に変更出来るので、逐次処理の信号処理にも使用出来
、利用効率を向上出来る効果がある。
処理構成の信号処理回路を簡単に逐次処理の信号処理回
路に変更出来るので、逐次処理の信号処理にも使用出来
、利用効率を向上出来る効果がある。
第１図は本発明の原理図、
第２図は本発明の実施例のブロック図、第３図は第２図
の信号処理回路を逐次処理に切り替えた場合のタイムチ
ャート、 第４図は従来例のブロック図、 第５図は第４図の場合のタイムチャートである。 図において、 ｌはプログラムカウンタ、レジスタ、 ２〜４は命令レジスタ、レジスタ、 ５はステータスフラグレジスタ、 １０は分周器、 １１は命令ＲＯＭ。 １２はＲＡＭのアドレス演算部、 １３はＲＡＭ。 １４は転送制御部、 １５は演算制御部、 １６は演算データ入力レジスタ、 １７は演算器、 １８は演算結果レジスタ、 ２０〜２５はセレクタを示す。 −ｅ−＜ ぐ 豪 ζ ゝ ″″ ″ −１く ５ 又 Ｘ ＼ 】、−
の信号処理回路を逐次処理に切り替えた場合のタイムチ
ャート、 第４図は従来例のブロック図、 第５図は第４図の場合のタイムチャートである。 図において、 ｌはプログラムカウンタ、レジスタ、 ２〜４は命令レジスタ、レジスタ、 ５はステータスフラグレジスタ、 １０は分周器、 １１は命令ＲＯＭ。 １２はＲＡＭのアドレス演算部、 １３はＲＡＭ。 １４は転送制御部、 １５は演算制御部、 １６は演算データ入力レジスタ、 １７は演算器、 １８は演算結果レジスタ、 ２０〜２５はセレクタを示す。 −ｅ−＜ ぐ 豪 ζ ゝ ″″ ″ −１く ５ 又 Ｘ ＼ 】、−
Claims (1)
- 【特許請求の範囲】 パイプライン処理構成の信号処理回路において、パイプ
ライン処理用のクロック（Φ）を分周器（１０）にて分
周し、１命令処理終了迄が１周期の処理段数に応じた多
相のクロック（Φ＿０、Φ＿１、Φ＿２、・・・）を発
生させ、 この多相のクロックの１相目のクロック（Φ＿０）より
順次、初段の処理のレジスタ（１）より次々の段の処理
のレジスタ（２、３、・・・）に、パイプライン処理用
のクロック（Φ）の代わりに切り替えて加えることによ
り逐次処理を可能にしたことを特徴とする信号処理回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3365087A JPS63201725A (ja) | 1987-02-17 | 1987-02-17 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3365087A JPS63201725A (ja) | 1987-02-17 | 1987-02-17 | 信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63201725A true JPS63201725A (ja) | 1988-08-19 |
Family
ID=12392322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3365087A Pending JPS63201725A (ja) | 1987-02-17 | 1987-02-17 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63201725A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129433A (ja) * | 1989-07-07 | 1991-06-03 | Hitachi Ltd | 並列処理装置および並列処理方法 |
| JPH03132822A (ja) * | 1989-10-19 | 1991-06-06 | Agency Of Ind Science & Technol | マイクロプログラム制御方式 |
| WO2011004532A1 (ja) * | 2009-07-08 | 2011-01-13 | 日本電気株式会社 | パイプライン回路、半導体装置およびパイプライン制御方法 |
-
1987
- 1987-02-17 JP JP3365087A patent/JPS63201725A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129433A (ja) * | 1989-07-07 | 1991-06-03 | Hitachi Ltd | 並列処理装置および並列処理方法 |
| JPH03132822A (ja) * | 1989-10-19 | 1991-06-06 | Agency Of Ind Science & Technol | マイクロプログラム制御方式 |
| JPH0544048B2 (ja) * | 1989-10-19 | 1993-07-05 | Kogyo Gijutsuin | |
| WO2011004532A1 (ja) * | 2009-07-08 | 2011-01-13 | 日本電気株式会社 | パイプライン回路、半導体装置およびパイプライン制御方法 |
| US8525567B2 (en) | 2009-07-08 | 2013-09-03 | Nec Corporation | Pipeline circuit, semiconductor device, and pipeline control method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6029402B2 (ja) | クロツク制御信号発生装置 | |
| JPH07122853B2 (ja) | コンピュータ及び命令処理方法 | |
| EP0070863A1 (en) | CONTROL UNIT WITH SAVED PROGRAM. | |
| JPH03286332A (ja) | デジタルデータ処理装置 | |
| EP0589662B1 (en) | Digital signal processing system | |
| US20240004663A1 (en) | Processing device with vector transformation execution | |
| JPS63201725A (ja) | 信号処理回路 | |
| JP2668215B2 (ja) | マイクロコンピユータ | |
| JPH04152432A (ja) | パイプライン | |
| JPS63208124A (ja) | マイクロプログラム制御装置 | |
| RU1786486C (ru) | Устройство микропрограммного управлени | |
| JP2619016B2 (ja) | デジタル制御装置 | |
| JP2636937B2 (ja) | 多段データバッファ転送回路 | |
| JPS6238942A (ja) | マイクロプログラム制御装置 | |
| JPS61194534A (ja) | マイクロプロセツサ | |
| JPS58213352A (ja) | デ−タ処理装置 | |
| JP2000250869A (ja) | マルチプロセッサの制御方法およびその装置 | |
| JPH04326426A (ja) | 命令解読回路 | |
| JPS6279519A (ja) | 汎用レジスタ読み出し方法 | |
| JPH0792902A (ja) | プログラマブルコントローラ | |
| JPS59160239A (ja) | 情報処理装置 | |
| JPH01310448A (ja) | プロセッサの制御方式 | |
| JPH0158528B2 (ja) | ||
| JPH06103336B2 (ja) | アルゴリズミツク・パタ−ン・ジエネレ−シヨン回路 | |
| JPS62182910A (ja) | 主記憶装置アクセス制御方式 |