JPS63188961A - 半導体集積回路用パツケ−ジ - Google Patents
半導体集積回路用パツケ−ジInfo
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- JPS63188961A JPS63188961A JP62020901A JP2090187A JPS63188961A JP S63188961 A JPS63188961 A JP S63188961A JP 62020901 A JP62020901 A JP 62020901A JP 2090187 A JP2090187 A JP 2090187A JP S63188961 A JPS63188961 A JP S63188961A
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- pattern
- terminating resistor
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract 2
- 238000000605 extraction Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 2
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- Lead Frames For Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体回路を載置するための半導体集積回路
用パッケージに関する。
用パッケージに関する。
従来のこの種の半導体集積回路用パッケージとしては、
高周波信号の反射を低減するためにパッケージの内部配
線のうち高周波信号の通るものを折り返し構造にしてパ
ッケージ外部に引き出し、周端抵抗を接続するものがあ
る。例えば、「ア100ps ECL アレイ ウ
ィズ IGHzIlo」 エム オーウチ その他、C
TCC。
高周波信号の反射を低減するためにパッケージの内部配
線のうち高周波信号の通るものを折り返し構造にしてパ
ッケージ外部に引き出し、周端抵抗を接続するものがあ
る。例えば、「ア100ps ECL アレイ ウ
ィズ IGHzIlo」 エム オーウチ その他、C
TCC。
1986年5月(”A 100ps ECL A
rr−aywithlGHz l10by
M 0huchietat at CIC
C,’ May 1986)〔発明が解決しようとす
る問題点〕 上述した従来の半導体集積回路用パッケージは、高周波
信号1系統につき、半導体集積回路用パッケージの外部
リード2本を占有するため、パッケージの外部リードの
数が増えてパッケージの外形が大きくなり、それに伴な
い内部配線の長さも長くなるため、高周波信号の減衰や
遅延が大きくなるという欠点がある。
rr−aywithlGHz l10by
M 0huchietat at CIC
C,’ May 1986)〔発明が解決しようとす
る問題点〕 上述した従来の半導体集積回路用パッケージは、高周波
信号1系統につき、半導体集積回路用パッケージの外部
リード2本を占有するため、パッケージの外部リードの
数が増えてパッケージの外形が大きくなり、それに伴な
い内部配線の長さも長くなるため、高周波信号の減衰や
遅延が大きくなるという欠点がある。
さらに、実装時には、パッケージの周辺において各高周
波信号毎に終端抵抗を接続するため、総じての実装面積
が広くなるという欠点がある。
波信号毎に終端抵抗を接続するため、総じての実装面積
が広くなるという欠点がある。
上述した従来の半導体集積回路用パッケージに対し、本
発明は、スルーホール又はパッケージ側面メタライズパ
ターンを介してパッケージ内部配線又はパッケージ外部
リードと接続されたパッケージ表面上の配線パターンを
設けることにより、パッケージ自体に終端抵抗を載置す
ることを可能にし、高周波信号の伝送ラインをパッケー
ジの直近で効率よく終端することを可能にするという独
創的内容を有する。
発明は、スルーホール又はパッケージ側面メタライズパ
ターンを介してパッケージ内部配線又はパッケージ外部
リードと接続されたパッケージ表面上の配線パターンを
設けることにより、パッケージ自体に終端抵抗を載置す
ることを可能にし、高周波信号の伝送ラインをパッケー
ジの直近で効率よく終端することを可能にするという独
創的内容を有する。
本発明は、半導体集積回路を搭載し外部リードを設けた
半導体集積回路用パッケージにおいて、表面に設けられ
前記半導体集積回路に接続されるとともに対応する前記
外部リードに接続された配線パターンと、表面に設けら
れた終端抵抗載置用配線パターンと、表面に設けられ前
記配線パターンと前記終端抵抗載置パターンの間の終端
抵抗載置用スペースとを含んで構成される。
半導体集積回路用パッケージにおいて、表面に設けられ
前記半導体集積回路に接続されるとともに対応する前記
外部リードに接続された配線パターンと、表面に設けら
れた終端抵抗載置用配線パターンと、表面に設けられ前
記配線パターンと前記終端抵抗載置パターンの間の終端
抵抗載置用スペースとを含んで構成される。
本発明の半導体集積回路用パッケージは、終端抵抗載置
用スペースに配線パターンと終端抵抗載置用配線パター
ンに接続された終端抵抗を形成して構成されることもで
きる。
用スペースに配線パターンと終端抵抗載置用配線パター
ンに接続された終端抵抗を形成して構成されることもで
きる。
次に、本発明について図面を参照して説明する。
第1図は本発明の第1の実施例の外形斜視図、第2図は
第1図に示す実施例の表裏を逆にした状態の側断面図(
断面の斜線を省略)である。パッケージ表面に形成され
た配線パターン1は、パッケージの基板7の側面、内部
に設けられた折返し信号引き出し用側面メタライズパタ
ーン6、折返し内部配線17.スルーホール18.内部
配線4および側面メタライズパターン3を介して外部リ
ード2のいずれかに接続され、内部配線4はまたボンデ
ィングワイヤ20を介して基板7に搭載されたICチッ
プ1つに接続されている。パッケージ表面設けられた終
端抵抗載置用配線パターン15は外部リード2のいずれ
かと接続され、各配線パターン1の間に終端抵抗載置用
スペース5を設けている。
第1図に示す実施例の表裏を逆にした状態の側断面図(
断面の斜線を省略)である。パッケージ表面に形成され
た配線パターン1は、パッケージの基板7の側面、内部
に設けられた折返し信号引き出し用側面メタライズパタ
ーン6、折返し内部配線17.スルーホール18.内部
配線4および側面メタライズパターン3を介して外部リ
ード2のいずれかに接続され、内部配線4はまたボンデ
ィングワイヤ20を介して基板7に搭載されたICチッ
プ1つに接続されている。パッケージ表面設けられた終
端抵抗載置用配線パターン15は外部リード2のいずれ
かと接続され、各配線パターン1の間に終端抵抗載置用
スペース5を設けている。
次に、本実施例の動作を説明する。外部リード2より入
力される高周波信号は側面メタライズパターン3.内部
配線4.スルーホール18.折返し内部配線17.折返
し信号引き出し用側面メタライズパターン6、配線パタ
ーン1を順に通り、配線パターン1と配線パターン15
の間の終端抵抗a置スペース5に載置される終端抵抗に
より吸収される。内部配線は50Ωの伝送インピーダン
スを持ち、終端抵抗には50Ωのチップ抵抗を用いる。
力される高周波信号は側面メタライズパターン3.内部
配線4.スルーホール18.折返し内部配線17.折返
し信号引き出し用側面メタライズパターン6、配線パタ
ーン1を順に通り、配線パターン1と配線パターン15
の間の終端抵抗a置スペース5に載置される終端抵抗に
より吸収される。内部配線は50Ωの伝送インピーダン
スを持ち、終端抵抗には50Ωのチップ抵抗を用いる。
配線パターン15は側面メタライズパターンと外部リー
ド2のいずれかを介して終端用電位へ接続されている。
ド2のいずれかを介して終端用電位へ接続されている。
第3図は本発明の第2の実施例2の平面図であり、第4
図は第3図に示す実施例の表裏を逆にした状態の側面図
(断面の斜視を省略)である。パッケージ表面に形成さ
れた終端抵抗載置用配線パターン32はパッケージの基
板37の側面の側面メタライズパターンを介して外部リ
ード31のいずれかと接続し、配線パターン33はスル
ーホール34.内部配線43.側面メタライズパターン
42を介して外部リード31のいずれかと接続され、ボ
ンディングワイヤ49を介してICチップ48と接続し
ている。
図は第3図に示す実施例の表裏を逆にした状態の側面図
(断面の斜視を省略)である。パッケージ表面に形成さ
れた終端抵抗載置用配線パターン32はパッケージの基
板37の側面の側面メタライズパターンを介して外部リ
ード31のいずれかと接続し、配線パターン33はスル
ーホール34.内部配線43.側面メタライズパターン
42を介して外部リード31のいずれかと接続され、ボ
ンディングワイヤ49を介してICチップ48と接続し
ている。
次に、本実施例の動作を説明する。外部リード31より
入力した°高周波信号は側面メタライズパターン42.
内部配線43.スルーホール34゜配線パターン33を
順に通り終端抵抗載置用スペース47(各配線パターン
33と終端抵抗載置用配線パターン32の間)に載置さ
れる終端抵抗により吸収される。内部配線43は50Ω
の伝送インピーダンスを持ち、終端抵抗には50Ωのチ
ップ抵抗を用いる。配線パン32は側面メタライズパタ
ーンと外部リード31のいずれかを介して終端用電位へ
接続されている。
入力した°高周波信号は側面メタライズパターン42.
内部配線43.スルーホール34゜配線パターン33を
順に通り終端抵抗載置用スペース47(各配線パターン
33と終端抵抗載置用配線パターン32の間)に載置さ
れる終端抵抗により吸収される。内部配線43は50Ω
の伝送インピーダンスを持ち、終端抵抗には50Ωのチ
ップ抵抗を用いる。配線パン32は側面メタライズパタ
ーンと外部リード31のいずれかを介して終端用電位へ
接続されている。
第5図は本発明の第3の実施例の平面図である。
配線パターン1.外部リード2.基板7.終端抵抗載置
用配線パターン15は第1図、第2図に示す実施例と同
一である。パッケージ表面に終端抵抗載置用配線パター
ン15と共に終端抵抗用として50Ωの抵装置を有する
厚膜抵抗51を終端抵抗載置用配線パン15と配線パタ
ーン1の間に形成している。
用配線パターン15は第1図、第2図に示す実施例と同
一である。パッケージ表面に終端抵抗載置用配線パター
ン15と共に終端抵抗用として50Ωの抵装置を有する
厚膜抵抗51を終端抵抗載置用配線パン15と配線パタ
ーン1の間に形成している。
以上説明したように本発明は、パッケージの表面に形成
した配線パターン上において高周波信号線の終端処理を
行なうことにより、パッケージの外部リードの数が減少
し、パッケージが小型化するため、内部配線が短かくな
り、高周波信号の減衰や遅延を減少させる効果がある。
した配線パターン上において高周波信号線の終端処理を
行なうことにより、パッケージの外部リードの数が減少
し、パッケージが小型化するため、内部配線が短かくな
り、高周波信号の減衰や遅延を減少させる効果がある。
また、パッケージが小型化し、パッケージ周辺に終端抵
抗を実装する必要がなくなるため、実装面積を小さくで
きる効果がある。
抗を実装する必要がなくなるため、実装面積を小さくで
きる効果がある。
第1図および第2図はそれぞれ本発明の第1の実施例の
外形斜視図および部分的な側断面図、第3図および第4
図はそれぞれ本発明の第2の実施例の平面図および部分
的な側断面図、第5図は本発明の第3の実施例の平面図
である。 1.33・・・配線パターン、2,31・・・外部リー
ド、3.42・・・側面メタライズパターン、4.43
・・・内部配線、5.47・・・終端抵抗載置用スペー
ス、6・・・折り返し信号引き出し用側面メタライズパ
ターン、17・・・折り返し内部配線、18.34・・
・スルーホール、19.48・・・ICチップ、20゜
48・・・ボンディングワイヤ、51・・・膜厚抵抗。 茅 ! 図 千 2WJ 第 3I!1 $ 4 図
外形斜視図および部分的な側断面図、第3図および第4
図はそれぞれ本発明の第2の実施例の平面図および部分
的な側断面図、第5図は本発明の第3の実施例の平面図
である。 1.33・・・配線パターン、2,31・・・外部リー
ド、3.42・・・側面メタライズパターン、4.43
・・・内部配線、5.47・・・終端抵抗載置用スペー
ス、6・・・折り返し信号引き出し用側面メタライズパ
ターン、17・・・折り返し内部配線、18.34・・
・スルーホール、19.48・・・ICチップ、20゜
48・・・ボンディングワイヤ、51・・・膜厚抵抗。 茅 ! 図 千 2WJ 第 3I!1 $ 4 図
Claims (1)
- 【特許請求の範囲】 1、半導体集積回路を搭載し外部リードを設けた半導体
集積回路用パッケージにおいて、表面に設けられ前記半
導体集積回路に接続されるとともに対応する前記外部リ
ードに接続された配線パターンと、表面に設けられた終
端抵抗載置用配線パターンと、表面に設けられ前記配線
パターンと前記終端抵抗載置パターンの間の終端抵抗載
置用スペースとを含むことを特徴とする半導体基板回路
用パッケージ。 2、終端抵抗載置用スペースに配線パターンと終端抵抗
載置用配線パターンに接続された終端抵抗が形成された
特許請求の範囲第1項記載の半導体集積回路用パッケー
ジ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62020901A JPS63188961A (ja) | 1987-01-30 | 1987-01-30 | 半導体集積回路用パツケ−ジ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62020901A JPS63188961A (ja) | 1987-01-30 | 1987-01-30 | 半導体集積回路用パツケ−ジ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63188961A true JPS63188961A (ja) | 1988-08-04 |
Family
ID=12040132
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62020901A Pending JPS63188961A (ja) | 1987-01-30 | 1987-01-30 | 半導体集積回路用パツケ−ジ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63188961A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05167426A (ja) * | 1991-12-18 | 1993-07-02 | Mitsubishi Electric Corp | 半導体集積回路装置 |
US5631809A (en) * | 1993-09-17 | 1997-05-20 | Kabushiki Kaisha Toshiba | Semiconductor device for ultrahigh frequency band and semiconductor apparatus including the semiconductor device |
JPH11265957A (ja) * | 1998-03-16 | 1999-09-28 | Sumitomo Metal Electronics Devices Inc | セラミックパッケージ基体及びその製造方法 |
US9530945B2 (en) | 1998-02-06 | 2016-12-27 | Invensas Corporation | Integrated circuit device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58182251A (ja) * | 1982-04-16 | 1983-10-25 | Mitsubishi Electric Corp | 半導体装置 |
JPS6016450A (ja) * | 1983-07-08 | 1985-01-28 | Nec Corp | 半導体集積回路装置 |
-
1987
- 1987-01-30 JP JP62020901A patent/JPS63188961A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58182251A (ja) * | 1982-04-16 | 1983-10-25 | Mitsubishi Electric Corp | 半導体装置 |
JPS6016450A (ja) * | 1983-07-08 | 1985-01-28 | Nec Corp | 半導体集積回路装置 |
Cited By (4)
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JPH05167426A (ja) * | 1991-12-18 | 1993-07-02 | Mitsubishi Electric Corp | 半導体集積回路装置 |
US5631809A (en) * | 1993-09-17 | 1997-05-20 | Kabushiki Kaisha Toshiba | Semiconductor device for ultrahigh frequency band and semiconductor apparatus including the semiconductor device |
US9530945B2 (en) | 1998-02-06 | 2016-12-27 | Invensas Corporation | Integrated circuit device |
JPH11265957A (ja) * | 1998-03-16 | 1999-09-28 | Sumitomo Metal Electronics Devices Inc | セラミックパッケージ基体及びその製造方法 |
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