JPS63119322A - インバ−タ回路 - Google Patents
インバ−タ回路Info
- Publication number
- JPS63119322A JPS63119322A JP61263806A JP26380686A JPS63119322A JP S63119322 A JPS63119322 A JP S63119322A JP 61263806 A JP61263806 A JP 61263806A JP 26380686 A JP26380686 A JP 26380686A JP S63119322 A JPS63119322 A JP S63119322A
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- JP
- Japan
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- turned
- pnp transistor
- pnp
- current
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、インバータ回路に係り、特に異なつた電圧に
接続されたインバータ間のインターフェイスに好適なイ
ンバータ回路に関する。
接続されたインバータ間のインターフェイスに好適なイ
ンバータ回路に関する。
従来のPNPhランジスタを用いたインバータ回路を第
7図に示す0本回路では、入力の切り換えのタイミング
に於いてPNP トランジスタ1と・MQSトランジス
タ6のスイッチングタイムに重なりが生じ、電源VHか
ら接地までが低インピーダンスとなるため貫通電流が流
れる。この電流は回路動作上無効分となりスイッチング
損失を大きくするため高周波動作、高電圧動作に対し不
向きである。
7図に示す0本回路では、入力の切り換えのタイミング
に於いてPNP トランジスタ1と・MQSトランジス
タ6のスイッチングタイムに重なりが生じ、電源VHか
ら接地までが低インピーダンスとなるため貫通電流が流
れる。この電流は回路動作上無効分となりスイッチング
損失を大きくするため高周波動作、高電圧動作に対し不
向きである。
一般に貫通電流はターンオフタイムの長いPNPトラン
ジスタのオフすは出力の“H”→“L”への期間にその
大半が流れる。
ジスタのオフすは出力の“H”→“L”への期間にその
大半が流れる。
尚、第7図のインバータ回路は「ディスプレイドライへ
−ハンドブック(Display Driver )I
and−book) 」(1983年テキサスインスツ
ルメンツ社発行)第3−73頁に示されている。
−ハンドブック(Display Driver )I
and−book) 」(1983年テキサスインスツ
ルメンツ社発行)第3−73頁に示されている。
従来のインバータ回路にあっては、スイッチング素子の
同時オンの期間が長く、スイッチング時に発生する無効
電流が多いため回路の高周波動作をさせることができな
いという欠点を有している。
同時オンの期間が長く、スイッチング時に発生する無効
電流が多いため回路の高周波動作をさせることができな
いという欠点を有している。
すなわち、いま、PNPトランジスタのオフ時の等価回
路を示すと第2図の如くなる1図において、PNP ト
ランジスタがオフし、ベースとコレクタ間において電圧
を持つことにより、ペーストコレクタ間寄性容量Cca
を充電する必要がある。この電流は第2図(A)に示す
とと<Iaの径路で流れる。この電流が流れることによ
ってコレクタには、トランジスタの持つ直流増巾率(B
)倍された電流(Ic)が流れる。この電流が貫通電流
となりコレクタに接続されたデバイスに流れる。そこで
Inの電流を少くするためパースとエミッタ間に抵抗を
挿入しCCaの充電電流をエミッタ→ベース間をパスす
る方式を用いている。但し、この場合PNPをオンする
ためにベース電流を引き下げることにより抵抗を流れる
電流も同時に引き抜くため、出力“H”レベル時の無効
電流が大きくなる。
路を示すと第2図の如くなる1図において、PNP ト
ランジスタがオフし、ベースとコレクタ間において電圧
を持つことにより、ペーストコレクタ間寄性容量Cca
を充電する必要がある。この電流は第2図(A)に示す
とと<Iaの径路で流れる。この電流が流れることによ
ってコレクタには、トランジスタの持つ直流増巾率(B
)倍された電流(Ic)が流れる。この電流が貫通電流
となりコレクタに接続されたデバイスに流れる。そこで
Inの電流を少くするためパースとエミッタ間に抵抗を
挿入しCCaの充電電流をエミッタ→ベース間をパスす
る方式を用いている。但し、この場合PNPをオンする
ためにベース電流を引き下げることにより抵抗を流れる
電流も同時に引き抜くため、出力“H”レベル時の無効
電流が大きくなる。
本発明の目的は、PNPトランジスタとスイッチング素
子で構成されたインバータ回路においてPNPトランジ
スタのオフタイムを改善することにより貫通電流を少く
しスイッチング損失を低減することのできるインバータ
回路を提供することにある。
子で構成されたインバータ回路においてPNPトランジ
スタのオフタイムを改善することにより貫通電流を少く
しスイッチング損失を低減することのできるインバータ
回路を提供することにある。
C問題点を解決するための手段〕
本発明は1以上の問題を解決するために、PNPトラン
ジスタ1のベースとエミッタ間にスイッチング素子(第
2図(B)ではPNP トランジスタ2)を挿入し、P
NPトランジスタ1のオフ時に。
ジスタ1のベースとエミッタ間にスイッチング素子(第
2図(B)ではPNP トランジスタ2)を挿入し、P
NPトランジスタ1のオフ時に。
スイッチング素子をオンすることにより、工。の電流を
流すことによってInの電流を少くする方式にしたもの
である。
流すことによってInの電流を少くする方式にしたもの
である。
以下、本発明の一実施例を第3図及び第4図を用い説明
する。
する。
本実施例では、PNPトランジスタ1のコレクタと接地
極との間のスイッチング素子としてNMQS13を用い
ており、又PNP トランジスタ1及びPNPトランジ
スタ2の駆動用としてエミッタ接地構成のNPNトラン
ジスタ14及び15を用いている。
極との間のスイッチング素子としてNMQS13を用い
ており、又PNP トランジスタ1及びPNPトランジ
スタ2の駆動用としてエミッタ接地構成のNPNトラン
ジスタ14及び15を用いている。
第4図における時刻t1に於いてin端子に“H”レベ
ルを与えるとNPNトランジスタ15がオンすることに
よってPNPトランジスタ1はオン駆動される。又この
際NMQS13のゲートは“L”レベルで有りオフされ
ている。このためQUF端子には“H”レベルが出力さ
れる。
ルを与えるとNPNトランジスタ15がオンすることに
よってPNPトランジスタ1はオン駆動される。又この
際NMQS13のゲートは“L”レベルで有りオフされ
ている。このためQUF端子には“H”レベルが出力さ
れる。
次に時刻t2に於いてin端子に“L ” 5off端
子に“H”レベルを与える。
子に“H”レベルを与える。
この信号によりNMQS13のゲートは“H”レベルが
与えられてオンする。又NPN トランジスタ15がオ
フされるためにPNPトランジスタ1はオフされる。又
、NPNトランジスタ14にオン信号が与えられるため
PNP トランジスタ2はオン駆動される。これによっ
て前述のごとくPNPトランジスタ1のターンオンタイ
ム短縮し、貫通電流を低減することができる。又、5o
ffに“H”を与える期間は、NMQS13に与える信
号と同一である出力を“L”とする期間である。
与えられてオンする。又NPN トランジスタ15がオ
フされるためにPNPトランジスタ1はオフされる。又
、NPNトランジスタ14にオン信号が与えられるため
PNP トランジスタ2はオン駆動される。これによっ
て前述のごとくPNPトランジスタ1のターンオンタイ
ム短縮し、貫通電流を低減することができる。又、5o
ffに“H”を与える期間は、NMQS13に与える信
号と同一である出力を“L”とする期間である。
しかしこの場合
■PNPトランジスタ2のベース電流が、出力“L”期
間中流れる。
間中流れる。
■PNP トランジスタ2のターンオフタイムによって
PNP トランジスタ1のターンオンを遅らせる。
PNP トランジスタ1のターンオンを遅らせる。
等の影響があるため理相的には、PNP トランジスタ
1のオフ完予後の時刻t8に於いてできるだけ早< 5
offを“L″とすることが望ましい。
1のオフ完予後の時刻t8に於いてできるだけ早< 5
offを“L″とすることが望ましい。
本実施例では、PNPトランジスタ1のベースとエミッ
タ間に挿入するスイッチング素子としてPNPトランジ
スタ2を用いているが、本素子は。
タ間に挿入するスイッチング素子としてPNPトランジ
スタ2を用いているが、本素子は。
オンオフ制御のできる素子であれば、他のデバイスでも
同様に適用できる。
同様に適用できる。
又、他の実施例を第5図、第6図に示す。
第5図では、PNPトランジスタ1のエミッタと電源と
の間にダイオード15挿入している。本実施例では、第
3図図示実施例に比ベベース電位に対するエミッタ電位
をダイオードの順電圧降下分低くすることができQ2の
インピーダンスを相対的に低くできることよりPNPト
ランジスタ1のターンオフタイムを改善できる。
の間にダイオード15挿入している。本実施例では、第
3図図示実施例に比ベベース電位に対するエミッタ電位
をダイオードの順電圧降下分低くすることができQ2の
インピーダンスを相対的に低くできることよりPNPト
ランジスタ1のターンオフタイムを改善できる。
第6[では、第5図のダイオード15の変わりに抵抗1
6を挿入している6本実施例でも抵抗の電圧降下を利用
し、第5図と同様の効果を得ることができる。抵抗を用
いた場合、定常時の電圧降下は少く、貫通電流(定常時
より大電流)の流れたときのみ電圧降下が大きくなる。
6を挿入している6本実施例でも抵抗の電圧降下を利用
し、第5図と同様の効果を得ることができる。抵抗を用
いた場合、定常時の電圧降下は少く、貫通電流(定常時
より大電流)の流れたときのみ電圧降下が大きくなる。
このため比較的小電流制御に適する。又、ダイオード、
抵抗の外でも電圧降下の発生するものであれば同様の効
果を得ることができる。
抵抗の外でも電圧降下の発生するものであれば同様の効
果を得ることができる。
本発明によれば、異種の電圧に接続されたインバータ回
路に於けるインタフェイス用回路としてPNPトランジ
スタを用い、そのPNPトランジスタのターンオフタイ
ムを簡単な回路構成で実現できるので、PNPトランジ
スタとそれに直列に接続されたスイッチング素子の同時
オンの期間を短くできる。このためスイッチング時に発
生する無効電流を減少することができる。これによって
回路の高周波動作を可能とできるという効果がある。
路に於けるインタフェイス用回路としてPNPトランジ
スタを用い、そのPNPトランジスタのターンオフタイ
ムを簡単な回路構成で実現できるので、PNPトランジ
スタとそれに直列に接続されたスイッチング素子の同時
オンの期間を短くできる。このためスイッチング時に発
生する無効電流を減少することができる。これによって
回路の高周波動作を可能とできるという効果がある。
第1図は本発明にかかる回路構成図、第2図は、PNP
トランジスタのオフ時の等価回路図、第3図は本発明の
実施例を示す図、第4図は第3図図示実施例の動作タイ
ムチャート、第5図は本発明の他の実施例を示す回路図
、第6図は本発明の別の実施例を示す回路図、第7図は
従来のインバータ回路構成図である。 1.2・・・PNPトランジスタ、3,4.5・・・ス
イッチング素子、15・・・ダイオード、12.16・
・・抵抗。
トランジスタのオフ時の等価回路図、第3図は本発明の
実施例を示す図、第4図は第3図図示実施例の動作タイ
ムチャート、第5図は本発明の他の実施例を示す回路図
、第6図は本発明の別の実施例を示す回路図、第7図は
従来のインバータ回路構成図である。 1.2・・・PNPトランジスタ、3,4.5・・・ス
イッチング素子、15・・・ダイオード、12.16・
・・抵抗。
Claims (1)
- 【特許請求の範囲】 1、電源の高圧側端子にPNPトランジスタのエッタを
接続し該PNPトランジスタのコレクタと電源の低圧側
端子との間にスイッチング素子を挿入接続し、該PNP
トランジスタと該スイッチング素子を交互に導通させる
インバータ回路において、上記PNPトランジスタのオ
フのタイミングに該PNPトランジスタのベース端子と
エミッタ端子間を短絡するスイッチング素子を挿入した
ことを特徴とするインバータ回路。 2、特許請求の範囲第1項記載のものにおいて、上記P
NPトランジスタのエミッタと上記電源との間に電圧降
下を発生させるデバイスを挿入接続したことを特徴とす
るインバータ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61263806A JPS63119322A (ja) | 1986-11-07 | 1986-11-07 | インバ−タ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61263806A JPS63119322A (ja) | 1986-11-07 | 1986-11-07 | インバ−タ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63119322A true JPS63119322A (ja) | 1988-05-24 |
Family
ID=17394504
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61263806A Pending JPS63119322A (ja) | 1986-11-07 | 1986-11-07 | インバ−タ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63119322A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH033417A (ja) * | 1989-05-30 | 1991-01-09 | Nec Corp | 半導体集積回路 |
-
1986
- 1986-11-07 JP JP61263806A patent/JPS63119322A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH033417A (ja) * | 1989-05-30 | 1991-01-09 | Nec Corp | 半導体集積回路 |
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